JPH06120493A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06120493A JPH06120493A JP26717992A JP26717992A JPH06120493A JP H06120493 A JPH06120493 A JP H06120493A JP 26717992 A JP26717992 A JP 26717992A JP 26717992 A JP26717992 A JP 26717992A JP H06120493 A JPH06120493 A JP H06120493A
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 239000010410 layer Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims 5
- 230000005669 field effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 238000002955 isolation Methods 0.000 description 22
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Abstract
(57)【要約】
【目的】 本発明は、ゲート長を短くしても、しきい電
圧の低下やパンチスルーが起きにくい、ＭＯＳトランジ
スタを提供することにある。 【構成】 ゲート絶縁膜の誘電率と膜厚や、基板表面の
局所的な不純物濃度とゲート電極の仕事関数を調整する
ことにより、ＭＯＳ界面が反転するしきい電圧に局所的
な差を設ける。あるいは、ゲート電極を互いに絶縁され
た２つ以上の領域に分離して、互いに独立した電位を与
える。 【効果】 ソース・ドレインの一部として、定常的に反
転層が形成されるため、ゲート近傍でのソース・ドレイ
ンの接合が不要となる。トランジスタのしきい電圧を制
御することが可能となるため、ゲート長が０．１μｍ以
下の超微細なＭＯＳトランジスタを、任意のしきい電圧
で、動作させることが可能となる。
圧の低下やパンチスルーが起きにくい、ＭＯＳトランジ
スタを提供することにある。 【構成】 ゲート絶縁膜の誘電率と膜厚や、基板表面の
局所的な不純物濃度とゲート電極の仕事関数を調整する
ことにより、ＭＯＳ界面が反転するしきい電圧に局所的
な差を設ける。あるいは、ゲート電極を互いに絶縁され
た２つ以上の領域に分離して、互いに独立した電位を与
える。 【効果】 ソース・ドレインの一部として、定常的に反
転層が形成されるため、ゲート近傍でのソース・ドレイ
ンの接合が不要となる。トランジスタのしきい電圧を制
御することが可能となるため、ゲート長が０．１μｍ以
下の超微細なＭＯＳトランジスタを、任意のしきい電圧
で、動作させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、微細化に有利な特徴を
有する半導体装置とその製造方法に係わり、特に短チャ
ネル特性に優れた利点を有するＭＯＳ（Metal-Oxide-Se
miconductor)トランジスタの製造方法に係わる。
有する半導体装置とその製造方法に係わり、特に短チャ
ネル特性に優れた利点を有するＭＯＳ（Metal-Oxide-Se
miconductor)トランジスタの製造方法に係わる。
【０００２】
【従来の技術】電源電圧を一定に保ったまま、ＭＯＳ
（Metal-Oxide-Semiconductor)トランジスタのゲート長
を短くしていくと、ドレイン端の電界が高くなり、キャ
リアのエネルギーが大きくなって、ゲート酸化膜中にキ
ャリアが注入され、トランジスタのしきい電圧の変動が
起こる。これが、ホットキャリア効果と呼ばれる現象で
ある。この効果を抑制するために、ＬＤＤ（Lightly-Do
ped-Drain）構造が広く用いられているが、ソース・ド
レイン端に低濃度の不純物領域を設けた結果、抵抗が増
加し、トランスコンダクタンスが低下する。これを緩和
するために、ゲート電極の仕事関数を調整して、ソース
・ドレイン端に、反転層が形成されやすくしたＭＯＳト
ランジスタが提案されている（特開昭62-73668)。
（Metal-Oxide-Semiconductor)トランジスタのゲート長
を短くしていくと、ドレイン端の電界が高くなり、キャ
リアのエネルギーが大きくなって、ゲート酸化膜中にキ
ャリアが注入され、トランジスタのしきい電圧の変動が
起こる。これが、ホットキャリア効果と呼ばれる現象で
ある。この効果を抑制するために、ＬＤＤ（Lightly-Do
ped-Drain）構造が広く用いられているが、ソース・ド
レイン端に低濃度の不純物領域を設けた結果、抵抗が増
加し、トランスコンダクタンスが低下する。これを緩和
するために、ゲート電極の仕事関数を調整して、ソース
・ドレイン端に、反転層が形成されやすくしたＭＯＳト
ランジスタが提案されている（特開昭62-73668)。
【０００３】しかし、近年になって、ＭＯＳトランジス
タの微細化は、電源電圧の低下とともに進められるよう
になり、ホットキャリア効果に代わって、トランジスタ
のしきい電圧の低下と、パンチスルーという現象が重要
になってきた。図２に示した一般的なＭＯＳトランジス
タにおいて、ゲート１を短くしていくと、ゲート長には
依存せずに一定値をとっていたしきい電圧が急激に低下
し始め、さらに短くすると、パンチスルーが起こって、
ソース２・ドレイン３間に流れる電流をゲート１で制御
することが出来なくなる。これは、トランジスタとして
機能しなくなることを意味する。プロセス的なゲート長
のバラツキを考慮すると、ゲート長が変化してもしきい
電圧がほとんど変化しないことが必須であり、これらの
現象を抑制あるいは回避する手段が、微細化を進める上
で不可欠となる。
タの微細化は、電源電圧の低下とともに進められるよう
になり、ホットキャリア効果に代わって、トランジスタ
のしきい電圧の低下と、パンチスルーという現象が重要
になってきた。図２に示した一般的なＭＯＳトランジス
タにおいて、ゲート１を短くしていくと、ゲート長には
依存せずに一定値をとっていたしきい電圧が急激に低下
し始め、さらに短くすると、パンチスルーが起こって、
ソース２・ドレイン３間に流れる電流をゲート１で制御
することが出来なくなる。これは、トランジスタとして
機能しなくなることを意味する。プロセス的なゲート長
のバラツキを考慮すると、ゲート長が変化してもしきい
電圧がほとんど変化しないことが必須であり、これらの
現象を抑制あるいは回避する手段が、微細化を進める上
で不可欠となる。
【０００４】この手段の一つに、アイ・イー・イー・イ
ーのエレクトロンデバイスレターの１９８０年の第１号
に掲載されているブルースらの論文にあるように(Brews
etal., IEEE Electron Device Letters EDL-1 No.1 (1
980))、ソース２・ドレイン３の接合深さを浅くするこ
とが知られている。
ーのエレクトロンデバイスレターの１９８０年の第１号
に掲載されているブルースらの論文にあるように(Brews
etal., IEEE Electron Device Letters EDL-1 No.1 (1
980))、ソース２・ドレイン３の接合深さを浅くするこ
とが知られている。
【０００５】ここで、２１はシリコン基板、２２はウェ
ル領域、２３は素子間分離酸化膜、２４は素子間分離を
向上させる高濃度不純物領域、２５はゲート加工マスク
となる酸化膜、２６は層間絶縁膜、２７はコンタクト孔
を埋める金属、２８は配線である。
ル領域、２３は素子間分離酸化膜、２４は素子間分離を
向上させる高濃度不純物領域、２５はゲート加工マスク
となる酸化膜、２６は層間絶縁膜、２７はコンタクト孔
を埋める金属、２８は配線である。
【０００６】
【発明が解決しようとする課題】ソース・ドレインの一
部に反転層を用いると、ソース・ドレインの接合が無く
なるので、微細化には非常に有利である。しかし、半導
体のプロセスに使える材料には限りがあるため、前述の
公知例（特開昭６２−７３６６８）にあるように、仕事
関数差のみを用いて、反転層の形成し易さ、すなわち、
ＭＯＳ界面が反転するしきい電圧に差を設けることに
は、自ずから限度がある。ソース・ドレインの一部とな
る反転層が、ゲート電圧に依存せずに常に存在するよう
にしておくためには、トランジスタのしきい電圧を、極
めて限定された範囲内でしか設定することができなくな
る。さらに、前述の公知例ではゲート長をドライエッチ
のオーバーエッチで決めているが、これは制御が難し
く、微細化には適さない。
部に反転層を用いると、ソース・ドレインの接合が無く
なるので、微細化には非常に有利である。しかし、半導
体のプロセスに使える材料には限りがあるため、前述の
公知例（特開昭６２−７３６６８）にあるように、仕事
関数差のみを用いて、反転層の形成し易さ、すなわち、
ＭＯＳ界面が反転するしきい電圧に差を設けることに
は、自ずから限度がある。ソース・ドレインの一部とな
る反転層が、ゲート電圧に依存せずに常に存在するよう
にしておくためには、トランジスタのしきい電圧を、極
めて限定された範囲内でしか設定することができなくな
る。さらに、前述の公知例ではゲート長をドライエッチ
のオーバーエッチで決めているが、これは制御が難し
く、微細化には適さない。
【０００７】本発明の目的は、ＭＯＳ界面の反転するし
きい電圧の差、ならびにトランジスタのしきい電圧が任
意に設定でき、かつゲート長の制御も容易で、微細化に
適したＭＯＳトランジスタとその製造方法を提供するこ
とにある。
きい電圧の差、ならびにトランジスタのしきい電圧が任
意に設定でき、かつゲート長の制御も容易で、微細化に
適したＭＯＳトランジスタとその製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明によれば、ゲート
絶縁膜が誘電率の異なるいくつかの領域に分離された、
あるいは、ゲート絶縁膜の膜厚に部分的な差が設けられ
た、あるいは、チャネル部にあたる基板表面が不純物濃
度の異なるいくつかの領域に分離された、あるいは、ゲ
ート電極が仕事関数の異なるいくつかの領域に分離され
た、あるいは、ゲート電極が、互いに独立した電位を与
えられるような領域に分離された、ＭＯＳトランジスタ
が提供される。
絶縁膜が誘電率の異なるいくつかの領域に分離された、
あるいは、ゲート絶縁膜の膜厚に部分的な差が設けられ
た、あるいは、チャネル部にあたる基板表面が不純物濃
度の異なるいくつかの領域に分離された、あるいは、ゲ
ート電極が仕事関数の異なるいくつかの領域に分離され
た、あるいは、ゲート電極が、互いに独立した電位を与
えられるような領域に分離された、ＭＯＳトランジスタ
が提供される。
【０００９】
【作用】本発明によれば、反転層をソース・ドレインの
一部に用いたＭＯＳトランジスタにおいて、トランジス
タのしきい電圧を決める要素が、従来の、ゲート電極の
局所的な仕事関数差に加えて、ゲート絶縁膜の誘電率や
膜厚、基板表面の不純物濃度の局所的な差の４要素に増
えたため、ゲート電圧にかかわらず、ＭＯＳ界面を局所
的に常に反転させておきながら、任意のしきい電圧を設
定することが可能となる。さらに、ゲート電極を互いに
独立した電位が与えられるような領域に分離することも
可能なので、トランジスタのしきい電圧の設定はさらに
容易になる。また、トランジスタのゲート長は、堆積す
る導電膜の膜厚によって決められるため、制御性良くゲ
ート長の微細化を進めることができる。そして、ソース
・ドレインの一部に反転層を用いた結果、ソース・ドレ
インの接合がゲート近傍で無くなり、トランジスタのし
きい電圧の低下やパンチスルーを引き起こすドレイン電
圧の影響が及ぶ範囲を、非常に狭くすることができるた
め、ゲート長が0.1μm以下のＭＯＳトランジスタをしき
い電圧を制御しながら動作させることが可能となる。
一部に用いたＭＯＳトランジスタにおいて、トランジス
タのしきい電圧を決める要素が、従来の、ゲート電極の
局所的な仕事関数差に加えて、ゲート絶縁膜の誘電率や
膜厚、基板表面の不純物濃度の局所的な差の４要素に増
えたため、ゲート電圧にかかわらず、ＭＯＳ界面を局所
的に常に反転させておきながら、任意のしきい電圧を設
定することが可能となる。さらに、ゲート電極を互いに
独立した電位が与えられるような領域に分離することも
可能なので、トランジスタのしきい電圧の設定はさらに
容易になる。また、トランジスタのゲート長は、堆積す
る導電膜の膜厚によって決められるため、制御性良くゲ
ート長の微細化を進めることができる。そして、ソース
・ドレインの一部に反転層を用いた結果、ソース・ドレ
インの接合がゲート近傍で無くなり、トランジスタのし
きい電圧の低下やパンチスルーを引き起こすドレイン電
圧の影響が及ぶ範囲を、非常に狭くすることができるた
め、ゲート長が0.1μm以下のＭＯＳトランジスタをしき
い電圧を制御しながら動作させることが可能となる。
【００１０】
【実施例】（実施例１）図１は、本発明の一実施例に基
づく、ＭＯＳトランジスタの素子断面図である。本実施
例では、第１ゲート絶縁膜６２と第２ゲート絶縁膜６４
の材質を変えることで、誘電率に差を持たせ、ＭＯＳ界
面が反転するしきい電圧に差を設けている。また、第１
ゲート電極８１の下にあたる基板表面にのみ、周辺のウ
ェル領域より不純物濃度の高い領域５３をイオン打ち込
みによって形成することが可能なため、ＭＯＳ界面のし
きい電圧の差及びトランジスタのしきい電圧が、さらに
設定しやすくなっている。これに加えて、第１ゲート電
極８１と第２ゲート電極５２及び６１が電気的に絶縁さ
れるため、それぞれに独立した電位を与えることも可能
である。具体的には、第２ゲート電極の下部にあたる基
板表面の不純物濃度を約５×１０16／ｃｍ3、これに対
して、第１ゲート電極の下部にあたる基板表面の不純物
濃度が約５×１０17／ｃｍ3とすれば、ゲート電極の材
質や電位、ゲート絶縁膜の材質や膜厚を同じにしても、
しきい電圧には約１．０Ｖの差が設けられる。また、第
１ゲート電極８１と第２ゲート電極５２及び６１の材質
を変えて、仕事関数に差を持たせることも容易に行え
る。さらに、トランジスタのオンオフをおこなう第１ゲ
ート電極８１のゲート長は、第２ゲート電極の一部とな
っているサイドウォール６１の厚さ、つまり、堆積する
導電膜の膜厚により決められるため、制御性が良く、ま
た、リソグラフィの解像限界以下のゲート長が実現でき
るため、微細化にも有利である。
づく、ＭＯＳトランジスタの素子断面図である。本実施
例では、第１ゲート絶縁膜６２と第２ゲート絶縁膜６４
の材質を変えることで、誘電率に差を持たせ、ＭＯＳ界
面が反転するしきい電圧に差を設けている。また、第１
ゲート電極８１の下にあたる基板表面にのみ、周辺のウ
ェル領域より不純物濃度の高い領域５３をイオン打ち込
みによって形成することが可能なため、ＭＯＳ界面のし
きい電圧の差及びトランジスタのしきい電圧が、さらに
設定しやすくなっている。これに加えて、第１ゲート電
極８１と第２ゲート電極５２及び６１が電気的に絶縁さ
れるため、それぞれに独立した電位を与えることも可能
である。具体的には、第２ゲート電極の下部にあたる基
板表面の不純物濃度を約５×１０16／ｃｍ3、これに対
して、第１ゲート電極の下部にあたる基板表面の不純物
濃度が約５×１０17／ｃｍ3とすれば、ゲート電極の材
質や電位、ゲート絶縁膜の材質や膜厚を同じにしても、
しきい電圧には約１．０Ｖの差が設けられる。また、第
１ゲート電極８１と第２ゲート電極５２及び６１の材質
を変えて、仕事関数に差を持たせることも容易に行え
る。さらに、トランジスタのオンオフをおこなう第１ゲ
ート電極８１のゲート長は、第２ゲート電極の一部とな
っているサイドウォール６１の厚さ、つまり、堆積する
導電膜の膜厚により決められるため、制御性が良く、ま
た、リソグラフィの解像限界以下のゲート長が実現でき
るため、微細化にも有利である。
【００１１】ここで、１１は層間絶縁膜、１２はコンタ
クト孔を埋める金属、１３は配線、３１はｐ型シリコン
基板、３２はｐ型ウェル領域、３３は素子間分離酸化
膜、３５は素子間分離を向上させる高濃度不純物領域
（ｐ型）、５１はゲート加工マスクとなる酸化膜、５２
と６１が第２ゲート電極（ｎ型）、６２は第１ゲート絶
縁膜（酸化膜）、６３はｐ型の高濃度不純物領域、６４
は第２ゲート絶縁膜（窒化膜）、８１は第１ゲート電極
（ｐ型）、８２はソース・ドレイン（ｎ型）、８３はゲ
ート加工マスクとなる酸化膜である。
クト孔を埋める金属、１３は配線、３１はｐ型シリコン
基板、３２はｐ型ウェル領域、３３は素子間分離酸化
膜、３５は素子間分離を向上させる高濃度不純物領域
（ｐ型）、５１はゲート加工マスクとなる酸化膜、５２
と６１が第２ゲート電極（ｎ型）、６２は第１ゲート絶
縁膜（酸化膜）、６３はｐ型の高濃度不純物領域、６４
は第２ゲート絶縁膜（窒化膜）、８１は第１ゲート電極
（ｐ型）、８２はソース・ドレイン（ｎ型）、８３はゲ
ート加工マスクとなる酸化膜である。
【００１２】以下、ｎチャネルについて本実施例のＭＯ
Ｓトランジスタの製造方法を説明する。ｐチャネルにつ
いても、不純物の導電型を逆にすれば、同じ工程で作る
ことができる。
Ｓトランジスタの製造方法を説明する。ｐチャネルにつ
いても、不純物の導電型を逆にすれば、同じ工程で作る
ことができる。
【００１３】まず、図３に示したように、半導体基板３
１の中に、ウェル領域３２を、公知の表面酸化法とイオ
ン打ち込み法を用いて作成する。具体的には、半導体基
板は濃度１×１０15／ｃｍ3のボロンを含むｐ型シリコ
ン基板であり、ウェル３２はボロンを約５×１０16／ｃ
ｍ3含む。ウェルを形成後、公知の選択酸化法を用いて
素子間分離用の酸化膜３３を約５００ｎｍ形成し、素子
領域の表面に酸化膜３４を約２０ｎｍ形成した後、素子
分離特性を向上させるために、素子分離酸化膜直下で濃
度が最大となるような、ウェル領域と導電型の等しい不
純物領域３５をイオン打ち込み法で形成する。具体的に
は、ボロンをピーク濃度が約１×１０17／ｃｍ3になる
ように打ち込む。
１の中に、ウェル領域３２を、公知の表面酸化法とイオ
ン打ち込み法を用いて作成する。具体的には、半導体基
板は濃度１×１０15／ｃｍ3のボロンを含むｐ型シリコ
ン基板であり、ウェル３２はボロンを約５×１０16／ｃ
ｍ3含む。ウェルを形成後、公知の選択酸化法を用いて
素子間分離用の酸化膜３３を約５００ｎｍ形成し、素子
領域の表面に酸化膜３４を約２０ｎｍ形成した後、素子
分離特性を向上させるために、素子分離酸化膜直下で濃
度が最大となるような、ウェル領域と導電型の等しい不
純物領域３５をイオン打ち込み法で形成する。具体的に
は、ボロンをピーク濃度が約１×１０17／ｃｍ3になる
ように打ち込む。
【００１４】次に、素子領域表面の酸化膜３４を除去し
た後、図４のように、基板表面にシリコン窒化膜４１を
１０ｎｍ、公知のＣＶＤで堆積する。これが、後に第２
ゲート絶縁膜になる。その後、窒化膜のピンホールを８
００℃の熱酸化で修復してから、多結晶シリコン膜４２
を約１００ｎｍ、公知のＣＶＤで堆積して、リンを濃度
が約１×１０20／ｃｍ3となるようにイオン打ち込みす
る。さらに、このシリコン膜上に、酸化膜４３を約１５
０ｎｍＣＶＤ法を用いて堆積する。
た後、図４のように、基板表面にシリコン窒化膜４１を
１０ｎｍ、公知のＣＶＤで堆積する。これが、後に第２
ゲート絶縁膜になる。その後、窒化膜のピンホールを８
００℃の熱酸化で修復してから、多結晶シリコン膜４２
を約１００ｎｍ、公知のＣＶＤで堆積して、リンを濃度
が約１×１０20／ｃｍ3となるようにイオン打ち込みす
る。さらに、このシリコン膜上に、酸化膜４３を約１５
０ｎｍＣＶＤ法を用いて堆積する。
【００１５】続いて、図５に示すように、公知のドライ
エッチ法を用いて酸化膜５１と多結晶シリコン膜５２を
加工する。この際、下地となるシリコン窒化膜４１が無
くならないように、注意する必要がある。その後、基板
全面に多結晶もしくは非晶質のシリコン膜５３を、公知
のＣＶＤで堆積する。このときに堆積する膜厚によっ
て、第１ゲート電極のゲート長が決められる。さらに、
リンを濃度が約１×１０20／ｃｍ3になるようにイオン
打ち込みを行なった後、８００℃、１０分程度の熱処理
を加えて、打ち込まれた不純物を活性化させる。
エッチ法を用いて酸化膜５１と多結晶シリコン膜５２を
加工する。この際、下地となるシリコン窒化膜４１が無
くならないように、注意する必要がある。その後、基板
全面に多結晶もしくは非晶質のシリコン膜５３を、公知
のＣＶＤで堆積する。このときに堆積する膜厚によっ
て、第１ゲート電極のゲート長が決められる。さらに、
リンを濃度が約１×１０20／ｃｍ3になるようにイオン
打ち込みを行なった後、８００℃、１０分程度の熱処理
を加えて、打ち込まれた不純物を活性化させる。
【００１６】次に、図６のように、公知の異方性ドライ
エッチングを用いて、多結晶もしくは非晶質シリコンの
サイドウォール６１を形成する。これと多結晶シリコン
膜５２から第２ゲート電極が構成される。この後に、Ｂ
Ｆ2をエネルギーが２０ＫｅＶで、ピーク濃度が約１×
１０18／ｃｍ3になるようにイオン打ち込みすると、第
１ゲート電極の下部に、高濃度の不純物層６３が形成さ
れ、第２ゲートとのしきい電圧の差を大きくすることが
できる。その後、シリコン窒化膜４１の露出している部
分を除去する。残った窒化膜６４が、第２ゲート絶縁膜
になる。さらに、シリコン酸化膜６２を１０ｎｍ、公知
のＣＶＤ法を用いて堆積する。この酸化膜は、熱酸化を
して形成してもよい。そして、この酸化膜が、第１ゲー
ト絶縁膜になる。
エッチングを用いて、多結晶もしくは非晶質シリコンの
サイドウォール６１を形成する。これと多結晶シリコン
膜５２から第２ゲート電極が構成される。この後に、Ｂ
Ｆ2をエネルギーが２０ＫｅＶで、ピーク濃度が約１×
１０18／ｃｍ3になるようにイオン打ち込みすると、第
１ゲート電極の下部に、高濃度の不純物層６３が形成さ
れ、第２ゲートとのしきい電圧の差を大きくすることが
できる。その後、シリコン窒化膜４１の露出している部
分を除去する。残った窒化膜６４が、第２ゲート絶縁膜
になる。さらに、シリコン酸化膜６２を１０ｎｍ、公知
のＣＶＤ法を用いて堆積する。この酸化膜は、熱酸化を
して形成してもよい。そして、この酸化膜が、第１ゲー
ト絶縁膜になる。
【００１７】続いて、図７のように、多結晶シリコン膜
７１を１００ｎｍ堆積し、ボロンを濃度が約１×１０20
／ｃｍ3になるようにイオン打ち込みを行なった後、８
００℃、１０分程度の熱処理を加えて、打ち込まれた不
純物を活性化させる。その後、シリコン酸化膜７２を、
公知のＣＶＤ法を用いて堆積する。
７１を１００ｎｍ堆積し、ボロンを濃度が約１×１０20
／ｃｍ3になるようにイオン打ち込みを行なった後、８
００℃、１０分程度の熱処理を加えて、打ち込まれた不
純物を活性化させる。その後、シリコン酸化膜７２を、
公知のＣＶＤ法を用いて堆積する。
【００１８】次に、図８に示すような形に、酸化膜７２
と多結晶シリコン膜７１を加工して、第１ゲート電極８
１を形成する。さらに、第１第２ゲート電極をマスクと
して、砒素を打ち込みエネルギーが約２０ｋｅＶで、ピ
ーク濃度が約１×１０20／ｃｍ3になるようにイオン打
ち込みする。この結果形成される不純物層８２が、第２
ゲート電極による反転層に導通し、ソース・ドレインを
構成する。ｐ型の不純物領域６３とｎ型の不純物領域８
２が重なるが、ｎ型不純物の方が高濃度なので、ｎ型の
不純物領域になる。
と多結晶シリコン膜７１を加工して、第１ゲート電極８
１を形成する。さらに、第１第２ゲート電極をマスクと
して、砒素を打ち込みエネルギーが約２０ｋｅＶで、ピ
ーク濃度が約１×１０20／ｃｍ3になるようにイオン打
ち込みする。この結果形成される不純物層８２が、第２
ゲート電極による反転層に導通し、ソース・ドレインを
構成する。ｐ型の不純物領域６３とｎ型の不純物領域８
２が重なるが、ｎ型不純物の方が高濃度なので、ｎ型の
不純物領域になる。
【００１９】続いて、基板表面を洗浄した後、図１のよ
うに、基板全体に層間絶縁膜１１をＣＶＤ法で堆積し、
続いて熱処理を加え、表面を平坦化する。具体的には、
最初に不純物を含まない酸化膜を１００ｎｍ程度堆積
し、その上にボロンとリンを高濃度で含む酸化膜を堆積
して、８００℃で熱処理を加える。最後に、絶縁膜１１
にコンタクト孔を開口し、公知の選択ＣＶＤ法でタング
ステンなどの金属を埋め戻した後、配線１３を形成し、
本発明のトランジスタが完成する。
うに、基板全体に層間絶縁膜１１をＣＶＤ法で堆積し、
続いて熱処理を加え、表面を平坦化する。具体的には、
最初に不純物を含まない酸化膜を１００ｎｍ程度堆積
し、その上にボロンとリンを高濃度で含む酸化膜を堆積
して、８００℃で熱処理を加える。最後に、絶縁膜１１
にコンタクト孔を開口し、公知の選択ＣＶＤ法でタング
ステンなどの金属を埋め戻した後、配線１３を形成し、
本発明のトランジスタが完成する。
【００２０】上述の実施例において、しきい電圧設定の
自由度を最も高めているのは、ウェル３２と高濃度不純
物層６３の濃度の関係である。ゲート電極の仕事関数
や、ゲート絶縁膜の誘電率や膜厚の相違も考慮すると、
しきい電圧の設定は任意に行え、この結果、第２ゲート
電極により制御されるＭＯＳ界面には、常に反転層が存
在する状態を実現できる。
自由度を最も高めているのは、ウェル３２と高濃度不純
物層６３の濃度の関係である。ゲート電極の仕事関数
や、ゲート絶縁膜の誘電率や膜厚の相違も考慮すると、
しきい電圧の設定は任意に行え、この結果、第２ゲート
電極により制御されるＭＯＳ界面には、常に反転層が存
在する状態を実現できる。
【００２１】（実施例２）図９は、本発明の他の実施例
に基づく、ＣＭＯＳの素子断面図である。実施例１で
は、しきい電圧設定の選択肢を全て使用したが、その結
果、第１ゲート電極のゲート長は短いものの、素子全体
としては大きくなってしまう。これを避けるために、ゲ
ート電極の仕事関数差と、しきい電圧設定の自由度を最
も高める、局所的な不純物濃度の差のみを用いて、素子
全体として小さくすることが可能なＭＯＳトランジスタ
を実現するのが、本実施例である。実施例１と同様に、
トランジスタのオンオフをおこなう第１ゲート電極１６
５及び１６６のゲート長は、第２ゲート電極の一部とな
っているサイドウォール１４１及び１４２の厚さ、つま
り、堆積する導電膜の膜厚により決められるため、制御
性が良く、また、リソグラフィの解像限界以下のゲート
長が実現できるため、微細化にも有利である。
に基づく、ＣＭＯＳの素子断面図である。実施例１で
は、しきい電圧設定の選択肢を全て使用したが、その結
果、第１ゲート電極のゲート長は短いものの、素子全体
としては大きくなってしまう。これを避けるために、ゲ
ート電極の仕事関数差と、しきい電圧設定の自由度を最
も高める、局所的な不純物濃度の差のみを用いて、素子
全体として小さくすることが可能なＭＯＳトランジスタ
を実現するのが、本実施例である。実施例１と同様に、
トランジスタのオンオフをおこなう第１ゲート電極１６
５及び１６６のゲート長は、第２ゲート電極の一部とな
っているサイドウォール１４１及び１４２の厚さ、つま
り、堆積する導電膜の膜厚により決められるため、制御
性が良く、また、リソグラフィの解像限界以下のゲート
長が実現できるため、微細化にも有利である。
【００２２】ここで、９１は層間絶縁膜、９２はコンタ
クト孔を埋める金属、９３は配線、９４はシリコン窒化
膜、１０１はｐ型シリコン基板、１０２はｐ型ウェル領
域、１０３はｎ型ウェル領域、１０４は素子間分離酸化
膜、１０６は素子間分離を向上させる高濃度不純物領域
（ｐ型）、１０７は素子間分離を向上させる高濃度不純
物領域（ｎ型）、１４３はｐ型の高濃度不純物領域、１
４４はｎ型の高濃度不純物領域、１６１はソース・ドレ
イン（ｎ型）、１６２はソース・ドレイン（ｐ型）、１
６４はゲート加工マスクとなる酸化膜、１６５は第１ゲ
ート電極（ｐ型）、１６６は第１ゲート電極（ｎ型）、
１４１と１６７で第２ゲート電極（ｎ型）、１４２と１
６８で第２ゲート電極（ｐ型）である。
クト孔を埋める金属、９３は配線、９４はシリコン窒化
膜、１０１はｐ型シリコン基板、１０２はｐ型ウェル領
域、１０３はｎ型ウェル領域、１０４は素子間分離酸化
膜、１０６は素子間分離を向上させる高濃度不純物領域
（ｐ型）、１０７は素子間分離を向上させる高濃度不純
物領域（ｎ型）、１４３はｐ型の高濃度不純物領域、１
４４はｎ型の高濃度不純物領域、１６１はソース・ドレ
イン（ｎ型）、１６２はソース・ドレイン（ｐ型）、１
６４はゲート加工マスクとなる酸化膜、１６５は第１ゲ
ート電極（ｐ型）、１６６は第１ゲート電極（ｎ型）、
１４１と１６７で第２ゲート電極（ｎ型）、１４２と１
６８で第２ゲート電極（ｐ型）である。
【００２３】以下、本実施例のＣＭＯＳの製造方法を説
明する。
明する。
【００２４】まず、図１０に示したように、第１導電型
の半導体基板１０１の中に、基板と同じ導電型のウェル
領域である１０２と、逆の導電型であるウェル領域１０
３とを複数個、公知の表面酸化法とイオン打ち込み法を
用いて作成する。具体的には、半導体基板は濃度が１×
１０15／ｃｍ3のボロンを含むｐ型シリコン基板であ
り、ウェル１０２はボロンを、ウェル１０３はリンを約
５×１０16／ｃｍ3含む。両ウェルを形成後、公知の選
択酸化法を用いて素子間分離用の酸化膜１０４を約５０
０ｎｍ形成する。そして、素子領域の表面に酸化膜１０
５を約２０ｎｍ形成した後、素子分離特性を向上させる
ために、素子分離酸化膜直下で濃度が最大となるよう
な、ウェル領域と導電型の等しい不純物領域１０６、１
０７をイオン打ち込み法で形成する。具体的には、ウェ
ル１０２にはボロンを、ウェル１０３にはリンをピーク
濃度が約１×１０17／ｃｍ3になるように打ち込む。そ
れぞれの領域に打ち分けるにはレジストマスクを用い
る。１０６、１０７と同時に、基板表面に、トランジス
タのしきい電圧を調整するための不純物を打ち込んでも
よい。
の半導体基板１０１の中に、基板と同じ導電型のウェル
領域である１０２と、逆の導電型であるウェル領域１０
３とを複数個、公知の表面酸化法とイオン打ち込み法を
用いて作成する。具体的には、半導体基板は濃度が１×
１０15／ｃｍ3のボロンを含むｐ型シリコン基板であ
り、ウェル１０２はボロンを、ウェル１０３はリンを約
５×１０16／ｃｍ3含む。両ウェルを形成後、公知の選
択酸化法を用いて素子間分離用の酸化膜１０４を約５０
０ｎｍ形成する。そして、素子領域の表面に酸化膜１０
５を約２０ｎｍ形成した後、素子分離特性を向上させる
ために、素子分離酸化膜直下で濃度が最大となるよう
な、ウェル領域と導電型の等しい不純物領域１０６、１
０７をイオン打ち込み法で形成する。具体的には、ウェ
ル１０２にはボロンを、ウェル１０３にはリンをピーク
濃度が約１×１０17／ｃｍ3になるように打ち込む。そ
れぞれの領域に打ち分けるにはレジストマスクを用い
る。１０６、１０７と同時に、基板表面に、トランジス
タのしきい電圧を調整するための不純物を打ち込んでも
よい。
【００２５】次に、素子領域表面の酸化膜１０５を除去
した後、図１１のように、基板表面にゲート酸化膜１１
１を公知の熱酸化法で形成する。具体的には８００℃で
約１０ｎｍの酸化膜を形成する。その後、多結晶シリコ
ン膜１１２、１１３を約１００ｎｍ公知のＣＶＤで堆積
して、１１２にはリンを、１１３にはボロンを、濃度が
約１×１０20／ｃｍ3になるようにイオン打ち込みす
る。それぞれの領域に打ち分けるにはレジストマスク１
１４を用いる。
した後、図１１のように、基板表面にゲート酸化膜１１
１を公知の熱酸化法で形成する。具体的には８００℃で
約１０ｎｍの酸化膜を形成する。その後、多結晶シリコ
ン膜１１２、１１３を約１００ｎｍ公知のＣＶＤで堆積
して、１１２にはリンを、１１３にはボロンを、濃度が
約１×１０20／ｃｍ3になるようにイオン打ち込みす
る。それぞれの領域に打ち分けるにはレジストマスク１
１４を用いる。
【００２６】続いて、このシリコン膜上に、シリコン窒
化膜１２１を約１５０ｎｍＣＶＤ法を用いて堆積し、図
１２に示したような形状に、公知のドライエッチ法を用
いて加工する。加工の際には、下地のゲート酸化膜１１
１が７ｎｍ以上残るように、注意しなければならない。
化膜１２１を約１５０ｎｍＣＶＤ法を用いて堆積し、図
１２に示したような形状に、公知のドライエッチ法を用
いて加工する。加工の際には、下地のゲート酸化膜１１
１が７ｎｍ以上残るように、注意しなければならない。
【００２７】その後、基板表面を洗浄し、図１３のよう
に、多結晶もしくは非晶質のシリコン膜１３１、１３２
を５０〜１５０ｎｍ、公知のＣＶＤで堆積して、１３１
にはリンを、１３２にはボロンを、濃度が約１×１０20
／ｃｍ3になるようにイオン打ち込みする。このシリコ
ン膜の膜厚により、この後に形成する第１ゲート電極の
長さが決まる。また、打ち込まれた不純物が基板に達し
ないように、打ち込みエネルギーには注意しなければな
らない。それぞれの領域に打ち分けるにはレジストマス
ク１３３を用いる。
に、多結晶もしくは非晶質のシリコン膜１３１、１３２
を５０〜１５０ｎｍ、公知のＣＶＤで堆積して、１３１
にはリンを、１３２にはボロンを、濃度が約１×１０20
／ｃｍ3になるようにイオン打ち込みする。このシリコ
ン膜の膜厚により、この後に形成する第１ゲート電極の
長さが決まる。また、打ち込まれた不純物が基板に達し
ないように、打ち込みエネルギーには注意しなければな
らない。それぞれの領域に打ち分けるにはレジストマス
ク１３３を用いる。
【００２８】次に、８００℃、１０分程度の熱処理を加
えて、打ち込まれた不純物を活性化させた後、公知の異
方性ドライエッチングを用いて、図１４のように、多結
晶もしくは非晶質シリコンのサイドウォール１４１、１
４２を形成する。このサイドウォールと、多結晶シリコ
ン膜１１２、１１３の一部から、第２ゲート電極が構成
される。サイドウォール加工時に、ゲート酸化膜１１１
が５ｎｍ以上残るように、注意しなければならない。そ
してこの後に、イオン打ち込みをして、第１ゲート電極
の下部にあたる部分にのみ、不純物濃度が高い領域１４
３、１４４を形成する。具体的には、ｐ型ウェル１０２
にはＢＦ2を、ｎ型ウェル１０３には砒素を、打ち込み
エネルギーが約２０ｋｅＶで、ピーク濃度が約１×１０
18／ｃｍ3になるように打ち込む。それぞれの領域に打
ち分けるにはレジストマスク１４５を用いる。この際
に、１４１と１４２にもイオンが打ち込まれるが、濃度
が低いので問題はない。
えて、打ち込まれた不純物を活性化させた後、公知の異
方性ドライエッチングを用いて、図１４のように、多結
晶もしくは非晶質シリコンのサイドウォール１４１、１
４２を形成する。このサイドウォールと、多結晶シリコ
ン膜１１２、１１３の一部から、第２ゲート電極が構成
される。サイドウォール加工時に、ゲート酸化膜１１１
が５ｎｍ以上残るように、注意しなければならない。そ
してこの後に、イオン打ち込みをして、第１ゲート電極
の下部にあたる部分にのみ、不純物濃度が高い領域１４
３、１４４を形成する。具体的には、ｐ型ウェル１０２
にはＢＦ2を、ｎ型ウェル１０３には砒素を、打ち込み
エネルギーが約２０ｋｅＶで、ピーク濃度が約１×１０
18／ｃｍ3になるように打ち込む。それぞれの領域に打
ち分けるにはレジストマスク１４５を用いる。この際
に、１４１と１４２にもイオンが打ち込まれるが、濃度
が低いので問題はない。
【００２９】その後、基板表面を洗浄し、図１５のよう
に、多結晶シリコン膜１５１、１５２を約１００ｎｍ、
公知のＣＶＤで堆積して、１５１にはボロンを、１５２
にはリンを、濃度が約１×１０20／ｃｍ3になるように
イオン打ち込みする。それぞれの領域に打ち分けるには
レジストマスクを用いる。この多結晶シリコン膜が、後
に第１ゲート電極となる。さらに、酸化膜１５３を約１
５０ｎｍ、ＣＶＤで堆積する。
に、多結晶シリコン膜１５１、１５２を約１００ｎｍ、
公知のＣＶＤで堆積して、１５１にはボロンを、１５２
にはリンを、濃度が約１×１０20／ｃｍ3になるように
イオン打ち込みする。それぞれの領域に打ち分けるには
レジストマスクを用いる。この多結晶シリコン膜が、後
に第１ゲート電極となる。さらに、酸化膜１５３を約１
５０ｎｍ、ＣＶＤで堆積する。
【００３０】続いて、図１６のように、酸化膜１５３を
ゲート電極の形状に加工し、それをマスク１６４とし
て、順に、下地の多結晶シリコン膜１５１と１５２、窒
化膜１２１、多結晶シリコン膜１１２と１１３を加工す
る。これで、第１ゲート電極１６５と１６６が形成さ
れ、１４１と１６７、１４２と１６８がそれぞれ組にな
って、第２ゲート電極が形成される。その後、この第１
第２ゲート電極をマスクとして、ｐ型ウェル１０２には
砒素を、ｎ型ウェル１０３にはＢＦ2を、打ち込みエネ
ルギーが約２０ｋｅＶで、ピーク濃度が約１×１０20／
ｃｍ3になるようにイオン打ち込みする。この結果形成
される不純物層１６１、１６２が、第２ゲート電極によ
る反転層に導通し、ソース・ドレインを構成する。
ゲート電極の形状に加工し、それをマスク１６４とし
て、順に、下地の多結晶シリコン膜１５１と１５２、窒
化膜１２１、多結晶シリコン膜１１２と１１３を加工す
る。これで、第１ゲート電極１６５と１６６が形成さ
れ、１４１と１６７、１４２と１６８がそれぞれ組にな
って、第２ゲート電極が形成される。その後、この第１
第２ゲート電極をマスクとして、ｐ型ウェル１０２には
砒素を、ｎ型ウェル１０３にはＢＦ2を、打ち込みエネ
ルギーが約２０ｋｅＶで、ピーク濃度が約１×１０20／
ｃｍ3になるようにイオン打ち込みする。この結果形成
される不純物層１６１、１６２が、第２ゲート電極によ
る反転層に導通し、ソース・ドレインを構成する。
【００３１】次に、基板表面を洗浄した後、図９のよう
に、基板全体に層間絶縁膜９１をＣＶＤ法で堆積し、続
いて熱処理を加え、表面を平坦化する。具体的には、最
初に不純物を含まない酸化膜を１００ｎｍ程度堆積さ
せ、その上にボロンとリンを高濃度で含む酸化膜を堆積
させ、８００℃で熱処理を加える。最後に、酸化膜９１
にコンタクト孔を開口し、公知の選択ＣＶＤ法でタング
ステンなどの金属を埋め戻した後、配線９３を形成し、
本発明のトランジスタが完成する上述の実施例では、第
１ゲート絶縁膜の厚さが、第２ゲート絶縁膜より薄くな
るので、高濃度不純物領域１４３、１４４の濃度でしき
い電圧の差を調整する場合、その分を補償することを忘
れてはならない。
に、基板全体に層間絶縁膜９１をＣＶＤ法で堆積し、続
いて熱処理を加え、表面を平坦化する。具体的には、最
初に不純物を含まない酸化膜を１００ｎｍ程度堆積さ
せ、その上にボロンとリンを高濃度で含む酸化膜を堆積
させ、８００℃で熱処理を加える。最後に、酸化膜９１
にコンタクト孔を開口し、公知の選択ＣＶＤ法でタング
ステンなどの金属を埋め戻した後、配線９３を形成し、
本発明のトランジスタが完成する上述の実施例では、第
１ゲート絶縁膜の厚さが、第２ゲート絶縁膜より薄くな
るので、高濃度不純物領域１４３、１４４の濃度でしき
い電圧の差を調整する場合、その分を補償することを忘
れてはならない。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳ界面が反転するしきい電圧に局所的な差を設ける
手段として、従来知られていた、ゲート電極の仕事関数
差に加えて、ゲート絶縁膜の誘電率の差及び膜厚の差、
さらに、基板表面の不純物濃度の局所的な差を利用する
ことができるため、トランジスタのしきい電圧を自由に
制御しながら、ソース・ドレインの一部に、定常的に形
成された反転層を用いることができ、その結果、ソース
・ドレインの深さがゲート近傍で非常に浅くなり、ＭＯ
ＳＦＥＴのゲート長を0.1μm以下にまで微細化すること
が可能となる。また、ゲート長は、堆積させる導電膜の
膜厚によって制御されるため、制御性が非常に良くな
る。
ＭＯＳ界面が反転するしきい電圧に局所的な差を設ける
手段として、従来知られていた、ゲート電極の仕事関数
差に加えて、ゲート絶縁膜の誘電率の差及び膜厚の差、
さらに、基板表面の不純物濃度の局所的な差を利用する
ことができるため、トランジスタのしきい電圧を自由に
制御しながら、ソース・ドレインの一部に、定常的に形
成された反転層を用いることができ、その結果、ソース
・ドレインの深さがゲート近傍で非常に浅くなり、ＭＯ
ＳＦＥＴのゲート長を0.1μm以下にまで微細化すること
が可能となる。また、ゲート長は、堆積させる導電膜の
膜厚によって制御されるため、制御性が非常に良くな
る。
【図１】本発明によるＭＯＳトランジスタの一実施例を
示す断面構造図であり、その製造方法が実施例１に説明
されている。
示す断面構造図であり、その製造方法が実施例１に説明
されている。
【図２】一般的な従来構造のＭＯＳトランジスタの例を
示す断面構造図である。
示す断面構造図である。
【図３】実施例１の説明に用いられる、図１のＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図４】実施例１の説明に用いられる、図１のＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図５】実施例１の説明に用いられる、図１のＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図６】実施例１の説明に用いられる、図１のＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図７】実施例１の説明に用いられる、図１のＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図８】実施例１の説明に用いられる、図１のＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図９】本発明によるＭＯＳトランジスタの一実施例を
示す断面構造図であり、その製造方法が実施例２に説明
されている。
示す断面構造図であり、その製造方法が実施例２に説明
されている。
【図１０】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【図１１】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【図１２】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【図１３】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【図１４】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【図１５】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【図１６】実施例２の説明に用いられる、図８のＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
１…ゲート電極、２…ソース、３…ドレイン、４…ゲー
ト酸化膜、１１…層間絶縁膜、１２…コンタクト孔を埋
める金属、１３…配線、２１…ｐ型シリコン基板、２２
…ｐ型ウェル領域、２３…素子間分離酸化膜、２４…素
子間分離を向上させる高濃度不純物領域、２５…ゲート
加工マスクとなる酸化膜、２６…層間絶縁膜、２７…コ
ンタクト孔を埋める金属、２８…配線、３１…ｐ型シリ
コン基板、３２…ｐ型ウェル領域、３３…素子間分離酸
化膜、３４…酸化膜、３５…素子間分離を向上させる高
濃度不純物領域（ｐ型）、４１…シリコン窒化膜、４２
…ｎ型不純物を含む多結晶シリコン、４３…酸化膜、５
１…ゲート加工マスクとなる酸化膜、５２…第２ゲート
電極（ｎ型）の一部、５３…ｎ型不純物を含む多結晶も
しくは非晶質のシリコン、６１…第２ゲート電極（ｎ
型）の一部、６２…第１ゲート絶縁膜（酸化膜）、６３
…ｐ型の高濃度不純物領域、６４…第２ゲート絶縁膜
（窒化膜）、７１…ｐ型不純物を含む多結晶シリコン、
７２…酸化膜、８１…第１ゲート電極（ｐ型）、８２…
ソース・ドレイン（ｎ型）の一部、８３…ゲート加工マ
スクとなる酸化膜、９１…層間絶縁膜、９２…コンタク
ト孔を埋める金属、９３…配線、９４…シリコン窒化
膜、１０１…ｐ型シリコン基板、１０２…ｐ型ウェル領
域、１０３…ｎ型ウェル領域、１０４…素子間分離酸化
膜、１０５…酸化膜、１０６…素子間分離を向上させる
高濃度不純物領域（ｐ型）、１０７…素子間分離を向上
させる高濃度不純物領域（ｎ型）、１１１…ゲート酸化
膜、１１２…ｎ型不純物を含む多結晶シリコン、１１３
…ｐ型不純物を含む多結晶シリコン、１１４…レジスト
マスク、１２１…シリコン窒化膜、１３１…ｎ型不純物
を含む多結晶もしくは非晶質のシリコン、１３２…ｐ型
不純物を含む多結晶もしくは非晶質のシリコン、１３３
…レジストマスク、１４１…ｎ型不純物を含む多結晶も
しくは非晶質のシリコンのサイドウォール、１４２…ｐ
型不純物を含む多結晶もしくは非晶質のシリコンのサイ
ドウォール、１４３…ｐ型の高濃度不純物領域、１４４
…ｎ型の高濃度不純物領域、１４５…レジストマスク、
１５１…ｐ型不純物を含む多結晶シリコン、１５２…ｎ
型不純物を含む多結晶シリコン、１５３…酸化膜、１６
１…ソース・ドレイン（ｎ型）の一部、１６２…ソース
・ドレイン（ｐ型）の一部、１６３…レジストマスク、
１６４…ゲート加工マスクとなる酸化膜、１６５…第１
ゲート電極（ｐ型）、１６６…第１ゲート電極（ｎ
型）、１６７…第２ゲート電極（ｎ型）の一部、１６８
…第２ゲート電極（ｐ型）の一部。
ト酸化膜、１１…層間絶縁膜、１２…コンタクト孔を埋
める金属、１３…配線、２１…ｐ型シリコン基板、２２
…ｐ型ウェル領域、２３…素子間分離酸化膜、２４…素
子間分離を向上させる高濃度不純物領域、２５…ゲート
加工マスクとなる酸化膜、２６…層間絶縁膜、２７…コ
ンタクト孔を埋める金属、２８…配線、３１…ｐ型シリ
コン基板、３２…ｐ型ウェル領域、３３…素子間分離酸
化膜、３４…酸化膜、３５…素子間分離を向上させる高
濃度不純物領域（ｐ型）、４１…シリコン窒化膜、４２
…ｎ型不純物を含む多結晶シリコン、４３…酸化膜、５
１…ゲート加工マスクとなる酸化膜、５２…第２ゲート
電極（ｎ型）の一部、５３…ｎ型不純物を含む多結晶も
しくは非晶質のシリコン、６１…第２ゲート電極（ｎ
型）の一部、６２…第１ゲート絶縁膜（酸化膜）、６３
…ｐ型の高濃度不純物領域、６４…第２ゲート絶縁膜
（窒化膜）、７１…ｐ型不純物を含む多結晶シリコン、
７２…酸化膜、８１…第１ゲート電極（ｐ型）、８２…
ソース・ドレイン（ｎ型）の一部、８３…ゲート加工マ
スクとなる酸化膜、９１…層間絶縁膜、９２…コンタク
ト孔を埋める金属、９３…配線、９４…シリコン窒化
膜、１０１…ｐ型シリコン基板、１０２…ｐ型ウェル領
域、１０３…ｎ型ウェル領域、１０４…素子間分離酸化
膜、１０５…酸化膜、１０６…素子間分離を向上させる
高濃度不純物領域（ｐ型）、１０７…素子間分離を向上
させる高濃度不純物領域（ｎ型）、１１１…ゲート酸化
膜、１１２…ｎ型不純物を含む多結晶シリコン、１１３
…ｐ型不純物を含む多結晶シリコン、１１４…レジスト
マスク、１２１…シリコン窒化膜、１３１…ｎ型不純物
を含む多結晶もしくは非晶質のシリコン、１３２…ｐ型
不純物を含む多結晶もしくは非晶質のシリコン、１３３
…レジストマスク、１４１…ｎ型不純物を含む多結晶も
しくは非晶質のシリコンのサイドウォール、１４２…ｐ
型不純物を含む多結晶もしくは非晶質のシリコンのサイ
ドウォール、１４３…ｐ型の高濃度不純物領域、１４４
…ｎ型の高濃度不純物領域、１４５…レジストマスク、
１５１…ｐ型不純物を含む多結晶シリコン、１５２…ｎ
型不純物を含む多結晶シリコン、１５３…酸化膜、１６
１…ソース・ドレイン（ｎ型）の一部、１６２…ソース
・ドレイン（ｐ型）の一部、１６３…レジストマスク、
１６４…ゲート加工マスクとなる酸化膜、１６５…第１
ゲート電極（ｐ型）、１６６…第１ゲート電極（ｎ
型）、１６７…第２ゲート電極（ｎ型）の一部、１６８
…第２ゲート電極（ｐ型）の一部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 かおり 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】半導体基板と、該基板に設けられた基板と
は導電型の異なる第１の不純物領域と、該基板に設けら
れた基板とは導電型の異なる第２の不純物領域と、上記
第１、第２不純物領域の間の該基板表面に設けられたゲ
ート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電
極とを有する金属−酸化膜−半導体型の電界効果半導体
装置において、該第１乃至第２不純物領域のいずれかに
接する、ある一定の誘電率を有する第２ゲート絶縁膜
は、上記第１乃至第２不純物領域のいずれにも接しな
い、ある一定の誘電率を有する第１ゲート絶縁膜に比べ
て、誘電率が高く、あるいは、上記第２ゲート絶縁膜
は、第１ゲート絶縁膜に比べて、膜厚が薄く、あるい
は、第２ゲート絶縁膜に接する基板表面の不純物濃度
は、第１ゲート絶縁膜に接する基板表面の不純物濃度に
比べて、濃度が低いことを特徴とする半導体装置。 - 【請求項２】上記第１ゲート絶縁膜に接する第１ゲート
電極は、第２ゲート絶縁膜に接する第２ゲート電極と電
気的に絶縁されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】トランジスタ動作をさせる場合、上記第２
ゲート絶縁膜と基板との境界は、第１及び第２ゲート電
極にかけられる電圧に依存せず、常に反転しており、第
１ゲート絶縁膜と基板との境界が反転するか否かでオン
オフ動作をさせることを特徴とする請求項１乃至２のい
ずれかに記載の半導体装置。 - 【請求項４】半導体基板に、各素子を電気的に分離する
ための絶縁膜を成長させる工程と、第２ゲート絶縁膜を
形成する工程と、第２ゲート電極となる第２導電膜を堆
積する工程と、第２ゲート電極を所望の形状に加工する
工程と、第２ゲート電極をマスクとして基板に不純物濃
度が周辺の基板より高い部分を設ける工程と、第２ゲー
ト絶縁膜の第２ゲート電極の下になっている部分以外を
取り除く工程と、第２ゲート絶縁膜とは誘電率の異なる
第１ゲート絶縁膜を堆積する工程と、第１ゲート電極と
なり該第２導電膜とは仕事関数の異なる第１導電膜を堆
積及び加工する工程と、第１及び第２ゲート電極をマス
クにして不純物を導入することにより基板とは導電型の
異なる領域を基板内に形成する工程と、配線層の下地と
なる層間絶縁膜を堆積する工程と、該層間絶縁膜に孔を
開けて半導体基板・第１及び第２ゲート電極・基板とは
導電型の異なる不純物を含む領域等の導電層を露出させ
る工程と、配線層を形成する工程からなることを特徴と
する、半導体装置の製造方法。 - 【請求項５】半導体基板に、第１導電型の不純物を含む
領域と第２導電型の不純物を含むウェル領域を複数個形
成する工程と、各素子を電気的に分離するための絶縁膜
を成長させる工程と、ＭＯＳトランジスタのゲート絶縁
膜を形成する工程と、第２ゲート電極となる第２導電膜
を堆積する工程と、第２ゲート電極を所望の形状に加工
する工程と、第２ゲート電極をマスクとして基板に不純
物濃度が周辺の基板より高い部分を設ける工程と、第１
ゲート電極となり該第２導電膜とは仕事関数の異なる第
１導電膜を堆積及び加工する工程と、第１ゲート電極及
び第２ゲート電極を所望の形状に加工する工程と、第１
及び第２ゲート電極をマスクにして不純物を導入するこ
とによりウェル領域とは導電型の異なる領域を基板内に
形成する工程と、配線層の下地となる層間絶縁膜を堆積
する工程と、該層間絶縁膜に孔を開けて半導体基板・第
１及び第２ゲート電極・基板とは導電型の異なる不純物
を含む領域等の導電層を露出させる工程と、配線層を形
成する工程からなることを特徴とする、半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26717992A JPH06120493A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26717992A JPH06120493A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120493A true JPH06120493A (ja) | 1994-04-28 |
Family
ID=17441209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26717992A Pending JPH06120493A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343118A (ja) * | 2003-05-16 | 2004-12-02 | Agere Systems Inc | 分割ゲート型金属酸化物半導体デバイス |
| WO2008110419A1 (de) * | 2007-03-14 | 2008-09-18 | Austriamicrosystems Ag | Mosfet mit kanalanschluss und verfahren zur herstellung eines mosfets mit kanalanschluss |
-
1992
- 1992-10-06 JP JP26717992A patent/JPH06120493A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343118A (ja) * | 2003-05-16 | 2004-12-02 | Agere Systems Inc | 分割ゲート型金属酸化物半導体デバイス |
| WO2008110419A1 (de) * | 2007-03-14 | 2008-09-18 | Austriamicrosystems Ag | Mosfet mit kanalanschluss und verfahren zur herstellung eines mosfets mit kanalanschluss |
| US8273621B2 (en) | 2007-03-14 | 2012-09-25 | Austriamicrosystems Ag | MOS-FET having a channel connection, and method for the production of a MOS-FET having a channel connection |
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