WO2008110419A1 - Mosfet mit kanalanschluss und verfahren zur herstellung eines mosfets mit kanalanschluss - Google Patents

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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to MOSFETs having improved snap-back characteristics, particularly large channel width balanced MOSFETs.
  • doped regions for source and drain are doped opposite to the surrounding semiconductor material in which the source / drain regions are embedded and which forms the channel region present between the source / drain regions.
  • This may be the semiconductor material with the basic doping of the substrate or a doped well formed in the substrate.
  • the substrate or the tub is called a body.
  • Source, channel and drain correspond to emitter, base and collector of a parasitic bipolar transistor. When this parasitic bipolar transistor becomes conductive, which is called a snap-back effect, the blocking voltage and the switching speed of the MOSFET, in particular of a power MOSFET, are significantly worsened.
  • the switching on of the parasitic bipolar transistor is caused by Bodyströme, which cause a voltage drop in the substrate, which leads to a forward voltage of the pn junction between the source and body. To eliminate this unwanted effect, the source and body are short-circuited via a resistor, for which a body connection is provided.
  • the problem described is particularly serious with symmetrical MOSFETs, since here the body connection contacts are far removed from the areas in which the body current is generated. are removed. Since the gain or gain is much larger for a parasitic npn transistor than for a pnp transistor, the snap-back effect mainly affects the n-channel MOSFETs.
  • US Pat. No. 4,656,493 describes a power MOSFET in which the current gain of the NPN transistor is reduced by providing in the device structure a region in which, for excess majority carriers, recombination of charge carriers having a relatively short service life is provided.
  • the object of the present invention is to specify a MOSFET with improved snap-back characteristic.
  • the channel region is provided on the upper side with connection contacts, which are connected to an associated connecting line.
  • the gate electrode is provided with recesses, are guided through the vias, which are electrically isolated from the gate electrode. In this way, a plurality of body connection contacts in the region of the channel is provided.
  • FIG. 1 shows a plan view of an exemplary embodiment of the MOSFET.
  • FIG. 2 shows the cross section through the embodiment of FIG. 1, marked in FIG.
  • FIG. 3 shows the further cross section through the embodiment of FIG. 1 marked in FIG.
  • FIG. 4 shows a plan view of a further exemplary embodiment of the MOSFET.
  • FIG. 5 shows the cross section through the exemplary embodiment of FIG. 4, which is marked in FIG.
  • FIG. 6 shows the further cross section through the exemplary embodiment of FIG. 4 marked in FIG.
  • FIG. 7 shows a plan view of a further exemplary embodiment of the MOSFET.
  • FIG. 8 shows the cross section through the embodiment of FIG. 7 marked in FIG.
  • FIG. 9 shows the further cross section through the embodiment of FIG. 7 marked in FIG.
  • FIG. 10 shows a plan view of a further exemplary embodiment of the MOSFET.
  • FIG. 11 shows the cross section through the embodiment of FIG. 10 marked in FIG.
  • FIG. 12 shows the further cross section through the embodiment of FIG. 10 marked in FIG.
  • FIG. 1 shows an embodiment of the MOSFET in a plan view.
  • the connection conductors 10 for the source / drain regions are arranged mirror-symmetrically to the gate electrode 3, which is reproduced here with hidden contours shown in dashed lines.
  • the connection conductors 10 are connected via plated-through holes 19 with the doped source / drain regions underneath.
  • the gate electrode 3 are at intervals recesses 18, which are square in plan view in this embodiment, but may have any shape.
  • recesses 18 are each through holes 9, which are electrically isolated from the gate electrode 3.
  • the plated-through holes 9 are contacted on the upper side with a connection conductor 14 and connected to one another in this way in an electrically conductive manner.
  • the plated-through holes 9 form a contact with the semiconductor material of the channel region, with the plated-through holes 9, a plurality of connections to the channel region are realized through the gate electrode. These connections to the channel area act as the body connection of the MOSFET. Interspaces between the electrical conductors are filled, for example, with a dielectric 20, with which the upper side of the component can also be planarized.
  • FIG. 2 shows the first cross-section, marked in FIG. 1, between two plated-through holes 9 of the gate electrode 3.
  • the transistor structure is used for the example of an Channel MOSFETs described. The signs of the conductivity types can also be reversed.
  • a substrate 1 with a weak base doping in this example for p-type line present.
  • a well 22, which is doped higher for the same conductivity type, is formed on an upper side of the substrate and indicated in the figure 2 by the horizontal dashed line.
  • the trough 22 is laterally opposite, in the example given n-type, doped boundary regions
  • source / drain regions 2 are arranged at a distance from one another at the top side of the substrate 1, between which semiconductor material of the well
  • LDD regions 8 lightly doped drain are located at the source / drain regions 2. These LDD regions 8 are usually present in MOSFETs, but may also be omitted.
  • the transistor structure is supplemented by the gate electrode 3, which is electrically insulated from the semiconductor material via the region of the upper side of the substrate 1 present between the source / drain regions 2 and is intended to control the channel.
  • the transistor structure is laterally limited by field oxide 17 in this example.
  • the source / drain regions are contacted with vertical plated-through holes 19, which connect the source / drain regions to the connecting conductors 10.
  • FIG. 3 shows the further cross-section marked in FIG. 1 through the via 9 in the gate electrode 3.
  • the recess 18 can be seen within which the feedthrough 9 is arranged.
  • the contact region 16 which is doped higher than the surrounding semiconductor material. al the tub 22, but for the same conductivity type, in this example, for p-type.
  • the contact region 16 may be self-aligned to the recess 18 by implantation through the recess 18.
  • the cutout 18 can be slightly reduced in its lateral dimensions, so that the contact region 16 is not formed completely as far as the lower gate edge.
  • the contact region 16 can also be implanted self-aligned with the through-connection 9 to be produced only after the application of the dielectric 20 by means of a contact hole produced in the dielectric 20.
  • FIG. 3 shows the result of the first indicated option, namely the implantation self-aligned with the recess 18.
  • the through-connection 9 can be produced in such a way that a contact hole is produced in the dielectric 20 in the region of the recess 18, in which the semiconductor material of the channel region is exposed, and the contact hole is filled with electrically conductive material. Residual material of the dielectric 20 within the recess 18 forms an electrical insulation around the feedthrough 9. Between the feedthrough 9 and the contact region 16 is a connection contact 15 on the channel region.
  • FIG. 4 shows a plan view of a further exemplary embodiment of a MOSFET structure for a power transistor. In the plan view, this embodiment differs from the exemplary embodiment according to FIG. 1 essentially only by the somewhat different dimensions of the components and their position relative to one another. However, the differences become clear with reference to the cross sections marked in FIG. 4 and illustrated in FIGS. 5 and 6.
  • the cross section of Figure 5 corresponds to the cross section of Figure 2 between the vias 9.
  • the substrate 1 is provided with a basic doping, for example, p ⁇ -Leit- capability.
  • the source / drain regions 2 which are n + -type in the case of a p-type basic doping.
  • the gate electrode 3 is arranged on the source and drain side edges respectively on a field oxide 17.
  • the source / drain regions 2 are also provided here with plated-through holes 19, which electrically connect the source / drain regions 2 to the connecting conductors 10.
  • Another doped region 23, shown in this embodiment, may be provided in the channel region for adjusting the threshold voltage of the transistor as intended.
  • the further doped region 23 is designed for the same sign of the conductivity as the basic doping, ie for a conductivity type opposite to the source / drain regions 2.
  • FIG. 6 shows the cross section through a plated-through hole 9 in the gate electrode 3.
  • the plated-through hole 9 is arranged in a recess 18 of the gate electrode 3, contacts the further doped region 23, which for this purpose has a sufficiently high dopant concentration is provided in a terminal 15 and is electrically connected to an upper-side terminal conductor 14 for the channel region.
  • a contact region 16 produced in a self-aligned manner relative to the recess 18 may be present as in the embodiment of FIG. 3, which in this case may be embedded in the further doped region 23.
  • FIG. 7 shows a plan view of an exemplary embodiment in which a connection conductor 13 for the substrate is arranged in the form of a frame and connected to the connection conductor 14 for the channel region.
  • the marked cross sections are shown in FIGS. 8 and 9.
  • the cross section of FIG. 8 corresponds in the inner region to the cross section of FIG. 5.
  • This contact region 6 is highly doped for the conductivity type of the substrate 1 and provided with a plurality of vias 19 which connect the contact region 6 to the connection conductor 13 for the substrate.
  • the contact regions 6 can, as indicated in FIG. 8, also be formed by multiple implantations, so that a highly doped contact region 6 is embedded in a slightly deeper but not so highly doped connection region 24.
  • the connection regions 24 are formed in this embodiment by doped regions, for example, together with in the channel region provided further doped region 23 may have been implanted.
  • the cross section is shown parallel to the cross section of Figure 8 through the via 9 in the recess 18 of the gate electrode 3.
  • a self-aligned to the recess 18 made contact region 16 in the channel is present.
  • the position of the lateral boundaries of the contact region 16 indicates that, in the illustrated example, the inner side walls of the recess 18 have been provided with side wall spacers prior to the implantation of the contact region 16, so that the contact region 16 has a corresponding distance from the gate electrode 3 ,
  • the sidewall spacers are not drawn since they may be of the same material as the dielectric 20, for example, the oxide of the semiconductor material.
  • the contact region 16 can be implanted, for example, together with the contact regions 6 for the body connection.
  • the contact region 16 is connected via a connection contact 15 with the through-connection 9.
  • the through-connection 9 is arranged in the interior of the recess 18 and connects the contact region 16 with the connection conductor 14 for the channel region.
  • the contact region 16 can also be omitted;
  • the connection contact 15 is then located directly on the further doped region 23. Instead, according to FIG. 3, the further doped region 23 may be omitted and only the contact region 16 may be provided for this purpose.
  • FIG. 10 shows a plan view in which, instead of the connection conductor for the substrate, a connection conductor 11 for a first deep well and a connection conductor 12 for a second deep well are arranged in the form of a frame.
  • the terminal conductor 11 for the first deep well is connected to the terminal conductor 14 for the channel region.
  • the gate electrode 3, the recesses 18 formed therein and the through-holes 9 arranged in the recesses are shown in dashed lines as hidden contours.
  • FIG. 11 shows the first cross section marked in FIG.
  • the first deep well 4 is p-type doped.
  • the second deep well 5, in which the first deep well 4 is arranged, is n-doped in this example.
  • the second deep well 5 is located in the semiconductor material with the basic doping of the substrate 1.
  • the contact region 6 for the body connection is present in the first deep well 4 in this embodiment. It is connected via the corresponding plated-through holes 19 with the connecting conductor 11 for the first deep well 4.
  • the contact region 7 for the second deep well is connected via the corresponding plated-through holes 19 to the associated connection conductor 12 for the second deep well 5.
  • the gate electrode 3 is planar in this example; However, the source-side and drain-side edges of the gate electrode may instead be arranged on regions of field oxide.
  • FIG. 12 shows the further cross section through the plated-through hole 9 in the cutout 18 of the gate electrode 3 marked in FIG. 10.
  • the contact region 16 is formed self-aligned to the through-hole 9 in this example.
  • the relevant implantation takes place through a contact hole in the dielectric 20 before the contact hole is filled with the electrically conductive material of the plated-through hole 9.
  • the different embodiments of the contact region 16 and the further doped region 23 are suitable for all embodiments, even if they have been described in each case only in one of the specified embodiments.
  • the body connection is thus provided directly in the channel region of a preferably symmetrical transistor.
  • the maximum distance between the areas in which the Bodystrom is caused, and the body terminal contacts is thereby independent of the entire dimension of the device.
  • the gap between the body terminal contacts can be optimized as a parameter of the device without further measures, in such a way that the snap-back voltage is sufficiently high with the smallest possible number of body contacts.
  • the number of body contacts can be kept sufficiently low to also keep the on-resistance of the device sufficiently low.
  • a frame-shaped or annular body connection region can in principle be provided in the MOSFET according to the invention or even omitted.
  • contact areas 16 can to realize a low Metal-semiconductor junction are highly doped and produced, for example, together with implantation for the other highly doped contact areas. This can be done self-aligned with respect to the provided in the gate electrode 3 recesses 18.
  • the invention is suitable for balanced high-voltage transistors, in particular for power n-MOSFETs, but is basically also applicable to other MOSFETs.
  • the terminal contacts 15 of the channel region may be arranged along a straight line from which the source / drain regions 2 have the same spacing.

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Abstract

Bei dem MOSFET ist die Gate-Elektrode (3) mit Aussparungen (18) versehen, in der jeweils eine Durchkontaktierung (9) angeordnet ist, die von der Gate-Elektrode (3) elektrisch isoliert ist. Die Durchkontaktierung (9) verbindet einen Anschlusskontakt (15) auf dem Halbleitermaterial des Kanalbereiches mit einem oberseitig angeordneten Anschlussleiter (14). Auf diese Weise ist ein Bodyanschluss realisiert, der ausreichend nah im Bereich der Bodyströme angeordnet ist, die beim Auftreten eines Snap-Back-Effektes generiert werden.

Description

Beschreibung
MOSFET mit Kanalanschluss und Verfahren zur Herstellung eines MOSFETs mit Kanalanschluss
Die folgende Erfindung betrifft MOSFETs mit verbesserter Snap-Back-Charakteristik, insbesondere symmetrische MOSFETs mit großer Kanalweite.
Bei einem MOSFET sind dotierte Bereiche für Source und Drain entgegengesetzt zu dem umgebenden Halbleitermaterial dotiert, in das die Source-/Drain-Bereiche eingebettet sind und das den zwischen den Source-/Drain-Bereichen vorhandenen Kanalbereich bildet. Dabei kann es sich um das Halbleitermaterial mit der Grunddotierung des Substrates oder um eine in dem Substrat ausgebildete dotierte Wanne handeln. Das Substrat beziehungsweise die Wanne wird als Body bezeichnet. Source, Kanal und Drain entsprechen Emitter, Basis und Kollektor eines parasitären Bipolartransistors. Wenn dieser parasitäre Bipolartransistor leitend wird, was als Snap-Back-Effekt bezeichnet wird, werden die Blockierspannung und die Schaltgeschwindigkeit des MOSFETs, insbesondere eines Leistungs- MOSFETs, wesentlich verschlechtert. Das Einschalten des parasitären Bipolartransistors wird durch Bodyströme hervorgerufen, die einen Spannungsabfall im Substrat hervorrufen, der zu einer Vorwärtsspannung des pn-Überganges zwischen Source und Body führt. Um diesen unerwünschten Effekt zu beseitigen, werden Source und Body über einen ohmschen Widerstand kurzgeschlossen, wozu ein Bodyanschluss vorgesehen wird.
Das geschilderte Problem ist bei symmetrischen MOSFETs besonders schwerwiegend, da hier die Body-Anschlusskontakte weit von den Bereichen, in denen der Bodystrom erzeugt wird, ent- fernt sind. Da der Gewinn oder Verstärkungsfaktor bei einem parasitären npn-Transistor viel größer ist als bei einem pnp- Transistor, sind von dem Snap-Back-Effekt hauptsächlich die N-Kanal-MOSFETs betroffen.
In der US 5 185 275 sind Verfahren zum Vermeiden von Snap- Back bei Hochspannungs-MOSFETs beschrieben. Es wird eine vergrabene p+-Schicht unterhalb des Kanals vorgeschlagen.
In der US 4 656 493 ist ein Leistungs-MOSFET beschrieben, bei dem die Stromverstärkung des npn-Transistors dadurch verringert ist, dass in der Bauelementstruktur ein Bereich vorgesehen wird, in dem für überschüssige Majoritätsladungsträger eine Rekombination von Ladungsträgern mit relativ geringer Lebensdauer vorgesehen wird.
Aufgabe der vorliegenden Erfindung ist es, einen MOSFET mit verbesserter Snap-Back-Charkteristik anzugeben.
Diese Aufgabe wird mit dem MOSFET mit den Merkmalen des Anspruches 1 und mit dem Herstellungsverfahren mit den Merkmalen des Anspruches 10 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem MOSFET ist der Kanalbereich oberseitig mit Anschlusskontakten versehen, die mit einer zugehörigen Anschlussleitung verbunden sind. Hierzu ist die Gate-Elektrode mit Aussparungen versehen, durch die Durchkontaktierungen geführt sind, die von der Gate-Elektrode elektrisch isoliert sind. Auf diese Weise ist eine Mehrzahl von Body-Anschlusskontakten im Bereich des Kanals vorgesehen. Es folgt eine genauere Beschreibung von Beispielen des MOS- FETs anhand der beigefügten Figuren.
Die Figur 1 zeigt eine Aufsicht auf ein Ausführungsbeispiel des MOSFETs.
Die Figur 2 zeigt den in der Figur 1 markierten Querschnitt durch das Ausführungsbeispiel der Figur 1.
Die Figur 3 zeigt den in der Figur 1 markierten weiteren Querschnitt durch das Ausführungsbeispiel der Figur 1.
Die Figur 4 zeigt eine Aufsicht auf ein weiteres Ausführungsbeispiel des MOSFETs.
Die Figur 5 zeigt den in der Figur 4 markierten Querschnitt durch das Ausführungsbeispiel der Figur 4.
Die Figur 6 zeigt den in der Figur 4 markierten weiteren Querschnitt durch das Ausführungsbeispiel der Figur 4.
Die Figur 7 zeigt eine Aufsicht auf ein weiteres Ausführungsbeispiel des MOSFETs.
Die Figur 8 zeigt den in der Figur 7 markierten Querschnitt durch das Ausführungsbeispiel der Figur 7.
Die Figur 9 zeigt den in der Figur 7 markierten weiteren Querschnitt durch das Ausführungsbeispiel der Figur 7.
Die Figur 10 zeigt eine Aufsicht auf ein weiteres Ausführungsbeispiel des MOSFETs. Die Figur 11 zeigt den in der Figur 10 markierten Querschnitt durch das Ausführungsbeispiel der Figur 10.
Die Figur 12 zeigt den in der Figur 10 markierten weiteren Querschnitt durch das Ausführungsbeispiel der Figur 10.
Die Figur 1 zeigt ein Ausführungsbeispiel des MOSFETs in einer Aufsicht. Bei diesem symmetrischen MOSFET sind die Anschlussleiter 10 für die Source-/Drain-Bereiche spiegelsymmetrisch zu der Gate-Elektrode 3 angeordnet, die hier mit gestrichelt eingezeichneten verdeckten Konturen wiedergegeben ist. Die Anschlussleiter 10 sind über Durchkontaktierungen 19 mit den darunter vorhandenen dotierten Source-/Drain-Berei- chen verbunden. In der Gate-Elektrode 3 befinden sich in Abständen Aussparungen 18, die in diesem Ausführungsbeispiel in der Aufsicht quadratisch sind, aber eine beliebige Form aufweisen können. In den Aussparungen 18 befinden sich jeweils Durchkontaktierungen 9, die von der Gate-Elektrode 3 elektrisch isoliert sind. Die Durchkontaktierungen 9 sind oberseitig mit einem Anschlussleiter 14 kontaktiert und auf diese Weise elektrisch leitend miteinander verbunden. Da die Durchkontaktierungen 9 einen Kontakt mit dem Halbleitermaterial des Kanalbereiches bilden, ist mit den Durchkontaktierungen 9 eine Mehrzahl von Anschlüssen an den Kanalbereich durch die Gate-Elektrode hindurch realisiert. Diese Anschlüsse an den Kanalbereich fungieren als Bodyanschluss des MOSFET. Zwischenräume zwischen den elektrischen Leitern sind zum Beispiel mit einem Dielektrikum 20 gefüllt, mit dem auch die Oberseite des Bauelementes planarisiert sein kann.
Die Figur 2 zeigt den ersten in der Figur 1 markierten Querschnitt zwischen zwei Durchkontaktierungen 9 der Gate-Elektrode 3. Die Transistorstruktur wird für das Beispiel eines N- Kanal-MOSFETs beschrieben. Die Vorzeichen der Leitfähigkeitstypen können aber auch umgekehrt sein. In dem Querschnitt der Figur 2 ist ein Substrat 1 mit einer schwachen Grunddotierung, in diesem Beispiel für p-Leitung, vorhanden. Eine Wanne 22, die höher für denselben Leitfähigkeitstyp dotiert ist, ist an einer Oberseite des Substrates ausgebildet und in der Figur 2 durch die waagrechte gestrichelte Linie angedeutet. Die Wanne 22 ist seitlich durch entgegengesetzt, in dem angegebenen Beispiel also n-leitend, dotierte Begrenzungsbereiche
21 begrenzt. In der Wanne 22 sind an der Oberseite des Substrates 1 Source-/Drain-Bereiche 2 im Abstand zueinander angeordnet, zwischen denen sich Halbleitermaterial der Wanne
22 befindet, das zur Ausbildung des Kanals des Transistors vorgesehen ist. Zum Kanal hin befinden sich an den Source-/ Drain-Bereichen 2 schwächer dotierte LDD-Bereiche 8 (lightly doped drain) . Diese LDD-Bereiche 8 sind üblicherweise bei MOSFETs vorhanden, können aber auch weggelassen sein. Die Transistorstruktur wird ergänzt durch die Gate-Elektrode 3, die von dem Halbleitermaterial elektrisch isoliert über dem zwischen den Source-/Drain-Bereichen 2 vorhandenen Gebiet der Oberseite des Substrates 1 angeordnet ist und dafür vorgesehen ist, den Kanal zu steuern. Die Transistorstruktur ist in diesem Beispiel seitlich durch Feldoxid 17 begrenzt. Die Source-/Drain-Bereiche sind mit vertikalen Durchkontaktierun- gen 19 kontaktiert, die die Source-/Drain-Bereiche mit den Anschlussleitern 10 verbinden.
Die Figur 3 zeigt den in der Figur 1 markierten weiteren Querschnitt durch die Durchkontaktierung 9 in der Gate-Elektrode 3 hindurch. In der Gate-Elektrode 3 ist die Aussparung 18 erkennbar, innerhalb deren die Durchkontaktierung 9 angeordnet ist. Im Kanalbereich befindet sich ein Kontaktbereich 16, der höher dotiert ist als das umgebende Halbleitermateri- al der Wanne 22, jedoch für denselben Leitfähigkeitstypen, in diesem Beispiel also für p-Leitung. Der Kontaktbereich 16 kann zum Beispiel selbstjustiert zu der Aussparung 18 mittels einer Implantation durch die Aussparung 18 hergestellt werden. Die Aussparung 18 kann vor der Implantation des Kontaktbereiches 16 durch Seitenwandspacer an der Gate-Elektrode 3 etwas in ihren seitlichen Abmessungen verkleinert werden, so dass der Kontaktbereich 16 nicht ganz bis an die untere Gate- Kante heranreichend ausgebildet wird. Statt dessen kann der Kontaktbereich 16 auch erst nach dem Aufbringen des Dielektrikums 20 durch ein in dem Dielektrikum 20 hergestelltes Kontaktloch selbstjustiert zu der herzustellenden Durchkon- taktierung 9 implantiert werden. In der Figur 3 ist das Ergebnis der ersten angegebenen Möglichkeit, nämlich der zu der Aussparung 18 selbstjustierten Implantation, dargestellt. Die Durchkontaktierung 9 kann in der Weise hergestellt werden, dass in dem Dielektrikum 20 im Bereich der Aussparung 18 ein Kontaktloch hergestellt wird, in dem das Halbleitermaterial des Kanalbereiches freigelegt wird, und das Kontaktloch mit elektrisch leitfähigem Material gefüllt wird. Restliches Material des Dielektrikums 20 innerhalb der Aussparung 18 bildet eine elektrische Isolation rings um die Durchkontaktierung 9. Zwischen der Durchkontaktierung 9 und dem Kontaktbereich 16 befindet sich ein Anschlusskontakt 15 auf dem Kanalbereich. Die Durchkontaktierung 9 ist oberseitig elektrisch leitend mit dem Anschlussleiter 14 für den Kanalbereich verbunden. Der Anschlussleiter 14 verbindet die Durchkontak- tierungen 9 elektrisch leitend miteinander, so dass in regelmäßigen Abständen ein Anschlusskontakt 15 auf dem Kanalbereich vorhanden ist. Diese Anschlüsse fungieren als Bodyan- schlüsse, zu denen zusätzlich außerhalb der Gate-Elektrode noch ein separater Bodyanschluss auf der Wanne 22 vorgesehen sein kann. Die Figur 4 zeigt eine Aufsicht auf ein weiteres Ausführungsbeispiel einer MOSFET-Struktur für einen Leistungstransistor. In der Aufsicht unterscheidet sich dieses Ausführungsbeispiel von dem Ausführungsbeispiel gemäß der Figur 1 im Wesentlichen nur durch die etwas unterschiedlichen Abmessungen der Komponenten und deren Lage zueinander. Die Unterschiede werden jedoch deutlich anhand der Querschnitte, die in der Figur 4 markiert und in den Figuren 5 und 6 dargestellt sind.
Der Querschnitt der Figur 5 entspricht dem Querschnitt der Figur 2 zwischen den Durchkontaktierungen 9. Das Substrat 1 ist mit einer Grunddotierung versehen, zum Beispiel p~-Leit- fähigkeit. An einer Oberseite des Substrates 1 befinden sich die Source-/Drain-Bereiche 2, die im Fall einer p-Grunddotie- rung n+-leitend ausgebildet sind. Ein niedrig für denselben Leitfähigkeitstyp dotierter LDD-Bereich 8, der hier die Driftstrecke bildet, umgibt die Source-/Drain-Bereiche 2 jeweils zumindest zum Kanalbereich hin. Die Gate-Elektrode 3 ist an den source- und drainseitigen Rändern jeweils auf einem Feldoxid 17 angeordnet. Die Source-/Drain-Bereiche 2 sind auch hier mit Durchkontaktierungen 19 versehen, die die Source-/Drain-Bereiche 2 mit den Anschlussleitern 10 elektrisch leitend verbinden. Ein weiterer dotierter Bereich 23, der bei diesem Ausführungsbeispiel dargestellt ist, kann in dem Kanalbereich dafür vorgesehen sein, die Schwellenspannung des Transistors wie vorgesehen einzustellen. Der weitere dotierte Bereich 23 ist für dasselbe Vorzeichen der Leitfähigkeit wie die Grunddotierung, also für einen zu den Source-/ Drain-Bereichen 2 entgegengesetzten Leitfähigkeitstyp ausgebildet. Die Figur 6 zeigt den Querschnitt durch eine Durchkontaktie- rung 9 in der Gate-Elektrode 3. Die Durchkontaktierung 9 ist in einer Aussparung 18 der Gate-Elektrode 3 angeordnet, kontaktiert den weiteren dotierten Bereich 23, der zu diesem Zweck mit einer ausreichend hohen Dotierstoffkonzentration versehen ist, in einem Anschlusskontakt 15 und ist mit einem oberseitigen Anschlussleiter 14 für den Kanalbereich elektrisch leitend verbunden. Es kann zusätzlich zu dem weiteren dotierten Bereich 23 ein selbstjustiert zu der Aussparung 18 hergestellter Kontaktbereich 16 wie in dem Ausführungsbeispiel der Figur 3 vorhanden sein, der in diesem Fall in den weiteren dotierten Bereich 23 eingebettet sein kann.
Die Figur 7 zeigt eine Aufsicht auf ein Ausführungsbeispiel, bei dem ein Anschlussleiter 13 für das Substrat rahmenförmig angeordnet und mit dem Anschlussleiter 14 für den Kanalbereich verbunden ist. Die markierten Querschnitte sind in den Figuren 8 und 9 gezeigt.
Der Querschnitt der Figur 8 entspricht im inneren Bereich dem Querschnitt der Figur 5. Bei dem Ausführungsbeispiel gemäß der Figur 8 ist zusätzlich ein Kontaktbereich 6 für den Body- anschluss vorhanden. Dieser Kontaktbereich 6 ist hoch für den Leitfähigkeitstyp des Substrates 1 dotiert und mit einer Mehrzahl von Durchkontaktierungen 19 versehen, die den Kontaktbereich 6 mit dem Anschlussleiter 13 für das Substrat verbinden. Die Kontaktbereiche 6 können wie in der Figur 8 angedeutet auch durch mehrfache Implantationen ausgebildet werden, so dass ein hoch dotierter Kontaktbereich 6 in einem etwas tiefer ausgebildeten, aber nicht ganz so hoch dotierten Anschlussbereich 24 eingebettet ist. Die Anschlussbereiche 24 werden in diesem Ausführungsbeispiel durch dotierte Bereiche gebildet, die zum Beispiel zusammen mit dem im Kanalbereich vorgesehenen weiteren dotierten Bereich 23 implantiert worden sein können.
In der Figur 9 ist der Querschnitt parallel zu dem Querschnitt der Figur 8 durch die Durchkontaktierung 9 in der Aussparung 18 der Gate-Elektrode 3 dargestellt. Bei diesem Ausführungsbeispiel ist zusätzlich zu dem weiteren dotierten Bereich 23 ein selbstjustiert zu der Aussparung 18 hergestellter Kontaktbereich 16 im Kanal vorhanden. Durch die Position der seitlichen Begrenzungen des Kontaktbereiches 16 ist angedeutet, dass in dem dargestellten Beispiel die inneren Seitenwände der Aussparung 18 vor der Implantation des Kontaktbereiches 16 mit Seitenwandspacern versehen worden sind, so dass der Kontaktbereich 16 einen entsprechenden Abstand von der Gate-Elektrode 3 aufweist. Die Seitenwandspa- cer sind nicht eingezeichnet, da sie aus demselben Material wie das Dielektrikum 20 sein können, zum Beispiel aus dem Oxid des Halbleitermaterials. Der Kontaktbereich 16 kann zum Beispiel zusammen mit den Kontaktbereichen 6 für den Bodyan- schluss implantiert werden. Der Kontaktbereich 16 ist über einen Anschlusskontakt 15 mit der Durchkontaktierung 9 verbunden. Die Durchkontaktierung 9 ist im Innern der Aussparung 18 angeordnet und verbindet den Kontaktbereich 16 mit dem Anschlussleiter 14 für den Kanalbereich. Der Kontaktbereich 16 kann aber auch weggelassen sein; der Anschlusskontakt 15 befindet sich dann direkt auf dem weiteren dotierten Bereich 23. Statt dessen kann auch entsprechend der Figur 3 der weitere dotierte Bereich 23 weggelassen und dafür nur der Kontaktbereich 16 vorgesehen sein.
Der MOSFET kann insbesondere als vollständig isolierter Leistungs-MOSFET ausgebildet sein. Ein entsprechendes Ausführungsbeispiel ist in den Figuren 10, 11 und 12 dargestellt. Die Figur 10 zeigt eine Aufsicht, in der statt des Anschlussleiters für das Substrat ein Anschlussleiter 11 für eine erste tiefe Wanne und ein Anschlussleiter 12 für eine zweite tiefe Wanne rahmenförmig angeordnet sind. Der Anschlussleiter 11 für die erste tiefe Wanne ist mit dem Anschlussleiter 14 für den Kanalbereich verbunden. Die Gate-Elektrode 3, die darin ausgebildeten Aussparungen 18 und die in den Aussparungen angeordneten Durchkontaktierungen 9 sind als verdeckte Konturen gestrichelt eingezeichnet.
Die Figur 11 zeigt den ersten in der Figur 10 markierten Querschnitt. Im Falle eines N-Kanal-MOSFETs ist die erste tiefe Wanne 4 p-leitend dotiert. Die zweite tiefe Wanne 5, in der die erste tiefe Wanne 4 angeordnet ist, ist in diesem Beispiel n-leitend dotiert. Die zweite tiefe Wanne 5 befindet sich in dem Halbleitermaterial mit der Grunddotierung des Substrates 1. Der Kontaktbereich 6 für den Bodyanschluss ist bei diesem Ausführungsbeispiel in der ersten tiefen Wanne 4 vorhanden. Er ist über die entsprechenden Durchkontaktierungen 19 mit dem Anschlussleiter 11 für die erste tiefe Wanne 4 verbunden. Zusätzlich ist jetzt ein Kontaktbereich 7 für den Anschluss an die zweite tiefe Wanne 5 vorhanden. Der Kontaktbereich 7 für die zweite tiefe Wanne ist über die entsprechenden Durchkontaktierungen 19 mit dem zugehörigen Anschlussleiter 12 für die zweite tiefe Wanne 5 verbunden. Die Gate-Elektrode 3 ist in diesem Beispiel eben ausgebildet; die sourceseitigen und drainseitigen Ränder der Gate-Elektrode können aber statt dessen auch auf Bereichen aus Feldoxid angeordnet sein.
Die Figur 12 zeigt den in der Figur 10 markierten weiteren Querschnitt durch die Durchkontaktierung 9 in der Aussparung 18 der Gate-Elektrode 3. Die Durchkontaktierungen 9, die in den Aussparungen 18 angeordnet sind, verbinden wie zuvor beschrieben einen Anschlusskontakt 15 auf einem Kontaktbereich 16 im Kanal mit einem oberseitigen Anschlussleiter 14. Der Kontaktbereich 16 ist in diesem Beispiel selbstjustiert zu der Durchkontaktierung 9 ausgebildet. Die betreffende Implantation erfolgt in dieser Ausgestaltung durch ein Kontaktloch in dem Dielektrikum 20 hindurch, bevor das Kontaktloch mit dem elektrisch leitenden Material der Durchkontaktierung 9 gefüllt wird. Die unterschiedlichen Ausgestaltungen des Kontaktbereiches 16 und des weiteren dotierten Bereiches 23 sind für alle Ausführungsbeispiele geeignet, auch wenn sie jeweils nur bei einem der angegebenen Ausführungsbeispiele beschrieben worden sind.
Bei dem erfindungsgemäßen MOSFET ist somit der Bodyanschluss direkt im Kanalbereich eines vorzugsweise symmetrischen Transistors vorgesehen. Der maximale Abstand zwischen den Bereichen, in denen der Bodystrom hervorgerufen wird, und den Body-Anschlusskontakten wird dadurch unabhängig von der gesamten Abmessung des Bauelementes. Der Zwischenraum zwischen den Body-Anschlusskontakten kann als Parameter des Bauelementes ohne weitere Maßnahmen optimiert werden, und zwar so, dass die Snap-Back-Spannung bei einer möglichst geringen Anzahl von Body-Kontakten ausreichend hoch wird. Somit kann die Anzahl der Body-Kontakte ausreichend gering gehalten werden, um auch den On-Widerstand des Bauelementes ausreichend niedrig zu halten.
Wie die beschriebenen Ausführungsbeispiele zeigen, kann ein rahmenförmiger oder ringförmiger Body-Anschlussbereich grundsätzlich bei dem erfindungsgemäßen MOSFET vorgesehen oder auch weggelassen werden. Auf dem Kanalbereich vorgesehene Kontaktbereiche 16 können zur Realisierung eines niedrigen Metall-Halbleiter-Überganges hoch dotiert und zum Beispiel zusammen mit Implantationen für die übrigen hoch dotierten Kontaktbereiche hergestellt werden. Dies kann selbstjustiert bezüglich der in der Gate-Elektrode 3 vorgesehenen Aussparungen 18 erfolgen.
Die Erfindung eignet sich für symmetrische Hochvolttransistoren, insbesondere für Leistungs-n-MOSFETs, ist aber grundsätzlich auch bei anderen MOSFETs anwendbar. Bei symmetrischen MOSFETs können die Anschlusskontakte 15 des Kanalbereiches längs einer Geraden angeordnet sein, von der die Source- /Drain-Bereiche 2 den gleichen Abstand besitzen.
Bezugszeichenliste
1 Substrat
2 Source-/Drain-Bereich
3 Gate-Elektrode
4 erste tiefe Wanne
5 zweite tiefe Wanne
6 Kontaktbereich für den Bodyanschluss
7 Kontaktbereich für die zweite tiefe Wanne
8 LDD-Bereich
9 Durchkontaktierung in der Gate-Elektrode
10 Anschlussleiter für einen Source-/Drain-Bereich
11 Anschlussleiter für die erste tiefe Wanne
12 Anschlussleiter für die zweite tiefe Wanne
13 Anschlussleiter für das Substrat
14 Anschlussleiter für den Kanalbereich
15 Anschlusskontakt auf dem Kanalbereich
16 Kontaktbereich
17 Feldoxid
18 Aussparung
19 Durchkontaktierung
20 Dielektrikum
21 Begrenzungsbereich
22 Wanne
23 weiterer dotierter Bereich
24 Anschlussbereich

Claims

Patentansprüche
1. MOSFET mit einem Substrat (1) aus Halbleitermaterial,
Source-/Drain-Bereichen (2), die im Abstand zueinander an einer Oberseite des Substrates (1) angeordnet sind, und einer Gate-Elektrode (3) , die von dem Halbleitermaterial elektrisch isoliert über einem zwischen den Source-/Drain- Bereichen (2) vorhandenen Gebiet der Oberseite des Substrates
(1) angeordnet ist, dadurch gekennzeichnet, dass die Gate-Elektrode (3) mit mindestens einer Aussparung (18) versehen ist, in einer Aussparung (18) der Gate-Elektrode (3) eine von der Gate-Elektrode (3) elektrisch isolierte Durchkontaktierung
(9) angeordnet ist und die Durchkontaktierung (9) einen Anschlusskontakt (15) auf dem Halbleitermaterial mit einem Anschlussleiter (14), der auf der von dem Substrat (1) abgewandten Seite der Gate- Elektrode (3) angeordnet ist, elektrisch leitend verbindet.
2. MOSFET nach Anspruch 1, bei dem der Anschlusskontakt (15) einen Substratkontakt oder einen Wannenkontakt für eine in dem Substrat (1) ausgebildete dotierte Wanne bildet.
3. MOSFET nach Anspruch 1 oder 2, bei dem der Anschlusskontakt (15) sich auf einem im Vergleich zu dem angrenzenden Halbleitermaterial hoch dotierten Bereich (16, 23) befindet.
4. MOSFET nach Anspruch 1 oder 2, bei dem der Anschlusskontakt (15) sich auf einem im Vergleich zu dem angrenzenden Halbleitermaterial hoch dotierten Kontaktbereich (16) befindet und der Kontaktbereich (16) selbstjustiert zu der Durchkontaktie- rung (9) ausgebildet ist.
5. MOSFET nach Anspruch 1 oder 2, bei dem der Anschlusskontakt (15) sich auf einem im Vergleich zu dem angrenzenden Halbleitermaterial hoch dotierten Kontaktbereich (16) befindet und der Kontaktbereich (16) selbstjustiert zu der Aussparung (18) oder selbstjustiert zu der durch Seitenwandspacer verkleinerten Aussparung (18) ausgebildet ist.
6. MOSFET nach einem der Ansprüche 1 bis 5, bei dem eine Mehrzahl von Anschlusskontakten (15) vorhanden ist, die Anschlusskontakte (15) jeweils von einer in einer Aussparung (18) der Gate-Elektrode (3) angeordneten Durchkontaktie- rung (9) auf dem Halbleitermaterial gebildet sind und die Anschlusskontakte (15) längs einer Geraden angeordnet sind, von der die Source-/Drain-Bereiche (2) den gleichen Abstand besitzen.
7. MOSFET nach einem der Ansprüche 1 bis 6 bei dem die Source-/Drain-Bereiche (2) in einer dotierten ersten Wanne (4) angeordnet sind und die erste Wanne (4) in einer entgegengesetzt zu der ersten Wanne (4) dotierten zweiten Wanne (5) angeordnet ist.
8. MOSFET nach Anspruch 7, bei dem die erste Wanne (4) mit einem Kontaktbereich (6) versehen ist und eine Durchkontaktierung (19) vorhanden ist, die den Kontaktbereich (6) der ersten Wanne elektrisch leitend mit einem Anschlussleiter (11) verbindet.
9. MOSFET nach einem der Ansprüche 1 bis 8, bei dem der MOSFET ein Hochvolttransistor ist.
10. Verfahren zur Herstellung eines MOSFETs, bei dem Source-/Drain-Bereiche (2) im Abstand zueinander an einer Oberseite eines Substrates (1) aus Halbleitermaterial ausgebildet werden und eine Gate-Elektrode (3) von dem Halbleitermaterial elektrisch isoliert über einem zwischen den Source- /Drain-Bereichen (2) vorhandenen Gebiet der Oberseite des Substrates (1) angeordnet wird, die Gate-Elektrode (3) mit mindestens einer Aussparung (18) versehen wird, in mindestens einer Aussparung (18) der Gate-Elektrode (3) eine von der Gate-Elektrode (3) elektrisch isolierte Durchkontaktierung (9) angeordnet wird, so dass die Durchkontaktierung (9) einen Anschlusskontakt (15) auf dem Halbleitermaterial bildet, und ein Anschlussleiter (14) an der Durchkontaktierung (9) hergestellt wird.
11. Verfahren nach Anspruch 10, bei dem nach dem Herstellen der Aussparung (18) der Gate-Elektrode (3) und vor dem Herstellen der Durchkontaktierung (9) ein Dielektrikum (20) aufgebracht und jeweils im Bereich einer Aussparung (18) mit einem Kontaktloch versehen wird, in dem die Oberseite des Substrates (1) freigelegt wird, eine Implantation von Dotierstoff in das Kontaktloch vorgenommen wird, mit der ein Kontaktbereich (16) in dem Halbleitermaterial ausgebildet wird, und das Kontaktloch mit elektrisch leitfähigem Material gefüllt wird, wobei das Kontaktloch so innerhalb der Aussparung (18) angeordnet wird, dass das Dielektrikum (20) die Durchkontaktierung (9) ringsum elektrisch isoliert.
12. Verfahren nach Anspruch 10, bei dem nach dem Herstellen der Aussparung (18) der Gate-Elektrode (3) und vor dem Herstellen der Durchkontaktierung (9) eine Implantation von Dotierstoff erfolgt, mit der in dem Halbleitermaterial ein Kontaktbereich (16) selbstjustiert zu der Aussparung (18) hergestellt wird.
13. Verfahren nach Anspruch 12, bei dem vor der Implantation von Dotierstoff zur Herstellung des Kontaktbereiches (16) Seitenwandspacer auf Seitenwänden der Aussparung (18) hergestellt werden.
14. Verfahren nach einem der Ansprüche 10 bis 13, bei dem vor dem Herstellen der Gate-Elektrode (3) ein dotierter Bereich (23) ausgebildet wird, auf dem der Anschlusskontakt (15) hergestellt wird.
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