EP4049317A1 - Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben - Google Patents

Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben

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EP4049317A1
EP4049317A1 EP20776124.8A EP20776124A EP4049317A1 EP 4049317 A1 EP4049317 A1 EP 4049317A1 EP 20776124 A EP20776124 A EP 20776124A EP 4049317 A1 EP4049317 A1 EP 4049317A1
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EP
European Patent Office
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semiconductor fin
shielding structure
drift region
effect transistor
field effect
Prior art date
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Pending
Application number
EP20776124.8A
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English (en)
French (fr)
Inventor
Dick Scholten
Jens Baringhaus
Daniel Krebs
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Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
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Filing date
Publication date
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    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention relates to a vertical field effect transistor and a method of forming the same.
  • the actively switchable component is provided by an inversion channel, for example by the p-region in an npn junction, in which an electron path is formed by applying a gate voltage.
  • an inversion channel for example by the p-region in an npn junction, in which an electron path is formed by applying a gate voltage.
  • semiconductors with a wide band gap for example silicon carbide (SiC) or gallium nitride (GaN)
  • the structure of a conventional power FinFET 100 is illustrated in FIG.
  • the doping profile 120 and the electric field 140 at 600 V drain voltage of this structure are illustrated in FIG. 1 with the lateral and vertical dimensions 150 and 160, respectively, in ⁇ m.
  • the conventional power FinFET 100 has a drift region 110 with an n-doping 114, a drain electrode 112, a source electrode 102, a gate electrode 108, a semiconductor fin 104 and an insulation 106.
  • the semiconductor fin 104 is connected to the source electrode 102 by means of an n + doping 116.
  • the switchable component consists of the narrow semiconductor fin 104, which is switchable due to its geometry and a suitable choice of the gate metallization 108.
  • the channel resistance of the power FinFET 100 is significantly lower than that of a conventional MOSFET or MISFET based on SiC or GaN. This results in a lower switch-on resistance of the entire component.
  • the conventional power FinFET 100 does not have any shielding of the channel region against electrical fields such as occur in particular in blocking operation. Accordingly, the achievable breakdown voltage is limited and in particular strongly dependent on process fluctuations (e.g. etching depth).
  • FIG. 1 shows the simulation of the electric field 140 in reverse operation with an applied drain voltage of 600 V for a conventional FinFET 100.
  • the highest field stress 142 can be found in the insulation 106 below the gate electrode 108.
  • the vertical field effect transistor has: a drift region having a first conductivity type; a semiconductor fin on or above the drift region, a source / drain electrode being formed laterally next to at least one side wall of the semiconductor fin on or above the drift region; and a shielding structure which is arranged laterally next to the at least one side wall of the semiconductor fin in the drift region, the shielding structure having a second conductivity type that is different from the first conductivity type.
  • the semiconductor fin is connected to the source / drain electrode in an electrically conductive manner.
  • the shielding structure within the drift area changes the field distribution.
  • the electric field is increased at the p-n junctions of the vertical field effect transistor and thus decreases in the insulation below the gate metal.
  • the shielding structure By means of the shielding structure, the electric field can be reduced in the insulation, in particular during blocking operation, and shifted into the drift area. This enables the maximum field peaks reached to be reduced. As a result, a field effect transistor with a higher dielectric strength and reliability can be provided.
  • the object is achieved by a vertical field effect transistor.
  • the vertical field effect transistor has: a drift region having a first conductivity type; a first semiconductor fin on or above the drift region and a second semiconductor fin which is arranged laterally next to the first semiconductor fin on or above the drift region, a source / drain electrode laterally next to at least one side wall of the first semiconductor fin is formed on or above the drift region; and a shield structure formed laterally adjacent to the at least one side wall of the first semiconductor fin, the shield structure being arranged in the second semiconductor fin, and wherein the shield structure has a second conductivity type that is different from the first conductivity type, and wherein the semiconductor fin is electrically conductively connected to the source / drain electrode.
  • the object is achieved by a method for forming a vertical field effect transistor.
  • the method includes: forming a drift region with a first conductivity type; Forming a semiconductor fin on or above the drift region, a source / drain electrode being formed laterally next to at least one side wall of the semiconductor fin on or above the drift region; and forming a shield structure laterally adjacent to the at least one Sidewall of the semiconductor fin is arranged in the drift region, wherein the shielding structure has a second conductivity type that differs from the first conductivity type, and wherein the semiconductor fin is electrically conductively connected to the source / drain electrode.
  • FIG. 1 shows sectional views of a transistor structure of the related art
  • FIGS. 2A and 2B are schematic sectional illustrations of a vertical field effect transistor in accordance with various embodiments
  • FIGS. 3A to 3K show schematic sectional illustrations of a vertical field effect transistor in accordance with various embodiments.
  • FIG. 4 shows a flow diagram of a method for forming a vertical field effect transistor in accordance with various embodiments.
  • a vertical field effect transistor 200 has a drift region 212 on a semiconductor substrate 216; a semiconductor fin 302 (the longitudinal direction of which extends perpendicular to the plane of the drawing) on or above the drift region 212, a shielding structure 214, a first source / drain electrode (eg a source electrode 202), a second source / drain electrode (eg a drain electrode 218).
  • a first source / drain electrode eg a source electrode 202
  • a second source / drain electrode eg a drain electrode 218
  • the vertical field effect transistor 200 furthermore has a gate electrode 210 next to at least one side wall of the semiconductor fin 302, the gate electrode 210 being electrically insulated from the source electrode 202 by means of an insulation 206.
  • a gate dielectric 208 is arranged between the gate electrode 210 and the semiconductor fin 302.
  • a highly doped connection region 204 can connect the semiconductor fin 302 to the source electrode 202 in an electrically conductive manner.
  • the source electrode 202 can additionally be formed laterally next to at least one side wall of the semiconductor fin 302 on or above the drift region 212.
  • the shielding structure 214 is arranged laterally next to the at least one side wall of the semiconductor fin 302 in the drift region 212.
  • the shielding structure 214 has a second conductivity type that is different from the first conductivity type.
  • the semiconductor substrate 216 can be, for example, a GaN substrate 216 or a SiC substrate 216.
  • the weakly n-conducting semiconductor drift region 212 (also referred to as drift zone 212) can be formed (eg applied) on the semiconductor substrate 216, for example a GaN or SiC drift region 212.
  • an n-conducting semiconductor can be formed Region in the form of the semiconductor fin 302, for example in the form of a GaN or SiC fin 302.
  • An n + -conductive connection region 204 can be formed on the semiconductor fin 302 or in an upper portion of the fin 302, by means of which the source electrode 202 is contacted.
  • the source electrode 202 can contact both the shielding structure 214 and the semiconductor fin 302.
  • the drain electrode 218 can be located on the rear side of the substrate 216.
  • the shielding structure 214 for example in the form of highly doped p-GaN or p-SiC regions in the drift region 212, the bottom of the Shield semiconductor fin 302 (the area between semiconductor fin 302 and drift area 212).
  • a space charge zone can be formed between the regions of the shielding structure 214 and the drift region 212 during operation. Thereby, the area in which a current can flow can be reduced, whereby the resistance can be increased.
  • the shielding structure 214 the total resistance of the field effect transistor 200 is increased compared to the variant without a shielding structure (FIG. 1), as is illustrated in FIG. 2B.
  • FIG. 1 the variant without a shielding structure
  • FIG. 2B illustrates the doping profile 242 and the electric field 244 at 600 V drain voltage of this structure 200 with the lateral and vertical dimensions 250 and 260 in ⁇ m, respectively.
  • Figure 244 on the right in FIG. 2B shows the simulation of the electric field 140 in reverse operation with an applied drain voltage of 600 V.
  • the field loading below the gate electrode 210 is reduced by means of the shielding structure 214.
  • the potential applied to the drain electrode 218 in the blocking case leads to an electric field which has its maximum directly below the shielding structure 214 and not, as in the case without the shielding structure 214 (see FIG. 1), near the bottom of the semiconductor -Fin 302.
  • the field effect transistor 200 can be normally off, since the electron gas below the semiconductor fin 302 can be depleted in the drift region.
  • a positive voltage to the gate electrode 210 electrons can be accumulated in the region of the semiconductor fin 302 which is adjacent to the gate electrode 210. The electrons can flow from the source electrode 202 through the semiconductor fin 302 into the bottom of the semiconductor fin 302 and from there into the drift region 212 and further through the drift region 212 and the substrate 216 into the drain electrode 218.
  • FIGS. 3A-3K show further embodiments of the vertical field effect transistor 200 illustrated in FIG. 2, the further layers or structures above the drift region 212 not being illustrated.
  • the lateral and vertical extent of the shielding structure 212 and its doping level depend on the application-specific degree of shielding of the space charge zone below the bottom of the semiconductor fin 302.
  • the gate electrode 210 is not required to be formed completely between two semiconductor fins 302, but for example only on each side wall of a semiconductor fin 302. This enables a reduced capacitance between the gate electrode 210 and the drain electrode 218.
  • the p-doped shielding structure can be formed after every second, third, etc. semiconductor fin 302.
  • FIG. 3A illustrates an embodiment in which a shielding structure 214 is formed after every second semiconductor fin 302 or every two semiconductor fins 302.
  • FIG. 3B shows an embodiment with a shielding structure 214 between four semiconductor fins 302 in each case.
  • a shielding structure 214 is formed on each side of the semiconductor fin 302.
  • the shielding structure 214 can in this case be formed between two semiconductor fins 302 (FIG. 3D) and / or a multiplicity of semiconductor fins between two adjacent shielding structures 214 (FIG. 3B).
  • the shielding structure 214 can be completely surrounded by the drift region 212 (see, for example, FIG. 3C). Alternatively (see, for example, FIG. 3B) or additionally (see, for example, FIG. 3E), the shielding structure 214 can have at least one region that is free from the drift region 212. In other words: In various embodiments, buried shielding structures 214 and / or shielding structures 214 arranged on the surface of the drift region 212 may be provided. The position of the buried shielding structures 214 is not limited to the trench between the semiconductor fins 302. Alternatively or additionally, the buried shielding structures 214 can be arranged vertically below the bottom of the semiconductor fin 302 (see, for example, FIG. 3F).
  • additional shielding structures can be formed in order to further increase the shielding effect.
  • the vertical distance of the shielding structure from the bottom of the semiconductor fin 302 and / or the lateral extent of the shielding structure can vary in different embodiments (see, for example, FIGS. 3A-3F).
  • the shielding structure 214 has at least a first shielding structure 214 and a second shielding structure 214.
  • the first shielding structure 214 can extend vertically further into the drift region 212 with respect to the semiconductor fin 302 or be spaced further apart vertically from the semiconductor fin 302 than the second shielding structure 214. This enables application-specific shielding of the bottom of the semiconductor fin 302 from electric fields.
  • shielding structures 214 can be formed in adjacent semiconductor fins 302, which do not serve as vertical field effect transistors (see, for example, FIGS. 3G-3I).
  • the vertical field effect transistor 200 has a drift region 212 with a first conductivity type; a first semiconductor fin 302 on or above the Drift region 212 and a second semiconductor fin 302, which is arranged laterally next to the first semiconductor fin 302 on or above the drift region 212.
  • a source / drain electrode 202 is formed on or above the drift region 212 laterally next to at least one side wall of the first semiconductor fin 302.
  • a shielding structure 214 is formed laterally next to the at least one side wall of the first semiconductor fin 302, the shielding structure 214 being arranged in the second semiconductor fin 302.
  • the shielding structure 214 has a second conductivity type that is different from the first conductivity type.
  • the semiconductor fin 302 is connected to the source / drain electrode 202 in an electrically conductive manner.
  • An additional semiconductor fin 302 can clearly be provided, which is offset in the plane with respect to the semiconductor fin 302, so that the shielding structure 214 is arranged in the additional semiconductor fin 302.
  • FIG. 3G illustrates an embodiment of a vertical field effect transistor in which a shielding structure 214, for example in the form of a p-doped region, is formed in every third semiconductor fin 302.
  • a shielding structure 214 can be formed in every second, fourth, etc., semiconductor fin 302.
  • the distance A between a semiconductor fin 302 with a shielding structure 214 and the distance B between two semiconductor fins 302 without a shielding structure 214 can be selected to be application-specific, for example identical or different.
  • distance A can be selected to be greater than distance B or distance B to be greater than distance A.
  • the shielding structure 214 can optionally also be formed in the entire semiconductor fin 302. Alternatively and / or additionally, the shielding structure 214 can extend beyond the bottom of the semiconductor fin 302 into the drift region 212 (see, for example, FIG. 3H - right shielding structure 214). In various embodiments, effective shielding of the bottom of the semiconductor fin 302 is implemented in that the shielding structure 214 extends in the direction of or below the bottom of the semiconductor fin 302.
  • the shielding structure can be formed over the entire width (in the plane of the drawing) of the semiconductor fin 302. In other words: the shielding structure 214 can occupy or fill the entire width of a semiconductor fin 302.
  • the shielding structure 214 can have a lateral extent that is smaller than the width of the semiconductor fin 302.
  • the shielding structure 214 can be set up in such a way that it laterally has the same extent as the source / drain electrode 202 or, alternatively, can be of this type be set up so that it has a laterally smaller extent than the extent of the source / drain electrode 202 (see, for example, FIG. 3H).
  • the variation of the lateral extent of the shielding structure 214 offers the possibility of optimizing the component with regard to the shielding (can become better with increasing lateral extent) or with regard to the transmission resistance (can decrease with decreasing lateral extent).
  • the trench structures (the area between two adjacent semiconductor fins 302), which in various embodiments contain the shielding structures 214, can have a greater lateral extent than the trenches between the individual semiconductor fins 302.
  • the shielding structures 214 can also be deep be embedded in the drift region 212, for example completely surrounded by the drift region 212 and at a distance from the bottom of the semiconductor fin 302.
  • the buried shielding structures 214 can be electrically connected to the source / drain electrode 202 at another point of the vertical field effect transistor.
  • the connections of the vertical field effect transistor are configured, for example, in a super cell structure (not illustrated).
  • the shielding structure 214 has a region which is arranged in the drift region 212 and extends laterally in the direction of the semiconductor fin 302. In various embodiments, the shielding structure 214 can adjoin the bottom of the semiconductor fin 302, for example touching it (not illustrated).
  • the shielding structure 214 can be connected to the semiconductor fin 302 and the drift region 212 in an electrically conductive manner.
  • the shielding structures 214 are electrically conductively connected to the source / drain electrode 202 (see, for example, FIG. 3B).
  • shielding structures can be provided which are not (directly) connected to the source / drain electrode 202 in an electrically conductive manner (see, for example, FIG. 3A).
  • the shielding structure 214 is at a floating electrical potential. In this case, the shielding effect of the shielding structure 214 is retained. However, the structure with the floating shield structure can no longer be used as a body diode for reverse operation.
  • all of the shielding structures 214 shown above can also be implemented in this floating form.
  • the semiconductor fins can have different widths.
  • a (second) semiconductor fin with an embedded shielding structure 214 can be made wider than a (first) semiconductor fin without a shielding structure.
  • the buried shielding structures 214 of the second conductivity type can be combined with additional regions 312 of the first conductivity type (see, for example, FIG. 3K). As a result, the depletion between the buried p-regions of the shielding structures and thus the spread of the current in the drift region 212 can be set. It is accordingly possible to control or adjust the current density in this area.
  • the second regions 312 can also be provided in all other embodiments.
  • the semiconductor fin can be designed in columnar form, for example spatially limited in all spatial directions.
  • the semiconductor fin can be a semiconductor pillar in various embodiments.
  • the semiconductor pillar can have a square, rectangular, round or hexagonal cross section of the pillar.
  • the semiconductor fin can be designed with non-rectangular side walls, for example conical or pyramid-shaped.
  • the shielding structures shown above can also be applied to these structural variants.
  • the buried shielding structures can be formed both parallel and perpendicularly as well as at any desired angle relatively laterally to the semiconductor fins.
  • FIG. 4 shows a flow chart of a method for forming a vertical field effect transistor in accordance with various embodiments.
  • the method 400 for forming a vertical field effect transistor 200 comprises: forming 410 a drift region with a first conductivity type; forming 420 a semiconductor fin 302 on or above the drift region, a source / drain electrode being formed laterally next to at least one side wall of the semiconductor fin 302 on or above the drift region 212; and forming 430 a shielding structure 214, which is arranged laterally next to the at least one side wall of the semiconductor fin 302 in the drift region 212, the shielding structure 214 having a second conductivity type that differs from the first conductivity type, and the shielding structure 214 having the semiconductor fin 302 and the drift region 212 are electrically conductively connected.
  • the shielding structures 214 can be formed, for example, by means of ion implantation, for example in the case of a SiC semiconductor fin or an SiC drift region with aluminum ion implantation or in the case of a GaN semiconductor fin or a GaN drift region with Mg ions.
  • an additional trench 310 can be provided, in the bottom of which the implantation takes place (see, for example, FIG. 3J).
  • the shielding structures can be formed by means of a so-called dead implantation.
  • the shielding structures are formed by implanting an ion species, for example argon ions, which do not cause any doping in the SiC or GaN drift region. These shielding structures are no longer electrically conductive. Correspondingly, their shielding effect is retained, but they can no longer act as a body diode for the
  • Reverse operation can be used.
  • a connection of such electrically non-conductive shielding structures to the source electrode is optional.

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Abstract

Es wird ein vertikaler Feldeffekttransistor (200) bereitgestellt, aufweisend: einen Driftbereich (212) mit einem ersten Leitfähigkeitstyp; eine Halbleiter-Finne (302) auf oder über dem Driftbereich (212), eine Source/Drain-Elektrode (202) auf oder über dem Driftbereich (212); und eine Abschirmstruktur (214), die lateral neben der mindestens einen Seitenwand der Halbleiter-Finne (302) in dem Driftbereich (212) angeordnet ist, wobei die Abschirmstruktur (214) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet und wobei die Halbleiter-Finne (302) elektrisch leitfähig mit der Source/Drain-Elektrode (202) verbunden ist.

Description

Beschreibung
VERTIKALER FELDEFFEKTTRANSISTOR UND VERFAHREN ZUM AUSBILDEN DESSELBEN
Die Erfindung betrifft einen vertikalen Feldeffekttransistor und ein Verfahren zum Ausbilden desselben.
In konventionellen Transistoren (beispielsweise MOSFETs oder MISFETs) wird die aktiv schaltfähige Komponente durch einen Inversionskanal bereitgestellt, beispielsweise durch das p-Gebiet in einem npn-Übergang, in welchem durch Anlegen einer Gate-Spannung ein Elektronenpfad ausgebildet wird. Für die Anwendung von Halbleitern mit breitem Bandabstand (beispielsweise Siliziumcarbid (SiC) oder Galliumnitirid (GaN)) in der Leistungselektronik kann der Einsatz von sogenannten Leistungs-FinFETs (Fin=Finne, FET=Feldeffekttransistor) vorteilhaft sein. Die Struktur eines herkömmlichen Leistungs- FinFETs 100 ist in FIG.1 veranschaulicht. Zudem sind das Dotierungsprofil 120 und das elektrische Feld 140 bei 600 V Drain-Spannung dieser Struktur in FIG.1 veranschaulicht mit den lateralen und vertikalen Abmessungen 150 bzw. 160 in pm. Der herkömmliche Leistungs-FinFET 100 weist einen Driftbereich 110 mit einer n- Dotierung 114, eine Drain- Elektrode 112, eine Source-Elektrode 102, eine Gate-Elektrode 108, eine Halbleiter-Finne 104 und eine Isolation 106 auf. Die Halbleiter-Finne 104 ist mittels einer n+ Dotierung 116 mit der Source-Elektrode 102 verbunden. In dem Leistungs-FinFET 100 besteht die schaltfähige Komponente aus der schmalen Halbleiter-Finne 104, welche durch ihre Geometrie und passende Wahl der Gate-Metallisierung 108 schaltfähig ist. Der Kanalwiderstand des Leistungs-FinFETs 100 ist wesentlich geringer als bei einem konventionellen MOSFET oder MISFET auf Basis von SiC oder GaN. Hieraus resultiert ein geringerer Einschaltwiderstand des gesamten Bauteils. Der herkömmliche Leistungs- FinFET 100 verfügt über keine Abschirmung des Kanalgebiets gegen elektrische Felder, wie sie insbesondere im Sperrbetrieb auftreten. Entsprechend ist die erreichbare Durchbruchsspannung begrenzt und insbesondere stark abhängig von Prozessschwankungen (z.B. Ätztiefe). In der rechten Abbildung in FIG. 1 ist die Simulation des elektrischen Feldes 140 im Sperrbetrieb bei einer angelegten Drain- Spannung von 600 V für einen konventionellen FinFET 100 gezeigt. Die höchste Feldbelastung 142 ist in der Isolation 106 unterhalb der Gate-Elektrode 108 zu finden.
Eine Aufgabe der Erfindung ist es, einen vertikalen Feldeffekttransistor sowie ein Verfahren zu dessen Herstellung bereitzustellen, der/das einen vertikalen Feldeffekttransistor mit einer höheren Spannungsfestigkeit und Zuverlässigkeit bereitstellt. Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch einen vertikalen Feldeffekttransistor. Der vertikale Feldeffekttransistor weist auf: einen Driftbereich mit einem ersten Leitfähigkeitstyp; eine Halbleiter-Finne auf oder über dem Driftbereich, wobei lateral neben mindestens einer Seitenwand der Halbleiter-Finne eine Source/Drain- Elektrode auf oder über dem Driftbereich ausgebildet ist; und eine Abschirmstruktur, die lateral neben der mindestens einen Seitenwand der Halbleiter-Finne in dem Driftbereich angeordnet ist, wobei die Abschirmstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Die Halbleiter-Finne ist mit der Source/Drain-Elektrode elektrisch leitfähig verbunden.
Die Abschirmstruktur innerhalb des Driftbereiches bewirkt eine Veränderung der Feldverteilung. Das elektrische Feld wird an den p-n-Übergängen des vertikalen Feldeffekttransistors erhöht und sinkt dadurch in der Isolation unterhalb des Gate-Metalls. Mittels der Abschirmstruktur kann das elektrische Feld insbesondere im Sperrbetrieb in der Isolation reduziert werden und in den Driftbereich verlagert werden. Dies ermöglicht, dass die maximal erreichten Feldspitzen reduziert werden. Dadurch kann ein Feldeffekttransistor mit einer höheren Spannungsfestigkeit und Zuverlässigkeit bereitgestellt werden.
Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch einen vertikalen Feldeffekttransistor. Der vertikale Feldeffekttransistor weist auf: einen Driftbereich mit einem ersten Leitfähigkeitstyp; eine erste Halbleiter-Finne auf oder über dem Driftbereich und eine zweite Halbleiter-Finne, die lateral neben der ersten Halbleiter- Finne auf oder über dem Driftbereich angeordnet ist, wobei lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne eine Source/Drain-Elektrode auf oder über dem Driftbereich ausgebildet ist; und eine Abschirmstruktur, die lateral neben der mindestens einen Seitenwand der ersten Halbleiter-Finne ausgebildet ist, wobei die Abschirmstruktur in der zweiten Halbleiter-Finne angeordnet ist, und wobei die Abschirmstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und wobei die Halbleiter-Finne elektrisch leitfähig mit der Source/Drain-Elektrode verbunden ist.
Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch ein Verfahren zum Ausbilden eines vertikalen Feldeffekttransistors. Das Verfahren weist auf: Ausbilden eines Driftbereichs mit einem ersten Leitfähigkeitstyp; Ausbilden einer Halbleiter-Finne auf oder über dem Driftbereich, wobei lateral neben mindestens einer Seitenwand der Halbleiter-Finne eine Source/Drain-Elektrode auf oder über dem Driftbereich ausgebildet wird; und Ausbilden einer Abschirmstruktur, die lateral neben der mindestens einen Seitenwand der Halbleiter-Finne in dem Driftbereich angeordnet wird, wobei die Abschirmstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und wobei die Halbleiter-Finne elektrisch leitfähig mit der Source/Drain-Elektrode verbunden wird.
Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Es zeigen: Figur 1 Schnittdarstellungen einer Transistorstruktur der bezogenen Technik;
Figur 2A und 2B schematische Schnittdarstellungen eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
Figur 3A bis 3K schematische Schnittdarstellungen eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen; und
Figur 4 ein Ablaufdiagramm eines Verfahrens zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen. In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist. FIG. 2A, B und FIG. 3A bis 3K zeigen Ansichten eines vertikalen Feldeffekttransistors 200 gemäß verschiedenen Ausführungsformen. FIG.2A zeigt eine Ausführungsform, bei der eine p-dotierte Abschirmstruktur 214 lateral neben einer Seitenwand einer bzw. jeder Halbleiter-Finne 302 im Driftbereich 212 ausgebildet ist.
In verschiedenen Ausführungsformen weist ein vertikaler Feldeffekttransistor 200 einen Driftbereich 212 auf einem Halbleiter-Substrat 216; eine Halbleiter-Finne 302 (deren Längsrichtung sich senkrecht zur Zeichenebene erstreckt) auf oder über dem Driftbereich 212, eine Abschirmstruktur 214, eine erste Source/Drain-Elektrode (z.B. eine Source- Elektrode 202), eine zweite Source/Drain-Elektrode (z.B. eine Drain-Elektrode 218) auf. Nachfolgend wird beispielhaft angenommen, dass die erste Source/Drain-Elektrode 202 eine Source-Elektrode ist und dass die zweite Source/Drain-Elektrode 218 eine Drain- Elektrode ist. Der vertikale Feldeffekttransistor 200 weist weiterhin eine Gate-Elektrode 210 neben mindestens einer Seitenwand der Halbleiter-Finne 302 auf, wobei die Gate- Elektrode 210 mittels einer Isolation 206 von der Source-Elektrode 202 elektrisch isoliert ist. Ein Gate-Dielektrikum 208 ist zwischen der Gate-Elektrode 210 und der Halbleiter- Finne 302 angeordnet. Ein hochdotiertes Anschlussgebiet 204 kann die Halbleiter-Finne 302 mit der Source-Elektrode 202 elektrisch leitfähig verbinden. Die Source-Elektrode 202 kann zusätzlich lateral neben mindestens einer Seitenwand der Halbleiter-Finne 302 auf oder über dem Driftbereich 212 ausgebildet sein. Die Abschirmstruktur 214 ist lateral neben der mindestens einen Seitenwand der Halbleiter-Finne 302 in dem Driftbereich 212 angeordnet. Die Abschirmstruktur 214 weist einen zweiten Leitfähigkeitstyp auf, der sich von dem ersten Leitfähigkeitstyp unterscheidet.
Das Halbleiter-Substrat 216 kann beispielsweise ein GaN-Substrat 216 oder ein SiC- Substrat 216 sein. Auf dem Halbleiter-Substrat 216 kann der schwach n-leitende Halbleiter-Driftbereich 212 (auch bezeichnet als Driftzone 212) ausgebildet (z.B. aufgebracht) sein, beispielsweise ein GaN- oder SiC-Driftbereich 212. Oberhalb des Driftbereichs 212 kann ein n-leitendes Halbleiter-Gebiet in Form der Halbleiter-Finne 302 ausgebildet sein, beispielsweise in Form einer GaN- oder SiC-Finne 302. Auf der Halbleiter-Finne 302 oder in einem oberen Teilbereich der Finne 302 kann ein n+ - leitendes Anschlussgebiet 204 ausgebildet sein, mittels dessen die Source-Elektrode 202 kontaktiert ist. Die Source-Elektrode 202 kann sowohl die Abschirmstruktur 214 als auch die Halbleiter-Finne 302 kontaktieren. Auf der Rückseite des Substrats 216 kann sich die Drain-Elektrode 218 befinden.
Mittels der Einbringung der Abschirmstruktur 214, beispielsweise in Form hoch dotierter p- GaN oder p-SiC Gebiete in den Driftbereich 212, wird ermöglicht, den Boden der Halbleiter-Finne 302 (der Bereich zwischen Halbleiter-Finne 302 und Driftbereich 212) abzuschirmen. Zwischen den Gebieten der Abschirmstruktur 214 und dem Driftbereich 212 kann im Betrieb eine Raumladungszone ausgebildet werden. Dadurch kann der Bereich, in dem ein Strom fließen kann, reduziert werden, wodurch der Widerstand erhöht werden kann. Durch die Einbringung der Abschirmstruktur 214 wird der Gesamtwiderstand des Feldeffekttransistors 200 im Vergleich zur Variante ohne Abschirmstruktur (FIG.1) erhöht, wie in FIG.2B veranschaulicht ist. FIG.2B veranschaulicht das Dotierungsprofil 242 und das elektrische Feld 244 bei 600 V Drain- Spannung dieser Struktur 200 mit den lateralen und vertikalen Abmessungen 250 bzw. 260 in pm. In der rechten Abbildung 244 in FIG. 2B ist die Simulation des elektrischen Feldes 140 im Sperrbetrieb bei einer angelegten Drain-Spannung von 600 V gezeigt. Die Feldbelastung unterhalb der Gate-Elektrode 210 ist mittels der Abschirmstruktur 214 reduziert. Das im Sperrfall an der Drain-Elektrode 218 anliegende Potential führt zu einem elektrischen Feld, welches sein Maximum direkt unterhalb der Abschirmstruktur 214 aufweist und nicht, wie im Fall ohne die Abschirmstruktur 214 (siehe FIG.1), in der Nähe des Bodens der Halbleiter-Finne 302. Dies verhindert beispielsweise einen frühzeitigen elektrischen Durchbruch des Feldeffekttransistors 200 bzw. ein Durchgreifen der an die Drain-Elektrode 218 angelegten Spannung auf die Gate-Elektrode 210. Die Halbleiter- Finne 302 wird in dem Bereich, welcher der Gate-Elektrode 210 benachbart ist, verarmt. Ohne Anlegen einer Gate-Spannung kann der Feldeffekttransistor 200 selbstsperrend sein, da das Elektronengas unterhalb der Halbleiter-Finne 302 in dem Driftbereich verarmt sein kann. Durch Anlegen einer positiven Spannung an die Gate-Elektrode 210 können Elektronen in den Bereich der Halbleiter-Finne 302, welcher der Gate-Elektrode 210 benachbart ist, akkumuliert werden. Die Elektronen können von der Source-Elektrode 202 durch die Halbleiter-Finne 302 in den Boden der Halbleiter-Finne 302 fließen und von dort in den Driftbereich 212, und weiter durch den Driftbereich 212 und das Substrat 216 in die Drain-Elektrode 218 gelangen.
In FIG.3A-3K sind weitere Ausführungsformen des in FIG.2 veranschaulichten vertikalen Feldeffekttransistors 200 dargestellt, wobei die weiteren Schichten bzw. Strukturen oberhalb des Driftbereiches 212 nicht veranschaulicht sind.
Die laterale und vertikale Ausdehnung der Abschirmstruktur 212 sowie ihr Dotierniveau richtet sich anwendungsspezifisch nach dem Grad der Abschirmung der Raumladungszone unterhalb des Bodens der Halbleiter-Finne 302. Die Gate-Elektrode 210 braucht hierbei im Gegensatz zum herkömmlichen Fin-FET (FIG.1) nicht vollständig zwischen zwei Halbleiter-Finnen 302 ausgebildet zu sein, sondern beispielsweise jeweils nur an jeder Seitenwand einer Halbleiter-Finne 302. Dies ermöglicht eine verringerte Kapazität zwischen der Gate-Elektrode 210 und der Drain-Elektrode 218. Alternativ kann die p-dotierte Abschirmstruktur nach jeder zweiten, dritten, usw. Halbeiter-Finne 302 ausgebildet sein. In FIG.3A ist eine Ausführungsform veranschaulicht, bei der eine Abschirmstruktur 214 nach jeder zweiten Halbleiter-Finne 302 bzw. alle zwei Halbleiter- Finnen 302 ausgebildet ist. In FIG.3B ist eine Ausführungsform mit einer Abschirmstruktur 214 zwischen jeweils vier Halbleiter-Finnen 302 gezeigt.
In verschiedenen Ausführungsformen ist auf jeder Seite der Halbleiter-Finne 302 eine Abschirmstruktur 214 ausgebildet. Die Abschirmstruktur 214 kann in diesem Fall zwischen zwei Halbleiter-Finnen 302 (FIG.3D) und/oder einer Vielzahl von Halbleiter-Finnen zwischen zwei benachbarten Abschirmstrukturen 214 ausgebildet sein (FIG.3B).
Die Abschirmstruktur 214 kann vollständig von dem Driftbereich 212 umgeben sein (siehe beispielsweise FIG.3C). Alternativ (siehe beispielsweise FIG. 3B) oder zusätzlich (siehe beispielsweise FIG. 3E) kann die Abschirmstruktur 214 mindestens einen Bereich aufweisen, der frei ist von dem Driftbereich 212. Mit anderen Worten: In verschiedenen Ausführungsformen können vergrabene Abschirmstrukturen 214 und/oder Abschirmstrukturen 214, die an der Oberfläche des Driftbereiches 212 angeordnet sind, vorgesehen sein. Die Position der vergrabenen Abschirmstrukturen 214 ist nicht auf den Graben zwischen den Halbleiter-Finnen 302 beschränkt. Alternativ oder zusätzlich können die vergrabenen Abschirmstrukturen 214 vertikal unterhalb des Bodens der Halbleiter- Finne 302 angeordnet sein (siehe beispielsweise FIG.3F). In verschiedenen Ausführungsformen können zusätzliche Abschirmstrukturen ausgebildet sein, um die Abschirmwirkung weiter zu erhöhen. Beispielsweise kann der vertikale Abstand der Abschirmstruktur vom Boden der Halbleiter-Finne 302 und/oder die laterale Ausdehnung der Abschirmstruktur in unterschiedlichen Ausführungsformen variieren (siehe beispielsweise FIG.3A-3F). Mit anderen Worten, in verschiedenen Ausführungsformen weist die Abschirmstruktur 214 mindestens eine erste Abschirmstruktur 214 und eine zweite Abschirmstruktur 214 auf. Die erste Abschirmstruktur 214 kann sich bezogen auf die Halbleiter-Finne 302 vertikal weiter in den Driftbereich 212 erstrecken oder vertikal weiter von der Halbleiter-Finne 302 beabstandet sein als die zweite Abschirmstruktur 214. Dies ermöglicht eine anwendungsspezifische Abschirmung des Bodens der Halbleiter- Finne 302 gegen elektrische Felder.
In verschiedenen Ausführungsformen können Abschirmstrukturen 214 in benachbarten Halbleiter-Finnen 302, die nicht als vertikale Feldeffekttransistoren dienen, ausgebildet sein (siehe beispielsweise FIG.3G-3I). Mit anderen Worten: In verschiedenen Ausführungsformen weist der vertikale Feldeffekttransistor 200 einen Driftbereich 212 mit einem ersten Leitfähigkeitstyp; eine erste Halbleiter-Finne 302 auf oder über dem Driftbereich 212 und eine zweite Halbleiter-Finne 302, die lateral neben der ersten Halbleiter-Finne 302 auf oder über dem Driftbereich 212 angeordnet ist, auf. Lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne 302 ist eine Source/Drain-Elektrode 202 auf oder über dem Driftbereich 212 ausgebildet. Eine Abschirmstruktur 214 ist lateral neben der mindestens einen Seitenwand der ersten Halbleiter-Finne 302 ausgebildet, wobei die Abschirmstruktur 214 in der zweiten Halbleiter-Finne 302 angeordnet ist. Die Abschirmstruktur 214 weist einen zweiten Leitfähigkeitstyp auf, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Die Halbleiter-Finne 302 ist elektrisch leitfähig mit der Source/Drain-Elektrode 202 verbunden. Anschaulich kann eine zusätzliche Halbleiter-Finne 302 vorgesehen sein, die in der Ebene zu der Halbleiter-Finne 302 versetzt ist, so dass die Abschirmstruktur 214 in der zusätzlichen Halbleiter-Finne 302 angeordnet ist.
In FIG.3G ist eine Ausführungsform eines vertikalen Feldeffekttransistors veranschaulicht, bei dem in jeder dritten Halbleiter-Finne 302 eine Abschirmstruktur 214, beispielsweise in Form eines p-dotierten Bereichs, ausgebildet ist. Alternativ kann eine Abschirmstruktur 214 in jeder zweiten, vierten, etc., Halbleiter-Finne 302 ausgebildet sein. Der Abstand A zwischen einer Halbleiter-Finne 302 mit Abschirmstruktur 214 und der Abstand B zwischen zwei Halbleiter-Finnen 302 ohne Abschirmstruktur 214, kann anwendungsspezifisch gewählt werden, beispielsweise identisch oder unterschiedlich. Beispielsweise kann der Abstand A größer als Abstand B oder der Abstand B größer als der Abstand A gewählt werden. Die räumliche Ausdehnung der Abschirmstruktur 214 innerhalb einer Halbleiter-Finne 302 in der Zeichenebene von FIG. 3G und/oder in Richtung des Bodens der Halbleiter-Finne 302 kann in verschiedenen Ausführungsformen anwendungsspezifisch gewählt werden. Die Abschirmstruktur 214 kann optional auch in der gesamten Halbleiter-Finne 302 ausgebildet sein. Alternativ und/oder zusätzlich kann sich die Abschirmstruktur 214 über den Boden der Halbleiter-Finne 302 hinaus in den Driftbereich 212 erstrecken (siehe beispielsweise FIG.3H - rechte Abschirmstruktur 214). In verschiedenen Ausführungsformen wird eine effektive Abschirmung des Bodens der Halbleiter-Finne 302 dadurch realisiert, dass die Abschirmstruktur 214 sich in Richtung oder bis unterhalb des Bodens der Halbleiter-Finne 302 erstreckt. Die Abschirmstruktur kann über die gesamte Breite (in der Zeichenebene) der Halbleiter-Finne 302 ausgebildet sein. Mit anderen Worten: die Abschirmstruktur 214 kann die gesamte Breite einer Halbleiter-Finne 302 einnehmen bzw. ausfüllen. Alternativ oder zusätzlich (beispielsweise in anderen Bereichen der Halbleiter-Finne 302) kann die Abschirmstruktur 214 eine laterale Ausdehnung aufweisen, die kleiner als die Breite der Halbleiter-Finne 302 ist. Die Abschirmstruktur 214 kann derart eingerichtet sein, dass sie lateral die gleiche Ausdehnung aufweist wie die Source/Drain-Elektrode 202 oder kann alternativ derart eingerichtet sein, dass sie eine lateral geringere Ausdehnung aufweist als die Ausdehnung der Source/Drain-Elektrode 202 (siehe beispielsweise FIG.3H). Die Variation der lateralen Ausdehnung der Abschirmstruktur 214 bietet die Möglichkeit, das Bauteil hinsichtlich der Abschirmung (kann besser werden mit größer werdender lateraler Ausdehnung) oder hinsichtlich des Durchlasswiderstands (kann geringer werden mit geringer werdender lateraler Ausdehnung) zu optimieren.
Die Grabenstrukturen (der Bereich zwischen zwei benachbarten Halbleiter-Finnen 302), welche in verschiedenen Ausführungsformen die Abschirmstrukturen 214 beinhalten, können eine größere laterale Ausdehnung aufweisen, als die Gräben zwischen den einzelnen Halbleiter-Finnen 302. In einerweiteren Ausführungsform können die Abschirmstrukturen 214 auch tief in dem Driftbereich 212 eingebettet sein, beispielsweise vollständig von dem Driftbereich 212 umgeben sein und von dem Boden der Halbleiter- Finne 302 beabstandet sein. Die vergrabenen Abschirmstrukturen 214 können an anderer Stelle des vertikalen Feldeffekttransistors elektrisch mit der Source/Drain-Elektrode 202 verbunden sein. Die Ausgestaltung der Anschlüsse des vertikalen Feldeffekttransistors erfolgt beispielsweise in einer Superzellenstruktur (nicht veranschaulicht).
In verschiedenen Ausführungsformen weist die Abschirmstruktur 214 ein in dem Driftbereich 212 angeordnetes Gebiet auf, das sich lateral in Richtung der Halbleiter-Finne 302 erstreckt. In verschiedenen Ausführungsformen kann die Abschirmstruktur 214 an den Boden der Halbleiter-Finne 302 angrenzen, beispielsweise diesen berühren (nicht veranschaulicht).
Die Abschirmstruktur 214 kann mit der Halbleiter-Finne 302 und dem Driftbereich 212 elektrisch leitfähig verbunden sein. In verschiedenen Ausführungsformen sind die Abschirmstrukturen 214 elektrisch leitfähig mit der Source/Drain-Elektrode 202 verbunden (siehe beispielsweise FIG. 3B). Alternativ oder zusätzlich können Abschirmstrukturen vorgesehen sein, die nicht (direkt) mit der Source/Drain-Elektrode 202 elektrisch leitfähig verbunden sind (siehe beispielsweise FIG.3A). In diesem Fall ist die Abschirmstruktur 214 auf einem schwebenden elektrischen Potential (engl floating). In diesem Fall bleibt die Abschirmwirkung der Abschirmstruktur 214 erhalten. Die Struktur mit der schwebenden Abschirmstruktur kann jedoch nicht mehr als Body-Diode für den Rückwärtsbetrieb verwendet werden. In verschiedenen Ausführungsformen können alle zuvor gezeigten Abschirmstrukturen 214 auch in dieser schwebenden Form ausgeführt sein.
In verschiedenen Ausführungsformen mit einer Vielzahl von Halbleiter-Finnen 302, können die Halbleiter-Finnen unterschiedliche Breiten aufweisen. Als Beispiel, eine (zweite) Halbleiter-Finne mit eingebetteter Abschirmstruktur 214, kann breiter ausgebildet werden als eine (erste) Halbleiter-Finne ohne Abschirmstruktur. In verschiedenen Ausführungsformen können die vergrabenen Abschirmstrukturen 214 des zweiten Leitfähigkeitstyps mit zusätzlichen Gebieten 312 des ersten Leitfähigkeitstyps kombiniert werden (siehe beispielsweise FIG. 3K). Dadurch kann die Verarmung zwischen den vergrabenen p-Gebieten der Abschirmstrukturen und damit die Spreizung des Stromes in dem Driftbereich 212 eingestellt werden. Entsprechend ist es möglich, die Stromdichte in diesem Bereich zu steuern bzw. einzustellen. Die zweiten Gebiete 312 können auch in allen anderen Ausführungsformen vorgesehen sein.
In verschiedenen Ausführungsformen kann die Halbleiter-Finne säulenförmig ausgebildet sein, beispielsweise räumlich begrenzt in alle Raumrichtungen. Mit anderen Worten: die Halbleiter-Finne kann in verschiedenen Ausführungsformen eine Halbleiter-Säule sein.
Die Halbleiter-Säule kann einen quadratischen, rechteckigen, runden oder hexagonalen Querschnitt der Säule aufweisen.
In verschiedenen Ausführungsformen kann die Halbleiter-Finne mit nicht-rechtwinkligen Seitenwänden ausgebildet sein, beispielsweise kegel- oder pyramidenförmig. Die oben gezeigten Abschirmstrukturen sind ebenfalls auf diese Strukturvarianten anwendbar.
Die vergrabenen Abschirmstrukturen können sowohl parallel als auch senkrecht als auch in einem beliebigen Winkel relativ lateral zu den Halbleiter-Finnen ausgebildet sein.
FIG.4 zeigt ein Ablaufdiagramm eines Verfahrens zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen. In verschiedenen Ausführungsformen weist das Verfahren 400 zum Ausbilden eines vertikalen Feldeffekttransistors 200 auf: ein Ausbilden 410 eines Driftbereichs mit einem ersten Leitfähigkeitstyp; ein Ausbilden 420 einer Halbleiter-Finne 302 auf oder über dem Driftbereich, wobei lateral neben mindestens einer Seitenwand der Halbleiter-Finne 302 eine Source/Drain-Elektrode auf oder über dem Driftbereich 212 ausgebildet wird; und ein Ausbilden 430 einer Abschirmstruktur 214, die lateral neben der mindestens einen Seitenwand der Halbleiter-Finne 302 in dem Driftbereich 212 angeordnet wird, wobei die Abschirmstruktur 214 einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und wobei die Abschirmstruktur 214 mit der Halbleiter- Finne 302 und dem Driftbereich 212 elektrisch leitfähig verbunden ist.
Die Abschirmstrukturen 214 können beispielsweise mittels Ionenimplantation ausgebildet werden, beispielsweise im Falle einer SiC-Halbleiter-Finne bzw. eines SiC-Driftbereiches mit Aluminium-Ionenimplantation oder im Falle von einer GaN-Halbleiter-Finne bzw. eines GaN-Driftbereiches mit Mg-Ionen. Um tief in dem Driftbereich eingebettete Abschirmstrukturen ohne hochenergetische Ionenimplantation bereitzustellen, kann ein zusätzlicher Graben 310 vorgesehen werden, in dessen Boden die Implantation erfolgt (siehe beispielsweise FIG. 3J). In verschiedenen Ausführungsformen können die Abschirmstrukturen mittels einer sogenannten Tot- Implantation ausgebildet werden. Dabei werden die Abschirmstrukturen durch Implantation einer lonenspezies, beispielsweise Argon-Ionen, welche keine Dotierung im SiC- oder GaN-Driftbereich verursacht, ausgebildet. Diese Abschirmstrukturen sind elektrisch nicht mehr leitfähig. Entsprechend bleibt zwar ihre Abschirmwirkung erhalten, sie können aber nicht mehr als Body-Diode für den
Rückwärtsbetrieb verwendet werden. Ein Anschluss derart elektrisch nicht-leitender Abschirmstrukturen an die Source-Elektrode ist optional.
Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einerweiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt.

Claims

Patentansprüche
1. Vertikaler Feldeffekttransistor (200), aufweisend: einen Driftbereich (212) mit einem ersten Leitfähigkeitstyp; eine Halbleiter-Finne (302) auf oder über dem Driftbereich (212); eine Source/Drain-Elektrode (202) auf oder über dem Driftbereich (212); und eine Abschirmstruktur (214), die lateral neben der mindestens einen Seitenwand der Halbleiter-Finne (302) in dem Driftbereich (212) angeordnet ist, wobei die Abschirmstruktur (214) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und wobei die Halbleiter-Finne (302) elektrisch leitfähig mit der Source/Drain-Elektrode (202) verbunden ist.
2. Vertikaler Feldeffekttransistor (200) gemäß Anspruch 1, wobei die Source/Drain-Elektrode (202) lateral neben mindestens einer Seitenwand der Halbleiter-Finne ausgebildet ist und mit der Abschirmstruktur (214) elektrisch leitfähig verbunden ist.
3. Vertikaler Feldeffekttransistor (200) gemäß Anspruch 1 oder 2, ferner aufweisend: eine Gate-Elektrode (210), die neben der mindestens einen Seitenwand der Halbleiter-Finne (302) ausgebildet ist.
4. Vertikaler Feldeffekttransistor (200) gemäß einem der Ansprüche 1 bis 3, wobei der Driftbereich (212) n-leitend ist, und wobei die Abschirmstruktur (214) mindestens ein p-leitendes Gebiet aufweist.
5. Vertikaler Feldeffekttransistor (200) gemäß einem der vorhergehenden Ansprüche, wobei die Abschirmstruktur (214) ein in dem Driftbereich (212) angeordnetes Gebiet aufweist, das sich lateral in Richtung der Halbleiter-Finne (302) erstreckt.
6. Vertikaler Feldeffekttransistor (200) gemäß einem der vorhergehenden Ansprüche, wobei die Abschirmstruktur (214) vollständig von dem Driftbereich (212) umgeben ist.
7. Vertikaler Feldeffekttransistor (200) gemäß einem der Ansprüche 1 bis 6, wobei die Abschirmstruktur (214) mindestens einen Bereich aufweist, der frei ist von dem
Driftbereich (212).
8. Vertikaler Feldeffekttransistor (200) gemäß einem der vorhergehenden Ansprüche, wobei die Abschirmstruktur (214) mindestens eine erste Abschirmstruktur (214) und eine zweite Abschirmstruktur (214) aufweist, die direkt benachbart sind, und ferner mindestens eine zweite Halbleiter-Finne (302) lateral neben der Halbleiter- Finne (302) auf oder über dem Driftbereich (212) ausgebildet ist, wobei die
Halbleiter-Finne (302) und die mindestens eine zweite Halbleiter-Finne (302) lateral zwischen der ersten Abschirmstruktur (214) und der zweiten Abschirmstruktur (214) angeordnet sind.
9. Vertikaler Feldeffekttransistor (200) gemäß einem der Ansprüche 1 bis 7, wobei die Abschirmstruktur (214) mindestens eine erste Abschirmstruktur (214) und eine zweite Abschirmstruktur (214) aufweist, wobei sich die erste Abschirmstruktur (214) bezogen auf die Halbleiter-Finne (302) vertikal weiter in den Driftbereich (212) erstreckt oder vertikal weiter von der Halbleiter-Finne (302) beabstandet ist als die zweite Abschirmstruktur (214).
10. Vertikaler Feldeffekttransistor (200) gemäß einem der Ansprüche 1 bis 9, ferner aufweisend mindestens ein zusätzliches Gebiet (312), das den ersten Leitfähigkeitstyp aufweist und lateral neben der Abschirmstruktur (214) ausgebildet ist.
11. Vertikaler Feldeffekttransistor (200), aufweisend: einen Driftbereich (212) mit einem ersten Leitfähigkeitstyp; eine erste Halbleiter-Finne (302) auf oder über dem Driftbereich (212) und eine zweite Halbleiter-Finne (302), die lateral neben der ersten Halbleiter-Finne (302) auf oder über dem Driftbereich (212) angeordnet ist, wobei lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne (302) eine Source/Drain-Elektrode (202) auf oder über dem Driftbereich (212) ausgebildet ist; und eine Abschirmstruktur (214), die lateral neben der mindestens einen Seitenwand der ersten Halbleiter-Finne (302) ausgebildet ist, wobei die Abschirmstruktur (214) in der zweiten Halbleiter-Finne (302) angeordnet ist, und wobei die Abschirmstruktur (214) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und wobei die Halbleiter-Finne (302) elektrisch leitfähig mit der Source/Drain-Elektrode (202) verbunden ist.
12. Verfahren (400) zum Ausbilden eines vertikalen Feldeffekttransistors (200), das Verfahren (400) aufweisend: Ausbilden (410) eines Driftbereichs mit einem ersten Leitfähigkeitstyp;
Ausbilden (420) einer Halbleiter-Finne (302) auf oder über dem Driftbereich, wobei lateral neben mindestens einer Seitenwand der Halbleiter-Finne (302) eine Source/Drain-Elektrode (202) auf oder über dem Driftbereich (212) ausgebildet wird; und
Ausbilden (430) einer Abschirmstruktur (214), die lateral neben der mindestens einen Seitenwand der Halbleiter-Finne (302) in dem Driftbereich (212) angeordnet wird, wobei die Abschirmstruktur (214) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und wobei die Halbleiter- Finne (302) elektrisch leitfähig mit der Source/Drain-Elektrode (202) verbunden wird.
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