WO2021037422A1 - Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben - Google Patents

Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben Download PDF

Info

Publication number
WO2021037422A1
WO2021037422A1 PCT/EP2020/068524 EP2020068524W WO2021037422A1 WO 2021037422 A1 WO2021037422 A1 WO 2021037422A1 EP 2020068524 W EP2020068524 W EP 2020068524W WO 2021037422 A1 WO2021037422 A1 WO 2021037422A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
trench structure
effect transistor
drift region
trench
Prior art date
Application number
PCT/EP2020/068524
Other languages
English (en)
French (fr)
Inventor
Jens Baringhaus
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to CN202080060851.9A priority Critical patent/CN114375499A/zh
Priority to US17/636,223 priority patent/US20220285542A1/en
Publication of WO2021037422A1 publication Critical patent/WO2021037422A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body

Definitions

  • the invention relates to a vertical field effect transistor and a method of forming the same.
  • Transistors based on gallium nitride offer the possibility of realizing components with lower ON-resistances and at the same time higher breakdown voltages than comparable components based on silicon or silicon carbide.
  • GaN gallium nitride
  • One possible construction for such a transistor 10 of the related technology, which is illustrated in FIG. 1, is the so-called vertical HEMT (high-electron-mobility transistor), in which the channel is formed by a two-dimensional electron gas ( 2DEG) at the interface of a
  • 2DEG two-dimensional electron gas
  • Aluminum gallium nitride (AIGaN) / gallium nitride (GaN) heterostructure is formed.
  • the heterostructure is formed in a V-shaped trench, for example by growth.
  • the transistor 10 has a conductive GaN substrate 11 on which a weakly n-conductive GaN drift zone 12 is applied. Above the drift zone 12 there is a p-conducting GaN region 15 and above it an insulating GaN or AlGaN region 16. Both regions 15, 16 are penetrated by a V-shaped trench over which there is an undoped or intrinsic GaN region 17 and an AIGaN area 21.
  • the 2DEG forms in area 17 at the interface between the two areas 17, 21.
  • a p-conductive GaN region 31 is introduced into the V-shaped trench in order to ensure normally off operation of the component.
  • a gate electrode 32 contacts the p-GaN region 31.
  • a source electrode 51 contacts both the 2DEG and the p region 15.
  • An insulation 41 separates the source electrode 51 and the gate electrode 32
  • a drain electrode 52 is located on the substrate 11. If a gate voltage is not applied, the transistor 10 is normally off, since the 2DEG below the region 31 is depleted.
  • the entire 2DEG is filled with electrons and the electrons flow from the source electrode 51 via the side wall of the trench into the bottom of the trench and from there into the drift zone 12 through the substrate 11 into the drain electrode 52.
  • the transistor 10 has high electric fields at the bottom of the trench in the blocking operation. This creates the risk of an early electrical breakdown of the Transistor 10 or a reaching through of the voltage applied to the drain electrode 52 to the gate 31, 32.
  • the object is achieved by a vertical field effect transistor.
  • the vertical field effect transistor has: a drift region having a first conductivity type; a trench structure on or above the drift region, the trench structure having at least one side wall on which a field effect transistor (FET) channel region is formed, the FET channel region having a III-V heterostructure for forming a two-dimensional electron gas at a Having interface of III-V heterostructure; and a shielding structure which is arranged laterally next to the at least one side wall of the trench structure and extends vertically into the drift region or vertically further in the direction of the drift region than the trench structure, the shielding structure having a second conductivity type that differs from the first conductivity type differentiates, and a source / drain electrode which is electrically conductively connected to the III-V heterostructure of the trench structure and the shielding structure.
  • FET field effect transistor
  • the shielding structure enables the bottom of the trench structure to be shielded from electrical fields. This enables the full potential of the transistor to be exploited. This prevents, for example, an early electrical breakdown of the transistor or the voltage applied to the drain electrode from reaching through to the gate electrode.
  • the object is achieved by a method for forming a vertical field effect transistor.
  • the method includes: forming a drift region with a first conductivity type; forming a trench structure on or above the drift region, the trench structure having at least one side wall on which a field effect transistor (FET) channel region is formed, the FET channel region having a III-V heterostructure for forming a two-dimensional electron gas at an interface of the III-V heterostructure; forming a shielding structure which is arranged laterally next to the at least one side wall of the trench structure and extends vertically into the drift region or vertically further in the direction of the drift region than the trench Structure, the shield structure having a second conductivity type different from the first conductivity type; and forming a source / drain electrode which is electrically conductively connected to the III-V heterostructure of the trench structure and the shielding structure.
  • FET field effect transistor
  • FIG. 1 shows a sectional view of a transistor structure of the related art
  • FIGS. 2A, 2B, 2C and 2D views of a vertical field effect transistor in accordance with various embodiments
  • FIGS. 3A and 3B are views of a vertical field effect transistor in accordance with various embodiments.
  • FIGS. 4A, 4B and 4C are views of a vertical field effect transistor in accordance with various embodiments.
  • FIGS. 5A, 5B and 5C are views of a vertical field effect transistor in accordance with various embodiments; and FIGS. 6A and 6B are views of a vertical field effect transistor in accordance with various embodiments; and
  • FIG. 7 shows a flow diagram of a method for forming a vertical field effect transistor in accordance with various embodiments.
  • FIG. 2A to 6B show views of a vertical field effect transistor 100 in accordance with various embodiments.
  • a vertical field effect transistor 100 has a drift region 112; a trench structure 102 on or above the drift region 112, a shielding structure 118, 119, a first source / drain electrode (eg a source electrode) 151, a second source / drain electrode (eg a drain electrode) 152 and a gate trench (which extends in the plane of the drawing and is also referred to as a trench structure - illustrated in plan view in FIG. 4C and FIG. 5A).
  • a first source / drain electrode eg a source electrode
  • a second source / drain electrode eg a drain electrode
  • a gate trench which extends in the plane of the drawing and is also referred to as a trench structure - illustrated in plan view in FIG. 4C and FIG. 5A.
  • the first source / drain electrode 151 is a source electrode and that the second source / drain electrode 152 is a drain electrode.
  • the drift region 112 has a first conductivity type and the shielding structure 118, 119 has a second conductivity type that differs from the first conductivity type.
  • the trench structure 102 has at least one side wall on which a field effect transistor FET channel region is formed, the FET channel region having a III-V heterostructure 117, 121 for forming a two-dimensional electron gas (2DEG) at an interface of the III-V -Heterostructure.
  • the shielding structure 118, 119 is arranged laterally next to the at least one side wall of the trench structure 102 and extends vertically into the drift region 112 or vertically further in the direction of the drift region 112 than the trench structure 102.
  • the source electrode 151 is connected to the III-V heterostructure of the trench structure 102 and the shielding structure 118, 119 electrically conductively connected.
  • the source electrode 151 is formed from a metal or a metal alloy and the shielding structure 118, 119 is formed from doped semiconducting material.
  • the regions 119 of the shielding structure 118, 119 have a higher dopant concentration than the drift region 112.
  • the shielding regions 119 for example in the form of highly doped p-GaN regions into the drift region 112, the bottom 101 of the trench structure 102 is made possible shield.
  • a space charge zone can be formed during operation. Thereby, the area in which a current can flow can be reduced, whereby the resistance can be increased.
  • the shielding structure 118, 119 the total resistance of the field effect transistor 100 is increased compared to the variant without a shielding structure (FIG. 1).
  • the potential applied to the drain electrode 152 in the blocking case leads to an electric field which has its maximum directly below the shielding structure 118, 119 and not, as in the case without the shielding structure 118, 119 (see FIG. 1), in the ground 101 of the trench structure 102. This prevents, for example, an early electrical breakdown of the field effect transistor 100 or the voltage applied to the drain electrode 152 from reaching through to a gate electrode 132.
  • the field effect transistor 100 can furthermore have a conductive GaN substrate 111, on which a weakly n-conductive GaN drift zone 112 is applied.
  • a p-conducting GaN region 115 can be formed above the drift zone 112 and an insulating GaN or AlGaN region 116 above it. Both regions 115, 116 are penetrated by a V-shaped trench, over which an undoped or intrinsic GaN region 117 and an AlGaN region 121 can extend.
  • the 2DEG can form in area 117 at the interface between the two areas 117, 121.
  • a p-conducting GaN region 131 can be introduced in the V-shaped trench in order to ensure normally off operation of the field effect transistor 100.
  • the gate electrode 132 can contact the p-GaN region 131.
  • the source electrode 151 can contact both the 2DEG and the p-region 115.
  • An insulation 141 can electrically insulate the source electrode 151 and the gate electrode 132 from one another.
  • the drain electrode 152 can be located on the rear side of the substrate 111. Without applying a gate voltage, the field effect transistor 100 can be normally-off, since the 2DEG can be depleted below the region 131.
  • the entire 2DEG can be filled with electrons and the electrons can flow from the source electrode 151 via the side wall of the trench structure 102 into the bottom 101 of the trench structure 102 and from there into the drift zone 112, through the substrate 111 into the drain electrode 152.
  • the shielding structure 118, 119 can also be formed directly below the p-conductive region 115, as shown in FIG. 2B is illustrated.
  • the shielding structure 118, 119 can have further highly doped p-conductive regions 118 which connect the regions 119 of the shielding structure 118, 119 to the source electrode 151. This enables a better electrical connection.
  • the shielding structure 118, 119 can be set up in such a way that it has the same extent laterally as the source electrode 151 (as shown in FIG. 2C) or, alternatively, can be set up in such a way that it has a laterally smaller extent than the extent of the Source electrode 151 as shown in FIG. 2D is illustrated.
  • the variation of the lateral extent of the shielding structure 118, 119 offers the possibility of optimizing the component with regard to the shielding (can become better with increasing lateral extent) or with regard to the transmission resistance (can decrease with decreasing lateral extent).
  • At least one highly doped n-GaN region 122 can be formed which connects the source electrode 151 to the 2DEG, as shown in FIG. 2D is illustrated. This can make it possible to improve the connection of the 2DEG to the source electrode 151.
  • a p-GaN shielding structure 113 can be formed below the p-conductive region 115 of the trench structure 102 on, above and / or in the drift region 112.
  • a GaN region 113 can be formed between the drift region 112 and the bottom 101 of the trench structure 102, as shown in FIG. 3A is illustrated.
  • the GaN region 113 can be formed, for example, next to at least part of the shielding structure 118, 119, for example in a common layer plane.
  • the GaN region 113 can, for example, have a higher n-conductivity than the drift region 112. This brings about a reduction in the expansion of the space charge zone, as a result of which the increase in resistance can be reduced.
  • a shielding structure 118, 119 is formed on each side of the trench structure 102, as shown in FIG. 2A through 3A.
  • the shielding structure 113 can be formed between two shielding regions 119 and / or between two shielding regions 118.
  • further shielding structures can be formed in order to further increase the shielding effect.
  • a p-conductive region 120 can be provided as a shielding structure (directly) below the bottom 101 of the trench structure 102, as shown in FIG. 3B is illustrated. This enables maximum shielding of the floor 101 of the trench structure 102 against electrical fields.
  • effective shielding of the bottom 101 of the trench structure 102 is implemented in that the shielding structure 118, 119 (for example a shielding region 119 of the shielding structure) extends to below the bottom of the trench structure, as shown in FIG. 4A is illustrated (left Shielding area 119).
  • this can also be implemented with a shielding structure 118, 119 which adjoins the bottom 101 of the trench structure 102, for example touches it.
  • the FET channel formed on the left side wall of the trench structure is no longer conductive, since there is no continuous current path from the left source electrode 151 to the drain electrode 152.
  • shielding regions 119 can be arranged alternately on the right-hand side of the trench structure and the left-hand side of the trench structure, as in the plan view in FIG. 4C is illustrated. This enables electrons shown in FIG. 4B are located on the left side wall, flow in depth into an adjacent cell, and then flow off in this in the vertical direction to the drain electrode 152. This allows the entire FET channel to contribute to the flow of current.
  • the lateral structure of the shielding regions 119 can be decoupled from the structure of the cell above, as shown in FIG. Figures 5A, 5B and 5C are illustrated.
  • a shielding region 119 can be embodied as a continuous strip-shaped structure which extends in a direction perpendicular relative to the direction in which the gate trenches are extended, as is illustrated in FIGS. 5A and 5B.
  • the strip-shaped shielding regions 119 can also shield the cells in which no shielding region 119 is formed below the bottom of the trench structure (FIG. 5C). This makes it possible that, for example, the lithography of the trench structure 102 and the shielding regions 119 does not necessarily have to be aligned with one another. The production of the field effect transistor 100 can thereby be simplified.
  • an additional trench structure 102 can be provided, which is offset in the plane with respect to the trench structure 102, so that the source electrode 151 is between the trench structure 102 and the additional trench structure 102 is arranged.
  • the shielding structure 118, 119 can have an additional region 119 which is arranged in the drift region 112 and which extends laterally at least as far as under part of the bottom of the additional trench structure 102.
  • the region 119 of the shielding structure 118, 119 arranged in the drift region 112 and the additional region 119 of the shielding structure 118, 119 arranged in the drift region 112 can be arranged offset from one another in the trench direction.
  • the trench direction is, for example, the elongated (for example longest or linear) direction of extent of the trench structure 102.
  • the lateral expansion direction of the shielding structure 119 can be selected at any desired angle relative to the expansion direction of the gate trench.
  • both can also be designed in a grid pattern (for example hexagonal), as is illustrated in FIGS. 6A and 6B.
  • FIG. 6A shows an embodiment with a hexagonal gate trench and strip-shaped shielding regions 119.
  • FIG. Figure 6B illustrates an embodiment in which the gate trench has a hexagonal pattern.
  • Shielding regions 119 can be formed, for example, at every other base point of the hexagonal grid.
  • other grid patterns can be provided for the gate trench and / or for the shielding structure, for example herringbone or cubic grids.
  • the trench structure 102 can have at least one side wall with an FET channel that forms an angle with the substrate 111.
  • the side wall of the trench structure 102 can enclose an angle with an upper side of the substrate 111, wherein the angle can be greater than 0 ° and smaller than 90 °.
  • the III-V heterostructure 117, 121 can have an AlGaN layer 121 and a GaN layer 117 adjoining the AlGaN layer 121.
  • the FET channel can thus have an aluminum gallium nitride (AlGaN) region and a gallium nitride (GaN) region.
  • the drift region 112 can also be referred to as the drift zone 112 of the vertical field effect transistor 100.
  • the drift region 112 can have, for example, an n-conducting GaN region 112, for example n-doped GaN.
  • the drift region 112 can be formed on or above a semiconductor substrate 111, for example a GaN substrate 111.
  • the shielding structure 118, 119 can have, for example, at least one p-conductive GaN region 118, 119, the dopant concentration of which can be higher than a dopant concentration of the drift region 112.
  • the drift region 112 can have n-doped GaN and the shielding structure 118, 119 can have p ++ doped GaN.
  • the shielding structure 118, 119 can have a p ++ GaN region and be configured to laterally encompass the bottom 101 of the trench structure 102.
  • the vertical field effect transistor 100 can have a p-conducting GaN region 115 that laterally surrounds the bottom 101 of the trench structure 102.
  • the shielding structure 118, 119 can extend at least partially below the p-conducting GaN region 115.
  • the shielding structure 118, 119 can extend through the p-conducting GaN region 115 into the n-conducting GaN region 112.
  • a region 113 having the first conductivity type can be formed in the drift region 112 at least below the trench structure 102.
  • the region 113 can have a higher dopant concentration than the drift region 112.
  • the region 113 formed at least below the trench structure 102 can adjoin the shielding structure 118, 119, for example be connected to it in an electrically conductive manner.
  • an additional shield structure 120 can be provided.
  • the additional shielding structure 120 can be arranged in the region 113 formed at least below the trench structure 102.
  • the additional shield structure 120 can have the second conductivity type.
  • the additional shielding structure 120 can be arranged at least partially below the trench structure 102.
  • the additional shielding structure 120 can be separated from the shielding structure 118, 119 by the region 113 formed at least below the trench structure 102.
  • FIG. 7 shows a flow diagram of a method 700 for forming a vertical field effect transistor 100 in accordance with various embodiments.
  • the method 700 includes: forming 710 a drift region with a first conductivity type; forming 720 a trench structure on or above the drift region, the trench structure having at least one side wall on which a field effect transistor FET channel region is formed, the FET channel region having an III-V heterostructure for forming a two-dimensional electron gas an interface of the III-V heterostructure; and forming 730 a shielding structure which is arranged laterally next to the at least one side wall of the trench structure and extends vertically into the drift region or vertically further in the direction of the drift region than the trench structure, the shielding structure having a second conductivity type that differs from the first conductivity type, and forming a source / drain electrode which is electrically conductively connected to the III-V heterostructure of the trench structure and the shielding structure.
  • the trench structure can be formed on or above a semiconductor substrate.
  • the trench structure can be formed with a bottom.
  • the drift region is formed between the bottom of the trench structure and the semiconductor substrate.
  • the shielding structure can be formed between the trench structure and the drift region.
  • the shielding structure can be connected to the trench structure indirectly, for example through the source electrode, in an electrically conductive manner.
  • the shielding structure can clearly extend beyond the bottom of the trench structure in the direction of the semiconductor substrate.
  • the area between the bottom of the trench structure and the semiconductor substrate can remain free of a shielding structure in various embodiments.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Es wird ein vertikaler Feldeffekttransistor (100) bereitgestellt, der einen Driftbereich (112) mit einem ersten Leitfähigkeitstyp; eine Graben-Struktur (102) auf oder über dem Driftbereich (112), eine Abschirmungsstruktur (118, 119) und eine Source/Drain-Elektrode (151, 152) aufweist. Die Graben-Struktur (102) weist mindestens eine Seitenwand auf, an der ein Feldeffekttransistor (100) (FET)-Kanalbereich ausgebildet ist, wobei der FET-Kanalbereich eine Ill-V-Heterostruktur (117, 121) zum Ausbilden eines zweidimensionalen Elektronengases an einer Grenzfläche der Ill-V-Heterostruktur (117, 121) aufweist. Die Abschirmungsstruktur (118, 119) ist lateral neben der mindestens einen Seitenwand der Graben-Struktur (102) angeordnet und erstreckt sich vertikal bis in den Driftbereich (112) oder vertikal weiter in Richtung des Driftbereichs (112) als die Graben-Struktur (102). Die Abschirmungsstruktur (118, 119) weist einen zweiten Leitfähigkeitstyp auf, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Die Source/Drain-Elektrode (151) ist mit der Ill-V-Heterostruktur (117, 121) der Graben-Struktur (102) und der Abschirmungsstruktur (118, 119) elektrisch leitfähig verbunden.

Description

Beschreibung
VERTIKALER FELDEFFEKTTRANSISTOR UND VERFAHREN ZUM AUSBILDEN DESSELBEN
Die Erfindung betrifft einen vertikalen Feldeffekttransistor und ein Verfahren zum Ausbilden desselben.
Transistoren auf Basis von Galliumnitrid (GaN) bieten die Möglichkeit, Bauteile mit niedrigeren EIN-Widerständen bei gleichzeitig höheren Durchbruchsspannungen zu realisieren als vergleichbare Bauteile auf Basis von Silicium oder Siliciumcarbid. Eine mögliche Bauweise für einen solchen Transistor 10 der bezogenen Technik, der in FIG.l veranschaulicht ist, ist der sogenannte vertikale HEMT (engl, high-electron-mobility transistor, Transistor mit hoher Elektronenbeweglichkeit), bei welchem der Kanal durch ein zweidimensionales Elektronengas (2DEG) an der Grenzfläche einer
Aluminiumgalliumnitrid (AIGaN)/Galliumnitrid (GaN)-Heterostruktur ausgebildet wird. Die Heterostruktur wird in einem V-förmigen Graben ausgebildet, beispielsweise durch Aufwachsen. Der Transistor 10 weist ein leitfähiges GaN-Substrat 11 auf, auf welchem eine schwach n-leitende GaN-Driftzone 12 aufgebracht ist. Oberhalb der Driftzone 12 befindet sich ein p-leitendes GaN-Gebiet 15 und darüber ein isolierendes GaN- oder AIGaN-Gebiet 16. Beide Gebiete 15, 16 werden von einem V-förmigen Graben durchdrungen, über welchem sich ein undotiertes oder intrinsisches GaN-Gebiet 17 sowie ein AIGaN-Gebiet 21 erstreckt. Im Gebiet 17 an der Grenzfläche der beiden Gebiete 17, 21 bildet sich das 2DEG. Im V-förmigen Graben ist ein p-leitendes GaN Gebiet 31 eingebracht, um einen selbstsperrenden (engl, normally off) Betrieb des Bauteils zu gewährleisten. Eine Gate- Elektrode 32 kontaktiert das p-GaN Gebiet 31. Eine Source- Elektrode 51 kontaktiert sowohl das 2DEG als auch das p-Gebiet 15. Eine Isolation 41 trennt die Source- Elektrode 51 und die Gate- Elektrode 32. Auf der Rückseite des Substrats 11 befindet sich eine Drain- Elektrode 52. Ohne Anlegen einer Gate-Spannung ist der Transistor 10 selbstsperrend, da das 2DEG unterhalb des Gebiets 31 verarmt ist.
Durch Anlagen einer positiven Spannung an die Gate- Elektrode 32 wird das gesamte 2DEG mit Elektronen gefüllt und die Elektronen fließen von der Source- Elektrode 51 über die Seitenwand des Grabens in den Boden des Grabens und von dort in die Driftzone 12, durch das Substrat 11 in die Drain- Elektrode 52. Der Transistor 10 weist im Sperrbetrieb hohe elektrische Felder am Boden des Grabens auf. Hierdurch besteht die Gefahr eines frühzeitigen elektrischen Durchbruchs des Transistors 10 bzw. eines Durchgreifens der an die Drain- Elektrode 52 angelegten Spannung auf das Gate 31, 32.
Eine Aufgabe der Erfindung ist es, einen vertikalen Feldeffekttransistor sowie ein Verfahren zu dessen Herstellung bereitzustellen, der/das eines oder mehrere der oben genannten Probleme löst.
Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch einen vertikalen Feldeffekttransistor. Der vertikale Feldeffekttransistor weist auf: einen Driftbereich mit einem ersten Leitfähigkeitstyp; eine Graben-Struktur auf oder über dem Driftbereich, wobei die Graben-Struktur mindestens eine Seitenwand aufweist, an der ein Feldeffekttransistor (FET)- Kanalbereich ausgebildet ist, wobei der FET- Kanalbereich eine Ill-V-Heterostruktur zum Ausbilden eines zweidimensionalen Elektronengases an einer Grenzfläche der Ill-V-Heterostruktur aufweist; und eine Abschirmungsstruktur, die lateral neben der mindestens einen Seitenwand der Graben-Struktur angeordnet ist und sich vertikal bis in den Driftbereich oder vertikal weiter in Richtung des Driftbereichs erstreckt als die Graben-Struktur, wobei die Abschirmungsstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und eine Source/Drain- Elektrode, die mit der Ill-V-Heterostruktur der Graben-Struktur und der Abschirmungsstruktur elektrisch leitfähig verbunden ist.
Die Abschirmungsstruktur ermöglicht eine Abschirmung des Bodens der Graben-Struktur gegenüber elektrischen Feldern. Dies ermöglicht das volle Potenzial des Transistors auszuschöpfen. Dies verhindert beispielsweise einen frühzeitigen elektrischen Durchbruch des Transistors bzw. ein Durchgreifen der an die Drain- Elektrode angelegten Spannung auf die Gate- Elektrode.
Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch ein Verfahren zum Ausbilden eines vertikalen Feldeffekttransistors. Das Verfahren weist auf: ein Ausbilden eines Driftbereichs mit einem ersten Leitfähigkeitstyp; ein Ausbilden einer Graben-Struktur auf oder über dem Driftbereich, wobei die Graben-Struktur mindestens eine Seitenwand aufweist, an der ein Feldeffekttransistor (FET)- Kanalbereich ausgebildet wird, wobei der FET-Kanalbereich eine Ill-V-Heterostruktur zum Ausbilden eines zweidimensionalen Elektronengases an einer Grenzfläche der Ill-V-Heterostruktur aufweist; ein Ausbilden einer Abschirmungsstruktur, die lateral neben der mindestens einen Seitenwand der Graben-Struktur angeordnet ist und sich vertikal bis in den Driftbereich oder vertikal weiter in Richtung des Driftbereichs erstreckt als die Graben- Struktur, wobei die Abschirmungsstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und ein Ausbilden einer Source/Drain- Elektrode, die mit der Ill-V-Heterostruktur der Graben-Struktur und der Abschirmungsstruktur elektrisch leitfähig verbunden ist.
Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in der Figur dargestellt und werden im Folgenden näher erläutert. Es zeigen: Figur 1 eine Schnittdarstellung einer Transistorstruktur der bezogenen Technik;
Figur 2A, 2B, 2C und 2D Ansichten eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
Figur 3A und 3B Ansichten eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
Figur 4A, 4B und 4C Ansichten eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
Figur 5A, 5B und 5C Ansichten eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen; und Figur 6A und 6B Ansichten eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen; und
Figur 7 ein Ablaufdiagramm eines Verfahrens zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen.
In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
FIG. 2A bis 6B zeigen Ansichten eines vertikalen Feldeffekttransistors 100 gemäß verschiedenen Ausführungsformen. In verschiedenen Ausführungsformen weist ein vertikaler Feldeffekttransistor 100 einen Driftbereich 112; eine Graben-Struktur 102 auf oder über dem Driftbereich 112, eine Abschirmungsstruktur 118, 119, eine erste Source/Drain- Elektrode (z.B. eine Source-Elektrode) 151, eine zweite Source/Drain- Elektrode (z.B. eine Drain- Elektrode) 152 und einen Gate-Graben (der sich in der Zeichenebene erstreckt und auch als Graben-Struktur bezeichnet wird - in FIG. 4C und FIG. 5A in Aufsicht veranschaulicht) auf. Nachfolgend wird beispielhaft angenommen, dass die erste Source/Drain- Elektrode 151 eine Source-Elektrode ist und dass die zweite Source/Drain- Elektrode 152 eine Drain- Elektrode ist. Der Driftbereich 112 weist einen ersten Leitfähigkeitstyp auf und die Abschirmungsstruktur 118, 119 weist einen zweiten Leitfähigkeitstyp auf, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Die Graben- Struktur 102 weist mindestens eine Seitenwand auf, an der ein Feldeffekttransistor FET- Kanalbereich ausgebildet ist, wobei der FET-Kanalbereich eine Ill-V-Heterostruktur 117, 121 zum Ausbilden eines zweidimensionalen Elektronengases (2DEG) an einer Grenzfläche der Ill-V-Heterostruktur aufweist. Die Abschirmungsstruktur 118, 119 ist lateral neben der mindestens einen Seitenwand der Graben-Struktur 102 angeordnet und erstreckt sich vertikal bis in den Driftbereich 112 oder vertikal weiter in Richtung des Driftbereichs 112 als die Graben-Struktur 102. Die Source- Elektrode 151 ist mit der Ill-V- Heterostruktur der Graben-Struktur 102 und der Abschirmungsstruktur 118, 119 elektrisch leitfähig verbunden. Beispielsweise ist die Source-Elektrode 151 aus einem Metall oder einer Metalllegierung gebildet und die Abschirmungsstruktur 118, 119 ist aus dotiertem halbleitendem Material gebildet.
Die Gebiete 119 der Abschirmungsstruktur 118, 119 weisen eine höhere Dotierstoffkonzentration auf als der Driftbereich 112. Mittels der Einbringung der Abschirmgebiete 119, beispielsweise in Form hoch dotierter p-GaN Gebiete in den Driftbereich 112, wird ermöglicht, den Boden 101 der Graben-Struktur 102 abzuschirmen. Zwischen den Gebieten 119 der Abschirmungsstruktur 118, 119 und dem Driftbereich 112 kann im Betrieb eine Raumladungszone ausgebildet werden. Dadurch kann der Bereich, in dem ein Strom fließen kann, reduziert werden, wodurch der Widerstand erhöht werden kann. Durch die Einbringung der Abschirmungsstruktur 118, 119 wird der Gesamtwiderstand des Feldeffekttransistors 100 im Vergleich zur Variante ohne Abschirmungsstruktur (FIG.l) erhöht. Das im Sperrfall an der Drain- Elektrode 152 anliegende Potential führt zu einem elektrischen Feld, welches sein Maximum direkt unterhalb der Abschirmungsstruktur 118, 119 aufweist und nicht, wie im Fall ohne die Abschirmungsstruktur 118, 119 (siehe FIG.l), im Boden 101 der Grabenstruktur 102. Dies verhindert beispielsweise einen frühzeitigen elektrischen Durchbruch des Feldeffekttransistors 100 bzw. ein Durchgreifen der an die Drain- Elektrode 152 angelegten Spannung auf eine Gate- Elektrode 132.
Der Feldeffekttransistor 100 kann weiterhin ein leitfähiges GaN-Substrat 111 aufweisen, auf welchem eine schwach n-leitende GaN-Driftzone 112 aufgebracht ist. Oberhalb der Driftzone 112 kann ein p-leitendes GaN-Gebiet 115 und darüber ein isolierendes GaN- oder AIGaN-Gebiet 116 ausgebildet sein. Beide Gebiete 115, 116 werden von einem V- förmigen Graben durchdrungen, über welchem sich ein undotiertes oder intrinsisches GaN-Gebiet 117 sowie ein AIGaN-Gebiet 121 erstrecken kann. Im Gebiet 117 an der Grenzfläche der beiden Gebiete 117, 121 kann sich das 2DEG bilden. Im V-förmigen Graben kann ein p-leitendes GaN Gebiet 131 eingebracht sein, um einen selbstsperrenden (engl, normally off) Betrieb des Feldeffekttransistors 100 zu gewährleisten. Die Gate- Elektrode 132 kann das p-GaN Gebiet 131 kontaktieren. Die Source- Elektrode 151 kann sowohl das 2DEG als auch das p-Gebiet 115 kontaktieren. Eine Isolation 141 kann die Source-Elektrode 151 und die Gate- Elektrode 132 voneinander elektrisch isolieren. Auf der Rückseite des Substrats 111 kann sich die Drain- Elektrode 152 befinden. Ohne Anlegen einer Gate-Spannung kann der Feldeffekttransistor 100 selbstsperrend sein, da das 2DEG unterhalb des Gebiets 131 verarmt sein kann. Durch Anlagen einer positiven Spannung an die Gate- Elektrode 132 kann das gesamte 2DEG mit Elektronen gefüllt werden und die Elektronen können von der Source- Elektrode 151 über die Seitenwand der Graben-Struktur 102 in den Boden 101 der Graben-Struktur 102 fließen und von dort in die Driftzone 112, durch das Substrat 111 in die Drain- Elektrode 152 gelangen.
Die Abschirmungsstruktur 118, 119 kann in weiteren Ausführungsformen auch direkt unterhalb des p-leitenden Gebiets 115 ausgebildet sein, wie in FIG. 2B veranschaulicht ist. Die Abschirmungsstruktur 118, 119 kann weitere hochdotierte p-leitende Gebiete 118 aufweisen, welche die Gebiete 119 der Abschirmungsstruktur 118, 119 mit der Source- Elektrode 151 verbinden. Dies ermöglicht eine bessere elektrische Anbindung. Weiterhin kann die Abschirmungsstruktur 118, 119 derart eingerichtet sein, dass sie lateral die gleiche Ausdehnung aufweist wie die Source-Elektrode 151 (wie in FIG. 2C gezeigt) oder kann alternativ derart eingerichtet sein, dass sie eine lateral geringere Ausdehnung aufweist als die Ausdehnung der Source- Elektrode 151, wie in FIG. 2D veranschaulicht ist. Die Variation der lateralen Ausdehnung der Abschirmungsstruktur 118, 119 bietet die Möglichkeit, das Bauteil hinsichtlich der Abschirmung (kann besser werden mit größer werdender lateraler Ausdehnung) oder hinsichtlich des Durchlasswiderstands (kann geringer werden mit geringer werdender lateraler Ausdehnung) zu optimieren.
In verschiedenen Ausführungsformen kann mindestens ein hochdotiertes n- GaN Gebiet 122 ausgebildet sein, welches die Source-Elektrode 151 mit dem 2DEG verbindet, wie in FIG. 2D veranschaulicht ist. Dies kann eine Verbesserung der Anbindung des 2DEG an die Source- Elektrode 151 ermöglichen.
In verschiedenen Ausführungsformen kann eine p-GaN Abschirmungsstruktur 113 unterhalb des p-leitenden Gebiets 115 der Graben-Struktur 102 auf, über und/oder in dem Driftbereich 112 ausgebildet sein. Beispielsweise kann in verschiedenen Ausführungsformen zwischen dem Driftbereich 112 und dem Boden 101 der Graben- Struktur 102 ein GaN-Gebiet 113 ausgebildet sein, wie in FIG. 3A veranschaulicht ist. Das GaN-Gebiet 113 kann beispielsweise neben zumindest einem Teil der Abschirmungsstruktur 118, 119 ausgebildet sein, beispielsweise in einer gemeinsamen Schichtebene. Das GaN-Gebiet 113 kann beispielsweise höher n-leitend ausgebildet sein als der Driftbereich 112. Dies bewirkt eine Reduzierung der Ausdehnung der Raumladungszone, wodurch die Erhöhung des Widerstands vermindert werden kann.
In verschiedenen Ausführungsformen ist auf jeder Seite der Graben-Struktur 102 eine Abschirmungsstruktur 118, 119 ausgebildet, wie in FIG. 2A bis 3A gezeigt. Die Abschirmungsstruktur 113 kann in diesem Fall zwischen zwei Abschirmgebieten 119 und/oder zwischen zwei Abschirmgebieten 118 ausgebildet sein. In verschiedenen Ausführungsformen können weitere Abschirmungsstrukturen ausgebildet sein, um die Abschirmwirkung weiter zu erhöhen. Beispielsweise kann (direkt) unterhalb des Bodens 101 der Graben-Struktur 102 ein p-leitendes Gebiet 120 als Abschirmungsstruktur vorgesehen sein, wie in FIG. 3B veranschaulicht ist. Dies ermöglicht eine maximale Abschirmung des Bodens 101 der Graben-Struktur 102 gegen elektrische Felder.
In verschiedenen Ausführungsformen wird eine effektive Abschirmung des Bodens 101 der Graben-Struktur 102 dadurch realisiert, dass die Abschirmungsstruktur 118, 119 (beispielsweise ein Abschirmgebiet 119 der Abschirmungsstruktur) sich bis unterhalb des Bodens der Graben-Struktur erstreckt, wie in FIG. 4A veranschaulicht ist (linkes Abschirmgebiet 119). Dies kann in einer weiteren Ausführungsform auch mit einer Abschirmungsstruktur 118, 119 realisiert sein, welche an den Boden 101 der Graben- Struktur 102 angrenzt, beispielsweise diesen berührt. In diesem Fall ist der in FIG. 4B an der linken Seitenwand der Graben-Struktur ausgebildete FET-Kanal nicht mehr leitfähig, da kein durchgängiger Strompfad von der linken Source-Elektrode 151 zur Drain- Elektrode 152 besteht. In verschiedenen Ausführungsformen können Abschirmgebiete 119 alternierend auf der rechten Seite der Graben-Struktur und der linken Seite der Graben-Struktur angeordnet sein, wie in der Aufsicht in FIG. 4C veranschaulicht ist. Dies ermöglicht, dass Elektronen, welche in FIG. 4B an der linken Seitenwand befindlich sind, in der Tiefe in eine benachbarte Zelle fließen, und anschließend in dieser in vertikaler Richtung zur Drain- Elektrode 152 abfließen. Dadurch kann der gesamte FET-Kanal zum Stromfluss beitragen.
In einer weiteren Ausführungsform kann die laterale Struktur der Abschirmgebiete 119 von der Struktur der darüber liegenden Zelle entkoppelt sein, wie in FIG. 5A, 5B und 5C veranschaulicht ist. Beispielsweise kann ein Abschirmgebiet 119 als durchgehende streifenförmige Struktur ausgeführt sein, welche sich in einer Richtung senkrecht relativ zur Richtung erstreckt, in welcher die Gate-Gräben ausgedehnt sind, wie in FIG.5A und 5B veranschaulicht ist. Die Zellen, in welchen ein Abschirmgebiet 119 als durchgängige streifenförmige Struktur unterhalb des Bodens der Graben-Struktur ausgebildet ist (FIG.5B), tragen nicht oder im Wesentlichen nicht mehr zum Stromfluss bei. Die streifenförmigen Abschirmgebiete 119 können auch die Zellen abschirmen, in welchen kein Abschirmgebiet 119 unterhalb des Bodens der Graben-Struktur ausgebildet ist (FIG. 5C). Dies ermöglicht, dass beispielsweise die Lithographie der Graben-Struktur 102 und der Abschirmgebiete 119 nicht notwendigerweise aufeinander ausgerichtet werden muss. Dadurch kann die Herstellung des Feldeffekttransistors 100 vereinfacht werden.
Mit anderen Worten: In verschiedenen Ausführungsformen kann eine zusätzliche Graben- Struktur 102 vorgesehen sein, die in der Ebene zu der Graben-Struktur 102 versetzt ist, so dass die Source- Elektrode 151 zwischen der Graben-Struktur 102 und der zusätzlichen Graben-Struktur 102 angeordnet ist. Die Abschirmungsstruktur 118, 119 kann dabei ein zusätzliches in dem Driftgebiet 112 angeordnetes Gebiet 119 aufweisen, das sich lateral zumindest bis unter einen Teil des Bodens der zusätzlichen Graben- Struktur 102 erstreckt. Das in dem Driftgebiet 112 angeordnete Gebiet 119 der Abschirmungsstruktur 118, 119 und das zusätzliche in dem Driftgebiet 112 angeordnete Gebiet 119 der Abschirmungsstruktur 118, 119 kann in Grabenrichtung zueinander versetzt angeordnet sein. Die Grabenrichtung ist beispielsweise die längliche (beispielsweise längste oder linienförmige) Erstreckungsrichtung der Graben-Struktur 102. Die laterale Ausdehnungsrichtung der Abschirmungsstruktur 119 kann in einem beliebigen Winkel relativ zur Ausdehnungsrichtung des Gate-Grabens gewählt sein. Neben einer linienförmigen Ausführung des Gate-Grabens sowie der Abschirmungsstruktur können beide auch in einem Gittermuster (z.B. hexagonal) ausgebildet sein, wie in FIG.6A und 6B veranschaulicht ist. In FIG. 6A ist eine Ausführungsform mit einem hexagonalen Gate-Graben und streifenförmigen Abschirmgebieten 119 gezeigt. In FIG. 6B ist eine Ausführungsform veranschaulicht, in welcher der Gate-Graben ein hexagonales Muster aufweist. Abschirmgebiete 119 können beispielsweise an jedem zweiten Basispunkt des hexagonalen Gitters ausgebildet sein. In weiteren Ausführungsformen können andere Gittermuster für den Gate-Graben und/oder für die Abschirmungsstruktur vorgesehen sein, beispielsweise Herringbone- oder kubische Gitter.
In verschiedenen Ausführungsformen kann die Graben-Struktur 102 mindestens eine Seitenwand mit einem FET-Kanal aufweisen, die einen Winkel mit dem Substrat 111 einschließt. Beispielsweise kann die Seitenwand der Graben-Struktur 102 einen Winkel mit einer Oberseite des Substrats 111 einschließen, wobei der Winkel größer als 0 ° und kleiner als 90° sein kann. Die Ill-V-Heterostruktur 117, 121 kann eine AIGaN-Schicht 121 und eine an die AIGaN-Schicht 121 angrenzende GaN-Schicht 117 aufweisen. Der FET- Kanal kann somit ein Aluminiumgalliumnitrid (AIGaN)-Gebiet und ein Galliumnitrid (GaN)- Gebiet aufweisen.
Der Driftbereich 112 kann auch als Driftzone 112 des vertikalen Feldeffekttransistors 100 bezeichnet werden. Der Driftbereich 112 kann beispielsweise ein n-leitendes GaN-Gebiet 112 aufweisen, beispielsweise n- dotiertes GaN. Der Driftbereich 112 kann auf oder über einem Halbleitersubstrat 111 ausgebildet sein, beispielsweise einem GaN-Substrat 111. Die Abschirmungsstruktur 118, 119 kann beispielsweise mindestens ein p-leitendes GaN- Gebiet 118, 119 aufweisen, dessen Dotierstoffkonzentration höher sein kann als eine Dotierstoffkonzentration des Driftbereichs 112. Beispielsweise kann der Driftbereich 112 n- dotiertes GaN aufweisen und die Abschirmungsstruktur 118, 119 p++ dotiertes GaN aufweisen. Die Abschirmungsstruktur 118, 119 kann ein p++ GaN-Gebiet aufweisen und eingerichtet sein, den Boden 101 der Graben-Struktur 102 lateral zu umfassen. Der vertikale Feldeffekttransistor 100 kann ein p-leitendes GaN-Gebiet 115 aufweisen, dass den Boden 101 der Graben-Struktur 102 lateral umfasst. Die Abschirmungsstruktur 118, 119 kann sich zumindest teilweise unterhalb des p-leitenden GaN-Gebiets 115 erstrecken. Die Abschirmungsstruktur 118, 119 kann sich durch das p-leitende GaN- Gebiet 115 in das n-leitende GaN-Gebiet 112 erstrecken. In verschiedenen Ausführungsformen kann in dem Driftbereich 112 zumindest unterhalb der Graben-Struktur 102 ein Gebiet 113 ausgebildet sein, das den ersten Leitfähigkeitstyp aufweist. Alternativ oder zusätzlich kann das Gebiet 113 eine höhere Dotierstoffkonzentration aufweisen als der Driftbereich 112. Das zumindest unterhalb der Graben-Struktur 102 ausgebildete Gebiet 113 kann an die Abschirmungsstruktur 118, 119 angrenzen, beispielsweise mit dieser elektrisch leitfähig verbunden sein. In verschiedenen Ausführungsformen kann eine zusätzliche Abschirmungsstruktur 120 vorgesehen sein.
Die zusätzliche Abschirmungsstruktur 120 kann in dem zumindest unterhalb der Graben- Struktur 102 ausgebildeten Gebiet 113 angeordnet sein. Die zusätzliche Abschirmungsstruktur 120 kann den zweiten Leitfähigkeitstyp aufweisen. Die zusätzliche Abschirmungsstruktur 120 kann zumindest teilweise unter der Graben-Struktur 102 angeordnet sein. Die zusätzliche Abschirmungsstruktur 120 kann in verschiedenen Ausführungsformen durch das zumindest unterhalb der Graben-Struktur 102 ausgebildete Gebiet 113 von der Abschirmungsstruktur 118, 119 getrennt sein.
FIG. 7 zeigt ein Ablaufdiagramm eines Verfahrens 700 zum Ausbilden eines vertikalen Feldeffekttransistors 100 gemäß verschiedenen Ausführungsformen. Das Verfahren 700 weist auf: ein Ausbilden 710 eines Driftbereichs mit einem ersten Leitfähigkeitstyp; ein Ausbilden 720 einer Graben-Struktur auf oder über dem Driftbereich, wobei die Graben- Struktur mindestens eine Seitenwand aufweist, an der ein Feldeffekttransistor FET- Kanalbereich ausgebildet wird, wobei der FET-Kanalbereich eine Ill-V-Heterostruktur zum Ausbilden eines zweidimensionalen Elektronengases an einer Grenzfläche der lll-V- Heterostruktur aufweist; und ein Ausbilden 730 einer Abschirmungsstruktur, die lateral neben der mindestens einen Seitenwand der Graben-Struktur angeordnet wird und sich vertikal bis in den Driftbereich oder vertikal weiter in Richtung des Driftbereichs erstreckt als die Graben-Struktur, wobei die Abschirmungsstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und ein Ausbilden einer Source/Drain- Elektrode, die mit der Ill-V-Heterostruktur der Graben-Struktur und der Abschirmungsstruktur elektrisch leitfähig verbunden wird.
Die Graben-Struktur kann auf oder über einem Halbleitersubstrat ausgebildet werden. Die Graben-Struktur kann mit einem Boden ausgebildet werden. Der Driftbereich wird zwischen dem Boden der Graben-Struktur und dem Halbleitersubstrat ausgebildet. Zwischen der Graben-Struktur und dem Driftbereich kann die Abschirmungsstruktur ausgebildet werden. Die Abschirmungsstruktur kann mit der Graben-Struktur mittelbar, beispielsweise durch die Source-Elektrode, elektrisch leitfähig verbunden sein. Anschaulich kann sich die Abschirmungsstruktur über den Boden der Graben-Struktur hinaus in Richtung des Halbleitersubstrates erstrecken. Der Bereich zwischen dem Boden der Graben-Struktur und dem Halbleitersubstrat kann in verschiedenen Ausführungsformen frei bleiben von einer Abschirmungsstruktur.
Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einer weiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt.

Claims

Patentansprüche
Vertikaler Feldeffekttransistor (100), aufweisend: einen Driftbereich (112) mit einem ersten Leitfähigkeitstyp; eine Graben-Struktur (102) auf oder über dem Driftbereich (112), wobei die Graben-Struktur (102) mindestens eine Seitenwand aufweist, an der ein Feldeffekttransistor (FET)- Kanalbereich ausgebildet ist, wobei der FET- Kanalbereich eine Ill-V-Heterostruktur (117, 121) zum Ausbilden eines zweidimensionalen Elektronengases an einer Grenzfläche der Ill-V-Heterostruktur (117, 121) aufweist; und eine Abschirmungsstruktur (118, 119), die lateral neben der mindestens einen Seitenwand der Graben-Struktur (102) angeordnet ist und sich vertikal bis in den Driftbereich (112) oder vertikal weiter in Richtung des Driftbereichs (112) erstreckt als die Graben-Struktur (102), wobei die Abschirmungsstruktur (118, 119) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und eine Source/Drain- Elektrode (151), die mit der Ill-V-Heterostruktur (117, 121) der Graben-Struktur (102) und der Abschirmungsstruktur (118, 119) elektrisch leitfähig verbunden ist.
Vertikaler Feldeffekttransistor (100) gemäß Anspruch 1, wobei die Ill-V-Heterostruktur (117, 121) eine AIGaN-Schicht (121) und eine an die AIGaN-Schicht (121) angrenzende GaN-Schicht (117) aufweist.
Vertikaler Feldeffekttransistor (100) gemäß Anspruch 2, wobei der Driftbereich (112) n-leitend ist, und wobei die Abschirmungsstruktur (118, 119) mindestens ein p-leitendes GaN-Gebiet (118) aufweist, dessen Dotierstoffkonzentration höher ist als eine Dotierstoffkonzentration des Driftbereichs (112).
Vertikaler Feldeffekttransistor (100) gemäß einem der vorhergehenden Ansprüche, wobei die Abschirmungsstruktur (118, 119) ein in dem Driftbereich (112) angeordnetes Gebiet (119) aufweist, das sich lateral in Richtung der Graben- Struktur (102) erstreckt.
5 Vertikaler Feldeffekttransistor (100) gemäß Anspruch 4, wobei sich das in dem Driftbereich (112) angeordnete Gebiet (119) der Abschirmungsstruktur (118, 119) zumindest bis unter einen Teil des Bodens (101) der Graben-Struktur (102) erstreckt.
Vertikaler Feldeffekttransistor (100) gemäß Anspruch 4 oder 5, wobei die Abschirmungsstruktur (118, 119) ferner aufweist: ein sich in vertikaler Richtung erstreckendes Gebiet (118) zwischen der Source/Drain- Elektrode (151) und dem sich in lateraler Richtung erstreckenden Gebiet (119) der Abschirmungsstruktur (118, 119).
Vertikaler Feldeffekttransistor (100) gemäß einem der vorhergehenden Ansprüche, ferner aufweisend: ein in dem Driftbereich (112) zumindest unterhalb der Graben-Struktur (102) ausgebildetes Gebiet (113), welches den ersten Leitfähigkeitstyp aufweist und eine höhere Dotierstoffkonzentration aufweist als der Driftbereich (112); wobei das zumindest unterhalb der Graben-Struktur (102) ausgebildete Gebiet (113) an die Abschirmungsstruktur (118, 119) angrenzt.
8. Vertikaler Feldeffekttransistor (100) gemäß Anspruch 7, ferner aufweisend: eine zusätzliche Abschirmungsstruktur (120), die in dem zumindest unterhalb der Graben-Struktur (102) ausgebildeten Gebiet (113) angeordnet ist und den zweiten Leitfähigkeitstyp aufweist, wobei die zusätzliche Abschirmungsstruktur (120) zumindest teilweise unter der Graben-Struktur (102) angeordnet ist und durch das zumindest unterhalb der Graben-Struktur (102) ausgebildete Gebiet (113) von der Abschirmungsstruktur (118, 119) getrennt ist.
9. Vertikaler Feldeffekttransistor (100) gemäß Anspruch 5, ferner aufweisend: eine zusätzliche Graben-Struktur (102), die in der Ebene zu der Graben-Struktur (102) versetzt ist, so dass die Source/Drain- Elektrode (151) zwischen der Graben- Struktur (102) und der zusätzlichen Graben-Struktur (102) angeordnet ist, wobei die Abschirmungsstruktur (118, 119) ein zusätzliches in dem Driftgebiet (112) angeordnetes Gebiet (119) aufweist, das sich lateral zumindest bis unter einen Teil des Bodens der zusätzlichen Graben-Struktur (102) erstreckt.
10. Vertikaler Feldeffekttransistor (100) gemäß Anspruch 9, wobei das in dem Driftgebiet (112) angeordnete Gebiet (119) der Abschirmungsstruktur (118, 119) und das zusätzliche in dem Driftgebiet (112) angeordnete Gebiet (120) der Abschirmungsstruktur (118, 119) in Grabenrichtung zueinander versetzt angeordnet sind.
11. Verfahren zum Ausbilden eines vertikalen Feldeffekttransistor (100)s, das Verfahren aufweisend:
Ausbilden (710) eines Driftbereichs (112) mit einem ersten Leitfähigkeitstyp; Ausbilden (720) einer Graben-Struktur (102) auf oder über dem Driftbereich (112), wobei die Graben-Struktur (102) mindestens eine Seitenwand aufweist, an der ein Feldeffekttransistor (100) (FET)-Kanalbereich ausgebildet wird, wobei der FET- Kanalbereich eine Ill-V-Heterostruktur (117, 121) zum Ausbilden eines zweidimensionalen Elektronengases an einer Grenzfläche der Ill-V-Heterostruktur (117, 121) aufweist;
Ausbilden (730) einer Abschirmungsstruktur (118, 119), die lateral neben der mindestens einen Seitenwand der Graben-Struktur (102) angeordnet ist und sich vertikal bis in den Driftbereich (112) oder vertikal weiter in Richtung des Driftbereichs (112) erstreckt als die Graben-Struktur (102), wobei die Abschirmungsstruktur (118, 119) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und
Ausbilden einer Source/Drain- Elektrode (151), die mit der Ill-V-Heterostruktur (117, 121) der Graben-Struktur (102) und der Abschirmungsstruktur (118, 119) elektrisch leitfähig verbunden ist.
PCT/EP2020/068524 2019-08-23 2020-07-01 Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben WO2021037422A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202080060851.9A CN114375499A (zh) 2019-08-23 2020-07-01 垂直场效应晶体管和用于构造垂直场效应晶体管的方法
US17/636,223 US20220285542A1 (en) 2019-08-23 2020-07-01 Vertical field-effect transistor and method for forming same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102019212641.3 2019-08-23
DE102019212641.3A DE102019212641A1 (de) 2019-08-23 2019-08-23 Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben

Publications (1)

Publication Number Publication Date
WO2021037422A1 true WO2021037422A1 (de) 2021-03-04

Family

ID=71465324

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2020/068524 WO2021037422A1 (de) 2019-08-23 2020-07-01 Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben

Country Status (4)

Country Link
US (1) US20220285542A1 (de)
CN (1) CN114375499A (de)
DE (1) DE102019212641A1 (de)
WO (1) WO2021037422A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170125574A1 (en) * 2011-06-20 2017-05-04 The Regents Of The University Of Calfornia Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
US20170373200A1 (en) * 2015-03-17 2017-12-28 Panasonic Corporation Nitride semiconductor device
US20180350965A1 (en) * 2016-02-12 2018-12-06 Panasonic Corporation Semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014520405A (ja) * 2011-06-20 2014-08-21 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 電流アパーチャ垂直電子トランジスタ
DE102017215296A1 (de) * 2017-09-01 2019-03-07 Robert Bosch Gmbh Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170125574A1 (en) * 2011-06-20 2017-05-04 The Regents Of The University Of Calfornia Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
US20170373200A1 (en) * 2015-03-17 2017-12-28 Panasonic Corporation Nitride semiconductor device
US20180350965A1 (en) * 2016-02-12 2018-12-06 Panasonic Corporation Semiconductor device

Also Published As

Publication number Publication date
CN114375499A (zh) 2022-04-19
US20220285542A1 (en) 2022-09-08
DE102019212641A1 (de) 2021-02-25

Similar Documents

Publication Publication Date Title
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102009028555B4 (de) Transistor
DE112011104322T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE112020005904T5 (de) Ill-NITRID-TRANSISTOR MIT MODIFIZIERTER DRAIN-ZUGRIFFSREGION
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102019129537A1 (de) Sic-leistungs-halbleitervorrichtung mit integriertem schottky-übergang
DE102015121497B4 (de) Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
DE102019111308A1 (de) Siliziumcarbid halbleiterbauelement
DE102018118875B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102021108386A1 (de) Isolationsstruktur für igbt-vorrichtungen mit einer integrierten diode
DE102019006359A1 (de) Super-junction- mosfet mit schmaler mesa
DE102021114181A1 (de) Halbleitervorrichtung
WO2021037422A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
WO2021037637A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
EP4049317A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
WO2021165184A1 (de) Vertikaler feldeffekttransistor, verfahren zum herstellen desselben und bauelement aufweisend vertikale feldeffekttransistoren
DE102019106087B3 (de) Halbleitervorrichtung mit einem halbleiterkörper aus siliziumcarbid und verfahren
DE102020201997A1 (de) Vertikaler fin-feldeffekttransistor, fin-feldeffekttransistor-anordnung und verfahren zum bilden eines vertikalen fin-feldeffekttransistors
DE102018123164B3 (de) Halbleitervorrichtung, die eine graben-gatestruktur enthält, und herstellungsverfahren
DE102019212642A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE102020003722A1 (de) Hochspannungsdiode auf soi-substrat mit grabenmodifiziertem strompfad
EP4055632A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE102005003127B3 (de) Laterales Halbleiterbauelement mit hoher Spannungsfestigkeit und Verfahren zur Herstellung desselben
DE102020113145A1 (de) Vertikale leistungs-halbleitervorrichtung und herstellungsverfahren

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20736638

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20736638

Country of ref document: EP

Kind code of ref document: A1