DE112011104322T5 - Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

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Hiroshi Watanabe
Akihiko Furukawa
Shiro Hino
Yasuhiro Kagawa
Masayuki Imaizumi
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Mitsubishi Electric Corp
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Abstract

Es wird eine Halbleitervorrichtung vom Trench-Gate-Typ angegeben, welche einen Durchschlag durch eine Gate-Isolierschicht verhindern kann, der zu einem Ausschaltzeitpunkt durch einen Verschiebungsstrom verursacht wird, der in eine Schutz-Diffusionsschicht in einem Bereich eines unterhalb der Gate-Elektrode liegenden Grabens hineinfließt, wobei die Halbleitervorrichtung gleichzeitig die Stromdichte verbessert, indem der Zellenabstand schmaler gemacht wird. Die Halbleitervorrichtung weist eine Gate-Elektrode (7) auf, die in einen Graben (5) eingebettet ist, der durch einen Basisbereich (3) hindurchgeht. Die Gate-Elektrode (7) ist in der Draufsicht in einer Gitterform angeordnet, und eine Schutz-Diffusionsschicht (13) ist in einer Driftschicht (2a) in einem darunterliegenden Teil angeordnet. Mindestens einer der Blöcke, die durch die Gate-Elektrode (7) abgeteilt werden, ist ein Schutzkontaktbereich (20), auf welchem der Graben (5) in seiner Gesamtheit ausgebildet ist. Ein Schutzkontakt (21) zum Verbinden der Schutz-Diffusionsschicht (13) in einem unteren Bereich des Grabens (5) mit einer Source-Elektrode (9) ist auf dem Schutzkontaktbereich (20) ausgebildet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung vom Trench-Gate-Typ (Graben-Gate-Typ) und ein Verfahren zur Herstellung einer derartigen Halbleitervorrichtung.
  • Stand der Technik
  • Bei Baugruppen der Leistungselektronik, wie z. B. bei Schaltelementen zum Steuern der Energieversorgung von Lasten, wie beispielsweise Motoren, werden verbreitet Halbleitervorrichtungen vom Typ mit isoliertem Gate, wie z. B. IGBTs (Bipolartransistoren mit isoliertem Gate) und MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren) verwendet. Als Beispiel für vertikale MOSFETs, die zur Leistungssteuerung geeignet sind, ist ein MOSFET vom Trench-Gate-Typ zu nennen, bei welchem eine Gate-Elektrode in eine Halbleiterschicht eingebettet ist (wie z. B. in den nachfolgend genannten Patentdokumenten 1 und 2 beschrieben). Im allgemeinen stehen bei einem MOSFET vom Trench-Gate-Typ das Vergrößern der Stehspannung und das Verringern des Durchgangswiderstandes zueinander in einer Relation mit wechselseitigen Einschränkungen.
  • Andererseits finden MOSFETs und IGBTs, die einen Halbleiter mit großer Bandlücke aus Siliziumkarbid (SiC) oder dergleichen verwenden, als Schaltelemente der nächsten Generation Beachtung, bei welchen eine hohe Stehspannung und ein geringer Verlust verwirklicht werden können, und es ist mit hoher Wahrscheinlichkeit damit zu rechnen, dass sie in einem technischen Gebiet Anwendung finden, in welchem mit Hochspannung von 1 kV oder mehr umgegangen wird. Neben SiC werden beispielsweise auch Gallium-Nitrid-Materialien (GaN) und Diamant für Halbleiter mit großer Bandlücke verwendet.
  • Bei einem MOSFET vom Trench-Gate-Typ, der Halbleiter mit großer Bandlücke verwendet, ist die Feldstärke beim Lawinendurchbruch an einem p-n-Übergang zwischen einem Basisbereich und einer Driftschicht äquivalent zu der Feldstärke beim dielektrischen Durchschlag durch eine Siliziumoxidschicht, die als Gate-Isolierschicht verwendet werden soll.
  • Aus diesem Grund wirkt dann, wenn eine hohe Spannung an den MOSFET angelegt wird, das größte elektrische Feld auf eine Gate-Isolierschicht in einem unteren Teil eines Grabens ein, in welchen eine Gate-Elektrode eingebettet ist, und daher kann in diesem Teil ein dielektrischer Durchschlag durch die Gate-Isolierschicht auftreten.
  • In den Patentdokumenten 1 und 2 wird vorgeschlagen, dass in jedem der n-Kanal-MOSFETs vom Trench-Gate-Typ eine p-leitende Diffusionsschicht (Schutz-Diffusionsschicht) vorgesehen wird, und zwar in einem unteren Teil eines Grabens in einer Driftschicht, um eine Gate-Isolierschicht in einem unteren Bereich eines Grabens der Gate-Elektrode zu schützen.
  • Die Schutz-Diffusionsschicht verstärkt einen Verarmungsvorgang einer n-leitenden Driftschicht zu einem Zeitpunkt, wenn der MOSFET ausgeschaltet wird, und sie schwächt die Konzentration des elektrischen Feldes, das auf den unteren Teil des Grabens der Gate-Elektrode einwirkt, ab.
  • Bei den Patentdokumenten 1 und 2 ist die Schutz-Diffusionsschicht elektrisch mit einem Basisbereich (Körperbereich) des MOSFETs verbunden, und ein elektrisches Potential der Schutz-Diffusionsschicht ist festgelegt, so dass die Konzentration des elektrischen Feldes auf den unteren Teil des Grabens weiter abgeschwächt wird.
  • Beispielsweise ist im Patentdokument 1 (3) ein Graben einer Gate-Elektrode in einer Linienform ausgebildet, eine p-leitende Diffusionsschicht (p---Schicht) mit geringer Dichte verläuft auf einer seitlichen Oberfläche an dem Ende der Longitudinalrichtung des Grabens, und eine Schutz-Diffusionsschicht in einem unteren Teil des Grabens ist elektrisch mittels dieser p---Schicht mit einem Basisbereich auf einer oberen Schicht verbunden.
  • Des weiteren ist im Patentdokument 2 (1 und 2) ein Graben einer Gate-Elektrode in einer Gitterform ausgebildet, und ein Kontakt, der eine Schutz-Diffusionsschicht in einem unteren Teil des Grabens mit einer Source-Elektrode auf der oberen Schicht der Gate-Elektrode verbindet, ist in einem Kreuzungspunkt der Gate-Elektrode vorgesehen, so dass er durch die Gate-Elektrode hindurchgeht. Die Schutz-Diffusionsschicht ist mittels der Kontakte elektrisch mit dem Basisbereich verbunden, und sie ist mit der Source-Elektrode verbunden.
  • Wenn ein MOSFET, der eine Hochspannung schaltet, ausgeschaltet wird, dann steigt die Drain-Spannung abrupt an (sie wechselt z. B. von 0 Volt auf einige hundert Volt). Bei einem MOSFET mit einer Schutz-Diffusionsschicht in einem unteren Teil eines Grabens einer Gate-Elektrode wirkt dann, wenn die Drain-Spannung abrupt ansteigt, ein Verschiebungsstrom auf die Schutz-Diffusionsschicht ein, und zwar über eine parasitäre Kapazität zwischen der Schutz-Diffusionsschicht und einer Driftschicht.
  • Dieser Verschiebungsstrom ist durch eine Schwankung (dV/dt) in einem Bereich der Schutz-Diffusionsschicht und eine Drain-Spannung (V) bezogen auf die Zeit (t) bestimmt (Patentdokument 3).
  • Wie bei den Patentdokumenten 1 und 2 wirkt dann, wenn eine Schutz-Diffusionsschicht mit einem Basisbereich verbunden wird, ein auf die Schutz-Diffusionsschicht einwirkender Verschiebungsstrom auch auf den Basisbereich ein. Zu diesem Zeitpunkt tritt ein Spannungsabfall in einer Widerstandskomponente zwischen der Schutz-Diffusionsschicht und dem Basisbereich auf, und dies verursacht ebenfalls einen dielektrischen Durchschlag durch die Gate-Isolierschicht.
  • Literatur zum Stand der Technik
  • Patentdokumente
    • Patentdokument 1: Japanisches Patent JP 4 453 671 B
    • Patentdokument 2: Japanische Patent-Offenlegungsschrift JP 2010-109 221 A
    • Patentdokument 3: Internationale Veröffentlichung Nr. WO2010/073759 A
  • Zusammenfassung der Erfindung
  • Mit der Erfindung zu lösende Probleme
  • Ein durch den Verschiebungsstrom verursachter Durchschlag durch die Gate-Isolierschicht kann verhindert werden, indem ein Widerstandswert zwischen der Schutz-Diffusionsschicht und dem Basisbereich verringert wird. Da bei dem MOSFET in Patentdokument 1 die Schutz-Diffusionsschicht mit dem Basisbereich mittels der p---Schicht verbunden ist, die auf der seitlichen Oberfläche an dem Ende der Longitudinalrichtung des linienförmigen Grabens verläuft, ergibt sich jedoch ein großer Abstand von der Mitte der Schutz-Diffusionsschicht in dem unteren Teil des Grabens zu dem Basisbereich. Aus diesem Grund wird ein Widerstandswert zwischen der Schutz-Diffusionsschicht und dem Basisbereich groß.
  • Da des weiteren der MOSFET vom Trench-Gate-Typ aus Patentdokument 2 derart aufgebaut ist, dass der Kontakt zum Verbinden der Schutz-Diffusionsschicht mit dem Basisbereich die Gate-Elektrode durchdringt, muss die Breite des Kontaktes notwendigerweise schmaler sein als die Breite des Grabens der Gate-Elektrode.
  • Wenn ein Rastermaß der MOSFET-Zellen, nämlich die Breite des Grabens der Gate-Elektrode zum Erhöhen der Stromdichte verringert wird, sollte aus diesem Grund dementsprechend der Kontakt schmaler gemacht werden, so dass sich der Widerstandswert zwischen der Schutz-Diffusionsschicht und dem Basisbereich vergrößert.
  • Die vorliegende Erfindung wurde konzipiert, um die oben genannten Probleme zu lösen, und ihre Aufgabe ist es, eine Halbleitervorrichtung vom Trench-Gate-Typ und ein zugehöriges Herstellungsverfahren anzugeben, die es ermöglichen, einen Durchschlag durch eine Gate-Isolierschicht zu verhindern, der durch einen Verschiebungsstrom verursacht wird, wobei der Verschiebungsstrom auf eine Schutz-Diffusionsschicht einwirkt, und zwar in einem Bereich eines Grabens, der zu einem Abschaltzeitpunkt unterhalb einer Gate-Elektrode liegt, und wobei die Vorrichtung und das Verfahren es gleichzeitig erlauben, die Breite der Gate-Elektrode zu verringern, um den Zellenabstand (Zellen-Rastermaß) schmaler zu machen.
  • Lösung der Probleme
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist folgendes auf:
    eine Halbleiterschicht vom ersten Leitfähigkeitstyp; einen Basisbereich vom zweiten Leitfähigkeitstyp, der im oberen Bereich der Halbleiterschicht ausgebildet ist; eine Gate-Elektrode, die in die Halbleiterschicht eingebettet ist, so dass sie durch den Basisbereich hindurchgeht und in der Draufsicht in einer Gitterform ausgebildet ist; eine Gate-Isolierschicht, die auf einer seitlichen Oberfläche und einer unteren Oberfläche der Gate-Elektrode ausgebildet ist; einen Source-Bereich vom ersten Leitfähigkeitstyp, der in dem oberen Bereich des Basisbereichs ausgebildet ist, so dass er mittels der Gate-Isolierschicht die Gate-Elektrode kontaktiert; eine Source-Elektrode, die mit einer oberen Oberfläche des Source-Bereichs und mit einer oberen Oberfläche des Basisbereichs verbunden ist; eine Öffnung, die derart ausgebildet ist, dass sie durch den Basisbereich in mindestens einem Block einer Vielzahl von Blöcken, welche von der Gate-Elektrode abgeteilt werden, hindurchgeht; eine Schutz-Diffusionsschicht vom zweiten Leitfähigkeitstyp, die quer über einen Teil hinübergehend ausgebildet ist, der unter der Gate-Elektrode liegt, und zwar mittels der Gate-Isolierschicht und eines unteren Teils der Öffnung in der Halbleiterschicht; einen Schutzkontakt zum Verbinden der Schutz-Diffusionsschicht und der Source-Elektrode durch die Öffnung hindurch; und eine Zwischenlagen-Isolierschicht, die zwischen den Schutzkontakt und die Gate-Elektrode eingefügt ist.
  • Wirkung der Erfindung
  • Da der Schutzkontakt, der die Schutz-Diffusionsschicht und die Source-Elektrode verbindet, auf mindestens einem der Blöcke ausgebildet ist, welche von der gitterförmigen Gate-Elektrode abgeteilt werden, kann gemäß der vorliegenden Erfindung sichergestellt werden, dass die Fläche des Schutzkontakts so groß ist wie die Fläche des Blocks. Daher kann der Widerstand des Schutzkontakts vermindert werden, und ein Widerstandswert zwischen der Schutz-Diffusionsschicht und dem Basisbereich kann klein sein.
  • Daher kann ein Durchschlag durch die Gate-Isolierschicht verhindert werden, der durch einen Verschiebungsstrom verursacht wird. Da des weiteren die Fläche des Schutzkontakts nicht auf die Breite des Grabens der Gate-Elektrode beschränkt ist, steigt selbst dann, wenn der Zellenabstand zwecks Erhöhung der Stromdichte schmaler gemacht wird, der Widerstand des Schutzkontakts nicht an.
  • Diese und weitere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden durch die folgende ausführliche Erläuterung der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen noch besser ersichtlich.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Draufsicht auf eine epitaxiale Schicht einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 2 ist eine Schnittansicht der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 3 ist eine Prozessansicht, die ein Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 4 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 5 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 6 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 7 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 8 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 9 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 10 ist eine Prozessansicht, die das Herstellungsverfahren für die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • 11 ist ein Graph, der ein Schätzergebnis der Gatebreitendichte in Bezug auf eine Breite des Schutzkontaktes darstellt.
  • 12 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 13 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 14 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Beschreibung der Ausführungsformen
  • Erste Ausführungsform
  • 1 und 2 sind Ansichten, die jeweils einen Aufbau einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform darstellen. Es ist als ein Beispiel der Halbleitervorrichtung ein MOSFET vom Trench-Gate-Typ dargestellt, der eine Siliziumkarbid-(SiC-)Halbleitervorrichtung ist. 1 ist eine Draufsicht auf den MOSFET.
  • 2(a) ist eine Schnittansicht entlang der Linie A-A in 1 und zeigt ein Herstellungsgebiet der MOSFET-Zelle (MOSFET-Zellengebiet). 2(b) wiederum ist eine Schnittansicht entlang der Linie B-B in 1 und beinhaltet ein Kontakt-Herstellungsgebiet (Schutzkontakt-Herstellungsgebiet) 20 (Schutzkontaktbereich), das mit der Schutz-Diffusionsschicht verbunden werden soll. Einzelheiten des Schutzkontaktbereichs 20 werden später noch erläutert.
  • Der MOSFET in der ersten bevorzugten Ausführungsform ist unter Verwendung eines epitaxialen Substrats ausgebildet, das aus einem n-leitenden SiC-Substrat 1 und einer darauf aufgewachsenen epitaxialen Schicht 2 (Halbleiterschicht) aus n-leitendem SiC gebildet ist. Ein p-leitender Basisbereich 3 ist in dem oberen Teil der epitaxialen Schicht 2 ausgebildet, und ein n-leitendes Gebiet der epitaxialen Schicht 2, in welchem der Basisbereich 3 nicht ausgebildet ist, dient als Driftschicht 2a.
  • Unter Bezugnahme auf 2(a) wird nun der Aufbau der MOSFET-Zelle beschrieben. Ein Graben 5, in welchen die Gate-Elektrode 7 eingebettet wird, ist in der epitaxialen Schicht 2 des Gebietes der MOSFET-Zelle ausgebildet, so dass er durch den Basisbereich 3 der epitaxialen Schicht 2 hindurchgeht. Ein unterer Teil des Grabens 5 erreicht also die Driftschicht 2a unterhalb des Basisbereichs 3.
  • Eine Gate-Isolierschicht 6 ist an einer unteren Oberfläche und einer seitlichen Oberfläche der Gate-Elektrode 7 (innere Oberfläche des Grabens 5) vorgesehen. Ein n-leitender Source-Bereich 4 ist in der Nähe der Gate-Elektrode 7 in einer oberen Oberfläche des Basisbereichs 3 angeordnet, so dass er über die Gate-Isolierschicht 6 an die Gate-Elektrode 7 angrenzt.
  • In einem unterhalb der Gate-Elektrode 7 (dem Graben 5) liegenden Teil in der Driftschicht 2a ist des weiteren eine p-leitende Schutz-Diffusionsschicht 13 ausgebildet, die in einem Ausschaltzustand des MOSFETs einen Verarmungsvorgang der Driftschicht 2a verstärkt. Um einen Durchschlag durch die Gate Isolierschicht 6 zu verhindern, schwächt sie außerdem die Konzentration des elektrischen Feldes ab, das auf den unteren Teil des Grabens 5 einwirkt.
  • Eine Zwischenlagen-Isolierschicht 8 ist auf einer oberen Oberfläche der epitaxialen Schicht 2 ausgebildet, so dass sie die Gate-Elektrode 7 bedeckt. Eine Kontaktöffnung (erste Kontaktöffnung), die den Source-Bereich 4 und den Basisbereich 3 erreicht, ist in der Zwischenlagen-Isolierschicht 8 ausgebildet, und eine auf der Zwischenlagen-Isolierschicht 8 angeordnete Source-Elektrode 9 verbindet durch die Kontaktöffnung hindurch den Source-Bereich 4 mit dem Basisbereich 3. Eine Drain-Elektrode 10 ist auf einer unteren Oberfläche eines SiC-Substrats 1 ausgebildet.
  • Wie in 1 gezeigt, ist die Gate-Elektrode 7 in der Draufsicht in einer Gitterform angeordnet (die Schutz-Diffusionsschicht 13 erstreckt sich ebenfalls in einer Gitterform ähnlich zu der Gate-Elektrode 7). Die jeweiligen durch die Gate-Elektrode 7 abgeteilten Blöcke (Zellen) fungieren als MOSFET in dem Gebiet der MOSFET-Zelle. In 1 ist die Darstellung der Zwischenlagen-Isolierschicht 8 und der Source-Elektrode 9 auf der epitaxialen Schicht 2 weggelassen (d. h., dass 1 einer Draufsicht auf die epitaxiale Schicht 2 entspricht).
  • Bei der vorliegenden Erfindung dient mindestens einer der Blöcke, die von der Gate-Elektrode 7 unterteilt werden, als Schutzkontaktbereich 20, auf welchem ein Schutzkontakt 21 zum Verbinden der Schutz-Diffusionsschicht 13 mit der Source-Elektrode 9 angeordnet ist. Wie in 2(b) gezeigt, ist auf dem Schutzkontaktbereich 20 der Graben 5 ausgebildet, der die Driftschicht 2a unterhalb des Basisbereichs 3 erreicht, und zwar in dem gesamten Block, der durch die Gate-Elektrode 7 abgeteilt ist.
  • In dem Schutzkontaktbereich 20 ist also der Graben 5 eine rechteckige Öffnung, und die Gate-Elektrode 7 ist in seinem äußeren peripheren Bereich ausgebildet. Des weiteren ist die Zwischenlagen-Isolierschicht 8 derart geformt, dass sie eine obere Oberfläche der Gate-Elektrode 7 und eine dem Schutzkontaktbereich 20 zugewandte seitliche Oberfläche bedeckt.
  • Des weiteren ist die Schutz-Diffusionsschicht 13 in dem unteren Teil des Grabens 5 (rechteckige Öffnung) des Schutzkontaktbereichs 20 ausgebildet, und diese Schutz-Diffusionsschicht 13 ist mit der Schutz-Diffusionsschicht 13 in dem unterhalb der Gate-Elektrode 7 liegenden Teil der peripheren MOSFET-Zellen verbunden.
  • Die Schutz-Diffusionsschicht 13 ist also durchgehend mit dem unteren Teil des Grabens 5 oberhalb des Gebietes der MOSFET-Zelle und dem Schutzkontaktbereich 20 ausgebildet. Da die Schutz-Diffusionsschicht 13 in einer Gitterform ähnlich der Gate-Elektrode 7 verläuft, ist ferner die Schutz-Diffusionsschicht 13 des Schutzkontaktbereichs 20 mit der Schutz-Diffusionsschicht 13 aller peripheren MOSFET-Zellen verbunden.
  • Die Source-Elektrode 9 auf der Zwischenlagen-Isolierschicht 8 verläuft außerdem innerhalb des Schutzkontaktbereichs 20. Eine Kontaktöffnung (zweite Kontaktöffnung), die die Schutz-Diffusionsschicht 13 erreicht, ist in dem Schutzkontaktbereich 20 in der Zwischenlagen-Isolierschicht 8 ausgebildet, und die Source-Elektrode 9 ist durch die Kontaktöffnung hindurch mit der Schutz-Diffusionsschicht 13 des Schutzkontaktbereichs 20 verbunden. Der in 2(b) gezeigte Schutzkontakt 21 ist also ein Teil der Source-Elektrode 9, die innerhalb des Schutzkontaktbereichs 20 verläuft.
  • Eine Isolierung zwischen dem Schutzkontakt 21 und der Gate-Elektrode 7 ist durch die Zwischenlagen-Isolierschicht 8 vorgesehen, die die seitliche Oberfläche der Gate-Elektrode 7 bedeckt. Da der Graben 5 in dem gesamten Block auf dem Schutzkontaktbereich 20 ausgebildet ist, der durch die Gate-Elektrode 7 abgeteilt ist, grenzt bei der ersten bevorzugten Ausführungsform der Schutzkontakt 21 über die Zwischenlagen-Isolierschicht 8 an die Gate-Elektrode 7 an. Da die Fläche des Schutzkontaktes 21 bis zu einer Maximalausdehnung ausgeweitet wird, kann mit diesem Aufbau der Widerstand des Schutzkontakts 21 verringert werden.
  • Der Betrieb des MOSFET wird im folgenden vereinfacht beschrieben. Wenn eine positive Spannung, die nicht kleiner als eine Schwellenspannung ist, an die Gate-Elektrode 7 angelegt wird, entsteht ein Inversionskanal in dem Basisbereich 3 (Kanalbereich) auf der seitlichen Oberfläche der Gate-Elektrode 7. Diese Inversionskanalschicht wird dann ein Pfad, durch welchen Elektronen als Ladungsträger von dem Source-Bereich 4 zu der Driftschicht 2a fließen.
  • Die Elektronen, die von dem Source-Bereich 4 zu der Driftschicht 2a durch die Inversionskanalschicht fließen, durchlaufen das SiC-Substrat 1 und erreichen die Drain-Elektrode 10, und zwar entlang eines elektrischen Feldes, das durch die positive Spannung der Drain-Elektrode 10 erzeugt wird. Im Ergebnis kann der MOSFET bewirken, dass ein elektrischer Strom von der Drain-Elektrode 10 zu der Source-Elektrode 9 fließt. Dieser Zustand ist der eingeschaltete Zustand (leitende Zustand) des MOSFET.
  • Andererseits wird dann, wenn eine kleinere Spannung als die Schwellenspannung an die Gate-Elektrode 7 angelegt wird, kein Inversionskanal in dem Kanalbereich ausgebildet, und folglich fließt kein Strom zwischen der Drain-Elektrode 10 und der Source-Elektrode 9. Dieser Zustand ist der ausgeschaltete Zustand (der nicht-leitende Zustand) des MOSFET.
  • Wie oben beschrieben, steigt dann, wenn der MOSFET ausgeschaltet wird, die Spannung der Drain-Elektrode 10 abrupt an, und folglich fließt ein Verschiebungsstrom über die parasitäre Kapazität zwischen der Schutz-Diffusionsschicht 13 und der Driftschicht 2a in die Schutz-Diffusionsschicht 13 hinein. Zu diesem Zeitpunkt tritt ein Spannungsabfall in einer Widerstandskomponente zwischen der Schutz-Diffusionsschicht 13 und dem Basisbereich 3 auf, und wenn dieser Spannungsabfall stärker wird, erfolgt ein dielektrischer Durchschlag durch die Gate-Isolierschicht 6.
  • Um diesen durch den Verschiebungsstrom verursachten Durchschlag durch die Gate-Isolierschicht 6 zu verhindern, ist es von Vorteil, wenn der Widerstandswert zwischen der Schutz-Diffusionsschicht 13 und dem Basisbereich 3 verringert wird.
  • Bei dem MOSFET gemäß der ersten bevorzugten Ausführungsform ist mindestens einer der Blöcke, die von der Gate-Elektrode 7 gebildet werden, der Schutzkontaktbereich 20, der zum Anordnen des Schutzkontakts 21 dient, welcher zum Verbinden der mit dem Basisbereich 3 verbundenen Source-Elektrode 9 und der Schutz-Diffusionsschicht 13 vorgesehen ist.
  • Aus diesem Grund kann sichergestellt werden, dass der Herstellungsbereich des Schutzkontakts 21 groß ist, und der Widerstand des Schutzkontakts 21 kann verkleinert werden. Daher wird der Widerstandswert zwischen der Schutz-Diffusionsschicht 13 und dem Basisbereich 3 verringert, so dass der Durchschlag durch die Gate-Isolierschicht 6 infolge des Verschiebungsstroms verhindert wird.
  • Da die Fläche des Schutzkontakts 21 nicht auf die Breite des Grabens 5 beschränkt ist, wird sogar dann, wenn der Zellenabstand (die Breite des Grabens 5) zwecks Erhöhung der Stromdichte schmaler gemacht wird, der Widerstand des Schutzkontakts 21 nicht hoch. Daher kann diese bevorzugte Ausführungsform dazu beitragen, sowohl die Stehspannung zu erhöhen, als auch die Kapazität des MOSFET zu vergrößern.
  • Da die Schutz-Diffusionsschicht 13 des Schutzkontaktbereichs 20 mit der Schutz-Diffusionsschicht 13 von allen peripheren MOSFET-Zellen verbunden ist, kann mindestens einer der Blöcke (Zellen), der durch die gitterförmige Gate-Elektrode 7 gebildet wird, der Schutzkontaktbereich 20 sein. Bei einer Vorrichtung mit vielen MOSFET-Zellen kann jedoch auch eine Vielzahl von Schutzkontaktbereichen 20 vorgesehen werden, so dass der Abstand einer jeden MOSFET-Zelle zu dem Schutzkontaktbereich 20 nicht groß ist.
  • In diesem Fall können die Schutzkontaktbereiche 20 in gleichen Intervallen angeordnet werden, so dass der Pfad des in den MOSFET-Zellen fließenden elektrischen Stroms einheitlich wird.
  • In noch bevorzugterer Weise ist der mittlere Block einer jeden Gruppe von neun Blöcken der Schutzkontaktbereich 20, wie es in 1 gezeigt ist. In diesem Fall sind die Intervalle der Schutzkontaktbereiche 20 zueinander gleich, und alle MOSFET-Zellen grenzen an einen Schutzkontaktbereich 20 an. Folglich kann der Widerstand zwischen der Schutz-Diffusionsschicht 13 einer jeden MOSFET-Zelle und dem Schutzkontaktbereich 20 vermindert werden.
  • Ein Herstellungsverfahren für den in 1 und 2 gezeigten MOSFET wird im folgenden beschrieben. 3 bis 10 sind Prozessansichten, die jeweils die Schritte des Herstellungsverfahrens zeigen. In diesen Zeichnungen entsprechen (a) und (b) jeweils den Querschnitten von 2(a) und einem Gebiet, das 2(a) entspricht.
  • Zunächst wird die epitaxiale Schicht 2 (Halbleiterschicht) auf dem SiC-Substrat 1 ausgebildet. Hierbei wird das SiC-Substrat 1 vorbereitet, das einen niedrigen Widerstand hat und vom 4H-Polytyp ist, und die n-leitende Driftschicht 2a wird epitaxial auf dem Substrat aufgewachsen, und zwar mittels chemischer Abscheidung aus der Gasphase (CVD). Die Driftschicht 2a hat eine Störstellendichte von 1 × 1015 cm–3 bis 1 × 1017 cm–3 und eine Dicke von 5 μm bis 50 μm.
  • Ein vorab festgelegter Dotierstoff wird dann in die Oberfläche der epitaxialen Schicht 2 per Ionenimplantation eingefügt, so dass der Basisbereich 3 und der Source-Bereich 4 ausgebildet werden (3). Der Basisbereich 3 wird durch Ionenimplantation mit Aluminium (Al) ausgebildet, so dass Störstellen vom p-Typ erhalten werden. Die Tiefe der Implantation mit Al-Ionen beträgt ungefähr 0,5 μm bis 3 μm, was in einem Bereich liegt, der die Dicke der epitaxialen Schicht 2 nicht übersteigt.
  • Die Störstellendichte des zu implantierenden Aluminiums wird derart festgesetzt, dass sie höher ist als die Störstellendichte der Störstellen vom n-Typ der epitaxialen Schicht 2. Es verbleibt dann ein Gebiet der epitaxialen Schicht 2, dessen Tiefe größer ist als die Implantationstiefe des Aluminiums, als Driftschicht 2a vom n-Typ.
  • Der Basisbereich 3 kann durch epitaxiales Aufwachsen gebildet werden. In diesem Fall sind die Störstellendichte und die Dicke des Basisbereichs 3 äquivalent zu denjenigen in dem Fall, in welchem das Ausbilden mittels Ionenimplantation erfolgt.
  • Der Source-Bereich 4 wird durch Einfügen von Stickstoff (N) als Störstelle vom n-Typ mittels Ionenimplantation in die Oberfläche des Basisbereichs 3 gebildet. Der Source-Bereich 4 wird durch das gitterförmige Muster ausgebildet, das einem Layout der Gate-Elektrode 7 (des Grabens 5) entspricht, die als nächstes ausgebildet werden soll (siehe 1). Im Ergebnis ist dann, wenn die Gate-Elektrode 7 ausgebildet wird, der Source-Bereich 4 auf beiden Seiten der Gate-Elektrode 7 angeordnet.
  • Die Implantationstiefe der Ionenimplantation mit Stickstoff sollte kleiner sein als die Dicke des Basisbereichs 3. Die Störstellendichte des zu implantierenden Stickstoffs wird derart festgesetzt, dass sie höher ist als die Störstellendichte der Störstellen vom p-Typ in dem Basisbereich 3, und sie liegt in einem Bereich von 1 × 1018 cm–3 bis 1 × 1021 cm–3.
  • Danach wird eine Siliziumoxidschicht 11 von ungefähr 1 bis 2 μm auf die Oberfläche der epitaxialen Schicht 2 aufgebracht, und eine Ätzmaske 12, die aus einem Widerstandsmaterial gebildet ist, wird darauf ausgebildet (4). Die Ätzmaske 12 wird als ein Muster gebildet, bei welchem der Herstellungsbereich des Grabens 5 mittels einer photolithografischen Technik geöffnet wird.
  • Da der Graben 5 eine Gitterform aufweist, besitzt die Ätzmaske 12 ein Matrixmuster, das erhalten wird, indem die Gitterform invertiert wird. Da der Schutzkontaktbereich 20 gänzlich geöffnet wird, hat die Ätzmaske 12 ein Matrixmuster, bei welchem ein Teil weggelassen ist, der dem Schutzkontaktbereich 20 entspricht.
  • Die Siliziumoxidschicht 11 wird dann mittels eines Verfahrens mit einem Muster versehen, das sich des reaktiven Ionenätzens (RIE) bedient, und zwar unter Verwendung der Ätzmaske 12 als Maske (5). Das heißt, dass das Muster der Ätzmaske 12 auf die Siliziumoxidschicht 11 übertragen wird. Die Siliziumoxidschicht 11, die der Musterformung ausgesetzt ist, wird im nachfolgenden Schritt zu einer Ätzmaske.
  • Der Graben 5, der durch den Source-Bereich 4 und den Basisbereich 3 hindurchgeht, wird in der epitaxialen Schicht 2 mittels reaktiven Ionenätzens unter Verwendung der Siliziumoxidschicht 11 ausgebildet, die bei der Musterformung als Maske wirkt (6).
  • Zu diesem Zeitpunkt hat der in dem Schutzkontaktbereich 20 ausgebildete Graben 5 eine rechteckige Form, die den gesamten Schutzkontaktbereich 20 einschließt. Die Tiefe des Grabens 5 ist tiefer als die Tiefe des Basisbereichs 3 und beträgt ungefähr 0,5 μm bis 3 μm.
  • Danach wird eine Implantationsmaske 15 mit einem Muster ausgebildet, bei welchem ein Teil des Grabens 5 geöffnet ist (d. h. ein Matrixmuster, bei welchem ähnlich der Ätzmaske 12 ein Teil weggelassen ist), und eine Ionenimplantation unter Verwendung der Implantationsmaske als Maske ermöglicht es, die p-leitende Schutz-Diffusionsschicht 13 in dem unteren Teil des Grabens 5 auszubilden (7). Hierbei wird Aluminium als Störstelle vom p-Typ verwendet. Anstelle der Implantationsmaske 15 kann die Siliziumoxidschicht 11, die eine (mit einem Muster versehene) Ätzmaske ist, zum Zeitpunkt der Herstellung des Grabens 5 verwendet werden.
  • Im Ergebnis können die Herstellungsschritte vereinfacht und die Kosten reduziert werden. Wenn die Siliziumoxidschicht 11 anstelle der Implantationsmaske 15 verwendet wird, sollten – nachdem der Graben 5 ausgebildet worden ist – die Dicke und die Ätzparameter der Siliziumoxidschicht 11 angepasst werden, so dass eine Siliziumoxidschicht 11 zurückbleibt, die eine gewisse Dicke aufweist.
  • Nachdem die Implantationsmaske 15 entfernt worden ist, wird ein Tempern zum Aktivieren des in den vorangegangenen Schritten ionenimplantierten Stickstoffs und des ionenimplantierten Aluminiums vorgenommen, indem Einrichtungen zur thermischen Behandlung verwendet werden. Dieses Tempern wird unter einer Inertgasatmosphäre, wie beispielsweise Argongas (Ar), unter Bedingungen von 1300°C bis 1900°C für eine Dauer von 30 Sekunden bis 1 Stunde durchgeführt.
  • Nachdem die Siliziumoxidschicht auf der gesamten Oberfläche der epitaxialen Schicht 2 inklusive dem Inneren des Grabens 5 ausgebildet worden ist, wird Polysilizium unter einem Niederdruck-CVD-Verfahren aufgebracht und wird mit einem Muster versehen oder rückgeätzt, so dass die Gate-Isolierschicht 6 und die Gate-Elektrode 7 in dem Graben 5 ausgebildet werden (8).
  • Die Siliziumoxidschicht, die als Gate-Isolierschicht 6 fungieren soll, kann durch thermisches Oxidieren der Oberfläche der epitaxialen Schicht 2 ausgebildet werden, oder sie kann dadurch ausgebildet werden, dass sie auf der epitaxialen Schicht 2 angelagert wird.
  • Wie in 8(a) gezeigt, ist in dem Gebiet der MOSFET-Zelle die Gate-Elektrode 7 in den gesamten Graben 5 eingebettet. Andererseits wird in dem Graben 5 (der rechteckigen Öffnung) des Schutzkontaktbereichs 20 die Gate-Elektrode 7 in einem Mittelbereich entfernt, indem ein Prozess, mit welchem ein Muster aufgebracht wird, oder ein Rückätzprozess vorgenommen wird, um ein Gebiet sicherzustellen, in welchem der Schutzkontakt 21 ausgebildet wird, so dass die Gate-Elektrode 7 nur in einem äußeren peripheren Bereich verbleibt, wie es in 8(b) gezeigt ist.
  • Danach wird die Zwischenlagen-Isolierschicht 8 auf der gesamten Oberfläche der epitaxialen Schicht 2 durch das Niederdruck-CVD-Verfahren ausgebildet, so dass die Gate-Elektrode 7 bedeckt ist. Die Zwischenlagen-Isolierschicht 8 wird dann mit einem Muster versehen, so dass folgendes ausgebildet wird (9): Eine erste Kontaktöffnung 81, die den Source-Bereich 4 und den Basisbereich 3 erreicht, und eine zweite Kontaktöffnung 82, die die Schutz-Diffusionsschicht 13 im unteren Bereich des Grabens 5 des Schutzkontaktbereichs 20 erreicht.
  • Ein Elektrodenmaterial, wie beispielsweise eine Aluminiumlegierung, wird dann auf der epitaxialen Schicht 2 abgelagert, so dass die Source-Elektrode 9 auf der Zwischenlagen-Isolierschicht 8 und in der ersten Kontaktöffnung 81 und der zweiten Kontaktöffnung 82 ausgebildet wird. Auf der Source-Elektrode 9 wird ein Teil, der innerhalb des Schutzkontaktbereichs 20 verläuft, zu dem Schutzkontakt 21 (10).
  • Abschließend wird ein Elektrodenmaterial, wie beispielsweise eine Aluminiumlegierung, auf der unteren Oberfläche des SiC-Substrats 1 abgelagert, so dass die Drain-Elektrode 10 ausgebildet wird, so dass der MOSFET mit dem in 1 gezeigten Aufbau erhalten wird.
  • 11 ist ein Graph, der ein Schätzergebnis der Dichte der Gatebreite in Bezug auf die Breite des Schutzkontaktes (ein Verhältnis der Gatebreite des gesamten MOSFET zu der Gesamtfläche des MOSFET) darstellt. In dieser Zeichnung gibt die durchgezogene Linie des Graphen die Verhältnisse der vorliegenden Erfindung an, und die unterbrochene Linie des Graphen gibt die Verhältnisse bei einem herkömmlichen Beispiel an, bei welchem der Schutzkontakt zwischen den Zellen durch die Gate-Elektrode hindurchgeht (z. B. wie im Patentdokument 2).
  • Da beim herkömmlichen Beispiel eine Öffnung in der Gate-Elektrode zwischen den MOSFET-Zellen vorgesehen sein sollte, die eine Breite hat, die der Summe der Breite des Schutzkontakts und der Dicke der Zwischenlagen-Isolierschicht entspricht, um den Schutzkontakt zur Verfügung zu stellen, wird die Breite der Öffnung vergleichsweise groß, und folglich wird die Dichte der Gatebreite verringert.
  • Im Gegensatz dazu kann die Dichte der Gatebreite größer sein als bei dem herkömmlichen Beispiel, da die Breite des Grabens 5 zwischen den Zellen einheitlich sein kann, und zwar ungeachtet der Breite des Schutzkontakts 21.
  • Zweite Ausführungsform
  • Wie bei der ersten Ausführungsform beschrieben, kann die Gate-Elektrode 7 mit einem beliebigen Musterausbildungs- und Rückätzverfahren ausgebildet werden. Wenn jedoch der Graben 5 des Schutzkontaktbereichs 20 in einer konischen Form ausgebildet wird und die Gate-Elektrode 7 mittels Rückätzens ausgebildet werden soll, kann die Gate-Elektrode 7 komplett entfernt werden, die in dem Graben 5 des Schutzkontaktbereichs 20 angeordnet ist.
  • Das obenstehende Problem wird gelöst, indem die Gate-Elektrode 7 durch eine Musterformung ausgebildet wird. Da in diesem Fall jedoch das Ende der Gate-Elektrode 7 auf der oberen Oberfläche der epitaxialen Schicht 2 angeordnet ist, wird die Breite der Gate-Elektrode 7 größer als die Breite des Grabens 5. Mit dem Ziel vor Augen, den Zellenabstand der MOSFET-Zellen schmaler zu machen, ist es daher vorteilhaft, die Gate-Elektrode 7 durch Rückätzen auszubilden.
  • In der zweiten bevorzugten Ausführungsform wird daher nur die Gate-Elektrode 7, die in dem Graben 5 des Schutzkontaktbereichs 20 angeordnet ist, durch Musterformung ausgebildet, und die Gate-Elektrode 7 in den anderen Teilen (d. h. die Gate-Elektrode 7, die in dem Gebiet der MOSFET-Zelle ausgebildet ist) wird durch Rückätzen ausgebildet.
  • 12 ist eine Schnittansicht des Schutzkontaktbereichs 20 in der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform (und entspricht einem Querschnitt entlang der Linie B-B in 1). Der Aufbau des Gebietes der MOSFET-Zelle ist ähnlich wie bei der ersten bevorzugten Ausführungsform (2(a)).
  • Die Gate-Elektrode 7, die in dem Graben 5 des Schutzkontaktbereichs 20 angeordnet ist, wird durch Musterformung einer Materialschicht (z. B. Polysilizium) der Gate-Elektrode 7 ausgebildet. Wie in 12 gezeigt, erstrecken sich daher die sich um den Schutzkontaktbereich 20 herum befindlichen Enden der Gate-Elektrode 7 und der Gate-Isolierschicht 6 auf die epitaxiale Schicht 2 (d. h. die Enden der Gate-Elektrode 7 und der Gate-Isolierschicht 6 sind auf der epitaxialen Schicht 2 angeordnet).
  • Andererseits wird die in dem Graben 5 in einem von dem Schutzkontaktbereich 20 verschiedenen Bereich angeordnete Gate-Elektrode 7 durch Rückätzen der Materialschicht (z. B. Polysilizium) der Gate-Elektrode 7 ausgebildet. Wie in 2(a) gezeigt, ist in dem Gebiet der MOSFET-Zelle die Gate-Elektrode 7 in den gesamten Graben 5 eingebettet.
  • Gemäß dieser bevorzugten Ausführungsform kann verhindert werden, dass die Gate-Elektrode 7 in dem Graben 5 des Schutzkontaktbereichs 20 beseitigt wird, ohne die Breite des Zellenabstandes der MOSFET-Zellen zu vergrößern.
  • Dritte Ausführungsform
  • 13 ist eine Schnittansicht, die den Aufbau der Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt, und sie stellt einen Querschnitt des am weitesten außen liegenden Teils eines Feldes (Arrays) von MOSFET-Zellen der Halbleitervorrichtung dar. Bei dieser bevorzugten Ausführungsform ist eine Blindzelle 30, die nicht als MOSFET fungiert, derart angeordnet, dass sie an eine Außenseite der am weitesten außen liegenden MOSFET-Zellen angrenzt.
  • Die Blindzellen 30 sind derart angeordnet, dass sie das Feld von MOSFET-Zellen umgeben. Der Aufbau des Feldes von MOSFET-Zellen (einschließlich des Schutzkontaktbereichs 20) ist abgesehen von dem am weitesten außen liegenden Teil ähnlich zu der ersten oder zweiten Ausführungsform.
  • Wie in 13 gezeigt, weist die Blindzelle 30 einen Graben 5 auf, der ähnlich wie bei den MOSFET-Zellen durch den Basisbereich 3 geht, aber das Innere des Grabens 5 ist mit einem Teil einer Feld-Isolierschicht 22 gefüllt, die in einem äußeren peripheren Bereich der Halbleitervorrichtung ausgebildet werden soll. Der Graben 5 der Blindzelle 30, in welchen die Feld-Isolierschicht 22 eingebettet ist, und der Graben 5 der MOSFET-Zellen, in welche die Gate-Elektrode 7 eingelassen ist, bilden in der Draufsicht ein durchgehendes gitterförmiges Muster.
  • Dies bedeutet, dass der Teil der Feld-Isolierschicht 22, der in den Graben 5 der Blindzelle 30 eingebettet ist, in der äußeren Peripherie der gitterförmigen Gate-Elektrode 7 angeordnet ist, so dass er in der Draufsicht zusammen mit der Gate-Elektrode 7 ein gitterförmiges Muster bildet.
  • Die mittels einer Musterformung ausgebildete Gate-Elektrode 7 ist auf der Feld-Isolierschicht 22 angeordnet. Die Gate-Elektrode 7 auf der Feld-Isolierschicht 22 ist elektrisch mit der Gate-Elektrode 7 des Gebietes der MOSFET-Zelle und dem Schutzkontaktbereich 20 in einem nicht gezeigten Gebiet verbunden.
  • Des weiteren ist die Gate-Elektrode 7 auf der Feld-Isolierschicht 22 auch mit der Zwischenlagen-Isolierschicht 8 bedeckt, und die Source-Elektrode 9, die sich von dem Gebiet der MOSFET-Zelle aus erstreckt, ist darauf ausgebildet. Auf der oberen Oberfläche der epitaxialen Schicht 2 ist die Source-Elektrode 9 mit dem Basisbereich 3 und dem Source-Bereich 4 der MOSFET-Zellen bzw. der Blindzellen 30 verbunden, und zwar durch die Kontaktöffnung hindurch, die in der Zwischenlagen-Isolierschicht 8 ausgebildet ist.
  • Da gemäß dieser bevorzugten Ausführungsform die Blindzelle 30 mit dem mit der Feld-Isolierschicht 22 gefüllten Graben 5 auf der Außenseite der am weitesten außen liegenden MOSFET-Zellen angeordnet ist, liegt die Gate-Isolierschicht 6 der am weitesten außen liegenden MOSFET-Zellen an der am weitesten außen liegenden Peripherie des Feldes von MOSFET-Zellen nicht wesentlich frei.
  • Das Auftreten einer Konzentration des elektrischen Feldes auf der Gate-Isolierschicht 6 der am weitesten außen liegenden MOSFET-Zellen wird daher gehemmt, so dass ein Durchschlag durch die Gate-Isolierschicht 6 verhindert wird.
  • Vierte Ausführungsform
  • 14 ist eine Schnittansicht, die den Aufbau der Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt, und sie zeigt einen Querschnitt des am weitesten außen liegenden Teils des Feldes von MOSFET-Zellen der Halbleitervorrichtung. Bei dieser bevorzugten Ausführungsform ist ein am weitesten außen liegender Schutzkontaktbereich 40, in welchem der Schutzkontakt 21 angeordnet ist, derart vorgesehen, dass er die Außenseite der am weitesten außen liegenden peripheren MOSFET-Zellen umgibt.
  • Der Aufbau des Feldes von MOSFET-Zellen (einschließlich des Schutzkontaktbereichs 20) ist abgesehen von dem am weitesten außen liegenden Teil ähnlich wie bei der ersten oder zweiten Ausführungsform.
  • Ein am weitesten außen liegender peripherer Graben 5a mit einer großen Breite, der durch den Basisbereich 3 geht, ist in dem am weitesten außen liegenden peripheren Schutzkontaktbereich 40 ausgebildet. Der am weitesten außen liegende Graben 5a ist mit dem Graben 5 des Gebietes der MOSFET-Zelle und mit dem Schutzkontaktbereich 20 verbunden, und er entspricht dem am weitesten außen liegenden peripheren Bereich des gitterförmigen Musters, der von dem Graben 5 gebildet wird.
  • Der am weitesten außen liegende Bereich der gitterförmigen Gate-Elektrode 7 entlang des Grabens 5 ist in dem am weitesten außen liegenden peripheren Graben 5a angeordnet. Des weiteren ist die Schutz-Diffusionsschicht 13 an dem unteren Teil des am weitesten außen liegenden peripheren Grabens 5a ausgebildet, und diese Schutz-Diffusionsschicht ist mit der Schutz-Diffusionsschicht 13 des Gebietes der MOSFET-Zelle und mit dem Schutzkontaktbereich verbunden.
  • Die Gate-Elektrode 7 ist an der seitlichen Oberfläche einer inneren peripheren Seite des am weitesten außen liegenden Grabens 5a ausgebildet (der Seite des Feldes von MOSFET-Zellen), wobei die Gate-Isolierschicht 6 dazwischen liegt.
  • Des weiteren ist der Source-Bereich 4 der am weitesten außen liegenden MOSFET-Zellen derart ausgebildet und angeordnet, dass er an die Gate-Elektrode 7 angrenzt, wobei die Gate-Isolierschicht 6 dazwischen liegt. Daher fungiert die seitliche Oberfläche der inneren peripheren Seite des am weitesten außen liegenden Grabens 5a auch als Teil eines Kanals der am weitesten außenliegenden peripheren MOSFET-Zellen.
  • Andererseits ist die seitliche Oberfläche an der äußeren peripheren Seite des am weitesten außen liegenden Grabens 5a mit einem Teil der Feld-Isolierschicht 22 bedeckt, die dicker ist als die im äußeren peripheren Bereich der Halbleitervorrichtung ausgebildete Gate-Isolierschicht 6, und die durch Musterformung ausgebildete Gate-Elektrode 7 ist darauf angeordnet.
  • Die Gate-Elektrode 7 auf der Feld-Isolierschicht 22 ist elektrisch mit der Gate-Elektrode 7 des Gebietes der MOSFET-Zelle und dem Schutzkontaktbereich 20 in einem nicht gezeigten Gebiet verbunden.
  • Die Gate-Elektrode 7, die in dem am weitesten außenliegenden peripheren Graben 5a angeordnet wird, ist ebenfalls mit der Zwischenlagen-Isolierschicht 8 bedeckt, und die Source-Elektrode 9, die sich von dem Gebiet der MOSFET-Zelle aus erstreckt, ist auf der Zwischenlagen-Isolierschicht 8 ausgebildet.
  • Ein Teil der Source-Elektrode 9 ist mit der Schutz-Diffusionsschicht 13 in dem unteren Teil des am weitesten außen liegenden peripheren Grabens 5a verbunden, und zwar durch die Kontaktöffnung hindurch, die in der Zwischenlagen-Isolierschicht 8 in dem am weitesten außen liegenden peripheren Graben 5a ausgebildet ist.
  • Mit anderen Worten: Ein Teil der Source-Elektrode 9, der auf dem am weitesten außen liegenden Schutzkontaktbereich 40 verläuft, ist in die Kontaktöffnung eingebettet, die die Schutz-Diffusionsschicht 13 erreicht, und dieser Teil ist der Schutzkontakt 21 (am weitesten außen liegender Schutzkontakt) zum Verbinden der Source-Elektrode 9 mit der Schutz-Diffusionsschicht 13.
  • Da gemäß dieser bevorzugten Ausführungsform der Schutzkontakt 21 auf dem am weitesten außen liegenden peripheren Schutzkontaktbereich 40 angeordnet ist, der das Feld von MOSFET-Zellen umgibt, kann der Kontaktwiderstand zwischen der Schutz-Diffusionsschicht 13 und dem Schutzkontakt 21 verringert werden. Des weiteren liegt die Gate-Isolierschicht 6 der am weitesten außenliegenden MOSFET-Zellen an der am weitesten außen liegenden Peripherie des Feldes von MOSFET-Zellen nicht wesentlich frei.
  • Das Auftreten einer Konzentration des elektrischen Feldes in der Gate-Isolierschicht 6 der am weitesten außen liegenden MOSFET-Zellen wird daher gehemmt, so dass ein Durchschlag durch die Gate-Isolierschicht 6 verhindert wird. Wie oben beschrieben, kann des weiteren die seitliche Oberfläche auf der inneren peripheren Seite des am weitesten außen liegenden peripheren Grabens 5a als Kanal des MOSFET verwendet werden.
  • Die obige Beschreibung bezieht sich auf einen MOSFET mit einem Aufbau, bei welchem die Driftschicht 2a und das Substrat 1 (Pufferschicht) vom gleichen Leitfähigkeitstyp sind, aber sie kann auch Anwendung finden bei einem IGBT mit einem Aufbau, bei welchem die Driftschicht 2a und das Substrat 1 unterschiedliche Leitfähigkeitstypen haben.
  • Beispielsweise wird der in 1 gezeigte Aufbau in einen IGBT geändert, indem ein p-leitendes SiC-Substrat 1 verwendet wird. In diesem Fall entsprechen der Source-Bereich 4 und die Source-Elektrode 9 des MOSFET dem Emitter-Bereich bzw. der Emitter-Elektrode des IGBT, und die Drain-Elektrode 10 des MOSFET entspricht der Kollektor-Elektrode.
  • Die jeweiligen bevorzugten Ausführungsformen beschreiben eine Halbleitervorrichtung, die unter Verwendung von SiC ausgebildet ist, das ein Halbleiter mit großer Bandlücke ist, aber sie können auch auf Halbleitervorrichtungen angewendet werden, welche andere Halbleiter mit großer Bandlücke verwenden, wie beispielsweise Galliumnitrid-Materialien und Diamant.
  • Die Erfindung wurde zwar detailliert gezeigt und beschrieben; die vorstehende Beschreibung dient jedoch in jeder Hinsicht nur der Veranschaulichung und ist nicht einschränkend zu verstehen. Es versteht sich daher, dass Änderungen und Abwandlungen konzipiert werden können, ohne vom Wesen der Erfindung abzuweichen.
  • Bezugszeichenliste
    • 1
    SiC-Substrat
    2
    epitaxiale Schicht
    2a
    Driftschicht
    3
    Basisbereich
    4
    Source-Bereich
    5
    Graben
    6
    Gate-Isolierschicht
    7
    Gate-Elektrode
    8
    Zwischenlagen-Isolierschicht
    9
    Source-Elektrode
    10
    Drain-Elektrode
    11
    Siliziumoxidschicht
    12
    Ätzmaske
    13
    Schutz-Diffusionsschicht
    14
    Schutzkontakt
    15
    Implantationsmaske
    20
    Schutzkontaktbereich
    21
    Schutzkontakt
    81
    erste Kontaktöffnung
    82
    zweite Kontaktöffnung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 4453671 B [0014]
    • JP 2010-109221 A [0014]
    • WO 2010/073759 A [0014]

Claims (10)

  1. Halbleitervorrichtung, die folgendes aufweist: eine Halbleiterschicht vom ersten Leitfähigkeitstyp; einen Basisbereich vom zweiten Leitfähigkeitstyp, der in einem oberen Bereich der Halbleiterschicht ausgebildet ist; eine Gate-Elektrode, die in die Halbleiterschicht eingebettet ist, so dass sie durch den Basisbereich hindurchgeht und in der Draufsicht in einer Gitterform ausgebildet ist; eine Gate-Isolierschicht, die auf einer seitlichen Oberfläche und einer unteren Oberfläche der Gate-Elektrode ausgebildet ist; einen Source-Bereich vom ersten Leitfähigkeitstyp, der in dem oberen Bereich des Basisbereichs ausgebildet ist, so dass er mittels der Gate-Isolierschicht die Gate-Elektrode kontaktiert; eine Source-Elektrode, die mit einer oberen Oberfläche des Source-Bereichs und mit einer oberen Oberfläche des Basisbereichs verbunden ist; eine Öffnung, die derart ausgebildet ist, dass sie durch den Basisbereich in mindestens einem Block einer Vielzahl von Blöcken, welche von der Gate-Elektrode abgeteilt werden, hindurchgeht; eine Schutz-Diffusionsschicht vom zweiten Letifähigkeitstyp, die quer über einen Teil hinübergehend ausgebildet ist, der unter der Gate-Elektrode liegt, und zwar mittels der Gate-Isolierschicht und eines unteren Teils der Öffnung in der Halbleiterschicht; einen Schutzkontakt zum Verbinden der Schutz-Diffusionsschicht und der Source-Elektrode durch die Öffnung hindurch; und eine Zwischenlagen-Isolierschicht, die zwischen den Schutzkontakt und die Gate-Elektrode eingefügt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Schutzkontakt über die Zwischenlagen-Isolierschicht an die Gate-Elektrode angrenzt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei bei der Gate-Elektrode zum Bilden des Blockes, in welchem die Öffnung angeordnet ist, ein Endbereich dieser Gate-Elektrode auf einer oberen Oberfläche der Halbleiterschicht angeordnet ist, und wobei die Gate-Elektrode zum Bilden derjenigen Blöcke, die verschieden sind von dem Block mit der Öffnung, vollständig in die Halbleiterschicht eingebettet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei jeder der Vielzahl von Blöcke mit Ausnahme des Blockes mit der Öffnung eine Transistorzelle ist, wobei des weiteren eine Blindzelle, die nicht als Transistor fungiert, in einer äußeren Peripherie des Gebietes angeordnet ist, in welchem die Vielzahl von Blöcken angeordnet ist, wobei die Blindzelle eine Isolierschicht aufweist, die in die Halbleiterschicht eingebettet ist, so dass sie durch den Basisbereich hindurchgeht, wobei die in die Halbleiterschicht eingebettete Isolierschicht in einer äußeren Peripherie der Gate-Elektrode in einer Gitterform angeordnet ist, so dass sie in der Draufsicht zusammen mit der Gate-Elektrode ein gitterförmiges Muster bildet.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei ein am weitesten außen liegender peripherer Bereich der in Gitterform angeordneten Gate-Elektrode in einem am weitesten außen liegenden peripheren Graben, der zum Durchdringen des Basisbereichs ausgebildet ist, angeordnet ist, wobei die Gate-Elektrode über die Gate-Isolierschicht auf einer seitlichen Oberfläche einer inneren peripheren Seite des am weitesten außen liegenden Grabens ausgebildet ist, wobei die Gate-Elektrode über eine Feld-Isolierschicht auf einer seitlichen Oberfläche einer äußeren peripheren Seite des am weitesten außen liegenden Grabens ausgebildet ist, wobei sich die Schutz-Diffusionsschicht zu einem unteren Teil des am weitesten außenliegenden Grabens hin erstreckt, wobei des weiteren ein am weitesten außen liegender Schutzkontakt zum Verbinden der Schutz-Diffusionsschicht mit der Source-Elektrode in dem unteren Teil des am weitesten außen liegenden Grabens vorgesehen ist, und zwar in einem Gebiet zwischen der Gate-Elektrode auf der inneren peripheren Seite des am weitesten außen liegenden Grabens und der Gate-Elektrode auf der äußeren peripheren Seite des am weitesten außen liegenden Grabens.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die Halbleiterschicht ein Halbleiter mit großer Bandlücke ist.
  7. Herstellungsverfahren für eine Halbleitervorrichtung, das folgende Verfahrensschritte aufweist: Vorbereiten eines Halbleitersubstrats mit einer Halbleiterschicht vom ersten Leitfähigkeitstyp; Ausbilden eines Basisbereichs vom zweiten Leitfähigkeitstyp in dem oberen Bereich der Halbleiterschicht; Ausbilden eines Source-Bereichs vom ersten Leitfähigkeitstyp mit einer Gitterform in dem oberen Bereich des Basisbereichs; Ausbilden einer matrixförmigen Ätzmaske, bei welcher mindestens ein Teilbereich auf der Halbleiterschicht weggelassen ist; Ausbilden eines gitterförmigen Grabens, der durch den Source-Bereich und den Basisbereich hindurchgeht, und Ausbilden einer Öffnung, die durch den Source-Bereich und den Basisbereich hindurchgeht, auf dem matrixförmigen weggelassenen Teilbereich mittels eines Ätzvorganges unter Verwendung der Ätzmaske; Ausbilden einer Schutz-Diffusionsschicht vom zweiten Leitfähigkeitstyp auf einem unteren Bereich des Grabens und der Öffnung; Ausbilden einer Gate-Isolierschicht auf inneren Oberflächen des Grabens und der Öffnung und Ausbilden einer Gate-Elektrode innerhalb des Grabens und auf einem äußeren peripheren Bereich der Öffnung; Ausbilden einer Zwischenlagen-Isolierschicht, die die Gate-Elektrode bedeckt; Ausbilden einer ersten Kontaktöffnung, die den Source-Bereich und den Basisbereich erreicht, und einer zweiten Kontaktöffnung, die die Schutz-Diffusionsschicht im unteren Bereich des Grabens in der Zwischenlagen-Isolierschicht erreicht; und Ausbilden einer Elektrode auf der Zwischenlagen-Isolierschicht und in der ersten und der zweiten Kontaktöffnung.
  8. Herstellungsverfahren nach Anspruch 7, wobei die Schutz-Diffusionsschicht mittels Ionenimplantation unter Verwendung der Ätzmaske ausgebildet wird.
  9. Herstellungsverfahren nach Anspruch 7 oder 8, wobei in dem Verfahrensschritt des Ausbildens der Gate-Elektrode die in dem Graben auszubildende Gate-Elektrode durch Rückätzen einer Materialschicht der Gate-Elektrode gebildet wird, und wobei in dem Verfahrensschritt des Ausbildens der Gate-Elektrode die auf dem äußeren peripheren Bereich der Öffnung auszubildende Gate-Elektrode durch Musterformung einer Materialschicht der Gate-Elektrode gebildet wird.
  10. Herstellungsverfahren nach einem der Ansprüche 7 bis 9, wobei die Halbleiterschicht ein Halbleiter mit großer Bandlücke ist.
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