JP6531691B2 - 縦型トレンチｍｏｓｆｅｔの製造方法 - Google Patents

縦型トレンチｍｏｓｆｅｔの製造方法 Download PDF

Info

Publication number
JP6531691B2
JP6531691B2 JP2016059904A JP2016059904A JP6531691B2 JP 6531691 B2 JP6531691 B2 JP 6531691B2 JP 2016059904 A JP2016059904 A JP 2016059904A JP 2016059904 A JP2016059904 A JP 2016059904A JP 6531691 B2 JP6531691 B2 JP 6531691B2
Authority
JP
Japan
Prior art keywords
type semiconductor
manufacturing
semiconductor layer
trench mosfet
vertical trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016059904A
Other languages
English (en)
Other versions
JP2017174990A (ja
Inventor
田中　成明
成明 田中
岡　徹
徹 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2016059904A priority Critical patent/JP6531691B2/ja
Priority to US15/456,269 priority patent/US10256323B2/en
Publication of JP2017174990A publication Critical patent/JP2017174990A/ja
Application granted granted Critical
Publication of JP6531691B2 publication Critical patent/JP6531691B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H01L21/26553—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
従来から、トレンチ型絶縁構造を有する半導体装置が知られている（例えば、特許文献１）。特許文献１から２において、トレンチ底面の外周付近に電界が集中することにより半導体装置の耐圧が低下することを抑制するため、トレンチ底面の外周近傍にｐ型半導体領域をイオン注入によって設ける方法が知られている。
特開平６−２２４４３７号公報 特開２００１−２６７５７０号公報 特開２００９−３８２００号公報 特開２００９−１７７１１０号公報
しかし、例えば、窒化ガリウム（ＧａＮ）系半導体では、イオン注入によりｐ型半導体領域を形成することは困難であった。このため、半導体装置の耐圧の低下を抑制するその他の技術が望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、縦型トレンチＭＯＳＦＥＴの製造方法であって、
基板の上に、ケイ素を含み、転位密度が１．０×１０ ７ ｃｍ −２ 以下であるｎ型半導体層を形成し、前記ｎ型半導体層の上に、マグネシウムを含み、転位密度が１．０×１０ ７ ｃｍ −２ 以下であるｐ型半導体層を形成する工程であって、前記基板と前記ｎ型半導体層と前記ｐ型半導体層とは主に窒化物半導体により形成されている、工程と、
前記ｐ型半導体層にケイ素をイオン注入し、前記イオン注入したケイ素を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、
前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成する工程と、を備え、
前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるマグネシウムが拡散する、ｎ型の特性を示すｐ型不純物拡散領域が形成され、
前記ｎ型半導体領域形成工程において、前記イオン注入されるケイ素のトータルドーズ量は５×１０ １４ ｃｍ −２ 以上である、縦型トレンチＭＯＳＦＥＴの製造方法である。
また、本発明は、以下の形態としても実現できる。
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ｎ型不純物を含み、転位密度が１．０×１０７ｃｍ−２以下であるｎ型半導体層の上に、ｐ型不純物を含み、転位密度が１．０×１０７ｃｍ−２以下であるｐ型半導体層を形成する工程と、前記ｐ型半導体層にｎ型不純物をイオン注入し、前記イオン注入したｎ型不純物を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成する工程と、を備え、前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物拡散領域が形成される。この形態の半導体装置の製造方法によれば、ｎ型半導体領域形成工程において、ｎ型半導体層の少なくとも一部にｐ型不純物拡散領域が形成されるため、トレンチ底面の外周付近に電界が集中することを緩和でき、半導体装置の耐圧を向上できる。
（２）上述の製造方法において、前記ｎ型半導体領域形成工程後において、前記ｎ型半導体層の平均ｐ型不純物濃度が６．０×１０１４ｃｍ−３から８．０×１０１４ｃｍ−３であってもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧をより向上できる。
（３）上述の製造方法において、さらに、基板の上に、前記ｎ型半導体層を形成する工程を備え、前記基板は、主に窒化物半導体により形成されていてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（４）上述の製造方法において、前記ｎ型半導体層及び前記ｐ型半導体層は、主に、窒化物半導体により形成されていてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（５）上述の製造方法において、前記ｐ型不純物は、ベリリウム、マグネシウム、炭素、亜鉛からなる群より選ばれる少なくとも一つを含んでもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（６）上述の製造方法において、前記ｎ型不純物は、酸素、ケイ素、ゲルマニウムからなる群より選ばれる少なくとも一つを含んでもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（７）上述の製造方法において、前記熱処理の温度は、１０００℃以上１４００℃以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（８）上述の製造方法において、前記熱処理の温度は、１０５０℃以上１２５０℃以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（９）上述の製造方法において、前記熱処理の時間は、１分以上１０分以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１０）上述の製造方法において、前記熱処理の温度は、１分以上５分以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１１）上述の製造方法において、前記イオン注入によって、前記ｐ型半導体層の前記イオン注入された面から深さが０．１μｍまでの平均ｎ型不純物濃度が１．０×１０１８ｃｍ−３以上となってもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１２）上述の製造方法において、前記ｐ型半導体層に含まれる平均ｐ型不純物濃度は、５．０×１０１７ｃｍ−３以上５．０×１０１８ｃｍ−３以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１３）上述の製造方法において、前記ｐ型半導体層の厚さは、０．５μｍ以上２．０μｍ以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１４）上述の製造方法において、前記ｐ型不純物拡散領域における平均ｎ型不純物濃度Ｎｄと平均ｐ型不純物濃度Ｎａとの比（Ｎｄ／Ｎａ）を２０以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１５）上述の製造方法において、前記ｐ型不純物拡散領域における平均ｎ型不純物濃度Ｎｄと平均ｐ型不純物濃度Ｎａとの比（Ｎｄ／Ｎａ）を１．６以上１３以下としてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１６）上述の製造方法において、前記基板は、転位密度が５．０×１０６ｃｍ−２以下の窒化物半導体から主に形成されていてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１７）上述の製造方法において、さらに、前記トレンチの内側に絶縁膜を形成する工程を備えてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１８）上述の製造方法において、さらに、前記絶縁膜の上にゲート電極を形成する工程を備えてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（１９）上述の製造方法において、さらに、前記基板と接するドレイン電極を形成する工程を備えてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（２０）上述の製造方法において、さらに、前記ｎ型半導体領域と接するソース電極を形成する工程を備えてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
（２１）上述の製造方法において、さらに、前記ｐ型半導体層と接するボディ電極を形成する工程を備えてもよい。この形態の半導体装置の製造方法によれば、半導体装置の耐圧を向上できる。
本発明は、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置の製造方法により製造された半導体装置や、上述の製造方法を用いて半導体装置を製造する装置などの形態で実現することができる。
本発明の半導体装置の製造方法によれば、ｎ型半導体領域形成工程において、ｎ型半導体層の少なくとも一部にｐ型不純物拡散領域が形成されるため、トレンチ底面の外周付近に電界が集中することを緩和でき、半導体装置の耐圧を向上できる。
第１実施形態における半導体装置の構成を模式的に示す断面図。 第１実施形態における半導体装置の製造方法を示す工程図。 結晶成長後の基板の状態を模式的に示す断面図。 膜が形成された状態を模式的に示す断面図。 マスクが形成された状態を模式的に示す断面図。 イオン注入がｐ型半導体層に行われた状態を模式的に示す断面図。 キャップ膜が形成された状態を模式的に示す断面図。 活性化アニールが完了した状態を模式的に示す断面図。 評価試験の結果を示す図。 評価試験の結果を示す図。 評価試験の結果を示す図。 評価試験の結果を示す図。 評価試験の結果を示す図。 評価試験の結果を示す図。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１００は、基板１１０と、ｎ型半導体層１１２と、ｐ型半導体層１１４と、ｎ型半導体領域１１６と、を備える。半導体装置１００は、さらに、絶縁膜１３０と、ソース電極１４１と、ボディ電極１４４と、ゲート電極１４２と、ドレイン電極１４３とを備え、また、トレンチ１２２とリセス１２８を有する。
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状の半導体である。基板１１０は、転位密度が５．０×１０６ｃｍ−２以下の窒化物半導体から主に形成されていることが好ましい。本実施形態では、基板１１０は、転位密度が１．０×１０６ｃｍ−２以下の窒化ガリウム（ＧａＮ）から主に形成されている。基板１１０の転位密度は、１．０ｃｍ−２以上が好ましく、１．０×１０２ｃｍ−２以上がより好ましく、１．０×１０４ｃｍ−２以上がさらに好ましい。本明細書の説明において、「Ｘ（例えば、窒化ガリウム（ＧａＮ））から主に形成されている」とは、モル分率においてＸ（例えば、窒化ガリウム（ＧａＮ））を９０％以上含有することを意味する。本実施形態では、基板１１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０１８ｃｍ−３である。
半導体装置１００のｎ型半導体層１１２は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。ｎ型半導体層１１２は、窒化物半導体から主に形成されており、本実施形態では、窒化ガリウム（ＧａＮ）から主に形成されている。ｎ型半導体層１１２の転位密度は、１．０×１０７ｃｍ−２以下であり、５．０×１０６ｃｍ−２以下が好ましく、本実施形態では、１．０×１０６ｃｍ−２以下である。ｎ型半導体層１１２の転位密度は、１．０ｃｍ−２以上が好ましく、１．０×１０２ｃｍ−２以上がより好ましく、１．０×１０４ｃｍ−２以上がさらに好ましい。本実施形態では、ｎ型半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、ｎ型半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０１６ｃｍ−３である。本実施形態では、ｎ型半導体層１１２は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって基板１１０の上に形成された層である。本実施形態では、ｎ型半導体層１１２の厚さ（Ｚ軸方向の長さ）は、約１０μｍ（マイクロメートル）である。
半導体装置１００のｐ型不純物拡散領域１１３は、ｎ型半導体層１１２の＋Ｚ軸方向側の少なくとも一部の領域であり、ｐ型不純物を含む領域である。ｐ型不純物拡散領域１１３は、ｎ型半導体領域１１６の下方（−Ｚ軸方向側）に位置し、後述するｎ型半導体領域形成工程において形成された領域である。ここで、「下方」とは、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向（Ｚ軸方向）において、ｐ型半導体層１１４よりもｎ型半導体層１１２側に位置することを示す。ｐ型不純物拡散領域１１３は、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態では、ｐ型不純物拡散領域１１３は、ケイ素（Ｓｉ）を含有するとともに、マグネシウム（Ｍｇ）についても含有する。ｐ型不純物拡散領域１１３における平均ｐ型不純物濃度は、半導体装置１００の耐圧をより向上させる観点から、３．０×１０１４ｃｍ−３以上が好ましい。また、半導体装置１００の耐圧をより向上させる観点から、ｐ型不純物拡散領域１１３における平均ｎ型不純物濃度Ｎｄと平均ｐ型不純物濃度Ｎａとの比（Ｎｄ／Ｎａ）は、２０以下であることが好ましく、また、１．６以上１３以下であることがより好ましい。
半導体装置１００のｐ型半導体層１１４は、ｎ型半導体層１１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。ｐ型半導体層１１４は、窒化物半導体から主に形成されており、本実施形態では、窒化ガリウム（ＧａＮ）から主に形成されている。ｐ型半導体層１１４の転位密度は、１．０×１０７ｃｍ−２以下であり、５．０×１０６ｃｍ−２以下が好ましく、本実施形態では、１．０×１０６ｃｍ−２以下である。ｐ型半導体層１１４の転位密度は、１．０ｃｍ−２以上が好ましく、１．０×１０２ｃｍ−２以上がより好ましく、１．０×１０４ｃｍ−２以上がさらに好ましい。
本実施形態では、ｐ型半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体の層である。ｐ型半導体層１１４に含まれるマグネシウム（Ｍｇ）濃度の平均値は、５．０×１０１７ｃｍ−３以上５．０×１０１８ｃｍ−３以下であることが好ましく、本実施形態では、１．０×１０１８ｃｍ−３である。本実施形態では、ｐ型半導体層１１４は、ＭＯＣＶＤによってｎ型半導体層１１２の上に形成された層である。ｐ型半導体層１１４の厚さ（Ｚ軸方向の長さ）は、半導体装置１００がトランジスタとしてより適切に動作する観点から０．５μｍ以上が好ましく、半導体装置１００のオン抵抗を抑える観点から２．０μｍ以下が好ましく、本実施形態では、約１μｍである。
半導体装置１００のｎ型半導体領域１１６は、ｐ型半導体層１１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態において、ｎ型半導体領域１１６は、窒化ガリウム（ＧａＮ）から主に形成されている。本実施形態では、ｎ型半導体領域１１６は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、ｎ型半導体領域１１６は、ｐ型半導体層１１４の＋Ｚ軸方向側の一部に対してケイ素（Ｓｉ）のイオン注入が行われたことにより形成された領域である。
半導体装置１００のトレンチ１２２は、ｎ型半導体層１１２、ｐ型半導体層１１４、及びｎ型半導体領域１１６に形成され、ｎ型半導体層１１２の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ１２２は、ｎ型半導体領域１１６の＋Ｚ軸方向側からｐ型半導体層１１４及びｎ型半導体領域１１６を貫通し、ｎ型半導体層１１２に至る。本実施形態では、トレンチ１２２は、ｎ型半導体層１１２、ｐ型半導体層１１４、及びｎ型半導体領域１１６に対するドライエッチングによって形成される。
半導体装置１００のリセス１２８は、ｐ型半導体層１１４及びｎ型半導体領域１１６に形成され、ｐ型半導体層１１４の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。リセス１２８は、ｐ型半導体層１１４の＋Ｚ軸方向側からｐ型半導体層１１４を貫通し、ｎ型半導体層１１２に至る。リセス１２８は、基板１１０上に形成された他の素子から半導体装置１００を分離するために用いる。本実施形態では、リセス１２８は、ｎ型半導体領域１１６より−Ｘ軸方向側に位置する。本実施形態では、リセス１２８は、ｐ型半導体層１１４及びｎ型半導体領域１１６に対するドライエッチングによって形成される。
半導体装置１００の絶縁膜１３０は、電気絶縁性を有する膜である。絶縁膜１３０は、トレンチ１２２の内側から外側にわたって形成されている。本実施形態では、絶縁膜１３０は、トレンチ１２２の内側に加え、ｐ型半導体層１１４およびｎ型半導体領域１１６における＋Ｚ軸方向側の面、並びに、リセス１２８の内側にわたって形成されている。本実施形態では、絶縁膜１３０は、二酸化ケイ素（ＳｉＯ２）から主に形成されている。本実施形態では、絶縁膜１３０は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって形成された膜である。
絶縁膜１３０は、コンタクトホール１２１と、コンタクトホール１２４とを有する。コンタクトホール１２１は、絶縁膜１３０を貫通してｎ型半導体領域１１６に至る貫通孔である。コンタクトホール１２４は、絶縁膜１３０を貫通してｐ型半導体層１１４に至る貫通孔である。本実施形態では、コンタクトホール１２１，１２４は、絶縁膜１３０に対するウェットエッチングによって形成される。
半導体装置１００のソース電極１４１は、コンタクトホール１２１に形成された電極である。ソース電極１４１は、ｎ型半導体領域１１６とオーミック接触する。ここで、オーミック接触とは、ショットキー接触ではなく、コンタクト抵抗が比較的低い接触を意味する。本実施形態では、ソース電極１４１は、チタン（Ｔｉ）から形成されている層にアルミニウム（Ａｌ）から形成されている層を積層した後にアニール処理（熱処理）した電極である。
半導体装置１００のゲート電極１４２は、絶縁膜１３０を介してトレンチ１２２に形成された電極である。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から主に形成されている。ゲート電極１４２に電圧が印加された場合、ｐ型半導体層１１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４１とドレイン電極１４３との間に導通経路が形成される。
半導体装置１００のドレイン電極１４３は、基板１１０の−Ｚ軸方向側の面に形成された電極である。ドレイン電極１４３は、基板１１０とオーミック接触する。本実施形態では、ドレイン電極１４３は、チタン（Ｔｉ）から形成されている層にアルミニウム（Ａｌ）から形成されている層を積層した後にアニール処理（熱処理）した電極である。
半導体装置１００のボディ電極１４４は、コンタクトホール１２４に形成された電極である。ボディ電極１４４は、ｐ型半導体層１１４とオーミック接触する。本実施形態では、ボディ電極１４４は、パラジウム（Ｐｄ）から主に形成されている。
Ａ−２．半導体装置の製造方法
図２は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１１０を用意する。基板１１０は、窒化物半導体により形成されている。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成されており、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。
次に、製造者は、基板１１０の上にｎ型半導体層１１２を形成し（工程Ｐ１０５）、その後、ｎ型半導体層１１２の上に、ｐ型半導体層１１４を形成する（工程Ｐ１１０）。本実施形態では、製造者は、ｎ型半導体層１１２及びｐ型半導体層１１４を、結晶成長によってＭＯＣＶＤを用いて形成する。
図３は、結晶成長後の基板１１０の状態を模式的に示す断面図である。本実施形態では、ｎ型半導体層１１２は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。また、本実施形態では、ｐ型半導体層１１４は、窒化ガリウム（ＧａＮ）から主に形成され、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体である。図３に示すとおり、基板１１０の上にｎ型半導体層１１２が形成され、ｎ型半導体層１１２の上にｐ型半導体層１１４が形成されている。
ｐ型半導体層１１４を形成後（工程Ｐ１１０（図２参照））、製造者は、ｐ型半導体層１１４の一部にｎ型半導体領域１１６を形成する（工程Ｐ１２０）。工程Ｐ１２０は、ｎ型半導体領域形成工程とも呼ぶ。ｎ型半導体領域形成工程（工程Ｐ１２０）は、イオン注入を行う工程（工程Ｐ１２５）と熱処理を行う工程（工程Ｐ１３０）とを備える。
製造者は、ｐ型半導体層１１４の上からｎ型不純物をイオン注入する（工程Ｐ１２５）。本実施形態では、製造者は、ｎ型不純物としてケイ素（Ｓｉ）をｐ型半導体層１１４の中にイオン注入する。具体的には、まず、製造者は、ｐ型半導体層１１４の上に膜２１０を形成する。
図４は、膜２１０が形成された状態を模式的に示す断面図である。膜２１０は、イオン注入にて注入される不純物のｐ型半導体層１１４における分布を調整するために用いる。つまり、膜２１０は、ｐ型半導体層１１４に注入されるドナー元素をｐ型半導体層１１４の表面近傍に集めるために用いる。また、膜２１０は、イオン注入に伴うｐ型半導体層１１４における表面の損傷を防止する機能も有する。本実施形態において、膜２１０として、膜厚が３０ｎｍである二酸化ケイ素（ＳｉＯ２）の膜を用いる。本実施形態では、製造者は、プラズマＣＶＤ（化学気相成長：Chemical Vapor Deposition)によって膜２１０を形成する。次に、製造者は、膜２１０上の一部にマスク２２０を形成する。
図５は、マスク２２０が形成された状態を模式的に示す断面図である。マスク２２０は、ｐ型半導体層１１４のドナー元素を注入しない領域の上に形成される。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク２２０を形成する。本実施形態では、マスク２２０の膜厚は、約２μｍである。
その後、製造者は、ｐ型半導体層１１４の上からｎ型不純物をイオン注入する。本実施形態では、製造者は、ｐ型半導体層１１４に対してケイ素（Ｓｉ）をイオン注入する。本実施形態において、イオン注入時のトータルドーズ量を５×１０１４ｃｍ−２以上とする。また、本実施形態において、ｐ型半導体層１１４の＋Ｚ軸方向側の表面から０．１μｍまでの領域におけるケイ素濃度が１．０×１０１８ｃｍ−３以上となるように、イオン注入時の加速電圧を調整する。
図６は、イオン注入がｐ型半導体層１１４に行われた状態を模式的に示す断面図である。イオン注入により、膜２１０のうちマスク２２０に覆われていない部分の下において、ｐ型半導体層１１４にドナー元素が注入された領域としてイオン注入領域１１６Ａが形成される。
イオン注入領域１１６Ａにおけるｎ型不純物濃度は、膜２１０の材質や膜厚、イオン注入の加速電圧やドーズ量を調整することにより所望の濃度に調整することができる。イオン注入によって、ｐ型半導体層１１４のイオン注入された面（＋Ｚ軸方向側の面）から深さが０．１μｍまでの平均ｎ型不純物濃度が１．０×１０１８ｃｍ−３以上となることが好ましい。なお、イオン注入領域１１６Ａは、注入されたｎ型不純物がドナー元素として機能するように活性化されていないため、ｎ型の導電性を有していない。このため、イオン注入領域１１６Ａは、抵抗が高い領域である。
次に、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ａの表面から膜２１０及びマスク２２０を除去する。本実施形態では、製造者は、ウェットエッチングによってマスク２２０及び膜２１０を除去する。以上により、イオン注入（工程Ｐ１２５（図２参照））が完了する。
イオン注入（工程Ｐ１２５）を行った後、製造者は、ｎ型半導体領域１１６におけるｎ型不純物を活性化させるための活性化アニール（熱処理）（工程Ｐ１３０）を行う。活性化アニールにおいて、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ａを加熱することによって、ｎ型の導電性を有するｎ型半導体領域１１６をｐ型半導体層１１４の上に形成する。まず、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ａの上にキャップ膜２４０を形成する。
図７は、キャップ膜２４０が形成された状態を模式的に示す断面図である。キャップ膜２４０は、加熱に伴うｐ型半導体層１１４及びイオン注入領域１１６Ａにおける表面の損傷を防止する機能を有する。本実施形態では、製造者は、プラズマＣＶＤによってキャップ膜２４０を形成する。また、本実施形態では、キャップ膜２４０は、窒化ケイ素（ＳｉＮＸ）から主に形成されており、膜厚は、約５０ｎｍである。
次に、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ａを加熱する。ｐ型半導体層１１４及びイオン注入領域１１６Ａを加熱する温度は、半導体装置１００の耐圧をより向上させる観点から、１０００℃以上１４００℃以下が好ましく、１０５０℃以上１２５０℃以下であることがより好ましい。また、加熱時間は、半導体装置１００の耐圧をより向上させる観点から、１分以上１０分以下が好ましく、１分以上５分以下が好ましい。本実施形態では、製造者は、次の条件で熱処理を行う。
＜熱処理の条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：４分
熱処理の後、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ａ（ｎ型半導体領域１１６）の上からキャップ膜２４０を除去する。本実施形態では、製造者は、ウェットエッチングによってキャップ膜２４０を除去する。以上により、活性化アニール（工程Ｐ１３０（図２参照））が完了し、同時に、ｎ型半導体領域形成工程（工程Ｐ１２０）が完了する。
図８は、活性化アニール（工程Ｐ１３０）が完了した状態を模式的に示す断面図である。活性化アニール（工程Ｐ１３０（図２参照））により、イオン注入領域１１６Ａがｎ型半導体領域１１６となる。また、イオン注入（工程Ｐ１２５）と熱処理（工程Ｐ１３０）とを経ることにより、つまり、ｎ型半導体領域形成工程（工程Ｐ１２０）を経ることにより、ｎ型半導体領域１１６の下方の領域であって、ｎ型半導体層１１２の＋Ｚ軸方向側の領域に、ｐ型不純物拡散領域１１３が形成される。ｐ型不純物拡散領域１１３は、ｐ型半導体層１１４に含まれるｐ型不純物がｎ型半導体層１１２に拡散することによって形成された領域である。ｐ型不純物拡散領域１１３に含まれるｐ型不純物濃度は、イオン注入時の加速電圧やドーズ量、活性化アニールの加熱温度や加熱時間を調整することにより調整できる。特に、イオン注入時の加速電圧を高くすることにより、ｎ型半導体領域１１６の厚み（Ｚ軸方向の幅）を厚くすることができ、ｐ型不純物拡散領域１１３に拡散するｐ型不純物濃度を高くすることができる。
ｎ型半導体領域形成工程（工程Ｐ１２０（図２参照））の後、製造者は、ｐ型半導体領域１１４中のマグネシウム（Ｍｇ）を活性化させるための活性化アニール（熱処理）を行う（工程Ｐ１３５）。本実施形態では、窒素流量に対して酸素流量が５％となる雰囲気下において、７００℃５分間の熱処理が行われる。なお、この熱処理条件は、特に、限られず、例えば、この熱処理として、酸素（Ｏ２）を含まない窒素雰囲気下において、９００℃１０分間行ってもよい。また、ｐ型半導体領域１１４中のマグネシウム（Ｍｇ）を活性化させるための熱処理は、ｐ型半導体層１１４を形成（工程Ｐ１１０）の後、かつ、ｎ型半導体領域形成工程（工程Ｐ１２０）の前に行ってもよい。
活性化アニール（工程Ｐ１３５）を行った後、製造者は、ドライエッチングによってトレンチ１２２及びリセス１２８を形成する（工程Ｐ１４０）。つまり、製造者は、ｐ型半導体層１１４を貫通してｎ型半導体層１１２に至るまで落ち込んだトレンチ１２２及びリセス１２８を形成する。本実施形態では、製造者は、塩素系ガスを用いたドライエッチングによってトレンチ１２２及びリセス１２８を形成する。
トレンチ１２２及びリセス１２８を形成した後（工程Ｐ１４０）、製造者は、トレンチ１２２の内側に絶縁膜１３０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、ｐ型半導体層１１４及びｎ型半導体領域１１６の＋Ｚ軸方向側に露出した表面に対して、ＡＬＤによって絶縁膜１３０を成膜する。
その後、製造者は、ソース電極１４１と、ボディ電極１４４と、ゲート電極１４２と、ドレイン電極１４３とを形成する（工程Ｐ１６０）。具体的には、製造者は、絶縁膜１３０にコンタクトホール１２１，１２４（図１参照）をウェットエッチングによって形成する。その後、製造者は、同一の工程において、コンタクトホール１２１内にｎ型半導体領域１１６と接するソース電極１４１を形成し、コンタクトホール１２４内にｐ型半導体層１１４と接するボディ電極１４４を形成する。ソース電極１４１およびボディ電極１４４を形成した後、製造者は、トレンチ１２２において絶縁膜１３０の上にゲート電極１４２を形成する。ゲート電極１４２を形成した後、製造者は、基板１１０と接するドレイン電極１４３を形成する。これらの工程を経て、半導体装置１００が完成する。
Ａ−３．効果
第１実施形態の半導体装置１００の製造方法によれば、ｎ型半導体領域形成工程（工程Ｐ１２０）においてｐ型不純物拡散領域１１３が形成されるため、トレンチ１２２底面の外周付近に電界が集中することを緩和できる。この結果として、第１実施形態の半導体装置１００の製造方法によれば、半導体装置の耐圧を向上できる。
ここで、ｐ型不純物拡散領域１１３の領域におけるマグネシウム濃度と、半導体装置１００の耐圧の向上との関係について説明する。マグネシウム濃度が高くなるほど、トレンチ１２２底部における電界集中が緩和されるため、半導体装置１００の耐圧は向上する。例えば、ｎ型半導体層１１２のマグネシウム濃度が、（ｉ）３．０×１０１４ｃｍ−３から８．０×１０１４ｃｍ−３となることにより、半導体装置１００の耐圧は１００Ｖ程度高くなり、（ｉｉ）３．０×１０１４ｃｍ−３から４．０×１０１５ｃｍ−３となることにより、半導体装置１００の耐圧は２００Ｖ程度高くなる。
一方、ｐ型不純物拡散領域１１３のケイ素濃度が１．０×１０１６ｃｍ−３である場合、ｐ型不純物拡散領域１１３のマグネシウム濃度が４．０×１０１５ｃｍ−３以下であれば、ｎ型半導体層１１２はｎ型として維持されることとなり、半導体装置１００のオン抵抗はそれほど変動しない。しかし、この場合において、ｎ型半導体層１１２のマグネシウム濃度が４．０×１０１５ｃｍ−３よりも大きくなると、ｐ型不純物拡散領域１１３がｎ型ではなくｐ型となり、半導体装置１００のオン抵抗が高くなる。
本実施形態の半導体装置１００の製造方法によれば、転位密度が１．０×１０７ｃｍ−２以下のｎ型半導体層１１２及びｐ型半導体層１１４が上述のｎ型半導体領域形成工程（工程Ｐ１２０）を経ることによって、ｎ型半導体層１１２のｐ型不純物拡散領域１１３におけるマグネシウム濃度が好ましい範囲となる。このため、本実施形態の半導体装置１００の製造方法によれば、半導体装置１００のオン抵抗を低く維持したまま、半導体装置１００の耐圧を向上できる。
以下、転位密度が１．０×１０７ｃｍ−２以下であるｎ型半導体層１１２と、転位密度が１．０×１０７ｃｍ−２以下であるｐ型半導体層１１４との積層体が上述のｎ型半導体領域形成工程（工程Ｐ１２０）を経ることにより、ｐ型不純物拡散領域が形成されることを裏付ける評価試験の結果を示す。
Ｂ．評価試験
評価試験には、以下の試料を用いた。試料１から試料４は実施例であり、試料５から試料６は比較例である。具体的には、試験者は、まず、第１実施形態と同様の方法により、ｎ型半導体層１１２の形成（工程Ｐ１０５）からイオン注入（Ｐ１２５）まで行った。そして、試験者は、試料１から試料４（実施例）においては、さらに熱処理（工程Ｐ１３０）を行った。なお、試験者は、熱処理（工程Ｐ１３０）を行わない試料５（比較例）についても用意した。試料１から試料５は窒化ガリウム（ＧａＮ）基板を用いた。
また、試験者は、試料６（比較例）として、サファイア（Ａｌ２Ｏ３）基板に、ｎ型半導体層１１２及びｐ型半導体層１１４を窒化ガリウム（ＧａＮ）から形成した後、イオン注入（Ｐ１２５）及び熱処理（工程Ｐ１３０）を行った試料を用意した。試料６のｎ型半導体層１１２及びｐ型半導体層１１４の転位密度は、いずれも１．０×１０９ｃｍ−２以下だった。以下に、試料１から試料６のイオン注入条件及び熱処理条件を示す。
〈試料１のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
＜試料１の熱処理条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：２分
〈試料２のイオン注入条件〉
加速電圧：５０ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
＜試料２の熱処理条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：２分
〈試料３のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
＜試料３の熱処理条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：２分
〈試料４のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
＜試料４の熱処理条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：４分
〈試料５のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
〈試料６のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
＜試料６の熱処理条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：２分
図９から図１４は、評価試験の結果を示す図である。図９は試料１の評価結果を示し、図１０は試料２の評価結果を示す。図１１は試料３の評価結果を示し、図１２は試料４の評価結果を示す。図１３は試料５の評価結果を示し、図１４は試料６の評価結果を示す。
図９から図１４は、各試料のｎ型半導体領域１１６、ｐ型半導体層１１４、ｎ型半導体層１１２における不純物濃度を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定した結果を示す。図９から図１４において、横軸はｎ型半導体領域１１６、ｐ型半導体層１１４、ｎ型半導体層１１２の−Ｚ軸方向の深さ（μｍ）を示し、縦軸はケイ素（Ｓｉ）およびマグネシウム（Ｍｇ）の濃度（ｃｍ−３）を示す。深さ０μｍは、ｎ型半導体領域１１６（図１参照）の＋Ｚ軸方向側の表面である。
図９から図１４に示すように、深さが０μｍから約０．２μｍまでの領域は、ケイ素濃度の方がマグネシウム濃度よりも高い領域であり、ｎ型半導体領域１１６に相当する領域である。深さが約０．２μｍから約１．０μｍまでの領域は、マグネシウム濃度の方がケイ素濃度よりも高い領域であり、ｐ型半導体層１１４に相当する領域である。また、深さが約１．０μｍ以上の領域は、ｎ型半導体層１１２に相当する領域である。
試料１から試料４（実施例）に対応する図９から図１２の結果から、ｎ型半導体層１１２の領域において、マグネシウム濃度が、約３．０×１０１４ｃｍ−３から約１．０×１０１６ｃｍ−３であることが分かる。つまり、試料１から試料４（実施例）に対応する図９から図１２の結果から、ｎ型半導体層１１２へマグネシウム（Ｍｇ）が拡散していることが分かる。換言すると、試料１から試料４（実施例）において、深さが約１．０μｍ以上の領域は、ｐ型不純物拡散領域１１３に相当する領域であることが分かる。
ｐ型不純物拡散領域１１３に相当する領域における試料１（図９参照）の平均マグネシウム濃度は、８．０×１０１４ｃｍ−３であり、ｐ型不純物拡散領域１１３に相当する領域における試料２（図１０参照）の平均マグネシウム濃度は、６．０×１０１４ｃｍ−３である。また、ｐ型不純物拡散領域１１３に相当する領域における試料３（図１１参照）の平均マグネシウム濃度は、７．０×１０１４ｃｍ−３であり、ｐ型不純物拡散領域１１３に相当する領域における試料４（図１２参照）の平均マグネシウム濃度は、７．０×１０１４ｃｍ−３である。
一方、熱処理を行っていない試料５（比較例）に対応する図１３の結果から、ｎ型半導体層１１２の領域において、マグネシウム濃度は、検出下限である３×１０１４ｃｍ−３以下である。つまり、試料５（比較例）に対応する図１３の結果から、マグネシウム（Ｍｇ）が拡散していないことが分かる。このため、試料５の条件を半導体装置に適用した場合、半導体装置の耐圧は向上しないことが分かる。
また、転位密度が１．０×１０９ｃｍ−２以下の試料６（比較例）に対応する図１４の結果から、ｎ型半導体層１１２の領域において、平均マグネシウム濃度は、６．０×１０１６ｃｍ−３である。このため、試料６の条件を半導体装置に適用した場合、上述した理由により半導体装置のオン抵抗が高くなることが分かる。
なお、ｐ型不純物拡散領域１１３に相当する領域における試料３（図１１参照）の平均マグネシウム濃度が、この領域における試料２（図１０参照）の平均マグネシウム濃度よりも高い原因としては、試料３の方が試料２よりもイオン注入を１回分多く行っている点が考えられる。また、ｐ型不純物拡散領域１１３に相当する領域における試料１（図９参照）の平均マグネシウム濃度が、この領域における試料３（図１１参照）の平均マグネシウム濃度よりも高い原因としては、イオン注入時のドーズ量が高い点が考えられる。このように、ｐ型不純物拡散領域１１３に相当する領域における平均マグネシウム濃度は、例えば、イオン注入時の条件を調整することによって好ましい範囲に調整することができる。また、この領域における平均マグネシウム濃度を調整するこの他の方法として、ｐ型半導体層１１４のマグネシウム濃度を高くすることにより、ｐ型半導体層１１４から拡散するｎ型半導体層１１２中のマグネシウム濃度を高くできると考えられる。
Ｃ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
上述の実施形態において、トレンチ１２２を形成する工程（工程Ｐ１４０）は、ｎ型半導体領域形成工程（工程Ｐ１２０）より後に行われているが、本発明はこれに限られない。トレンチ１２２を形成する工程（工程Ｐ１４０）は、ｎ型半導体領域形成工程（工程Ｐ１２０）より前に行われてもよい。
上述の実施形態において、ｐ型不純物としてマグネシウム（Ｍｇ）を用いている。しかし、本発明はこれに限らない。ｐ型不純物として、例えば、ベリリウム（Ｂｅ）や、炭素（Ｃ）や、亜鉛（Ｚｎ）を用いてもよい。
上述の実施形態において、ｎ型不純物としてケイ素（Ｓｉ）を用いている。しかし、本発明はこれに限らない。ｎ型不純物として、例えば、酸素（Ｏ）や、ゲルマニウム（Ｇｅ）を用いてもよい。
上述の実施形態において、基板や各半導体層の材質は、窒化ガリウム（ＧａＮ）に限らず、例えば、ケイ素（Ｓｉ）、サファイア（Ａｌ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）および炭化ケイ素（ＳｉＣ）などのいずれであってもよい。
上述の実施形態において、イオン注入（工程Ｐ１２５）の回数は、１回であってもよいし、２回であってもよいし、３回以上であってもよい。イオン注入の条件（例えば、加速電圧およびドーズ量など）は、ドナー元素を注入する具合に応じて適宜調整できる。
上述の実施形態において、絶縁膜の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ2）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜は、単層であってもよいし、２層以上であってもよい。絶縁膜を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタであってもよいし、ＥＣＲ−ＣＶＤであってもよい。
上述の実施形態において、各電極の材質は、上述の材質に限らず、他の材質であってもよい。
上述の実施形態において、半導体装置１００は、ｎ型半導体層１１２とドレイン電極１４３との間に、基板１１０を備えている。しかし、本発明はこれに限られない。半導体装置１００は、基板１１０を備えず、ｎ型半導体層１１２の−Ｚ軸方向側の面にはドレイン電極１４３が形成されていてもよい。
１００…半導体装置
１１０…基板
１１２…ｎ型半導体層
１１３…ｐ型不純物拡散領域
１１４…ｐ型半導体層
１１６…ｎ型半導体領域
１１６Ａ…イオン注入領域
１２１…コンタクトホール
１２２…トレンチ
１２４…コンタクトホール
１２８…リセス
１３０…絶縁膜
１４１…ソース電極
１４２…ゲート電極
１４３…ドレイン電極
１４４…ボディ電極
２１０…膜
２２０…マスク
２４０…キャップ膜

Claims (17)

  1. 縦型トレンチＭＯＳＦＥＴの製造方法であって、
    基板の上に、ケイ素を含み、転位密度が１．０×１０７ｃｍ−２以下であるｎ型半導体層を形成し、前記ｎ型半導体層の上に、マグネシウムを含み、転位密度が１．０×１０７ｃｍ−２以下であるｐ型半導体層を形成する工程であって、前記基板と前記ｎ型半導体層と前記ｐ型半導体層とは主に窒化物半導体により形成されている、工程と、
    前記ｐ型半導体層にケイ素をイオン注入し、前記イオン注入したケイ素を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、
    前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成する工程と、を備え、
    前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるマグネシウムが拡散する、ｎ型の特性を示すｐ型不純物拡散領域が形成され、
    前記ｎ型半導体領域形成工程において、前記イオン注入されるケイ素のトータルドーズ量は５×１０ １４ ｃｍ −２ 以上である、
    縦型トレンチＭＯＳＦＥＴの製造方法。
  2. 請求項１に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記ｎ型半導体領域形成工程後において、前記ｎ型半導体層の平均マグネシウム濃度が６．０×１０１４ｃｍ−３から８．０×１０１４ｃｍ−３である、縦型トレンチＭＯＳＦＥＴの製造方法。
  3. 請求項１又は請求項２に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記熱処理の温度は、１０００℃以上１４００℃以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  4. 請求項１から請求項３のいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記熱処理の温度は、１０５０℃以上１２５０℃以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  5. 請求項１から請求項４のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記熱処理の時間は、１分以上１０分以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  6. 請求項１から請求項５のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記熱処理の温度は、１分以上５分以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  7. 請求項１から請求項６のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記イオン注入によって、前記ｐ型半導体層の前記イオン注入された面から深さが０．１μｍまでの平均ケイ素濃度が１．０×１０１８ｃｍ−３以上となる、縦型トレンチＭＯＳＦＥＴの製造方法。
  8. 請求項１から請求項７のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記ｐ型半導体層に含まれる平均マグネシウム濃度は、５．０×１０１７ｃｍ−３以上５．０×１０１８ｃｍ−３以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  9. 請求項１から請求項８のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記ｐ型半導体層の厚さは、０．５μｍ以上２．０μｍ以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  10. 請求項１から請求項９のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記ｐ型不純物拡散領域における平均ケイ素濃度Ｎｄと平均マグネシウム濃度Ｎａとの比（Ｎｄ／Ｎａ）が２０以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  11. 請求項１から請求項１０のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記ｐ型不純物拡散領域における平均ケイ素濃度Ｎｄと平均マグネシウム濃度Ｎａとの比（Ｎｄ／Ｎａ）が１．６以上１３以下である、縦型トレンチＭＯＳＦＥＴの製造方法。
  12. 請求項１から請求項１１のいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記基板は、転位密度が５．０×１０６ｃｍ−２以下の窒化物半導体から主に形成されている、縦型トレンチＭＯＳＦＥＴの製造方法。
  13. 請求項１から請求項１２のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、さらに、
    前記トレンチの内側に絶縁膜を形成する工程を備える、縦型トレンチＭＯＳＦＥＴの製造方法。
  14. 請求項１３に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、さらに、
    前記絶縁膜の上にゲート電極を形成する工程を備える、縦型トレンチＭＯＳＦＥＴの製造方法。
  15. 請求項１から請求項１４のいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、さらに、
    前記基板と接するドレイン電極を形成する工程を備える、縦型トレンチＭＯＳＦＥＴの製造方法。
  16. 請求項１から請求項１５のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、さらに、
    前記ｎ型半導体領域と接するソース電極を形成する工程を備える、縦型トレンチＭＯＳＦＥＴの製造方法。
  17. 請求項１から請求項１６のいずれか１項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、さらに、
    前記ｐ型半導体層と接するボディ電極を形成する工程を備える、縦型トレンチＭＯＳＦＥＴの製造方法。
JP2016059904A 2016-03-24 2016-03-24 縦型トレンチｍｏｓｆｅｔの製造方法 Active JP6531691B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016059904A JP6531691B2 (ja) 2016-03-24 2016-03-24 縦型トレンチｍｏｓｆｅｔの製造方法
US15/456,269 US10256323B2 (en) 2016-03-24 2017-03-10 Method of manufacturing semiconductor device including an n type semiconductor region formed in a p type semiconductor layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016059904A JP6531691B2 (ja) 2016-03-24 2016-03-24 縦型トレンチｍｏｓｆｅｔの製造方法

Publications (2)

Publication Number Publication Date
JP2017174990A JP2017174990A (ja) 2017-09-28
JP6531691B2 true JP6531691B2 (ja) 2019-06-19

Family

ID=59898262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016059904A Active JP6531691B2 (ja) 2016-03-24 2016-03-24 縦型トレンチｍｏｓｆｅｔの製造方法

Country Status (2)

Country Link
US (1) US10256323B2 (ja)
JP (1) JP6531691B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6327378B1 (ja) * 2017-04-03 2018-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7008293B2 (ja) * 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
JP6962063B2 (ja) * 2017-08-23 2021-11-05 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP6791083B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置の製造方法
CN110570910B (zh) * 2019-08-19 2021-10-08 华中科技大学 一种生长氮化镓薄膜的降低位错密度的方法及系统
JP7559334B2 (ja) * 2020-03-16 2024-10-02 富士電機株式会社 窒化物半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP2003327497A (ja) 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
JP4340866B2 (ja) * 2003-11-14 2009-10-07 日立電線株式会社 窒化物半導体基板及びその製造方法
JP5252813B2 (ja) * 2007-03-15 2013-07-31 株式会社豊田中央研究所 半導体装置の製造方法
JP2009038200A (ja) 2007-08-01 2009-02-19 Toyota Central R&D Labs Inc 半導体装置
US7960782B2 (en) 2007-12-26 2011-06-14 Rohm Co., Ltd. Nitride semiconductor device and method for producing nitride semiconductor device
JP2009177110A (ja) 2007-12-26 2009-08-06 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP5617175B2 (ja) 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法
JP5448530B2 (ja) 2009-03-31 2014-03-19 古河電気工業株式会社 電界効果トランジスタ
JP5682102B2 (ja) 2009-04-28 2015-03-11 富士電機株式会社 逆耐圧を有する縦型窒化ガリウム半導体装置
JP2010272729A (ja) 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The 半導体素子
WO2011024549A1 (ja) 2009-08-31 2011-03-03 日本電気株式会社 半導体装置および電界効果トランジスタ
CN103262248B (zh) * 2010-12-10 2016-07-13 三菱电机株式会社 半导体装置及其制造方法
JP5844656B2 (ja) * 2012-02-20 2016-01-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2015008235A (ja) 2013-06-25 2015-01-15 富士電機株式会社 半導体装置の製造方法
JP6183310B2 (ja) * 2014-07-14 2017-08-23 豊田合成株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20170278950A1 (en) 2017-09-28
US10256323B2 (en) 2019-04-09
JP2017174990A (ja) 2017-09-28

Similar Documents

Publication Publication Date Title
JP6531691B2 (ja) 縦型トレンチｍｏｓｆｅｔの製造方法
JP6520785B2 (ja) 半導体装置の製造方法
JP6528366B2 (ja) 縦型トレンチｍｏｓｆｅｔの製造方法
JP6394545B2 (ja) 半導体装置およびその製造方法ならびに電力変換装置
JP6183310B2 (ja) 半導体装置およびその製造方法
JP2008508717A (ja) 相補型金属−酸化膜−半導体電界効果トランジスタ構造
US9196706B2 (en) Method for manufacturing P-type MOSFET
JP6724685B2 (ja) 半導体装置
JP2016111253A (ja) 半導体装置およびその製造方法
JP6801555B2 (ja) 半導体装置の製造方法
JP2019062140A (ja) 半導体装置の製造方法
CN110459473B (zh) 半导体装置及其制造方法
US9852925B2 (en) Method of manufacturing semiconductor device
JP6717242B2 (ja) 半導体装置
CN107180860B (zh) 半导体装置
JP2019071497A (ja) 半導体装置およびその製造方法
JP7024761B2 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
JP6693020B2 (ja) 半導体装置の製造方法
JP6540571B2 (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190328

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190506

R150 Certificate of patent or registration of utility model

Ref document number: 6531691

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150