JP6693020B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6693020B2
JP6693020B2 JP2017062668A JP2017062668A JP6693020B2 JP 6693020 B2 JP6693020 B2 JP 6693020B2 JP 2017062668 A JP2017062668 A JP 2017062668A JP 2017062668 A JP2017062668 A JP 2017062668A JP 6693020 B2 JP6693020 B2 JP 6693020B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
type
type semiconductor
region
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017062668A
Other languages
English (en)
Other versions
JP2018166149A (ja
Inventor
潤弥 西井
潤弥 西井
岡　徹
徹 岡
田中　成明
成明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2017062668A priority Critical patent/JP6693020B2/ja
Priority to US15/916,053 priority patent/US10490408B2/en
Publication of JP2018166149A publication Critical patent/JP2018166149A/ja
Application granted granted Critical
Publication of JP6693020B2 publication Critical patent/JP6693020B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H01L21/26553—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法に関する。
従来から、ｎ型半導体層の中にｐ型不純物含有領域を備える半導体装置が知られている（例えば、特許文献１から３）。特許文献１から３では、イオン注入によって、ｎ型半導体層の中にｐ型不純物含有領域を形成する方法が記載されている。
特開平６−２２４４３７号公報 特開２００１−２６７５７０号公報 特開２００９−１１７５９３号公報
しかし、例えば、窒化ガリウム（ＧａＮ）半導体のように、イオン注入によってｐ型不純物含有領域を形成することが困難な半導体がある。また、イオン注入により半導体内に結晶の欠陥が生じる場合や、この欠陥を熱処理によっても回復が困難な場合がある。このような課題は、窒化ガリウム（ＧａＮ）に限らず、ＩＩＩ族窒化物半導体に共通する課題であった。このため、ｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型不純物含有領域を形成する技術が望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ＩＩＩ族窒化物により形成され、ｎ型不純物を含む第１のｎ型半導体層の上に、ＩＩＩ族窒化物により形成され、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、前記ｐ型半導体層にｐ型不純物をイオン注入するｐ型イオン注入工程と、前記イオン注入したｐ型不純物を活性化させるために熱処理する熱処理工程と、を備え、前記ｐ型イオン注入工程及び前記熱処理工程を経ることにより、前記イオン注入がされた前記ｐ型半導体層の領域の下方であって、前記第１のｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散する第１のｐ型不純物含有領域が形成される。この形態の半導体装置の製造方法によれば、第１のｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型半導体含有領域を形成することができる。
（２）上述の半導体装置の製造方法において、さらに、前記積層工程の後であって、前記熱処理工程の前に、前記ｐ型半導体層にｎ型不純物をイオン注入するｎ型イオン注入工程を備え、前記ｎ型イオン注入工程及び前記熱処理工程を経ることにより、前記ｐ型半導体層の表面に、ｎ型半導体領域が形成され、前記ｎ型半導体領域の下方であって、前記第１のｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散する第２のｐ型不純物含有領域が形成されてもよい。この形態の半導体装置の製造方法によれば、第１のｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型半導体含有領域を形成することができる。
（３）上述の半導体装置の製造方法において、さらに、前記ｎ型半導体領域及び前記ｐ型半導体層を貫通して、前記第１のｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程を備え、前記第１のｎ型半導体層と前記ｐ型半導体層との積層の方向において、前記第２のｐ型不純物含有領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置してもよい。この形態の半導体装置の製造方法によれば、トレンチの底面の外周付近に電界が集中することを抑制できる。
（４）上述の半導体装置の製造方法において、前記トレンチ形成工程は、前記ｎ型イオン注入工程よりも後に行われ、前記トレンチ形成工程において、前記第２のｐ型不純物含有領域の少なくとも一部と重なる位置に前記トレンチが形成されることにより、前記トレンチの底面の少なくとも一部が、前記第２のｐ型不純物含有領域により形成されてもよい。この形態の半導体装置の製造方法によれば、トレンチの底面の外周付近に電界が集中することを抑制できる。
（５）上述の半導体装置の製造方法において、さらに、前記トレンチの内側に絶縁膜を形成する工程と、前記ｎ型半導体領域と接する第１の電極を形成する工程と、前記第１のｎ型半導体層と接する第２の電極を形成する工程と、前記絶縁膜の上に、前記第１の電極と前記第２の電極との間の電流の流れを制御する制御電極を形成する工程と、を備えてもよい。この形態の半導体装置の製造方法によれば、第１のｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型半導体含有領域を形成することができる。
（６）本発明の他の形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ＩＩＩ族窒化物により形成され、ｎ型不純物を含む第１のｎ型半導体層の上に、ＩＩＩ族窒化物により形成され、ｐ型不純物を含むｐ型半導体層を積層し、前記ｐ型半導体層の上に、ＩＩＩ族窒化物により形成され、ｎ型不純物を含む第２のｎ型半導体層を積層する積層工程と、前記第２のｎ型半導体層にｐ型不純物をイオン注入するｐ型イオン注入工程と、前記イオン注入したｐ型不純物を活性化させるために熱処理する熱処理工程と、を備え、前記ｐ型イオン注入工程及び前記熱処理工程を経ることにより、前記イオン注入がされた前記第２のｎ型半導体層の領域の下方であって、前記第１のｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物含有領域が形成される。この形態の半導体装置の製造方法によれば、第１のｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型半導体含有領域を形成することができる。
（７）上述の半導体装置の製造方法において、さらに、前記第２のｎ型半導体層と前記ｐ型半導体層とを貫通して、前記第１のｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程を備え、前記第１のｎ型半導体層と前記ｐ型半導体層との積層の方向において、前記ｐ型不純物含有領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置してもよい。この形態の半導体装置の製造方法によれば、トレンチの底面の外周付近に電界が集中することを抑制できる。
（８）上述の半導体装置の製造方法において、さらに、前記トレンチの内側に絶縁膜を形成する工程と、前記第２のｎ型半導体層と接する第１の電極を形成する工程と、前記第１のｎ型半導体層と接する第２の電極を形成する工程と、前記絶縁膜の上に、前記第１の電極と前記第２の電極との間の電流の流れを制御する制御電極を形成する工程と、を備えてもよい。この形態の半導体装置の製造方法によれば、第１のｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型半導体含有領域を形成することができる。
本発明は、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、上述の製造方法を用いて半導体装置を製造する装置などの形態で実現することができる。
本願発明の半導体装置の製造方法によれば、ｎ型半導体層の中へのｐ型不純物のイオン注入を行わずに、ｎ型半導体層の中にｐ型半導体含有領域を形成することができる。
第１実施形態における半導体装置の構成を模式的に示す断面図。 第１実施形態における半導体装置の製造方法を示す工程図。 イオン注入がされている状態を模式的に示す断面図。 評価試験の結果を示す図。 第２実施形態においてイオン注入がされている状態を模式的に示す断面図。 第３実施形態においてイオン注入がされている状態を模式的に示す断面図。 第４実施形態においてイオン注入がされている状態を模式的に示す断面図。 第４実施形態においてイオン注入がされている状態を模式的に示す断面図。 第５実施形態においてイオン注入がされている状態を模式的に示す断面図。 第５実施形態から窒化ガリウム層等を取り除いた状態を示す模式図。 第３実施形態における縦型トレンチＭＩＳＦＥＴの模式図。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１００は、基板１１０と、ｎ型半導体層１１２と、ｐ型不純物含有領域１１８と、ｐ型半導体層１１４と、イオン注入領域１１６と、を備える。
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０、ｎ型半導体層１１２、及びｐ型半導体層１１４は、ＩＩＩ族窒化物半導体である。ＩＩＩ族窒化物半導体としては、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、ＩＩＩ族窒化物半導体としては、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、ＩＩＩ族窒化物半導体として、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のＩＩＩ族元素に置換してもよく、他の不純物を含んでいてもよい。
本実施形態では、基板１１０は、ケイ素（Ｓｉ）をｎ型不純物として含むｎ型半導体層である。本実施形態では、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、１．０×１０１８ｃｍ−３である。
半導体装置１００のｎ型半導体層１１２は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、ｎ型半導体層１１２は、ケイ素（Ｓｉ）をｎ型不純物として含むｎ型半導体層である。ｎ型半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、１．０×１０１５ｃｍ−３以上１．０×１０１７ｃｍ−３以下が好ましい。本実施形態では、ｎ型半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値よりも小さく、１．０×１０１６ｃｍ−３である。ｎ型半導体層１１２の厚み（Ｚ軸方向の長さ）は、３μｍ以上３０μｍ以下が好ましく、本実施形態では、１０μｍである。なお、ｎ型半導体層１１２は、第１のｎ型半導体層とも呼ぶ。
半導体装置１００のｐ型不純物含有領域１１８は、ｎ型半導体層１１２の＋Ｚ軸方向側の一部の領域である。ｐ型不純物含有領域１１８のｐ型不純物濃度は、所望の特性を得る観点から、２．０×１０１７ｃｍ−３以上が好ましい。本実施形態では、ｐ型不純物を１．０×１０１８ｃｍ−３以上含む領域である。ｐ型不純物含有領域１１８は、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態では、ｐ型不純物含有領域１１８におけるｐ型不純物濃度は、ｐ型半導体層１１４におけるｐ型不純物濃度よりも小さい。本実施形態では、ｐ型不純物含有領域１１８は、ｎ型不純物としてケイ素（Ｓｉ）を含有するとともに、ｐ型不純物としてマグネシウム（Ｍｇ）についても含有する。
ｐ型不純物含有領域１１８は、ｐ型半導体層１１４と上面（＋Ｚ軸方向側の面）で接する。また、ｐ型不純物含有領域１１８は、イオン注入領域１１６の下方に位置し、後述するイオン注入領域形成工程（工程Ｐ１１０）を経ることにより、ｐ型半導体層１１４に含まれるｐ型不純物が拡散した領域である。ここで、「下方」とは、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型半導体層１１４よりもｎ型半導体層１１２側（−Ｚ軸方向側）に位置し、かつ、積層の方向（Ｚ軸方向）から見たときに、少なくとも一部が重なる位置にあることを示す。ｐ型不純物含有領域１１８の厚み（Ｚ軸方向の長さ）は、イオン注入領域１１６の厚み及び濃度と関連を有する。本実施形態では、ｐ型不純物含有領域１１８の厚みは１．０μｍ以下である。
半導体装置１００のｐ型半導体層１１４は、ｎ型半導体層１１２の上（＋Ｚ軸方向側）に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、ｐ型半導体層１１４は、ｐ型不純物を含むｐ型半導体層である。ｐ型不純物としては、例えば、マグネシウム（Ｍｇ）と、亜鉛（Ｚｎ）と、ベリリウム（Ｂｅ）と、炭素（Ｃ）との少なくとも一つを用いることができる。本実施形態では、ｐ型半導体層１１４は、ｐ型不純物としてマグネシウム（Ｍｇ）を含む。
ｐ型半導体層１１４に含まれるマグネシウム（Ｍｇ）濃度の平均値は、４．０×１０１８ｃｍ−３である。本実施形態では、ｐ型半導体層１１４の厚み（Ｚ軸方向の長さ）は、１．０μｍ以下である。本実施形態では、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向から見たときに、ｐ型不純物含有領域１１８と重なる位置のｐ型半導体層１１４におけるｐ型不純物の平均濃度は、ｐ型不純物含有領域１１８と重ならない位置のｐ型半導体層１１４におけるｐ型不純物の平均濃度よりも小さい。
半導体装置１００のイオン注入領域１１６は、ｐ型半導体層１１４の＋Ｚ軸方向側の一部の領域であり、ｐ型不純物を含む領域である。イオン注入領域１１６は、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態では、イオン注入領域１１６は、ｐ型半導体層１１４の＋Ｚ軸方向側の一部に対してマグネシウム（Ｍｇ）のイオン注入が行われたことにより形成された領域である。なお、イオン注入に用いるｐ型不純物は、例えば、マグネシウム（Ｍｇ）と、亜鉛（Ｚｎ）と、炭素（Ｃ）との少なくとも一つを用いることができる。本実施形態では、イオン注入に用いるｐ型不純物としてマグネシウム（Ｍｇ）を用いる。本実施形態において、イオン注入領域１１６におけるｐ型不純物濃度は４．０×１０１８ｃｍ−３以上である。また、本実施形態において、イオン注入領域１１６の厚み（Ｚ軸方向の長さ）は、０．３μｍ以下である。
Ａ−２．半導体装置の製造方法
図２は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１１０を準備する（工程Ｐ１００）。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成されている。
次に、製造者は、結晶成長を行う（工程Ｐ１０５）。具体的には、製造者は、（ｉ）基板１１０の上にｎ型半導体層１１２を積層し、（ｉｉ）ｎ型半導体層１１２の上にｐ型半導体層１１４を積層する。本実施形態では、製造者は、結晶成長の手法として有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いる。工程Ｐ１０５を、積層工程とも呼ぶ。
本実施形態において、基板１１０及びｎ型半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含むｎ型半導体である。また、ｐ型半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含むｐ型半導体である。
積層工程（工程Ｐ１０５）の後、製造者は、ｐ型半導体層１１４の一部にイオン注入領域１１６を形成する（工程Ｐ１１０）。工程Ｐ１１０は、イオン注入領域形成工程とも呼ぶ。イオン注入領域形成工程（工程Ｐ１１０）は、ｐ型半導体層１１４にｐ型不純物をイオン注入するイオン注入工程（工程Ｐ１２０）と、イオン注入したｐ型不純物を活性化させるために熱処理する熱処理工程（工程Ｐ１３０）とを備える。工程Ｐ１２０を、ｐ型イオン注入工程とも呼び、工程Ｐ１３０を熱処理工程とも呼ぶ。
製造者は、ｐ型半導体層１１４にｐ型不純物をイオン注入する（工程Ｐ１２０）。本実施形態では、製造者は、ｐ型不純物としてマグネシウム（Ｍｇ）をｐ型半導体層１１４の中にイオン注入する。
具体的には、まず、製造者は、ｐ型半導体層１１４の上に膜２１０を形成する。膜２１０は、イオン注入にて注入される不純物のｐ型半導体層１１４における深さ方向の分布を調整するために用いる。つまり、膜２１０は、ｐ型半導体層１１４に注入される元素をｐ型半導体層１１４の表面近傍に集めるために用いる。また、膜２１０は、イオン注入に伴うｐ型半導体層１１４における表面の損傷を防止する機能も有する。本実施形態において、膜２１０は、ｐ型半導体層１１４に入った場合にドナーとならない材料を用いることが好ましい。膜２１０の材料として、例えば、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ホウ素（ＢＮ）などのＩＩＩ族窒化物半導体が挙げられる。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって膜２１０を形成する。
次に、製造者は、膜２１０上の一部にマスク２２０を形成する。マスク２２０は、ｐ型半導体層１１４の上であって、イオン注入を行わない領域の上に形成される。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク２２０を形成する。本実施形態では、マスク２２０の膜厚は、約２μｍである。
その後、製造者は、ｐ型半導体層１１４の上からイオン注入を行う。本実施形態では、製造者は、ｐ型半導体層１１４に対してマグネシウム（Ｍｇ）をイオン注入する。イオン注入時のドーズ量は、２．０×１０１４ｃｍ−２以上３．０×１０１５ｃｍ−２以下が好ましく、１．０×１０１５ｃｍ−２以上３．０×１０１５ｃｍ−２以下がより好ましい。イオン注入領域の厚みが０より大きく０．４μｍ以下となるように、製造者は、イオン注入時の加速電圧を調整することが好ましい。イオン注入の回数は、１回であっても、複数回であってもよい。イオン注入時のチャネリング効果を防止する観点から、イオン注入角度は、Ｚ軸方向に対して５°以上１５°以下であることが好ましい。本実施形態では、イオン注入角度は、９°とする。イオン注入時における基板１１０の温度は、２０℃以上８００℃以下が好ましい。本実施形態では、イオン注入時における基板１１０の温度は、２５℃以上とする。
図３は、イオン注入がされている状態を模式的に示す断面図である。イオン注入により、膜２１０のうちマスク２２０に覆われていない部分の下において、ｐ型半導体層１１４に元素が注入された領域としてイオン注入領域１１６Ｎが形成される。イオン注入領域１１６Ｎにおけるｐ型不純物濃度は、膜２１０の材質や膜厚、イオン注入の加速電圧やドーズ量を調整することにより所望の濃度に調整することができる。なお、イオン注入領域１１６Ｎは、注入されたｐ型不純物がアクセプタ元素として機能するように活性化されていない。このため、イオン注入直後のイオン注入領域１１６Ｎは、抵抗が高い領域である。また、イオン注入工程においては、未だｐ型不純物含有領域１１８は形成されないが、イオン注入領域１１６Ｎとｐ型不純物含有領域１１８との位置関係を説明するため、図３にｐ型不純物含有領域１１８を図示している。
次に、製造者は、膜２１０及びマスク２２０を除去する。本実施形態では、製造者は、ウェットエッチングによって膜２１０及びマスク２２０を除去する。以上により、イオン注入工程（工程Ｐ１２０（図２参照））が完了する。
イオン注入工程（工程Ｐ１２０）を行った後、製造者は、イオン注入領域１１６Ｎにおけるｐ型不純物を活性化させるための熱処理工程（工程Ｐ１３０）を行う。熱処理工程（工程Ｐ１３０）において、製造者は、イオン注入領域１１６Ｎを加熱することによって、ｐ型の導電性を有するイオン注入領域１１６を形成する。
まず、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎの上にキャップ膜を形成する。キャップ膜は、加熱に伴うｐ型半導体層１１４及びイオン注入領域１１６Ｎにおける表面の損傷を防止する機能を有するとともに、ｐ型半導体層１１４からガリウム（Ｇａ）や窒素（Ｎ）が抜けることを抑制する機能を有する。キャップ膜の材料としては、窒化物が好ましく、窒化ケイ素（ＳｉＮｘ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、窒化ホウ素（ＢＮ）などが挙げられ、スパッタ法や有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって形成することができる。本実施形態では、製造者は、キャップ膜として、窒化アルミニウム（ＡｌＮ）を有機金属気相成長法により形成する。
次に、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎを加熱する。ｐ型半導体層１１４及びイオン注入領域１１６Ｎを加熱する温度は、９００℃以上１４００℃以下が好ましく、１０００℃以上１２００℃以下であることがより好ましい。また、加熱時間は、１０秒以上１０分以下が好ましく、１０秒以上５分以下が好ましい。熱処理時の雰囲気ガスとして、窒素（Ｎ）と、アンモニア（ＮＨ３）と、アルゴン（Ａｒ）との少なくとも一つを用いることが好ましい。
熱処理工程により、イオン注入領域１１６Ｎが、ｐ型の導電性を有するイオン注入領域１１６となる。また、イオン注入工程（工程Ｐ１２０）と熱処理工程（工程Ｐ１３０）とを経ることにより、イオン注入領域１１６の下方に位置する領域であって、ｎ型半導体層１１２の＋Ｚ軸方向側の領域に、ｐ型不純物含有領域１１８が形成される。つまり、ｎ型半導体層１１２の一部に、ｐ型不純物含有領域１１８が形成される。ｐ型不純物含有領域１１８は、ｐ型半導体層１１４に含まれるｐ型不純物がｎ型半導体層１１２に拡散することによって形成された領域である。本実施形態では、積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、イオン注入領域１１６と重なる位置となる。
ｐ型不純物含有領域１１８に含まれるｐ型不純物濃度は、イオン注入（工程Ｐ１２０）時の加速電圧やドーズ量、熱処理（工程Ｐ１３０）の加熱温度や加熱時間を調整することにより調整できる。例えば、イオン注入（工程Ｐ１２０）時の加速電圧を大きくする、もしくはドーズ量を多くすることにより、ｐ型不純物含有領域１１８に拡散するｐ型不純物濃度を大きくすることができる。
熱処理の後、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎ（イオン注入領域１１６）の上からキャップ膜を除去する。本実施形態では、製造者は、ウェットエッチングによってキャップ膜を除去する。以上により、熱処理工程（工程Ｐ１３０（図２参照））が完了し、同時に、イオン注入領域形成工程（工程Ｐ１１０）が完了する。これらの工程を経て、半導体装置１００が完成する。
Ａ−３．効果
第１実施形態の半導体装置１００の製造方法によれば、ｎ型半導体層１１２へのｐ型不純物のイオン注入を行わずに、イオン注入領域形成工程（工程Ｐ１１０）においてｐ型不純物含有領域１１８を形成することができる。
また、第１実施形態の半導体装置１００の製造方法によれば、ｎ型半導体層１１２へのｐ型不純物のイオン注入を行わないため、ｐ型不純物のイオン注入を行うことに起因したｎ型半導体層１１２の結晶構造の乱れを抑制できる。
第１実施形態の半導体装置１００において、ｐ型不純物含有領域１１８は、ｐ型半導体層１１４と接している。このため、ｐ型半導体層１１４中のｐ型不純物であるマグネシウム（Ｍｇ）を活性化させるために行う熱処理工程において、ｐ型不純物含有領域１１８中のｐ型不純物であるマグネシウム（Ｍｇ）についても活性化される。つまり、この工程において、ｐ型不純物含有領域１１８中の水素がｐ型半導体層１１４を経由して外部に排出される。このため、第１実施形態の半導体装置１００は、ｐ型半導体層１１４とｐ型不純物含有領域１１８の中のｐ型不純物の活性化を一度に行えることができるため、製造が容易である。
以下、上述のイオン注入領域形成工程（工程Ｐ１１０）を経ることによって、ｎ型半導体層１１２の中にｐ型不純物含有領域１１８が形成されることを裏付ける評価試験の結果を示す。
Ａ−４．評価試験
評価試験には、以下の試料を用いた。試験者は、試料１から試料３を用意した。具体的には、試験者は、まず、第１実施形態と同じ方法により、基板１１０を準備して（工程Ｐ１０５）、結晶成長を行った（工程Ｐ１１０）。その後、試験者は、（ｉ）イオン注入工程（工程Ｐ１２０）を行わず、熱処理工程（工程Ｐ１３０）を行った試料１と、（ｉｉ）イオン注入工程（工程Ｐ１２０）を行い、熱処理工程（工程Ｐ１３０）を行わない試料２と、（ｉｉｉ）イオン注入工程（工程Ｐ１２０）を行った後、熱処理工程（工程Ｐ１３０）を行った試料３とを用意した。つまり、試料１から試料３は以下のような関係となる。なお、試験者は、イオン注入時のドーズ量を２．６×１０１５ｃｍ−３とした。
・試料１：イオン注入工程無し、熱処理工程有り
・試料２：イオン注入工程有り、熱処理工程無し
・試料３：イオン注入工程有り、熱処理工程有り
図４は、評価試験の結果を示す図である。図４は、各試料のｐ型半導体層１１４及びｎ型半導体層１１２におけるマグネシウム（Ｍｇ）の不純物濃度を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定した結果を示す。図４において、横軸はｐ型半導体層１１４、ｎ型半導体層１１２の−Ｚ軸方向の深さ（μｍ）を示し、縦軸はマグネシウム（Ｍｇ）の濃度（ｃｍ−３）を示す。深さ０μｍは、ｐ型半導体層１１４（図１参照）の＋Ｚ軸方向側の表面である。
図４から、以下のことが分かる。つまり、試料１から３において、深さが０μｍから約１μｍまでの領域は、マグネシウム濃度が約１×１０１８ｃｍ−３以上の領域であり、ｐ型半導体層１１４に相当する領域である。また、深さが約１．０μｍ以上の領域は、ｎ型半導体層１１２に相当する領域である。
イオン注入工程が行われた試料２及び３の結果において、深さが０μｍから約０．３μｍまでの領域が、マグネシウム濃度が約１×１０２０ｃｍ−３の領域であり、この領域がイオン注入によってマグネシウムが注入された領域であることが分かる。
また、深さが約０．３μｍから約１．０μｍまでのほとんどの領域において、イオン注入工程が行われた試料２の方が、イオン注入工程が行われていない試料１と比較して、マグネシウム濃度が大きい。このことから、イオン注入によってｐ型半導体層１１４に拡散したマグネシウム（Ｍｇ）が、ｐ型半導体層１１４とｎ型半導体層１１２との界面（深さ：約１．０μｍ）付近まで拡散していることが分かる。なお、イオン注入工程が行われた試料２において、ｐ型半導体層１１４とｎ型半導体層１１２との界面（深さ：約１．０μｍ）付近のマグネシウム濃度は約６．０×１０１８ｃｍ−３である。
ｐ型半導体層１１４とｎ型半導体層１１２との界面（深さ：約１．０μｍ）付近までのマグネシウムの拡散は、イオン注入されたマグネシウム（Ｍｇ）の高い運動エネルギーに起因すると考えられる。この拡散によって、ｐ型半導体層１１４内において結晶性の低下や微小な欠陥などのダメージが発生する虞がある。しかし、試料２において、この拡散は、ｐ型半導体層１１４とｎ型半導体層１１２との界面（深さ：約１．０μｍ）で止まっており、ｎ型半導体層１１２にはこの拡散が見られない。このことから、イオン注入されたマグネシウム（Ｍｇ）の高い運動エネルギーに起因するｎ型半導体層１１２へのダメージは発生していないと考えられる。
イオン注入工程が行われた試料２及び３のうち、熱処理工程が行われていない試料２と熱処理工程が行われた試料３を比較すると、試料３は、マグネシウム（Ｍｇ）のｎ型半導体層１１２への拡散が起こっていることが分かる。具体的には、試料３は、深さが約１．０μｍから約１．８μｍまでの領域がｐ型不純物含有領域１１８である。図４において、ｐ型不純物含有領域１１８のマグネシウム濃度は、１．０×１０１７ｃｍ−３以上である。
イオン注入工程が行われていない試料１において、深さが約１．０μｍより深い部分は、深さが０μｍから約１．０μｍの部分と比較して、マグネシウム濃度が急激に小さくなっている。つまり、熱処理工程のみを行った場合では、ｐ型半導体層１１４のマグネシウムがｎ型半導体層１１２へのマグネシウムの拡散が見られない。
また、イオン注入工程が行われていない試料１とイオン注入工程が行われた試料３とを比較すると、深さが０μｍから約１．０μｍまでの領域において、試料３が試料１のマグネシウム濃度を下回る部分がある。具体的には、深さが約０．３μｍから約１．０μｍまでの領域において、試料３のマグネシウム濃度が約４．０×１０１８ｃｍ−３を下回り、約２．０×１０１８ｃｍ−３まで低下している領域がある。このことから、熱処理により拡散したマグネシウム（Ｍｇ）は、イオン注入されたマグネシウム（Ｍｇ）だけではなく、ｐ型半導体層１１４内に存在したマグネシウム（Ｍｇ）も含まれることが分かる。また、このことから、イオン注入領域１１６の下方におけるｐ型半導体層１１４の領域は、イオン注入領域１１６の下方ではないｐ型半導体層１１４の領域よりも、平均ｐ型不純物濃度が低いことがわかる。なお、イオン注入工程が行われず、熱処理工程のみ行った試料１の結果から、熱処理のみを行ってもｐ型半導体層１１４からｎ型半導体層１１２へのマグネシウム（Ｍｇ）の拡散が起きないことが分かる。
ここで、試料２及び３において、深さが０μｍから２．０μｍまでのマグネシウムの量を算出したところ、試料２の値と試料３の値が一致した。このことから、試料３のｐ型不純物含有領域１１８に含まれるマグネシウム（Ｍｇ）は、ｐ型半導体層１１４から拡散したことが分かる。
以上のように、評価試験の結果から、イオン注入のみではｎ型半導体層１１２までｐ型不純物が拡散せず、その後の熱処理によりｐ型不純物含有領域１１８が形成されることが分かる。つまり、ｎ型半導体層１１２及びｐ型半導体層１１４が上述のイオン注入領域形成工程（工程Ｐ１１０）を経ることによって、ｎ型半導体層１１２のｐ型不純物含有領域１１８が形成されることが分かる。
Ｂ．第２実施形態
図５は、第２実施形態においてイオン注入がされている状態を模式的に示す断面図である。第２実施形態の半導体装置は、第１実施形態の半導体装置１００と比較して、さらに、（ｉ）基板１１０とｎ型半導体層１１２との間に、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１１と、（ｉｉ）ｎ型半導体層１１２の中に、ｐ型不純物含有領域１１８と交わるように配置されており、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１３と、（ｉｉｉ）ｐ型半導体層１１４の上に、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１５とを備える点で異なるが、それ以外は同じである。なお、ｎ型半導体層１１３は、ｐ型不純物含有領域１１８と交わるように図示されているが、ｐ型不純物含有領域１１８よりも下に配置されていてもよい。また、ｎ型半導体層１１１と、ｎ型半導体層１１３と、ｎ型半導体層１１５との少なくとも一つを備えなくてもよい。ｎ型半導体層１１１とｎ型半導体層１１３とｎ型半導体層１１５との不純物濃度は、いずれも１．０×１０１７ｃｍ−３以上であり、厚みは、０．１μｍから１μｍである。なお、ｎ型半導体層１１５を第２のｎ型半導体層とも呼ぶ。ここで、ｎ型半導体層１１１は、基板１１０への電極形成が困難な場合にドレイン電極を形成するためのコンタクト層として利用できる。ｎ型半導体層１１５は、ソース電極を形成するためのコンタクト層として利用できる。ｎ型半導体層１１３は、ｐ型不純物含有領域１１８からの内蔵電位によりｎ型半導体層１１２が空乏化して電子が流れにくくなることを抑制できる。
第２実施形態の半導体装置の製造方法においても、ｎ型半導体層１１２へのｐ型不純物のイオン注入を行わずに、イオン注入領域形成工程（工程Ｐ１１０）においてｐ型不純物含有領域１１８を形成することができる。
Ｃ．第３実施形態
図６は、第３実施形態においてイオン注入がされている状態を模式的に示す断面図である。第３実施形態の半導体装置は、第２実施形態の半導体装置と同様に、第１実施形態の半導体装置１００と比較して、さらに、（ｉ）基板１１０とｎ型半導体層１１２との間に、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１１と、（ｉｉ）ｎ型半導体層１１２の中に、ｐ型不純物含有領域１１８と交わるように配置されており、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１３と、（ｉｉｉ）ｐ型半導体層１１４の上に、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１５とを備え、さらに、（ｉｖ）トレンチ構造を有するが、それ以外は半導体装置１００と同様である。なお、このようなトレンチ構造は、半導体層にトレンチを形成し、その中にゲート電極の少なくとも一部が埋め込まれているトレンチゲート構造として用いることができる。第３実施形態の半導体装置は、縦型トレンチＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）である。
図６において、領域１２２は、イオン注入後の工程において、トレンチ１２２を形成する領域である。つまり、第３実施形態の製造方法では、ｐ型半導体層１１４を貫通して、ｎ型半導体層１１２に至るまで落ち込んだトレンチ１２２を形成するトレンチ形成工程を備える。なお、第３実施形態では、ｐ型半導体層１１４の上にｎ型半導体層１１５を備え、トレンチ１２２はｎ型半導体層１１５についても貫通している。また、第３実施形態では、イオン注入工程の後にトレンチ形成工程を行うが、トレンチ形成工程の後にイオン注入工程を行ってもよい。
ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物含有領域１１８の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２と同じか、もしくはトレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。第３実施形態では、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物含有領域１１８の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。このようにすることにより、第３実施形態の半導体装置によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、より効果的に抑制できる。なお、「底面」とは、その領域もしくは層のうち、最も−Ｚ軸方向側の面を言う。また、本実施形態において、トレンチ１２２は、ｐ型不純物含有領域１１８と重ならない。すなわち、トレンチ１２２が形成される領域にイオン注入を行っていない。これにより、トレンチ１２２へのイオン注入によるダメージを抑制でき、より安定した電機特性を得ることができる。
第３実施形態の半導体装置は縦型トレンチＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）であるため、第３実施形態における半導体装置の製造方法では、さらに、トレンチ１２２の内側に絶縁膜を形成する工程と、ｎ型半導体層１１５と接するソース電極（第１の電極とも呼ぶ）及びボディ電極を形成する工程と、基板１１０であるｎ型半導体と接するドレイン電極（第２の電極とも呼ぶ）を形成する工程と、絶縁膜の上に、第１の電極と第２の電極との間の電流の流れを制御するゲート電極（制御電極とも呼ぶ）を形成する工程と、を備える。なお、基板１１０が絶縁体である場合、ドレイン電極は、基板１１０ではなくｎ型半導体層１１１と接するように形成する。
Ｄ．第４実施形態
図７及び図８は、第４実施形態においてイオン注入がされている状態を模式的に示す断面図である。図７は、第１のイオン注入がされている状態を模式的に示す断面図であり、図８は、第２のイオン注入がされている状態を模式的に示す断面図である。
第４実施形態の半導体装置は、第１実施形態の半導体装置１００と比較して、さらに、（ｉ）基板１１０とｎ型半導体層１１２との間にｎ型のｎ型半導体層１１１と、（ｉｉ）ｎ型半導体層１１２とｐ型半導体層１１４との間にｎ型のｎ型半導体層１１３と、を備え、さらに、（ｉｉｉ）ｐ型不純物含有領域１１９と、（ｉｖ）イオン注入領域１１７Ｎとを備える点で異なるが、それ以外は同じである。
第４実施形態では、図７に示すとおり、第１のイオン注入領域形成工程として、ｐ型半導体層１１４へｎ型不純物であるケイ素（Ｓｉ）をイオン注入するｎ型イオン注入工程を行う。このｎ型イオン注入工程により、ｐ型半導体層１１４の表面に、イオン注入領域１１７Ｎが形成され、後の熱工程によりｐ型不純物含有領域１１９が形成される。なお、後の熱工程により、イオン注入領域１１７Ｎは、ｎ型半導体領域となる。
第１のイオン注入領域形成工程の後、図８に示すとおり、第２のイオン注入領域形成工程として、ｐ型半導体層１１４へｐ型不純物であるマグネシウム（Ｍｇ）をイオン注入するｐ型イオン注入工程を行う。このｐ型イオン注入工程によりイオン注入領域１１６Ｎが形成され、後の熱処理によりｐ型不純物含有領域１１８が形成される。ｐ型不純物含有領域１１８を、第１のｐ型不純物含有領域１１８とも呼び、ｐ型不純物含有領域１１９を、第２のｐ型不純物含有領域１１９とも呼ぶ。
図７及び図８において、領域１２２は、イオン注入工程の後に行われるトレンチ形成工程において、トレンチ１２２を形成する領域である。図８に示すとおり、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物含有領域１１８の底面ＢＳ１及びｐ型不純物含有領域１１９の底面ＢＳ３は、トレンチ１２２の底面ＢＳ２と同じか、もしくはトレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。第４実施形態では、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物含有領域１１８の底面ＢＳ１及びｐ型不純物含有領域１１９の底面ＢＳ３は、いずれもトレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。このため、第４実施形態の半導体装置によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、より効果的に抑制できる。さらに、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物含有領域１１８の底面ＢＳ１は、ｐ型不純物含有領域１１９の底面ＢＳ３よりも下に位置し、ｐ型不純物含有領域１１９の底面ＢＳ３は、トレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。これにより、ｐ型不純物含有領域１１８からの電界集中を緩和できる。
また、トレンチ形成工程において、ｐ型不純物含有領域１１９の少なくとも一部と重なる位置にトレンチ１２２が形成されることにより、トレンチの底面ＢＳ２の少なくとも一部が、ｐ型不純物含有領域１１９により形成される。第４実施形態では、トレンチ形成工程において、ｐ型不純物含有領域１１９の一部と重なる位置にトレンチ１２２が形成されることにより、トレンチの底面ＢＳ２の一部が、ｐ型不純物含有領域１１９により形成される。このため、第４実施形態の半導体装置によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、さらに効果的に抑制できる。
Ｅ．第５実施形態
図９は、第５実施形態においてイオン注入がされている状態を模式的に示す断面図である。第５実施形態において、ｐ型不純物含有領域１１８は、終端部に設けられている。第５実施形態では、トランジスタやダイオードが形成されたアクティブ領域の周りを囲うように設けられおり、多重の環状に設けられている。第５実施形態では、５重の環状である。なお、５重の環状ではなく、４重以下の環状でもよく、６重以上の環状でもよい。また、ｐ型不純物含有領域１１８は、環状でなくてもよく、途中に途切れた部分があってもよい。このように多重にすることで、ｐ型不純物含有領域１１８の数、幅、間隔を変えることができ、所望の特性に応じた終端部を形成することができる。
図１０は、第５実施形態からｎ型半導体層１１３とそれよりも上の層を、ドライエッチングなどにより取り除いた状態を示す模式図である。このような形態として用いてもよい。
Ｆ．他の実施形態
本発明は、上述の実施形態や実施例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
第１実施形態において、基板１１０とｎ型半導体層１１２との間には、他の層が存在しないが、他の層が存在してもよい。他の層として、例えば、（ｉ）ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１１（ｎ型不純物濃度：５．０×１０１８ｃｍ−３、厚み：０．５μｍから１μｍ）や、（ｉｉ）基板１１０と接する層から順に、窒化アルミニウム（ＡｌＮ）層と窒化ガリウム（ＧａＮ）層とを備える格子不整合を緩和する層や、（ｉｉｉ）低温堆積バッファ層が挙げられる。基板１１０とｎ型半導体層１１２との間に、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１１を備え、基板１１０を絶縁体とした場合、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１１は、ドレインコンタクト層として機能し、ドレイン電極はドレインコンタクト層と接するように形成される。
第１実施形態において、ｎ型半導体層１１２とｐ型半導体層１１４の間には、他の層が存在しないが、他の層が存在してもよい。他の層として、例えば、ｎ型半導体層１１２よりもｎ型不純物濃度が高いｎ型半導体層１１３（ｎ型不純物濃度：５．０×１０１７ｃｍ−３以下、厚み：１μｍ以下）が挙げられる。このようなｎ型半導体層１１３は、ｐ型不純物含有領域１１８からの内蔵電位によりｎ型半導体層１１２が空乏層化して電子が流れにくくなることを抑制できる。
第１実施形態において、ｐ型半導体層１１４の上には半導体層が存在しないが、他の層が存在してもよい。他の層として、例えば、ｎ型不純物濃度が高いｎ型半導体層１１５（ｎ型不純物濃度：５．０×１０１８ｃｍ−３、厚み：０．５μｍ以下）が挙げられる。この層は、ソースコンタクト層として機能する。
第３実施形態から第５実施形態では、本発明が適用される半導体装置として、縦型トレンチＭＩＳＦＥＴを用いて説明した。例えば、第３実施形態における縦型トレンチＭＩＳＦＥＴは、以下のような形態となる。
図１１は、第３実施形態における縦型トレンチＭＩＳＦＥＴの模式図である。第３実施形態における縦型トレンチＭＩＳＦＥＴは、絶縁膜１３０と、ソース電極１４１と、ゲート電極１４２と、ドレイン電極１４３と、ボディ電極１４４とを備える。しかし、本発明が適用される半導体装置は、これに限られず、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのトレンチゲート構造を有し、制御電極で反転層を形成する原理を用いて電流を制御する半導体装置であってもよい。
上述の実施形態において、ｎ型不純物としてケイ素（Ｓｉ）を用いている。しかし、本発明はこれに限らない。ｎ型不純物として、例えば、酸素（Ｏ）や、ゲルマニウム（Ｇｅ）を用いてもよい。
１００…半導体装置
１１０…基板
１１１…ｎ型半導体層
１１２…ｎ型半導体層
１１３…ｎ型半導体層
１１４…ｐ型半導体層
１１５…ｎ型半導体層
１１６…イオン注入領域
１１６Ｎ…イオン注入領域
１１７Ｎ…イオン注入領域
１１８…ｐ型不純物含有領域
１１９…ｐ型不純物含有領域
１２２…トレンチ
１３０…絶縁膜
１４１…ソース電極
１４２…ゲート電極
１４３…ドレイン電極
１４４…ボディ電極
２１０…膜
２２０…マスク
ＢＳ１…底面
ＢＳ２…底面
ＢＳ３…底面

Claims (8)

  1. 半導体装置の製造方法であって、
    ＩＩＩ族窒化物により形成され、ｎ型不純物を含む第１のｎ型半導体層の上に、ＩＩＩ族窒化物により形成され、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、
    前記ｐ型半導体層にｐ型不純物をイオン注入するｐ型イオン注入工程と、
    前記イオン注入したｐ型不純物を活性化させるために熱処理する熱処理工程と、を備え、
    前記ｐ型イオン注入工程及び前記熱処理工程を経ることにより、前記イオン注入がされた前記ｐ型半導体層の領域の下方であって、前記第１のｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散する第１のｐ型不純物含有領域が形成される、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、さらに、
    前記積層工程の後であって、前記熱処理工程の前に、前記ｐ型半導体層にｎ型不純物をイオン注入するｎ型イオン注入工程を備え、
    前記ｎ型イオン注入工程及び前記熱処理工程を経ることにより、
    前記ｐ型半導体層の表面に、ｎ型半導体領域が形成され、
    前記ｎ型半導体領域の下方であって、前記第１のｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散する第２のｐ型不純物含有領域が形成される、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、さらに、
    前記ｎ型半導体領域及び前記ｐ型半導体層を貫通して、前記第１のｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程を備え、
    前記第１のｎ型半導体層と前記ｐ型半導体層との積層の方向において、前記第２のｐ型不純物含有領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置する、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記トレンチ形成工程は、前記ｎ型イオン注入工程よりも後に行われ、
    前記トレンチ形成工程において、前記第２のｐ型不純物含有領域の少なくとも一部と重なる位置に前記トレンチが形成されることにより、前記トレンチの底面の少なくとも一部が、前記第２のｐ型不純物含有領域により形成される、半導体装置の製造方法。
  5. 請求項３又は請求項４に記載の半導体装置の製造方法であって、さらに、
    前記トレンチの内側に絶縁膜を形成する工程と、
    前記ｎ型半導体領域と接する第１の電極を形成する工程と、
    前記第１のｎ型半導体層と接する第２の電極を形成する工程と、
    前記絶縁膜の上に、前記第１の電極と前記第２の電極との間の電流の流れを制御する制御電極を形成する工程と、を備える、半導体装置の製造方法。
  6. 半導体装置の製造方法であって、
    ＩＩＩ族窒化物により形成され、ｎ型不純物を含む第１のｎ型半導体層の上に、ＩＩＩ族窒化物により形成され、ｐ型不純物を含むｐ型半導体層を積層し、前記ｐ型半導体層の上に、ＩＩＩ族窒化物により形成され、ｎ型不純物を含む第２のｎ型半導体層を積層する積層工程と、
    前記第２のｎ型半導体層にｐ型不純物をイオン注入するｐ型イオン注入工程と、
    前記イオン注入したｐ型不純物を活性化させるために熱処理する熱処理工程と、を備え、
    前記ｐ型イオン注入工程及び前記熱処理工程を経ることにより、前記イオン注入がされた前記第２のｎ型半導体層の領域の下方であって、前記第１のｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物含有領域が形成される、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法であって、さらに、
    前記第２のｎ型半導体層と前記ｐ型半導体層とを貫通して、前記第１のｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程を備え、
    前記第１のｎ型半導体層と前記ｐ型半導体層との積層の方向において、前記ｐ型不純物含有領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置する、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、さらに、
    前記トレンチの内側に絶縁膜を形成する工程と、
    前記第２のｎ型半導体層と接する第１の電極を形成する工程と、
    前記第１のｎ型半導体層と接する第２の電極を形成する工程と、
    前記絶縁膜の上に、前記第１の電極と前記第２の電極との間の電流の流れを制御する制御電極を形成する工程と、を備える、半導体装置の製造方法。
JP2017062668A 2017-03-28 2017-03-28 半導体装置の製造方法 Active JP6693020B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017062668A JP6693020B2 (ja) 2017-03-28 2017-03-28 半導体装置の製造方法
US15/916,053 US10490408B2 (en) 2017-03-28 2018-03-08 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017062668A JP6693020B2 (ja) 2017-03-28 2017-03-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018166149A JP2018166149A (ja) 2018-10-25
JP6693020B2 true JP6693020B2 (ja) 2020-05-13

Family

ID=63669752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017062668A Active JP6693020B2 (ja) 2017-03-28 2017-03-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10490408B2 (ja)
JP (1) JP6693020B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6966010B1 (ja) * 2021-01-28 2021-11-10 富士電機株式会社 窒化物半導体装置の製造方法及び窒化物半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
US6645815B2 (en) * 2001-11-20 2003-11-11 General Semiconductor, Inc. Method for forming trench MOSFET device with low parasitic resistance
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10490408B2 (en) 2019-11-26
JP2018166149A (ja) 2018-10-25
US20180286685A1 (en) 2018-10-04

Similar Documents

Publication Publication Date Title
JP6520785B2 (ja) 半導体装置の製造方法
JP6809330B2 (ja) 半導体装置の製造方法
JP6183310B2 (ja) 半導体装置およびその製造方法
US10256323B2 (en) Method of manufacturing semiconductor device including an n type semiconductor region formed in a p type semiconductor layer
US9548204B2 (en) Semiconductor device, manufacturing method of the same and method of suppressing decrease of flat band voltage
US9887263B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
JP2014146748A (ja) 半導体装置及びその製造方法並びに半導体基板
JP2019062140A (ja) 半導体装置の製造方法
JP2009200090A (ja) 半導体装置及びその製造方法
JP6693020B2 (ja) 半導体装置の製造方法
US10854454B2 (en) Semiconductor device and method for manufacturing the same
CN108574001B (zh) 半导体装置
JP2019140151A (ja) Ｉｉｉ族窒化物半導体装置およびｉｉｉ族窒化物半導体基板の製造方法
US9852925B2 (en) Method of manufacturing semiconductor device
CN107180860B (zh) 半导体装置
JP7024761B2 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
US10749003B2 (en) Manufacturing method of semiconductor device and semiconductor device
JP2020077829A (ja) スイッチング素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190426

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200228

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200323

R150 Certificate of patent or registration of utility model

Ref document number: 6693020

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150