CN108574001B - 半导体装置 - Google Patents

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Abstract

本发明提供提高半导体装置的耐压并抑制漏极‑源极间的电容变高的技术。具有沟槽栅极结构的半导体装置具备第一n型半导体层、p型半导体层、沟槽、绝缘膜、栅极电极、源极电极以及漏极电极，第一n型半导体层具备含有p型杂质比含有n型杂质多的p型杂质含有区域，p型杂质含有区域与p型半导体层接触，在从n型半导体层与p型半导体层的层叠方向观察时，p型杂质含有区域位于不与源极电极的至少一部分重叠的位置且位于与沟槽的底面外周重叠的位置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往已知一种具有沟槽栅极结构的半导体装置(例如非专利文献1)。在非专利文献1所记载的半导体装置中，为了提高半导体装置的耐压，从沟槽底面的外周附近到沟槽电极与源极电极之间设置有p型半导体区域。
非专利文献1：IEEE Electron Device Letters，Volume37，No.4April 2016p.463－466
然而，在使用非专利文献1所记载的半导体装置的情况下，存在(i)p/n界面位于沟槽的下侧以及(ii)从半导体层的层叠方向观察时p型半导体区域与源极电极在全部的位置重叠，漏极-源极间的电容变高这样的课题。因此，期望一种提高半导体装置的耐压并抑制漏极-源极间的电容变高的技术。
发明内容
本发明是为了解决上述的课题的至少一部分而完成的，能够作为以下的方式来实现。
(1)根据本发明的一个方式，提供具有沟槽栅极结构的半导体装置。该半导体装置具备：第一n型半导体层，包含n型杂质；p型半导体层，形成在上述第一n型半导体层上，包含p型杂质；沟槽，贯通上述p型半导体层，并下陷至到达上述第一n型半导体层；绝缘膜，覆盖上述沟槽的表面，由绝缘体形成；栅极电极，隔着上述绝缘膜形成于上述沟槽；源极电极，形成在第二n型半导体层上，上述第二n型半导体层位于上述p型半导体层上；以及漏极电极，对于上述第一n型半导体层，形成在与上述p型半导体层相反侧，上述第一n型半导体层具备p型杂质含有区域，该p型杂质含有区域含有p型杂质比含有n型杂质多，上述p型杂质含有区域与上述p型半导体层接触，在从上述第一n型半导体层和上述p型半导体层的层叠方向观察时，上述p型杂质含有区域位于不与上述源极电极的至少一部分重叠的位置，且位于与上述沟槽的底面外周重叠的位置。根据该方式的半导体装置，提高半导体装置的耐压，并能够抑制漏极-源极间的电容变高。
(2)在上述的半导体装置中，在从上述层叠方向观察时，与上述p型杂质含有区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度可以小于不与上述p型杂质含有区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度。根据该方式的半导体装置，在从n型半导体层和p型半导体层的层叠方向观察时，与p型杂质含有区域重叠的位置的p型半导体层中的电子的移动度变高，由此能够进一步降低半导体装置的通态电阻。
(3)在上述的半导体装置中，从上述层叠方向观察时，将上述p型杂质含有区域与上述沟槽重叠的宽度设为Wdi、将从上述层叠方向观察时的上述沟槽的宽度设为Wt时，Wdi可以为上述绝缘膜的厚度的2倍以上且小于Wt的2/3倍。根据该方式的半导体装置，漏极-源极间的电容不会变高，半导体装置的耐压进一步提高，能够进一步降低通态电阻。
(4)在上述的半导体装置中，关于上述p型半导体层的p型杂质浓度，与上述源极电极接触的面可以高于与上述第一n型半导体层接触的面。根据该方式的半导体装置，能够降低p型半导体层和源极电极的接触电阻。
(5)在上述的半导体装置中，上述第二n型半导体层可以是包含上述p型半导体层所具备的n型杂质的第一n型半导体区域，在从上述层叠方向观察时，上述第一n型半导体区域可以与上述沟槽的底面外周以及上述p型杂质含有区域重叠。根据该方式的半导体装置，能够提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。
(6)在上述的半导体装置中，还可以具备第二n型半导体区域，上述第二n型半导体区域在从上述层叠方向观察时，不与上述沟槽的底面外周重叠，且与上述第一n型半导体区域相比n型杂质浓度较小。根据该方式的半导体装置，能够提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。
(7)在上述的半导体装置中，关于上述层叠方向的深度，上述第一n型半导体区域可以比上述第二n型半导体区域深。根据该方式的半导体装置，能够提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。
(8)在上述的半导体装置中，在从上述层叠方向观察时，与上述第一n型半导体区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度可以小于与上述第二n型半导体区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度。根据该方式的半导体装置，能够提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。
本发明也能够以具有沟槽栅极结构的半导体装置以外的各种方式实现。例如能够以具有沟槽栅极结构的半导体装置的制造方法、使用上述的制造方法来制造半导体装置的装置等方式来实现。
根据本申请发明的半导体装置，能够提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。
附图说明
图1是示意性地表示第一实施方式中的半导体装置的结构的剖视图。
图2是表示沟槽与含p型杂质的区域的位置关系的剖面示意图。
图3是表示第一实施方式中的半导体装置的制造方法的工序图。
图4是示意性地表示进行了离子注入的状态的剖视图。
图5是示意性地表示热处理后的状态的剖视图。
图6是示意性地表示形成有沟槽的状态的剖视图。
图7是表示评价试验的结果的图。
图8是表示第二评价试验的结果的图。
图9是表示第三评价试验的结果的图。
图10是表示沟槽122的底面外周部的电场强度与Wdi的关系的图。
图11是表示通态电阻与Wdi的关系的图。
图12是示意性地表示第二实施方式中的半导体装置的结构的剖视图。
图13是示意性地表示第三实施方式中的半导体装置的结构的剖视图。
图14是示意性地表示第四实施方式中的半导体装置的结构的剖视图。
符号说明
100…半导体装置；110…基板；112…n型半导体层；114…p型半导体层；115…p型半导体层；116…n型半导体区域；116A…第一n型半导体区域；116B…第二n型半导体区域；116C…n型半导体区域；116D…n型半导体区域；116N…离子注入区域；118…p型杂质含有区域；118A…第一p型杂质含有区域；118B…第二p型杂质含有区域；118C…p型杂质含有区域；118D…p型杂质含有区域；118E…p型杂质含有区域；121…接触孔；122…沟槽；130…绝缘膜；141…源极电极；142…栅极电极；143…漏极电极；144…体电极；200…半导体装置；210…膜；220…掩模；240…盖膜；300…半导体装置；400…半导体装置；BS1…底面；BS2…底面
具体实施方式
A.第一实施方式
A－1.半导体装置的结构
图1是示意性地表示第一实施方式中的半导体装置100的结构的剖视图。半导体装置100是使用氮化镓(GaN)形成的GaN系半导体装置。半导体装置100具有沟槽栅极结构。在本说明书中，“沟槽栅极结构”是指在半导体层形成沟槽，并在沟槽中埋入栅极电极的至少一部分的结构。在本实施方式中，半导体装置100为纵型沟槽MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor：绝缘栅场效应管)。在本实施方式中，半导体装置100被使用于电力控制，也被称为功率器件。
图1中图示出相互正交的XYZ轴。图1的XYZ轴中的X轴是从图1的纸面左侧朝向纸面右侧的轴。+X轴方向是朝向纸面右侧的方向，－X轴方向是朝向纸面左侧的方向。图1的XYZ轴中的Y轴是从图1的纸面跟前侧朝向纸面里侧的轴。+Y轴方向是朝向纸面里侧的方向，－Y轴方向是朝向纸面跟前侧的方向。图1的XYZ轴中的Z轴是从图1的纸面下侧朝向纸面上侧的轴。+Z轴方向是朝向纸面上侧的方向，－Z轴方向是朝向纸面下侧的方向。
半导体装置100具备基板110、n型半导体层112、p型杂质含有区域118、p型半导体层114以及n型半导体区域116。半导体装置100还具备绝缘膜130、源极电极141、体电极144、栅极电极142以及漏极电极143，另外还具有沟槽122。其中，也对基板110以及n型半导体层112进行统称，而仅称为“第一n型半导体层”。
半导体装置100的基板110为沿着X轴以及Y轴扩展的板状的半导体。在本实施方式中，基板110、n型半导体层112以及p型半导体层114为III族氮化物半导体。作为III族氮化物半导体，例如能够例示氮化镓(GaN)、氮化铝(AlN)、铝镓氮(AlGaN)、铟镓氮(InGaN)、铟铝镓氮(InAlGaN)等。此外，从使用于电力控制用的半导体装置的观点来看，作为III族氮化物半导体，优选氮化镓(GaN)、铝镓氮(AlGaN)。在本实施方式中，使用氮化镓(GaN)作为III族氮化物半导体。此外，在起到本实施方式的效果的范围内，可以将氮化镓(GaN)的一部分置换为铝(Al)、铟(In)等其它III族元素，也可以包含其它杂质。
在本实施方式中，基板110是包含硅(Si)作为n型杂质的n型半导体层。在本实施方式中，基板110所包含的硅(Si)浓度的平均值为1.0×1018cm－3。
半导体装置100的n型半导体层112是位于基板110的+Z轴方向侧并沿着X轴以及Y轴扩展的半导体层。在本实施方式中，n型半导体层112是包含硅(Si)作为n型杂质的n型半导体层。在本实施方式中，n型半导体层112所包含的硅(Si)浓度的平均值小于基板110所包含的硅(Si)浓度的平均值，为1.0×1016cm－3。在本实施方式中，n型半导体层112的厚度(Z轴方向的长度)为10μm。
半导体装置100的p型杂质含有区域118是n型半导体层112的+Z轴方向侧的一部分区域，是含有p型杂质比含有n型杂质多的区域。优选p型杂质含有区域118的p型杂质浓度为1.0×1016cm－3以上。在本实施方式中，p型杂质含有区域118含有硅(Si)作为n型杂质，并且还含有镁(Mg)作为p型杂质。
p型杂质含有区域118在上面(+Z轴方向侧的面)与p型半导体层114接触。另外，p型杂质含有区域118是位于n型半导体区域116的下方，在后述的n型半导体区域形成工序中形成的区域。此处，“下方”表示在n型半导体层112与p型半导体层114的层叠的方向(Z轴方向)上，比p型半导体层114位于n型半导体层112侧(－Z轴方向侧)，且在从层叠的方向(Z轴方向)观察时，位于n型半导体层112与p型半导体层114至少一部分重叠的位置。p型杂质含有区域118的厚度(Z轴方向的长度)与n型半导体区域116的厚度以及n型杂质浓度有关联。p型杂质含有区域118是沿着X轴以及Y轴扩展的半导体区域。
半导体装置100的p型半导体层114是位于n型半导体层112的上侧(+Z轴方向侧)并沿着X轴以及Y轴扩展的半导体层。在本实施方式中，p型半导体层114由氮化镓(GaN)形成。在本实施方式中，p型半导体层114是包含镁(Mg)作为p型杂质的p型半导体层。在本实施方式中，p型半导体层114所包含的镁(Mg)浓度的平均值为2.0×1018cm－3。对于p型半导体层114的厚度(Z轴方向的长度)，从半导体装置100作为晶体管更适合地进行动作的观点出发，优选在0.5μm以上，从降低半导体装置100的通态电阻的观点出发，优选在2.0μm以下，在本实施方式中，为0.9μm。
半导体装置100的n型半导体区域116是p型半导体层114的+Z轴方向侧的一部分区域，是包含n型杂质的区域。n型半导体区域116是沿着X轴以及Y轴扩展的半导体区域。在本实施方式中，n型半导体区域116由氮化镓(GaN)形成。在本实施方式中，n型半导体区域116包含硅(Si)作为n型杂质。在本实施方式中，n型半导体区域116是通过对p型半导体层114的+Z轴方向侧的一部分进行硅(Si)的离子注入而形成的区域。此外，也将n型半导体区域116称为第二n型半导体层。在本实施方式中，第二n型半导体层是包含p型半导体层114所具备的n型杂质的n型半导体区域。
半导体装置100的沟槽122是形成于n型半导体层112以及p型半导体层114并向n型半导体层112的厚度方向(－Z轴方向)下陷的槽部。沟槽122从p型半导体层114的+Z轴方向侧贯通p型半导体层114，到达n型半导体层112。在本实施方式中，沟槽122通过针对n型半导体层112、p型半导体层114的干式蚀刻而形成。
图2是表示沟槽122与p型杂质含有区域118的位置关系的剖面示意图。在n型半导体层112和p型半导体层114的层叠的方向(Z轴方向)上，p型杂质含有区域118的底面BS1位于比沟槽122的底面BS2靠下(－Z轴方向侧)。“p型杂质含有区域118的底面BS1”是指p型杂质含有区域118的区域中最靠－Z轴方向侧的n型半导体层112与p型杂质含有区域118的界面。另外，“沟槽122的底面BS2”是指沟槽122中最靠－Z轴方向侧的面。
此处，将层叠方向(Z轴方向)上的沟槽122的深度设为Dt。将层叠方向(Z轴方向)上的底面BS1与底面BS2之差设为Ddi。将从层叠方向(Z轴方向)观察时的沟槽122的宽度设为Wt。另外，将从层叠方向(Z轴方向)观察时p型杂质含有区域118与沟槽122重叠的宽度设为Wdi。从层叠方向(Z轴方向)观察时在沟槽122的底面BS2外周附近存在两处p型杂质含有区域118与沟槽122重叠的部分，Wdi表示这两处的合计。在本实施方式中，Dt为1.0μm，Ddi为0.3μm，Wdi为0.2μm，Wt为2.0μm。
另外，优选沟槽122的宽度即Wt和p型杂质含有区域118与沟槽122重叠的宽度即Wdi为以下的关系。换句话说，从使半导体装置100作为晶体管动作的观点出发，优选Wdi＜Wt，从抑制漏极-源极间的电容变高，并提高半导体装置100的耐压的观点出发，优选0＜Wdi。另外，优选Wdi为绝缘膜130的厚度的2倍以上，优选Wdi小于2Wt/3。这样做，能够降低半导体装置100的通态电阻。在本实施方式中，Wdi/Wt为0.1。
并且，沟槽122的深度Dt越深，这样的Wdi的范围越有效果。优选层叠方向(Z轴方向)上的沟槽122的深度即Dt和p型杂质含有区域118与沟槽122重叠的宽度即Wdi为以下的关系。换句话说，优选Wdi/(Wdi+2Dt)为0.01以上且0.40以下，优选0.01以上且0.20以下。这样做，抑制漏极-源极间的电容变高，并提高半导体装置100的耐压，还能够降低半导体装置100的通态电阻。在本实施方式中，Wdi/(Wdi+2Dt)为0.09。
半导体装置100的绝缘膜130(参照图1)是由绝缘体形成并具有电绝缘性的膜。绝缘膜130从沟槽122的内侧遍及外侧而形成。换句话说，绝缘膜130覆盖沟槽122的表面。除了沟槽122的内侧之外，还在n型半导体区域116的+Z轴方向侧形成绝缘膜130。在本实施方式中，绝缘膜130由二氧化硅(SiO2)形成。在本实施方式中，绝缘膜130是利用原子层沉积法(ALD：Atomic Layer Deposition)形成的膜。在本实施方式中，绝缘膜130的厚度为0.1μm。
绝缘膜130具有接触孔121。接触孔121是贯通绝缘膜130并到达p型半导体层114的贯通孔。在本实施方式中，接触孔121是通过针对绝缘膜130的湿式蚀刻而形成的。
半导体装置100的体电极144是形成在绝缘膜130的接触孔121中的电极。在本实施方式中，体电极144与p型半导体层114接触。体电极144与p型半导体层114欧姆接触。此处，欧姆接触是指不是肖特基接触，而是接触电阻比较低的接触。在本实施方式中，体电极144是由钯(Pd)形成，并形成在半导体层上后进行了退火处理(热处理)后的电极。
半导体装置100的源极电极141是形成在绝缘膜130的接触孔121的电极。在本实施方式中，源极电极141形成在体电极144以及p型半导体层114的n型半导体区域116上，源极电极141与n型半导体区域116欧姆接触。在本实施方式中，源极电极141是在由钛(Ti)形成的层上层叠由铝(Al)形成的层后进行了退火处理(热处理)后的电极。在本实施方式中，由于源极电极141和体电极144电接触，所以能够施加相同的电位的电压。此外，源极电极141可以由钯(Pd)形成。通过使源极电极141和体电极144为相同的金属，能够在一次的工序中形成源极电极141和体电极144。
半导体装置100的漏极电极143是对于n型半导体层110、112，形成在与p型半导体层114相反侧的电极。在本实施方式中，漏极电极143是形成在基板110下(－Z轴方向侧)的电极。漏极电极143与基板110欧姆接触。在本实施方式中，漏极电极143是在由钛(Ti)形成的层上层叠由铝(Al)形成的层后进行了退火处理(热处理)后的电极。
半导体装置100的栅极电极142是隔着绝缘膜130形成于沟槽122的电极。在本实施方式中，栅极电极142由铝(Al)形成。在对栅极电极142施加了电压的情况下，在p型半导体层114形成反转层，该反转层作为沟道发挥功能，由此在源极电极141与漏极电极143之间形成导通路径。换句话说，通过对栅极电极142施加电压来对经由基板110、112以及p型半导体层114在源极电极141与漏极电极143之间流动的电流进行控制。
A－2.效果
在第一实施方式的半导体装置100中，在从n型半导体层112与p型半导体层114的层叠方向(Z轴方向)观察时，p型杂质含有区域118位于与沟槽122的底面BS2外周重叠的位置。因此，根据第一实施方式的半导体装置100，能够抑制电场集中在沟槽122的底面外周附近，由此能够提高半导体装置100的耐压。
另外，在第一实施方式的半导体装置100中，在从n型半导体层112与p型半导体层114的层叠方向(Z轴方向)观察时，p型杂质含有区域118位于至少与源极电极141的一部分不重叠的位置。在本实施方式中，在从n型半导体层112与p型半导体层114的层叠方向(Z轴方向)观察时，p型杂质含有区域118位于与源极电极141的一部分不重叠的位置。因此，同在从层叠方向(Z轴方向)观察时p型杂质含有区域118与源极电极在全部位置重叠的情况相比较，根据第一实施方式的半导体装置100，能够抑制漏极电极143与源极电极141之间的电容变高。结果为，能够提高转换速度。
另外，在第一实施方式的半导体装置100中，p型杂质含有区域118与p型半导体层114接触。因此，在为了使p型半导体层114中的p型杂质即镁(Mg)活化而进行的热处理工序中，也对p型杂质含有区域118中的p型杂质即镁(Mg)进行活化。换句话说，在该工序中，p型杂质含有区域118中的氢经由p型半导体层114排出到外部。因此，第一实施方式的半导体装置100容易制造。
A-3.半导体装置的制造方法
图3是表示第一实施方式中的半导体装置100的制造方法的工序图。首先，制造者准备基板110(工序P100)。在本实施方式中，基板110由氮化镓(GaN)形成。
接下来，制造者进行结晶生长(工序P105)。具体而言，制造者(i)在基板110上层叠n型半导体层112，(ii)在n型半导体层112上层叠p型半导体层114。在本实施方式中，制造者使用金属有机化合物化学气相沉淀(MOCVD：Metal Organic Chemical Vapor Deposition)作为结晶生长的方法。
在本实施方式中，基板110以及n型半导体层112是包含硅(Si)作为供体元素的n型半导体。另外，p型半导体层114是包含镁(Mg)作为受体元素的p型半导体。
工序P105之后，制造者在p型半导体层114的一部分形成n型半导体区域116(工序P110)。工序P110也称为n型半导体区域形成工序。n型半导体区域形成工序(工序P110)具备进行离子注入的工序(工序P120)和进行热处理的工序(工序P130)。
制造者从p型半导体层114上离子注入n型杂质(工序P120)。在本实施方式中，制造者将硅(Si)作为n型杂质离子注入到p型半导体层114中。
具体而言，首先，制造者在p型半导体层114上形成膜210。膜210用于调整通过离子注入而注入的杂质的p型半导体层114中的深度方向的分布。换句话说，膜210用于将注入到p型半导体层114的供体元素集中在p型半导体层114的表面附近。另外，膜210也具有防止离子注入而伴随的p型半导体层114中的表面的损伤的功能。在本实施方式中，作为膜210，使用膜厚为30nm的二氧化硅(SiO2)的膜。在本实施方式中，制造者利用等离子体CVD(化学气相生长：Chemical Vapor Deposition)形成膜210。
接下来，制造者在膜210上的一部分形成掩模220。掩模220形成在p型半导体层114中未注入供体元素的区域上。在本实施方式中，对于掩模220，考虑使源极电极141与n型半导体区域116欧姆接触的位置以及形成p型杂质含有区域118的位置来决定形状。在本实施方式中，掩模220设为对成为沟槽122的区域的一部分进行离子注入的位置。在本实施方式中，制造者通过光致抗蚀剂(Photoresist)来形成掩模220。在本实施方式中，掩模220的膜厚约为2μm。
之后，制造者从p型半导体层114的上面进行离子注入。在本实施方式中，制造者对p型半导体层114离子注入硅(Si)。在离子注入时，优选将总剂量设为5.0×1014cm－2以上。在本实施方式中，将离子注入时的总剂量设为1.0×1015cm－2。另外，在离子注入时，优选制造者调整离子注入时的加速电压以使从p型半导体层114的+Z轴方向侧的表面起到0.1μm为止的区域中的硅浓度成为1.0×1019cm－3。离子注入的次数可以是一次，也可以是多次。从抑制离子注入时的窜流效应的观点出发，优选离子注入角度相对于Z轴方向为5°以上且15°以下。在本实施方式中，离子注入角度设为9°。优选离子注入时的半导体基板110的温度为20℃以上且800℃以下。在本实施方式中，温度设为25℃。在本实施方式中，具体而言，如以下那样进行离子注入。
〈离子注入条件〉
·第一次
加速电压：50keV
剂量：5.0×1014cm－2
注入角度：9°
温度：25℃
·第二次
加速电压：100keV
剂量：5.0×1014cm－2
注入角度：9°
温度：25℃
图4是示意性地表示进行了离子注入的状态的剖视图。通过离子注入(工序P122)，在膜210中的未被掩模220覆盖的部分的下面形成离子注入区域116N作为p型半导体层114被注入供体元素后的区域。离子注入区域116N中的n型杂质浓度通过调整膜210的材质、膜厚、离子注入的加速电压、剂量而能够调整为所希望的浓度。此外，由于离子注入区域116N未被活化成被注入的n型杂质作为供体元素发挥功能，所以不具有n型的导电性。因此，离子注入区域116N是电阻高的区域。
接下来，制造者将膜210以及掩模220除去。在本实施方式中，制造者通过湿式蚀刻将膜210以及掩模220除去。以上，离子注入(工序P120(图3参照))完成。
此处，优选离子注入区域116N中的硅浓度高于p型半导体层114内的镁浓度，更优选为p型半导体层114内的镁浓度的2倍以上，再优选为p型半导体层114内的镁浓度的4倍以上，更加优选为p型半导体层114内的镁浓度的5倍以上。另外，离子注入区域116N中的硅浓度从不使p型半导体层114中的结晶性劣化的观点出发，优选1.0×1022cm－3以下。
进行离子注入(工序P120)后，制造者进行用于使离子注入区域116N中的n型杂质活化的活化退火(热处理)(工序P130)。在工序P130中，制造者通过对离子注入区域116N进行加热来形成具有n型的导电性的n型半导体区域116。首先，制造者在p型半导体层114以及离子注入区域116N上形成盖膜240。
盖膜240具备防止加热所伴随的p型半导体层114以及离子注入区域116N中的表面的损伤的功能，并且具有抑制氮(N)从p型半导体层114脱离的功能。在本实施方式中，制造者利用溅射法形成盖膜240。另外，在本实施方式中，盖膜240由氮化硅(SiNX)形成，盖膜240的厚度(Z轴方向的长度)为50nm。
接下来，制造者对p型半导体层114以及离子注入区域116N进行加热。加热p型半导体层114以及离子注入区域116N的温度从进一步提高半导体装置100的耐压的观点出发，优选950℃以上且1400℃以下，更优选1050℃以上且1250℃以下。另外，加热时间从进一步提高半导体装置100的耐压的观点出发，优选1分钟以上且10分钟以下，优选1分钟以上且5分钟以下。在本实施方式中，制造者按照如下的条件进行热处理。
＜热处理的条件＞
环境气体：氮气
加热温度：1150℃
加热时间：4分钟
图5是示意性地表示热处理后的状态的剖视图。通过热处理，离子注入区域116N成为n型半导体区域116。另外，通过经过离子注入(工序P120)和热处理(工序P130)，换句话说，经过n型半导体区域形成工序(工序P110)，在位于n型半导体区域116的下方的区域且n型半导体层112的+Z轴方向侧的区域形成p型杂质含有区域118。p型杂质含有区域118是通过p型半导体层114所包含的p型杂质向n型半导体层112扩散而形成的区域。在本实施方式中，在从层叠方向(Z轴方向)观察时，p型杂质含有区域118成为与n型半导体区域116重叠的位置。
p型杂质含有区域118所包含的p型杂质浓度通过调整离子注入(工序P120)时的加速电压、剂量、热处理(工序P130)的加热温度、加热时间而能够调整。例如通过提高离子注入(工序P120)时的加速电压或增多剂量，能够提高向p型杂质含有区域118扩散的p型杂质浓度。
热处理后，制造者从p型半导体层114以及离子注入区域116N(n型半导体区域116)上除去盖膜240。在本实施方式中，制造者通过湿式蚀刻除去盖膜240。根据以上，活化退火(工序P130(参照图2))完成，同时n型半导体区域形成工序(工序P110)完成。
n型半导体区域形成工序(工序P110(参照图3))之后，制造者进行用于使p型半导体层114以及p型杂质含有区域118中的镁(Mg)活化的活化退火(热处理)(工序P135)。在本实施方式中，在氧(O2)流量相对于氮气(N2)流量的比例为5％的氮气环境下，以700℃进行5分钟的热处理。此外，该热处理条件并未特别限制，例如作为该热处理，可以在不包含氧(O2)的氮气环境下以900℃进行10分钟。另外，用于使p型杂质含有区域114中的镁(Mg)活化的活化退火(热处理)可以在形成p型半导体层114(工序P105)后且n型半导体区域形成工序(工序P110)之前进行。
进行活化退火(工序P135)后，制造者通过干式蚀刻形成沟槽122(工序P140)。也将工序P140称为沟槽形成工序。
图6是示意性地表示形成有沟槽122的状态的剖视图。制造者形成贯通p型半导体层114并下陷至到达n型半导体层112的沟槽122。在本实施方式中，制造者通过使用了氯类气体的干式蚀刻来形成沟槽122。
在本实施方式中，沟槽形成工序(工序P140)在n型半导体区域形成工序(工序P110)之后进行。而且，在沟槽形成工序(工序P140)中，在与p型杂质含有区域118的一部分重叠的位置上形成沟槽122。因此，沟槽122的底面BS2的一部分由p型杂质含有区域118形成。另外，在从n型半导体层112和p型半导体层114的层叠方向(Z轴方向)观察时，p型杂质含有区域118位于与沟槽122的底面BS2外周重叠的位置。
形成沟槽122后(工序P140(参照图3))，制造者在沟槽122的内侧形成绝缘膜130(工序P150)。在本实施方式中，制造者针对n型半导体层112以及p型半导体层114露出的表面，通过ALD形成绝缘膜130。
之后，制造者形成源极电极141、体电极144、栅极电极142以及漏极电极143(工序P160)。具体而言，制造者在绝缘膜130通过湿式蚀刻来形成接触孔121(参照图1)。之后，制造者在接触孔121内形成与p型半导体层114接触的体电极144，在n型半导体区域116以及体电极144上形成源极电极141。另外，制造者形成与基板110的下侧(－Z轴方向侧)的面接触的漏极电极143。此时，在形成体电极144、源极电极141以及漏极电极143时进行用于获得欧姆接触的退火处理(热处理)，但退火处理(热处理)可以针对每个电极进行，也可以将体电极144和源极电极141集中来进行。另外，也可以在形成体电极144、源极电极141以及漏极电极143后一并进行退火处理(热处理)。而且，制造者在沟槽122中在绝缘膜130上形成栅极电极142。经过这些工序，半导体装置100完成。
根据第一实施方式的半导体装置100的制造方法，不进行p型杂质的离子注入，而在n型半导体区域形成工序(工序P110)中形成p型杂质含有区域118。因此，根据第一实施方式的半导体装置100的制造方法，能够抑制电场集中在沟槽122的底面BS2的外周附近。结果为，根据第一实施方式的半导体装置100的制造方法，能够提高半导体装置100的耐压。
另外，根据第一实施方式的半导体装置100的制造方法，沟槽122的底面BS2的一部分由p型杂质含有区域118形成。因此，根据第一实施方式的半导体装置100的制造方法，能够有效地抑制电场集中在沟槽122的底面BS2的外周附近。
另外，根据第一实施方式的半导体装置100的制造方法，由于不进行p型杂质的离子注入，所以能够抑制因进行p型杂质的离子注入而引起的结晶结构的崩塌。
根据第一实施方式的半导体装置100的制造方法，由于不通过再生长形成p型杂质含有区域118，所以能够消除再生长时所产生的再生长界面的杂质的问题。另外，与通过再生长形成p型杂质含有区域118的情况相比较，根据第一实施方式的半导体装置100的制造方法，能够抑制p型杂质含有区域118的结晶结构崩塌。另外，与通过再生长形成p型杂质含有区域118的情况相比较，根据第一实施方式的半导体装置100的制造方法，能够减少抗蚀剂图案的形成等工序数量。
以下表示印证上述效果的评价试验的结果。
A－4.评价试验
A－4－1.第一评价试验
在第一评价试验中评价了n型杂质的离子注入与p型杂质含有区域118的形成的关系。第一评价试验使用了以下的试料。具体而言，试验者首先利用与第一实施方式相同的方法来准备基板110(工序P105)，进行结晶生长(工序P110)。之后，试验者在p型半导体层114上形成镁(Mg)浓度为1×1019cm－3、厚度为0.1μm的p+型半导体层。然后，试验者利用与第一实施方式相同的方法进行了离子注入(工序P120)以及热处理(工序P130)。
图7是表示评价试验的结果的图。图7表示利用二次离子质谱法(Secondary IonMass Spectrometry：SIMS)测量镁(Mg)的杂质浓度的结果。在图7中，横轴表示p+型半导体层以及p型半导体层114、n型半导体层112的－Z轴方向的深度(μm)，纵轴表示镁(Mg)的浓度(cm－3)。深度0μm为p+型半导体层的+Z轴方向侧的表面。此外，本试验中的镁(Mg)的检测下限为5×1014cm－3。
在图7中，试料1表示未进行离子注入的区域中的厚度方向(Z轴方向)的镁浓度(cm－3)，试料2表示进行了离子注入的区域中的厚度方向(Z轴方向)的镁浓度(cm－3)。
从图7的结果可知以下的情况。在试料1中，镁浓度为1.0×1016cm－3以上的区域是深度约到1.1μm的区域，在试料2中，镁浓度为1.0×1016cm－3以上的区域是深度约到1.4μm的区域。其中，由于深度到1.1μm是包含p+型半导体层的p型半导体层的区域，所以在试料2中，可知以约0.3μm的厚度形成p型杂质含有区域118。结果为，可知从n型半导体层112与p型半导体层114的边界亦即深度约为1.1μm的部分起形成约0.3μm的区域作为p型杂质含有区域118。此外，在试料2中，镁浓度以深度约为1.4μm的部分为界急剧地减少。该浓度分布不是高斯型而能够表现为箱型。
另外，根据图7所示的结果，试料2中的深度从0.3μm至0.9μm的范围内的镁的平均浓度小于试料1中的深度从0.3μm至0.9μm的范围内的镁的平均浓度。换句话说，在从n型半导体层112与p型半导体层114的层叠方向观察时，与p型杂质含有区域118重叠的位置的p型半导体层114中的p型杂质的平均浓度小于不与p型杂质含有区域118重叠的位置的p型半导体层114中的p型杂质的平均浓度。因此，在从n型半导体层112与p型半导体层114的层叠方向观察时，与p型杂质含有区域118重叠的位置的p型半导体层114中的电子的移动度变高，通态电阻变低。
另外，使用图7所示的结果，如果将在试料1中深度从0μm至1.1μm的p型杂质的片材p型杂质浓度(cm－2)X1累计起来，则与试料2中深度从0μm至1.4μm的p型杂质的片材p型杂质浓度X2实质相同。此处，实质相同表示在片材p型杂质浓度X1的±10％以内有片材p型杂质浓度X2。据此，推定为由于p型半导体层114内存在的p型杂质通过离子注入(工序P120(参照图3))被推到n型半导体层112内而形成了p型杂质含有区域118。
A－4－2.第二评价试验
在第二评价试验中评价了使离子注入(工序P120(图3))中的硅(Si)的剂量发生变化所引起的对p型杂质含有区域118的深度的影响。在第二评价试验中，试验者准备了离子注入条件相互不同的试料3以及试料4。具体而言，试验者首先在氮化镓(GaN)基板(硅浓度：1.0×1018cm－3)上依次使n型氮化镓层(硅浓度：1.0×1016cm－3，厚度：1μm)和p型氮化镓层(镁浓度：4.0×1018cm－3，厚度：1μm)结晶生长。之后，试验者除了离子注入条件以外还利用与第一实施方式的制造法相同的方法进行到活化退火(工序P130)来制成试料。此处，以下表示试料3、4中的离子注入条件。
〈试料3的离子注入条件〉
·第一次
加速电压：50keV
剂量：5.0×1014cm－2
注入角度：9°
温度：25℃
·第二次
加速电压：100keV
剂量：5.0×1014cm－2
注入角度：9°
温度：25℃
〈试料4的离子注入条件〉
·第一次
加速电压：50keV
剂量：1.0×1015cm－2
注入角度：9°
温度：25℃
·第二次
加速电压：100keV
剂量：1.0×1015cm－2
注入角度：9°
温度：25℃
图8是表示第二评价试验的结果的图。图8表示利用二次离子质谱法(SecondaryIon Mass Spectrometry：SIMS)测量了各试料的p型半导体层114以及n型半导体层112中的镁(Mg)的杂质浓度的结果。在图8中，横轴表示p型半导体层、n型半导体层的－Z轴方向的深度(μm)，纵轴表示镁(Mg)的浓度(cm－3)。深度0μm为p型半导体层的+Z轴方向侧的表面。此外，本试验中的镁(Mg)的检测下限为5×1014cm－3。
从图8的结果可知以下的情况。在试料3中，镁浓度为1.0×1016cm－3以上的区域是深度约到1.3μm的区域，在试料4中，镁浓度为1.0×1016cm－3以上的区域是深度约到1.4μm的区域。此外，由于深度到1.0μm是p型半导体层的区域，所以在试料3中，可知以约0.3μm的厚度形成p型杂质含有区域118，在试料4中，可知以约0.4μm的厚度形成p型杂质含有区域118。此处，与试料3相比试料4的离子注入时的剂量较大。因此，从图8的结果可知通过增大离子注入时的剂量，由此p型杂质含有区域118的厚度变大。
A－4－3.第三评价试验
在第三评价试验中评价了离子注入(工序P120(图3))后的活化退火(工序P130)的有无对p型杂质含有区域118的影响。在第三评价试验中，试验者准备了试料5以及试料6。试验者除了离子注入条件以及活化退火的有无之外还利用与第二评价试验相同的方法进行了试料的制成。试料5是未进行活化退火的试料，试料6是进行了活化退火的试料。此处，以下表示试料5、6中的离子注入条件。
〈离子注入条件〉
加速电压：50keV
剂量：5×1014cm－2
注入角度：9°
温度：25℃
图9是表示第三评价试验的结果的图。图9表示利用二次离子质谱法(SecondaryIon Mass Spectrometry：SIMS)测量了各试料的p型半导体层114以及n型半导体层112中的镁(Mg)的杂质浓度的结果。在图9中，横轴表示p型半导体层、n型半导体层的－Z轴方向的深度(μm)，纵轴表示镁(Mg)的浓度(cm－3)。深度0μm为p型半导体层的+Z轴方向侧的表面。此外，本试验中的镁(Mg)的检测下限为5×1014cm－3。
从图9的结果可知以下的情况。在试料5中，镁浓度为1.0×1016cm－3以上的区域是深度约到1.0μm的区域，在试料6中，镁浓度为1.0×1016cm－3以上的区域是深度约到1.2μm的区域。此外，由于深度到1.0μm是p型半导体层的区域，所以在试料5中，可知没有形成p型杂质含有区域118，在试料6中，可知以约0.2μm的厚度形成p型杂质含有区域118。此处，试料5是未进行活化退火的试料，试料6是进行了活化退火的试料。因此，从图9的结果可知在不进行活化退火的情况下不会形成p型杂质含有区域118。
A－4－4.第四评价试验
第四评价试验评价了沟槽122与p型杂质含有区域118的位置关系对电场强度以及通态电阻的影响。在第四评价试验中，试验者制作了利用与第一实施方式相同的方法制成的试料7和使沟槽122的深度Dt发生变化后的试料8。此外，关于试料7、8，分别制作了将Wdi设为0.0μm、0.2μm、0.4μm、0.6μm、0.8μm、1.0μm、1.4μm的试料。
＜试料7的条件＞
沟槽122的深度Dt：1.0μm(Ddi：0.3μm)
将与p型杂质含有区域118沟槽122重叠的宽度设为Wdi：0.0μm～1.4μm
将沟槽122的宽度设为Wt：2.0μm
＜试料8的条件＞
沟槽122的深度Dt：1.2μm(Ddi：0.1μm)
将与p型杂质含有区域118沟槽122重叠的宽度设为Wdi：0.0μm～1.4μm
将沟槽122的宽度设为Wt：2.0μm
图10是表示沟槽122的底面外周部的电场强度与Wdi的关系的图。纵轴是关于试料7将Dt＝1.0μm、Wdi＝0.0μm的电场强度设为1的情况下的电场强度、关于试料8将Dt＝1.2μm、Wdi＝0.0μm的电场强度设为1的情况下的电场强度。横轴为Wdi。
图11是表示通态电阻与Wdi的关系的图。纵轴为关于试料7将Dt＝1.0μm、Wdi＝0.0μm的通态电阻设为1的情况下的电场强度、关于试料8将Dt＝1.2μm、Wdi＝0.0μm的通态电阻设为1的情况下的电场强度。横轴为Wdi。此外，关于试料7(Dt＝1.0μm)的Wdi＝1.0μm、1.4μm的结果，由于通态电阻非常高，所以在图11中未示出。
如图10所示那样，可知在Wdi大于0.0μm的情况下电场强度变低，另外，Wdi越大则电场强度越低，所以半导体装置的耐压提高。另外，在Wdi为绝缘膜130的厚度的2倍(在本实施方式中，0.2μm)以上时，电场强度变得更低。另外，如图11所示那样，Wdi越小则通态电阻越低。根据试料8(Dt＝1.2μm)的结果，如果Wdi小于1.4μm，即，小于2Wt/3，则能够维持较低的通态电阻。总结以上的结果，则通过0＜Wdi＜Wt，由此能够实现漏极-源极间的电容不变高，半导体装置的耐压提高，降低通态电阻这一效果。另外，通过Wdi为绝缘膜130的厚度的2倍以上且小于2Wt/3，由此能够实现漏极-源极间的电容不变高，半导体装置的耐压进一步提高，进一步降低通态电阻这一效果。如图11所示那样，Dt较大，即Ddi较大的话，在Wdi较大的情况下，通态电阻不会变高。从漏极-源极间的电容不会变高、提高半导体装置的耐压、进一步降低通态电阻的观点出发，优选Wdi为0.3μm以下，更优选0.2μm以下，还优选0.1μm以下。
B.第二实施方式
图12是示意性地表示第二实施方式中的半导体装置200的结构的剖视图。第二实施方式的半导体装置200与第一实施方式的半导体装置100相比较，(i)具备第一n型半导体区域116A以及第二n型半导体区域116B来代替半导体装置100的n型半导体区域116、(ii)具备第一p型杂质含有区域118A以及第二p型杂质含有区域118B来代替半导体装置100的p型杂质含有区域118这些点不同，但除此以外相同。
在第一实施方式中，由于用于形成n型半导体区域116的离子注入而形成p型杂质含有区域118，但在第二实施方式中，由于第一n型半导体区域116A而形成第一p型杂质含有区域118A，由于第二n型半导体区域116B而形成第二p型杂质含有区域118B。换句话说，在第一实施方式中仅进行一次离子注入工序，而在第二实施方式中进行两次离子注入工序。
在第二实施方式中，沟槽122的底面BS2的一部分由第一p型杂质含有区域118A形成。另外，从与第一p型杂质含有区域118A接触的位置到达体电极144的外周下方的位置由第二p型杂质含有区域118B形成。
此处，在从层叠方向(Z轴方向)观察时，第一n型半导体区域116A与沟槽122的底面外周以及第一p型杂质含有区域118A重叠，第二n型半导体区域116B不与沟槽122的底面外周重叠而与第二p型杂质含有区域118B重叠。
在第二实施方式中，用于形成第一n型半导体区域116A的离子注入时剂量大于用于形成第二n型半导体区域116B的离子注入时剂量。因此，第一p型杂质含有区域118A的厚度大于第二p型杂质含有区域118B的厚度。另外，对于层叠方向(Z轴方向)的深度，第一n型半导体区域116A比第二n型半导体区域116B深。而且，在从层叠方向(Z轴方向)观察时，与第一n型半导体区域116A重叠的位置的p型半导体层114中的p型杂质的平均浓度小于与第二n型半导体区域116B重叠的位置的p型半导体层114中的p型杂质的平均浓度。在第二实施方式的半导体装置200中，也与第一实施方式的半导体装置100同样地提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。另外，第二实施方式的半导体装置200与第一实施方式的半导体装置100相比较，通过存在第二p型杂质含有区域118B，由此p型半导体层114和第一p型杂质含有区域118A的厚度变小。因此，能够降低漏极-源极间的电容。
C.第三实施方式
图13是示意性地表示第三实施方式中的半导体装置300的结构的剖视图。第三实施方式的半导体装置300与第二实施方式的半导体装置200相比较，(i)具备n型半导体区域116C以及n型半导体区域116D来代替半导体装置200的第一n型半导体区域116A以及第二n型半导体区域116B、(ii)具备p型杂质区域118C以及p型杂质含有区域118D来代替半导体装置200的第一p型杂质含有区域118A以及第二p型杂质含有区域118B这些点不同，但除此以外是相同的。
在第三实施方式中，沟槽122的底面BS2的一部分由p型杂质含有区域118C形成，另外，源极电极141和p型半导体层114接触的部分的下方由p型杂质含有区域118C形成。在与沟槽122的底面BS2的一部分接触的118C与源极电极141和p型半导体层114接触的部分的下方所形成的p型杂质含有区域118C之间形成有p型杂质含有区域118D。在第三实施方式的半导体装置300中，也与第一实施方式的半导体装置100同样地提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。另外，第三实施方式的半导体装置300与第二实施方式的半导体装置200相比较，由于能够降低n型半导体区域116C与源极电极141的接触电阻，所以能够降低通态电阻。
D.第四实施方式
图14是示意性地表示第四实施方式中的半导体装置400的结构的剖视图。第四实施方式的半导体装置400与第三实施方式的半导体装置300相比较，(i)具备n型半导体区域116E来代替处于源极电极141和p型半导体层114接触的部分的n型半导体区域116C、(ii)在n型半导体区域116E的下方不是形成p型杂质含有区域118C而形成p型杂质含有区域118E这些点不同，但除此以外是相同的。在第四实施方式的半导体装置400中，也与第一实施方式的半导体装置100同样地提高半导体装置的耐压，并且能够抑制漏极-源极间的电容变高。另外，通过使n型半导体区域116E的n型杂质浓度比n型半导体区域116C高，能够降低n型半导体区域116E与源极电极141的接触电阻，所以能够降低通态电阻。
E.其它实施方式
本发明并不限于上述的实施方式、实施例、变形例，能够在不脱离其主旨的范围内以各种结构来实现。例如，与发明的概要的栏所记载的各方式中的技术特征对应的实施方式、实施例、变形例中的技术特征为了解决上述课题的一部分或者全部，或者，为了实现上述效果的一部分或者全部，能够适当地进行更换、组合。另外，若该技术特征在本说明书中不是作为必需的部分来说明的，则能够适当地删除。
应用本发明的半导体装置并不限于上述的实施方式所说明的纵型沟槽MISFET。应用本发明的半导体装置例如具有绝缘栅双极晶体管(IGBT)等沟槽栅极结构，也可以是使用由控制电极形成反转层的原理来控制电流的半导体装置。
在上述的实施方式中，使用镁(Mg)作为p型杂质。然而，本发明并不限于此。作为p型杂质，例如可以使用铍(Be)、碳(C)、锌(Zn)。
在上述的实施方式中，使用硅(Si)作为n型杂质。然而，本发明并不限于此。作为n型杂质，例如可以使用氧(O)、锗(Ge)。
在上述的实施方式中，基板以及半导体层的材料并不限于氮化镓(GaN)，例如也可以是硅(Si)、炭化硅(SiC)、氧化镓(Ga2O3)、砷化镓(GaAs)以及碳化硅(SiC)等的其它半导体。
在上述的实施方式中，在基板110上依次具备n型半导体层112和p型半导体层114，但本发明并不限于此。在p型半导体层114上还可以具备p型半导体层。该p型半导体层的p型杂质浓度的平均值可以高于p型半导体层114的p型杂质浓度的平均值。换句话说，对于p型半导体层的p型杂质浓度，与源极电极141接触的面可以高于与n型半导体层112接触的面。通过这样操作，能够降低p型半导体层与体电极144的接触电阻。该追加的p型半导体层可以含有镁(Mg)作为受体元素。该追加的p型半导体层的镁(Mg)浓度的平均值可以为1×1019cm－3，厚度(Z轴方向的长度)可以设为0.1μm。
在上述的实施方式中，p型杂质含有区域118是通过扩散所形成的区域，但本发明并不限于此。p型杂质含有区域118也可以通过埋入来形成。
在上述的实施方式中，漏极电极143形成在基板110的－Z轴方向的面，但漏极电极143也可以形成在基板110的+Z轴方向的面。
在上述的实施方式中，在从层叠方向(Z轴方向)观察时，p型杂质含有区域118处于不与源极电极141的一部分重叠的位置，但也可以不与源极电极141重叠。
在上述的实施方式中，绝缘膜的材质是具有电绝缘性的材质即可，除了二氧化硅(SiO2)之外，还可以是氮化硅(SiNx)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锆(ZrO2)、二氧化铪(HfO2)、氮氧化硅(SiON)、氮氧化铝(AlON)、氮氧化锆(ZrON)、氧氮化铪(HfON)等的至少一个。绝缘膜可以是单层，也可以是两层以上。形成绝缘膜的方法并不限于ALD，可以是ECR溅射，还可以是ECR－CVD。
在上述的实施方式中，半导体装置100具备基板110和n型半导体层112这两层作为n型半导体层。然而，本发明并不限于此。n型半导体层可以是1层，也可以是3层以上。换句话说，在上述的实施方式中，在p型半导体层114中具备n型半导体区域116，但在p型半导体层114上还可以具备第二n型半导体层。另外，基板可以是p型半导体。

Claims (8)

1.一种半导体装置，具有沟槽栅极结构，其中，具备：
第一n型半导体层，包含n型杂质；
p型半导体层，形成在上述第一n型半导体层上，包含p型杂质；
沟槽，贯通上述p型半导体层，并下陷至到达上述第一n型半导体层；
绝缘膜，覆盖上述沟槽的表面，由绝缘体形成；
栅极电极，隔着上述绝缘膜形成于上述沟槽；
源极电极，形成在第二n型半导体层上，上述第二n型半导体层位于上述p型半导体层上；以及
漏极电极，对于上述第一n型半导体层形成在与上述p型半导体层相反侧，
上述第一n型半导体层具备p型杂质含有区域，该p型杂质含有区域含有p型杂质比含有n型杂质多，
上述p型杂质含有区域与上述p型半导体层以及所述沟槽的底面外周接触，
在从上述第一n型半导体层和上述p型半导体层的层叠方向观察时，
上述p型杂质含有区域位于不与上述源极电极的至少一部分重叠的位置，且位于与上述沟槽的底面外周重叠的位置，
在从上述层叠方向观察时，
与上述p型杂质含有区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度小于不与上述p型杂质含有区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度。
2.根据权利要求1所述的半导体装置，其中，
在从上述层叠方向观察时，将上述p型杂质含有区域与上述沟槽重叠的宽度设为Wdi，将从上述层叠方向观察时的上述沟槽的宽度设为Wt时，
Wdi为上述绝缘膜的厚度的2倍以上且小于Wt的2/3倍。
3.根据权利要求1所述的半导体装置，其中，
关于上述p型半导体层的p型杂质浓度，与上述源极电极接触的面高于与上述第一n型半导体层接触的面。
4.根据权利要求2所述的半导体装置，其中，
关于上述p型半导体层的p型杂质浓度，与上述源极电极接触的面高于与上述第一n型半导体层接触的面。
5.根据权利要求1～权利要求4中的任意一项所述的半导体装置，其中，
上述第二n型半导体层是包含上述p型半导体层所具备的n型杂质的第一n型半导体区域，
在从上述层叠方向观察时，上述第一n型半导体区域与上述沟槽的底面外周以及上述p型杂质含有区域重叠。
6.根据权利要求5所述的半导体装置，其中，
还具备第二n型半导体区域，上述第二n型半导体区域在从上述层叠方向观察时，不与上述沟槽的底面外周重叠，且与上述第一n型半导体区域相比n型杂质浓度较小。
7.根据权利要求6所述的半导体装置，其中，
关于上述层叠方向的深度，上述第一n型半导体区域比上述第二n型半导体区域深。
8.根据权利要求6或者权利要求7所述的半导体装置，其中，
在从上述层叠方向观察时，与上述第一n型半导体区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度小于与上述第二n型半导体区域重叠的位置的上述p型半导体层中的上述p型杂质的平均浓度。
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