CN107393833B - 半导体装置的制造方法以及半导体装置 - Google Patents

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Abstract

本发明提供一种不进行p型杂质的离子注入，便抑制电场集中在沟槽底面的外周附近的技术。是具有沟槽栅结构的半导体装置的制造方法,其中，在n型半导体区域形成工序中，在位于n型半导体区域的下方的n型半导体层的至少一部分，形成p型半导体层所包含的p型杂质扩散的p型杂质扩散区域。

Description

半导体装置的制造方法以及半导体装置
技术领域
本发明涉及半导体装置的制造方法以及半导体装置。
背景技术
以往，公知有具有沟槽式绝缘结构的半导体装置(例如，专利文献1～3)。在专利文献1～3中，已知有由于抑制电场集中在沟槽底面的外周附近，所以在沟槽底面的外周附近通过离子注入设置p型半导体区域的方法。
专利文献1：日本特开平6-224437号公报
专利文献2：日本特开2001-267570号公报
专利文献3：日本特开2009-117593号公报
然而，例如，有如氮化镓(GaN)系半导体那样，难以通过离子注入来形成p型半导体区域的半导体。另外，存在通过离子注入在半导体内产生结晶的缺陷的情况、即使通过热处理也难以使该缺陷恢复的情况。因此，寻求一种不进行p型杂质的离子注入，便抑制电场集中在沟槽底面的外周附近的技术。
发明内容
本发明是为了解决上述课题的至少一部分而完成的，能够作为以下的方式来实现。
(1)根据本发明的一个方式，提供一种具有沟槽栅结构的半导体装置的制造方法。该半导体装置的制造方法具备：在包含n型杂质的n型半导体层上层叠包含p型杂质的p型半导体层的层叠工序；通过向上述p型半导体层离子注入n型杂质，并进行用于使上述离子注入的n型杂质激活的热处理，在上述p型半导体层的至少一部分形成n型半导体区域的n型半导体区域形成工序；以及形成贯穿上述p型半导体层并凹入到上述n型半导体层的沟槽的沟槽形成工序，在上述n型半导体区域形成工序中，在位于上述n型半导体区域的下方的上述n型半导体层的至少一部分，形成上述p型半导体层所包含的p型杂质扩散的p型杂质扩散区域。根据该方式的半导体装置的制造方法，不进行p型杂质的离子注入，就能够抑制电场集中在沟槽底面的外周附近。
(2)在上述制造方法中，在上述层叠的方向上，上述p型杂质扩散区域的底面可以位于与上述沟槽的底面相同的面或者比上述沟槽的底面靠下。根据该方式的半导体装置的制造方法，能够更加有效地抑制电场集中在沟槽底面的外周附近。
(3)在上述制造方法中，上述沟槽形成工序也可以在上述n型半导体区域形成工序之后进行，通过在上述沟槽形成工序中，在与上述p型杂质扩散区域的至少一部分重叠的位置形成上述沟槽，上述沟槽的底面的至少一部分由上述p型杂质扩散区域形成。根据该方式的半导体装置的制造方法，能够更加有效地抑制电场集中在沟槽底面的外周附近。
(4)在上述制造方法中，上述层叠工序还可以具备在基板上层叠缓冲层的工序以及在上述缓冲层上层叠上述n型半导体层的工序，
上述基板由与上述n型半导体层以及上述p型半导体层不同的半导体形成。在该方式的半导体装置的制造方法中，也能够抑制电场集中在沟槽底面的外周附近。
(5)在上述制造方法中，还可以具备在上述沟槽的内侧形成绝缘膜的工序；形成与上述n型半导体区域相接的第一电极的工序；在上述n型半导体层上形成第二电极的工序；以及在上述绝缘膜上形成控制电极的工序，所述控制电极控制上述第一电极与上述第二电极之间的电流的流动。在该方式的半导体装置的制造方法中，也能够抑制电场集中在沟槽底面的外周附近。
(6)在上述制造方法中，上述n型半导体层以及上述p型半导体层也可以主要由氮化物半导体形成。在该方式的半导体装置的制造方法中，也能够抑制电场集中在沟槽底面的外周附近。
本发明也能够以具有沟槽栅结构的半导体装置的制造方法以外的各种方式来实现。例如，能够以具有沟槽栅结构的半导体装置、使用上述制造方法来制造半导体装置的装置等方式来实现。
根据本申请发明的半导体装置的制造方法，不进行p型杂质的离子注入，就能够抑制电场集中在沟槽底面的外周附近。
附图说明
图1是示意性地表示第一实施方式中的半导体装置的构成的剖视图。
图2是表示第一实施方式中的半导体装置的制造方法的工序图。
图3是示意性地表示层叠工序后的状态的剖视图。
图4是示意性地表示形成有膜的状态的剖视图。
图5是示意性地表示形成有掩模的状态的剖视图。
图6是示意性地表示形成有掩模的状态的剖视图。
图7是示意性地表示对p型半导体层进行了第二离子注入的状态的剖视图。
图8是示意性地表示形成有覆盖膜的状态的剖视图。
图9是示意性地表示激活退火完成后的状态的剖视图。
图10是示意性地表示形成有沟槽122以及凹部的状态的剖视图。
图11是表示评价试验的结果的图。
图12是示意性地表示第二实施方式中的半导体装置的构成的剖视图。
图13是示意性地表示第三实施方式中的半导体装置的构成的剖视图。
图14是示意性地表示第四实施方式中的半导体装置的构成的剖视图。
图15是示意性地表示第五实施方式中的半导体装置的构成的剖视图。
具体实施方式
A.第一实施方式
A-1.半导体装置的结构
图1是示意性地表示第一实施方式中的半导体装置100的构成的剖视图。半导体装置100是使用氮化镓(GaN)形成的GaN系的半导体装置。半导体装置100具有沟槽栅结构。在本说明书中，所谓的“沟槽栅结构”是指在半导体层形成沟槽，并在其中埋入有栅电极的至少一部分的结构。在本实施方式中，半导体装置100是纵型沟槽MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor：金属-绝缘体-半导体场效应晶体管)。在本实施方式中，半导体装置100用于电力控制，也被称为功率器件。
图1中图示有相互正交的XYZ轴。图1的XYZ轴中的X轴是从图1的纸面左侧朝向纸面右侧的轴。+X轴方向是朝向纸面右侧的方向，-X轴方向是朝向纸面左侧的方向。图1的XYZ轴中的Y轴是从图1的纸面跟前朝向纸面里侧的轴。+Y轴方向是朝向纸面里侧的方向，-Y轴方向是朝向纸面跟前的方向。图1的XYZ轴中的Z轴是从图1的纸面下侧朝向纸面上侧的轴。+Z轴方向是朝向纸面上侧的方向，-Z轴方向是朝向纸面下侧的方向。
半导体装置100具备基板105、缓冲层107、n型半导体层110、112、p型杂质扩散区域118、119、p型半导体层114以及n型半导体区域116、117。半导体装置100还具备绝缘膜130、源电极141、体电极144、栅电极142以及漏电极143，另外，具有沟槽122和凹部128。此外，也对n型半导体层110、112、p型半导体层114统称而仅称为半导体层。另外，也将源电极141以及体电极144称为第一电极141、144，将漏电极143称为第二电极143，将栅电极142称为控制电极142。
半导体装置100的基板105是沿着X轴以及Y轴延伸的板状的半导体。在本实施方式中，基板105由与n型半导体层112以及p型半导体层114不同的半导体形成，基板105是主要由蓝宝石(Al2O3)形成的蓝宝石基板。在本说明书的说明中，所谓的“主要由X(例如，蓝宝石(Al2O3))形成”意味着在摩尔分数中含有90％以上的X(例如，蓝宝石(Al2O3))。
半导体装置100的缓冲层107是位于基板105的+Z轴方向侧，沿着X轴以及Y轴延展的半导体层。在本实施方式中，缓冲层107主要由氮化铝(AlN)形成。
半导体装置100的n型半导体层110是位于缓冲层107的+Z轴方向侧，沿着X轴以及Y轴延展的板状的半导体层。n型半导体层110主要由氮化物半导体形成，在本实施方式中，主要由氮化镓(GaN)形成。在本实施方式中，n型半导体层110是含有硅(Si)作为施主元素的n型半导体。在本实施方式中，n型半导体层110所包含的硅(Si)浓度的平均值为5×1018cm-3。另外，n型半导体层110的厚度(Z轴方向的长度)为0.5μm(微米)。此外，作为氮化物半导体，也可以代替氮化镓(GaN)，例如使用氮化铟镓(InGaN)、氮化铝镓(AlGaN)、氮化铟镓铝(InAlGaN)。
半导体装置100的n型半导体层112是位于n型半导体层110的+Z轴方向侧，沿着X轴以及Y轴延展的半导体层。n型半导体层112主要由氮化物半导体形成，在本实施方式中，主要由氮化镓(GaN)形成。在本实施方式中，n型半导体层112是含有硅(Si)作为施主元素的n型半导体。在本实施方式中，n型半导体层112所包含的硅(Si)浓度的平均值比n型半导体层110所包含的硅(Si)浓度的平均值小，为5×1016cm-3。在本实施方式中，n型半导体层112的厚度(Z轴方向的长度)为3.5μm。
半导体装置100的p型杂质扩散区域118、119是n型半导体层112的+Z轴方向侧的至少一部分的区域，且是包含p型杂质的区域。但是，从使技术的理解变得容易的观点考虑，在本附图中，p型杂质扩散区域118、119表示p型杂质浓度比n型杂质浓度大的区域。
p型杂质扩散区域118、119是位于n型半导体区域116、117的下方，在后述的n型半导体区域形成工序中形成的区域。具体而言，p型杂质扩散区域118位于n型半导体区域116的下方，p型杂质扩散区域119位于n型半导体区域117的下方。这里，所谓的“下方”表示在n型半导体层112与p型半导体层114的层叠的方向(Z轴方向)上，位于比p型半导体层114靠n型半导体层112侧(-Z轴方向侧)，并且在从层叠的方向(Z轴方向)观察时，处于至少一部分重叠的位置。另外，p型杂质扩散区域118的厚度(Z轴方向的长度)与n型半导体区域116的厚度以及浓度有关，p型杂质扩散区域119的厚度(Z轴方向的长度)与n型半导体区域117的厚度以及浓度有关。在本实施方式中，由于n型半导体区域117的厚度比n型半导体区域116的厚度大，所以p型杂质扩散区域119的厚度比p型杂质扩散区域118的厚度大。p型杂质扩散区域118、119是沿着X轴以及Y轴延展的半导体区域。在本实施方式中，p型杂质扩散区域118、119含有硅(Si)，并且还含有镁(Mg)。
半导体装置100的p型半导体层114是位于n型半导体层112的+Z轴方向侧，沿着X轴以及Y轴延展的半导体层。p型半导体层114主要由氮化物半导体形成，在本实施方式中，主要由氮化镓(GaN)形成。在本实施方式中，p型半导体层114是含有镁(Mg)作为受主元素的p型半导体的层。在本实施方式中，p型半导体层114所包含的镁(Mg)浓度的平均值为4×1018cm-3。对于p型半导体层114的厚度(Z轴方向的长度)而言，从半导体装置100作为晶体管更加适当地动作的观点出发，优选为0.5μm以上，从抑制半导体装置100的导通电阻的观点出发，优选为2.0μm以下，在本实施方式中为1μm。
半导体装置100的n型半导体区域116、117是位于p型半导体层114的+Z轴方向侧，沿着X轴以及Y轴延展的半导体区域。在本实施方式中，n型半导体区域116、117主要由氮化镓(GaN)形成。在本实施方式中，n型半导体区域116、117是含有硅(Si)作为施主元素的n型半导体。在本实施方式中，n型半导体区域116、117是通过对p型半导体层114的+Z轴方向侧的一部分进行硅(Si)的离子注入而形成的区域。
半导体装置100的沟槽122是形成于n型半导体层112以及p型半导体层114，并向n型半导体层112的厚度方向(-Z轴方向)凹入的槽部。沟槽122从p型半导体层114的+Z轴方向侧贯穿p型半导体层114，并到达n型半导体层112。在本实施方式中，沟槽122通过针对n型半导体层112、p型半导体层114的干式蚀刻而形成。
半导体装置100的凹部128是形成于p型半导体层114、n型半导体层112以及n型半导体层110，并向p型半导体层114的厚度方向(-Z轴方向)凹入的槽。凹部128从p型半导体层114的+Z轴方向侧贯穿p型半导体层114以及n型半导体层112，并到达n型半导体层110。凹部128用于形成漏电极143。在本实施方式中，凹部128位于比沟槽122靠+X轴方向侧。在本实施方式中，凹部128通过针对p型半导体层114以及n型半导体层112的干式蚀刻而形成。
半导体装置100的绝缘膜130是具有电绝缘性的膜。绝缘膜130以从沟槽122的内侧遍及外侧的方式形成。在本实施方式中，绝缘膜130除了沟槽122的内侧以外，还形成于p型半导体层114及n型半导体区域116、117的+Z轴方向侧的面以及凹部128的整个内侧。即，绝缘膜130也作为保护凹部128的表面的膜来发挥作用。在本实施方式中，绝缘膜130主要由二氧化硅(SiO2)形成。在本实施方式中，绝缘膜130是通过原子层堆积法(ALD：Atomic LayerDeposition)形成的膜。
绝缘膜130具有连接孔121、124。连接孔121、124是贯穿绝缘膜130到达p型半导体层114的贯穿孔。在本实施方式中，连接孔121、124通过针对绝缘膜130的湿式蚀刻形成。
半导体装置100的体电极144是形成于连接孔121的电极。在本实施方式中，体电极144与p型半导体层114以及n型半导体区域117相接。体电极144与p型半导体层114欧姆接触。这里，所谓的欧姆接触不是肖特基接触，而是意味着连接电阻相对较低的接触。在本实施方式中，体电极144是主要由钯(Pd)形成，在形成在半导体层上之后进行退火处理(热处理)而得的电极。
半导体装置100的源电极141是形成于连接孔121的电极。在本实施方式中，源电极141形成在p型半导体层114以及体电极144上，源电极141与n型半导体区域116欧姆接触。在本实施方式中，源电极141是在由钛(Ti)形成的层上层叠了由铝(Al)形成的层之后进行退火处理(热处理)而得的电极。在本实施方式中，由于源电极141与体电极144电接触，所以能够施加相同电位的电压。
半导体装置100的漏电极143是形成于连接孔124的电极，且是形成在n型半导体层110上(+Z轴方向侧)的电极。漏电极143与n型半导体层110欧姆接触。在本实施方式中，漏电极143是在由钛(Ti)形成的层上层叠了由铝(Al)形成的层之后进行退火处理(热处理)而得的电极。
半导体装置100的栅电极142是经由绝缘膜130形成于沟槽122的电极。在本实施方式中，栅电极142主要由铝(Al)形成。在对栅电极142施加了电压的情况下，通过在p型半导体层114形成反转层，且该反转层作为沟道发挥作用，从而在源电极141与漏电极143之间形成导通路径。即，通过对栅电极142施加电压，来对经由n型半导体层110、112以及p型半导体层114在源电极141以及体电极144与漏电极143之间流动的电流进行控制。
A-2.半导体装置的制造方法
图2是表示第一实施方式中的半导体装置100的制造方法的工序图。首先，制造者准备基板105(工序P100)。在本实施方式中，基板105主要由蓝宝石(Al2O3)形成。
接下来，制造者进行结晶生长(工序P105)。工序P105也称为层叠工序。具体而言，制造者(i)在基板105上层叠缓冲层107，(ii)在缓冲层107上层叠n型半导体层110，(iii)在n型半导体层110上层叠n型半导体层112，(iv)在n型半导体层112上层叠p型半导体层114。在本实施方式中，制造者使用有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)作为结晶生长的方法。
图3是示意性地表示层叠工序(工序P105)后的状态的剖视图。在本实施方式中，缓冲层107主要由氮化铝(AlN)形成，n型半导体层110、112以及p型半导体层114主要由氮化镓(GaN)形成。n型半导体层110、112是含有硅(Si)作为施主元素的n型半导体。另外，p型半导体层114是含有镁(Mg)作为受主元素的p型半导体。如图3所示，(i)在基板105上形成有缓冲层107，(ii)在缓冲层107上形成有n型半导体层110，(iii)在n型半导体层110上形成有n型半导体层112，(iv)在n型半导体层112上形成有p型半导体层114。
在层叠工序(工序P105(参照图2))后，制造者在p型半导体层114的一部分形成n型半导体区域116、117(工序P110)。工序P110也称为n型半导体区域形成工序。n型半导体区域形成工序(工序P110)具备进行离子注入的工序(工序P120)和进行热处理的工序(工序P130)。
制造者从p型半导体层114上离子注入n型杂质(工序P120)。在本实施方式中，制造者将硅(Si)作为n型杂质离子注入到p型半导体层114中。具体而言，首先，制造者在p型半导体层114上形成膜210。
图4是示意性地表示形成有膜210的状态的剖视图。膜210用于对通过离子注入而注入的杂质的p型半导体层114中的深度方向的分布进行调整。即，膜210用于使被注入p型半导体层114的施主元素集中于p型半导体层114的表面附近。另外，膜210还具有防止伴随着离子注入的p型半导体层114的表面的损伤的功能。在本实施方式中，使用膜厚为30nm的二氧化硅(SiO2)膜作为膜210。在本实施方式中，制造者通过等离子体CVD(化学气相生长：Chemical Vapor Deposition)形成膜210。接下来，制造者在膜210上的一部分形成掩模220。
图5是示意性地表示形成有掩模220的状态的剖视图。掩模220形成在p型半导体层114的未注入施主元素的区域上。在本实施方式中，掩模220是考虑使源电极141与n型半导体区域116欧姆接触的位置以及形成p型杂质扩散区域119的位置而被决定形状。在本实施方式中，制造者利用光刻胶(Photoresist)形成掩模220。在本实施方式中，掩模220的膜厚约为2μm。
之后，制造者从p型半导体层114的上方进行第一离子注入。此外，在本实施方式中，作为离子注入(工序P120)，进行第一离子注入(工序P122)和第二离子注入(工序P124)。第一离子注入(工序P122)是用于形成n型半导体区域117的离子注入，第二离子注入(工序P124)是用于形成n型半导体区域116的离子注入。
在本实施方式中，作为第一离子注入(工序P122)，制造者对p型半导体层114离子注入硅(Si)。在本实施方式中，将第一离子注入时的总剂量设为2.25×1015cm-2。另外，在本实施方式中，制造者对离子注入时的加速电压进行调整并分为多次进行离子注入，以使从p型半导体层114的+Z轴方向侧的表面到0.5μm的区域中的硅浓度约为4×1019cm-3。具体而言，如以下的方式进行第一离子注入(工序P122)。
〈第一离子注入条件〉
·第一次
加速电压：30keV
剂量：0.5×1014cm-2
·第二次
加速电压：50keV
剂量：1×1014cm-2
·第三次
加速电压：100keV
剂量：1×1014cm-2
·第四次
加速电压：150keV
剂量：2×1014cm-2
·第五次
加速电压：200keV
剂量：2×1014cm-2
·第六次
加速电压：250keV
剂量：2×1014cm-2
·第七次
加速电压：350keV
剂量：4×1014cm-2
·第八次
加速电压：500keV
剂量：1×1015cm-2
通过第一离子注入(工序P122)，在膜210中未被掩模220覆盖的部分的下方，形成离子注入区域117N作为向p型半导体层114注入了施主元素的区域。通过对膜210的材质、膜厚、离子注入的加速电压、剂量进行调整，离子注入区域117N中的n型杂质浓度能够调整为所希望的浓度。此外，离子注入区域117N由于被注入的n型杂质不会被激活成作为施主元素来发挥作用，所以不具有n型的导电性。因此，离子注入区域117N是电阻高的区域。
接下来，制造者除去膜210上的掩模220。在本实施方式中，制造者通过湿式蚀刻除去掩模220。之后，制造者在膜210上的一部分形成掩模230。
图6是示意性地表示形成有掩模230的状态的剖视图。在第二离子注入(工序P124)中，在p型半导体层114的未注入施主元素的区域上形成掩模230。在本实施方式中，掩模230通过考虑对电流在源电极141与漏电极143之间流动时的电阻中源电极141与基于形成于p型半导体层114的反转层的沟道之间的电阻进行抑制的点而被决定形状。具体而言，在从半导体层的层叠的方向(Z轴方向)观察时，以n型半导体区域116与栅电极142的至少一部分重叠的方式形成掩模230。在本实施方式中，制造者利用光刻胶(Photoresist)形成掩模230。在本实施方式中，掩模230的膜厚约为2μm。
之后，制造者从p型半导体层114的上方进行第二离子注入(工序P124)。在本实施方式中，制造者对p型半导体层114离子注入硅(Si)。在本实施方式中，将离子注入时的总剂量设为1.3×1015cm-2。另外，在本实施方式中，制造者对离子注入时的加速电压进行调整，并分为多次进行离子注入，以使从p型半导体层114的+Z轴方向侧的表面到0.1μm为止的区域中的硅浓度约为1×1020cm-3。具体而言，如以下的方式进行离子注入。
〈第二离子注入条件〉
·第一次
加速电压：50keV
剂量：6.5×1014cm-2
·第二次
加速电压：100keV
剂量：6.5×1014cm-2
图7是示意性地表示对p型半导体层114进行了第二离子注入状态的剖视图。通过第二离子注入，在膜210中的未被掩模230覆盖的部分的下方，形成离子注入区域116N作为向p型半导体层114注入了施主元素的区域。
与离子注入区域117N相同，通过对膜210的材质、膜厚、离子注入的加速电压、剂量进行调整，离子注入区域116N中的n型杂质浓度能够调整为所希望的浓度。另外，对于离子注入区域116N，由于被注入的n型杂质不会被激活成作为施主元素发挥作用，所以也不具有n型的导电性。因此，离子注入区域116N也是电阻高的区域。
这里，优选离子注入区域116N、117N中的硅浓度比p型半导体层114内的镁浓度高，更为优选是p型半导体层114内的镁浓度的2倍以上，进一步优选是p型半导体层114内的镁浓度的4倍以上，更进一步优选是p型半导体层114内的镁浓度的5倍以上。另外，从不使p型半导体层114中的结晶性恶化的观点出发，优选离子注入区域116N、117N中的硅浓度为1×1022cm-3以下。
之后，制造者除去p型半导体层114上的膜210以及掩模230。在本实施方式中，制造者通过湿式蚀刻除去膜210以及掩模230。通过以上处理，离子注入(工序P120(参照图2))完成。
在进行了离子注入(工序P120)之后，制造者进行用于使离子注入区域116N、117N中的n型杂质激活的激活退火(热处理)(工序P130)。在工序P130中，制造者通过对p型半导体层114以及离子注入区域116N、117N加热，在p型半导体层114形成具有n型的导电性的n型半导体区域116、117。首先，制造者在p型半导体层114以及离子注入区域116N、117N上形成覆盖膜240。
图8是示意性地表示形成有覆盖膜240的状态的剖视图。覆盖膜240具有防止伴随着加热的p型半导体层114以及离子注入区域116N、117N的表面的损伤的功能。在本实施方式中，制造者通过溅射法形成覆盖膜240。另外，在本实施方式中，覆盖膜240主要由氮化硅(SiNX)形成。
接下来，制造者对p型半导体层114以及离子注入区域116N、117N进行加热。从进一步提高半导体装置100的耐压的观点出发，对p型半导体层114以及离子注入区域116N、117N进行加热的温度优选为1000℃以上1400℃以下，更为优选为1050℃以上1250℃以下。另外，从进一步提高半导体装置100的耐压的观点出发，加热时间优选为1分钟以上10分钟以下，更优选为1分钟以上5分钟以下。在本实施方式中，制造者在以下的条件下进行热处理。
＜热处理的条件＞
环境气体：氮气
加热温度：1150℃
加热时间：4分钟
在热处理后，制造者从p型半导体层114以及离子注入区域116N、117N(n型半导体区域116、117)上除去覆盖膜240。在本实施方式中，制造者通过湿式蚀刻除去覆盖膜240。通过以上，激活退火(工序P130(参照图2))完成，同时，n型半导体区域形成工序(工序P110)完成。
图9是示意性地表示激活退火(工序P130)完成的状态的剖视图。通过激活退火(工序P130(参照图2))，离子注入区域116N成为n型半导体区域116，离子注入区域117N成为n型半导体区域117。
另外，通过经由离子注入(工序P120)和热处理(工序P130)，即，通过经由n型半导体区域形成工序(工序P110)，在位于n型半导体区域116、117的下方的区域且是n型半导体层112的+Z轴方向侧的区域，形成p型杂质扩散区域118、119。具体而言，p型杂质扩散区域118位于n型半导体区域116的下方，p型杂质扩散区域119位于n型半导体区域117的下方。p型杂质扩散区域118、119是通过p型半导体层114所包含的p型杂质扩散到n型半导体层112而形成的区域。p型杂质扩散区域118、119所包含的p型杂质浓度能够通过调整离子注入(工序P120)时的加速电压、剂量、热处理(工序P130)的加热温度、加热时间来调整。例如，能够通过提高离子注入(工序P120)时的加速电压、或增加剂量，来提高扩散至p型杂质扩散区域118、119的p型杂质浓度。
n型半导体区域形成工序(工序P110(参照图2))之后，制造者进行用于使p型半导体区域114中的镁(Mg)激活的激活退火(热处理)(工序P135)。在本实施方式中，在氧气(O2)流量相对于氮气(N2)流量的比例为5％的氮气环境下，以700℃进行5分钟的热处理。此外，对于该热处理条件并未特别限定，例如，作为该热处理，也可以在不含氧气(O2)的氮气环境下，以900℃进行10分钟。另外，用于使p型半导体区域114中的镁(Mg)激活的激活退火(热处理)也可以在形成p型半导体层114(工序P110)之后且在n型半导体区域形成工序(工序P110)之前进行。
在进行了激活退火(工序P135)后，制造者通过干式蚀刻来形成沟槽122以及凹部128(工序P140)。将工序P140也称为沟槽形成工序。
图10是示意性地表示形成有沟槽122以及凹部128的状态的剖视图。制造者形成贯穿p型半导体层114并凹入到n型半导体层112的沟槽122以及贯穿p型半导体层114以及n型半导体层112到达n型半导体层110的凹部128。在本实施方式中，制造者通过使用了氯基气体的干式蚀刻来形成沟槽122以及凹部128。
这里，在n型半导体层112与p型半导体层114的层叠的方向(Z轴方向)上，p型杂质扩散区域118、119的底面BS1位于与沟槽122的底面BS2相同或者比沟槽122的底面BS2靠下(-Z轴方向侧)。在本实施方式中，p型杂质扩散区域118、119的底面BS1位于比沟槽122的底面BS2靠下(-Z轴方向侧)。这里，所谓的“p型杂质扩散区域118、119的底面BS1”是指p型杂质扩散区域118、119的区域中最靠-Z轴方向侧的界面。另外，所谓的“沟槽122的底面BS2”是指沟槽122中最靠-Z轴方向侧的面。
在本实施方式中，沟槽形成工序(工序P140)在n型半导体区域形成工序(工序P110)之后进行。而且，在沟槽形成工序(工序P140)中，在与p型杂质扩散区域119的一部分重叠的位置形成有沟槽122。因此，沟槽122的底面BS2的一部分由p型杂质扩散区域119形成。
在形成了沟槽122以及凹部128后(工序P140)，制造者在沟槽122的内侧形成绝缘膜130(工序P150)。在本实施方式中，制造者对n型半导体层110、112以及p型半导体层114的露出的表面，通过ALD形成绝缘膜130。
之后，制造者形成源电极141、体电极144、栅电极142以及漏电极143(工序P160)。具体而言，制造者通过湿式蚀刻在绝缘膜130形成连接孔121、124(参照图1)。之后，制造者在连接孔121内形成与p型半导体层114以及n型半导体区域117相接的体电极144，并在n型半导体区域116以及体电极144上形成源电极141。另外，制造者在连接孔124内形成与n型半导体层110相接的漏电极143。即，制造者在n型半导体层110上(+Z轴方向侧)形成漏电极143。此时，在形成体电极144、源电极141以及漏电极143时进行用于得到欧姆接触的退火处理(热处理)，但退火处理(热处理)既可以在各电极形成时分别进行，也可以对体电极144和源电极141集中进行。另外，也可以在形成体电极144、源电极141以及漏电极143之后统一进行退火处理(热处理)。然后，制造者在沟槽122中在绝缘膜130上形成栅电极142。经由这些工序，半导体装置100完成。
A-3.效果
根据第一实施方式的半导体装置100的制造方法，不进行p型杂质的离子注入，便在n型半导体区域形成工序(工序P110)中形成p型杂质扩散区域118、119。因此，根据第一实施方式的半导体装置100的制造方法，能够抑制电场集中在沟槽122的底面BS2的外周附近。作为其结果，根据第一实施方式的半导体装置100的制造方法，能够提高半导体装置的耐压。
另外，根据第一实施方式的半导体装置100的制造方法，在n型半导体层112与p型半导体层114的层叠的方向(Z轴方向)上，p型杂质扩散区域118、119的底面BS1位于与沟槽122的底面BS2相同或者比沟槽122的底面BS2靠下(-Z轴方向侧)。因此，根据第一实施方式的半导体装置100的制造方法，能够更加有效地抑制电场集中在沟槽122的底面BS2的外周附近。
另外，根据第一实施方式的半导体装置100的制造方法，沟槽122的底面BS2的一部分由p型杂质扩散区域119形成。因此，根据第一实施方式的半导体装置100的制造方法，能够进一步有效地抑制电场集中在沟槽122的底面BS2的外周附近。
以下，示出对通过经由上述的n型半导体区域形成工序(工序P110)，在n型半导体层112形成p型杂质扩散区域118、119这一情况进行证实的评价试验的结果。
A-4.评价试验
评价试验中使用了以下的试样。试验者准备了试样1至试样3。具体而言，试验者首先通过与第一实施方式相同的方法，准备基板105(工序P105)，进行结晶生长(工序P110)。之后，试验者准备了未进行(i)离子注入(工序P120)就进行了热处理(工序P130)的试样1；进行(ii)离子注入(工序P120)但不进行热处理(工序P130)的试样2；以及在进行了(iii)离子注入(工序P120)后进行了热处理(工序P130)的试样3。即，试样1至试样3成为如下的关系。此外，作为离子注入，试验者进行了上述的(i)用于形成n型半导体区域117的第一离子注入(工序P122)和(ii)用于形成n型半导体区域116的第二离子注入(工序P124)双方。
·试样1：无离子注入，有热处理
·试样2：有离子注入，无热处理
·试样3：有离子注入，有热处理
图11是表示评价试验的结果的图。图11示有通过二次离子质量分析法(SecondaryIon Mass Spectrometry：SIMS)对各试样的p型半导体层114以及n型半导体层112中的镁(Mg)的杂质浓度进行测量的结果。在图11中，示有p型半导体层114、n型半导体层112的-Z轴方向的深度(μm)，纵轴表示镁(Mg)的浓度(cm-3)。深度0μm是p型半导体层114(参照图1)的+Z轴方向侧的表面。
根据图11，可知以下的情况。即，从深度为0μm到约1μm的区域是镁浓度在约4×1018cm-3几乎恒定的区域，是与p型半导体层114相当的区域。另外，深度约为1.0μm以上的区域是与n型半导体层112相当的区域。
根据图11所示的结果可知，在进行了离子注入后进行了热处理的情况下(试样3)，发生镁(Mg)向n型半导体层112的扩散。另外，可知在本实施方式中的n型半导体层112的硅浓度的平均值为5×1016cm-3时，在至少深度到2μm的区域为止，n型半导体层112的镁浓度比5×1016cm-3高。即，可知在从n型半导体层112的+Z轴方向侧的界面起1μm的区域，镁浓度比硅浓度高。
在不进行离子注入的情况下(试样1)、不进行热处理的情况下(试样2)，镁(Mg)向n型半导体层112的扩散很少，从图11可以看出。但是，根据图11可知，试样1、2的扩散不是会给n型半导体层112的电特性带来影响的级别、与在进行了离子注入后进行了热处理的情况(试样3)相比扩散量足够小。
如上所述，根据评价试验的结果可知，n型半导体层112以及p型半导体层114通过经由上述n型半导体区域形成工序(工序P110)，形成n型半导体层112的p型杂质扩散区域118、119。
B.第二实施方式
图12是示意性地表示第二实施方式中的半导体装置200的构成的剖视图。第二实施方式的半导体装置200与第一实施方式的半导体装置100相比较，具备具有半导体装置100的源电极141和体电极144的功能的源电极141A的点不同，除此以外相同。第二实施方式的源电极141A是在从-Z轴方向侧起依次层叠有由钯(Pd)形成的层、由钛(Ti)形成的层、由铝(Al)形成的层后，进行退火处理(热处理)而得的电极。此外，源电极141A也可以不层叠由钛(Ti)形成的层、由铝(Al)形成的层，而仅为由钯(Pd)形成的层。
在第二实施方式中，也与第一实施方式相同，不进行p型杂质的离子注入，就能够抑制电场集中在沟槽122底面的外周附近。另外，在第二实施方式的制造方法中，无需像第一实施方式的制造方法那样，分别形成源电极141和体电极144，而能够一次形成源电极141A，所以能够减少工时。
C.第三实施方式
图13是示意性地表示第三实施方式中的半导体装置300的构成的剖视图。第三实施方式的半导体装置300与第一实施方式的半导体装置100相比较，沟槽122的底面BS2的一部分未由p型杂质扩散区域119来形成的点不同，除此以外相同。即，由于半导体装置300的n型半导体区域117A的形成位置与半导体装置100的n型半导体区域117的形成位置不同，所以半导体装置300的p型杂质扩散区域119A的形成位置与半导体装置100的p型杂质扩散区域119的形成位置不同，但除此以外相同。
在第三实施方式的制造方法中，与第一实施方式相同，不进行p型杂质的离子注入，就能够抑制电场集中在沟槽122底面的外周附近。此外，第一实施方式的半导体装置100由于沟槽122的底面BS2的一部分由p型杂质扩散区域119形成，所以能够更加有效地抑制电场集中在沟槽122的底面BS2的外周附近。但是，根据第三实施方式的制造方法，由于沟槽122的底面BS2的一部分未由p型杂质扩散区域119形成，所以能够在沟槽形成工序之后进行n型半导体区域形成工序。因此，能够灵活地改变制造工序。
D.第四实施方式
图14是示意性地表示第四实施方式中的半导体装置400的构成的剖视图。第四实施方式的半导体装置400与第三实施方式的半导体装置300相比较，(i)由于未形成n型半导体区域116，所以未形成p型杂质扩散区域118的点不同，(ii)半导体装置400的n型半导体区域117B的形成位置与半导体装置300的n型半导体区域117A的形成位置不同，但除此以外相同。在第四实施方式中，为了能够使晶体管导通，以在从Z轴方向观察时，栅电极142与n型半导体区域117B的至少一部分重叠的方式，决定n型半导体区域117B的形成位置。
在第四实施方式的制造方法中，也与第一实施方式相同，不进行p型杂质的离子注入就能够抑制电场集中在沟槽122底面的外周附近。另外，在第四实施方式的制造方法中，由于如第一实施方式的制造方法那样，不进行第一离子注入以及第二离子注入，仅进行用于形成n型半导体区域117B的第一离子注入即可，所以能够减少工序数。
E.第五实施方式
图15是示意性地表示第五实施方式的半导体装置500的构成的剖视图。第五实施方式的半导体装置500与第一实施方式的半导体装置100相比较，(i)不具备基板105和缓冲层107，(ii)代替n型半导体层110，使用氮化镓基板110A，(iii)在氮化镓基板110A的-Z轴方向侧的面具备漏电极143A的点不同，除此以外相同。在本实施方式中，氮化镓基板110A的硅浓度为1.0×1018cm-3。另外，在本实施方式中，n型半导体层112的硅浓度为1.0×1016cm-3，膜厚为10μm。
在第五实施方式中，与第一至第四实施方式不同，氮化镓基板110A与氮化镓基板110A上的半导体层通过由相同的材料构成的半导体形成。这样，在使用与第一至第四实施方式不同的基板的情况下，由于p型半导体层114所包含的p型杂质扩散到n型半导体层112的程度不同，所以形成的p型杂质扩散区域118、119中的p型杂质的浓度也不同。因此，在第五实施方式中，由于将扩散至p型杂质扩散区域118、119的p型杂质浓度设为与n型半导体层112的浓度相应的值，所以增加了离子注入(工序P120)时的剂量。具体而言，第一离子注入(工序P122)、第二离子注入(工序P124)都以加速电压相同且使剂量为2倍来进行离子注入。
在第五实施方式的制造方法中，也与第一实施方式相同，不进行p型杂质的离子注入就能够抑制电场集中在沟槽122的底面BS2的外周附近。
F.其它实施方式
本发明并不限于上述的实施方式、实施例、变形例，能够在不脱离其宗旨的范围内以各种结构来实现。例如，对于与发明内容的栏所记载的各方式中的技术特征对应的实施方式、实施例、变形例中的技术特征而言，为了解决上述课题的一部分或者全部、或者为了实现上述的效果的一部分或者全部，能够适当地进行更换、组合。另外，该技术特征只要不是在本说明书中作为必需的内容来说明的，就能够适当地删除。
应用本发明的半导体装置并不限于在上述实施方式中说明的纵型沟槽MISFET。应用本发明的半导体装置例如也可以是绝缘栅双极晶体管(IGBT)等具有沟槽栅结构，并利用通过控制电极形成反转层的原理来控制电流的半导体装置。
在上述实施方式中，使用镁(Mg)作为p型杂质。但是，本发明并不限于此。作为p型杂质，例如，也可以使用铍(Be)、碳(C)、锌(Zn)。
在上述实施方式中，使用硅(Si)作为n型杂质。但是，本发明并不限于此。作为n型杂质，例如，也可以使用氧(O)、锗(Ge)。
在上述实施方式中，基板的材料并不限于蓝宝石(Al2O3)、氮化镓(GaN)，例如，也可以是硅(Si)、氧化镓(Ga2O3)、氮化铝(AlN)以及碳化硅(SiC)等其它半导体。同样地，半导体层的材料并不限于氮化镓(GaN)，例如，也可以是硅(Si)、碳化硅(SiC)等其它半导体。
在第一实施方式中，作为离子注入(工序P120)，进行第一离子注入(工序P122)和第二离子注入(工序P124)两次离子注入，但离子注入的次数也可以是1次，也可以是3次以上。另外，离子注入的条件(例如，加速电压以及剂量等)能够根据注入施主元素的情况而适当地调整。
在上述实施方式中，绝缘膜的材质只要是具有电绝缘性的材质即可，除了二氧化硅(SiO2)以外，也可以是氮化硅(SiNx)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锆(ZrO2)、氧化铪(HfO2)、氮氧化硅(SiON)、氮氧化铝(AlON)、氮氧化锆(ZrON)、氮氧化铪(HfON)等至少一种。绝缘膜可以是单层，也可以是双层以上。形成绝缘膜的方法并不限于ALD，也可以是ECR溅射、ECR-CVD。
在上述实施方式中，各电极的材质并不限于上述材质，也可以是其它材质。例如，也可以代替体电极144以及源电极141A所使用的钯(Pd)而使用镍(Ni)、铂(Pt)。
在上述实施方式中，半导体装置100具备n型半导体层110和n型半导体层112这两层作为n型半导体层。但是，本发明并不限于此。n型半导体层也可以是1层，也可以是3层以上。
在上述实施方式中，在n型半导体层112与p型半导体层114的层叠的方向(Z轴方向)上，p型杂质扩散区域118、119的底面BS1位于与沟槽122的底面BS2相同或者比沟槽122的底面BS2靠下(-Z轴方向侧)。但是，本发明并不限于此。也可以在n型半导体层112与p型半导体层114的层叠的方向(Z轴方向)上，p型杂质扩散区域118、119的底面BS1位于比沟槽122的底面BS2靠上(+Z轴方向侧)。
附图标记说明
100…半导体装置；105…基板；107…缓冲层；110…n型半导体层；110A…氮化镓基板；112…n型半导体层；114…p型半导体层；116…n型半导体区域；116N…离子注入区域；117…n型半导体区域；117A…n型半导体区域；117B…n型半导体区域；117N…离子注入区域；118…p型杂质扩散区域；119…p型杂质扩散区域；119A…p型杂质扩散区域；121…连接孔；122…沟槽；128…凹部；130…绝缘膜；141…源电极(第一电极)；141A…源电极(第一电极)；142…栅电极(控制电极)；143…漏电极(第二电极)；143A…漏电极(第二电极)；144…体电极(第一电极)；200…半导体装置；210…膜；220…掩模；230…掩模；240…覆盖膜；300…半导体装置；400…半导体装置；500…半导体装置；BS1…底面；BS2…底面。

Claims (9)

1.一种半导体装置的制造方法，是具有沟槽栅结构的半导体装置的制造方法，其特征在于，具备：
层叠工序，在包含n型杂质的n型半导体层上层叠包含p型杂质的p型半导体层；
n型半导体区域形成工序，向所述p型半导体层离子注入n型杂质并进行用于使所述离子注入的n型杂质激活的热处理，从而在所述p型半导体层的至少一部分形成n型半导体区域；以及
沟槽形成工序，形成贯穿所述p型半导体层并凹入到所述n型半导体层的沟槽，
在所述n型半导体区域形成工序中，在位于所述n型半导体区域的下方的所述n型半导体层的至少一部分，形成所述p型半导体层所包含的p型杂质扩散的p型杂质扩散区域，
在所述层叠的方向上，所述p型杂质扩散区域的底面位于与所述沟槽的底面相同的面，或者比所述沟槽的底面靠下，
所述p型杂质扩散区域的p型杂质的浓度大于所述n型半导体层的n型杂质的浓度。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述层叠工序还具备在基板上层叠缓冲层的工序以及在所述缓冲层上层叠所述n型半导体层的工序，
所述基板由与所述n型半导体层和所述p型半导体层不同的半导体形成。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，还具备：
在所述沟槽的内侧形成绝缘膜的工序；
形成与所述n型半导体区域相接的第一电极的工序；
在所述n型半导体层上形成第二电极的工序；以及
在所述绝缘膜上形成控制电极的工序，所述控制电极控制所述第一电极与所述第二电极之间的电流的流动。
4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，
所述n型半导体层和所述p型半导体层主要由氮化物半导体形成。
5.一种半导体装置的制造方法，是具有沟槽栅结构的半导体装置的制造方法，其特征在于，具备：
层叠工序，在包含n型杂质的n型半导体层上层叠包含p型杂质的p型半导体层；
n型半导体区域形成工序，向所述p型半导体层离子注入n型杂质并进行用于使所述离子注入的n型杂质激活的热处理，从而在所述p型半导体层的至少一部分形成n型半导体区域；以及
沟槽形成工序，形成贯穿所述p型半导体层并凹入到所述n型半导体层的沟槽，
在所述n型半导体区域形成工序中，在位于所述n型半导体区域的下方的所述n型半导体层的至少一部分，形成所述p型半导体层所包含的p型杂质扩散的p型杂质扩散区域，
所述沟槽形成工序在所述n型半导体区域形成工序之后进行，
在所述沟槽形成工序中，通过在与所述p型杂质扩散区域的至少一部分重叠的位置形成所述沟槽，从而所述沟槽的底面的至少一部分由所述p型杂质扩散区域形成。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，
所述层叠工序还具备在基板上层叠缓冲层的工序以及在所述缓冲层上层叠所述n型半导体层的工序，
所述基板由与所述n型半导体层和所述p型半导体层不同的半导体形成。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，还具备：
在所述沟槽的内侧形成绝缘膜的工序；
形成与所述n型半导体区域相接的第一电极的工序；
在所述n型半导体层上形成第二电极的工序；以及
在所述绝缘膜上形成控制电极的工序，所述控制电极控制所述第一电极与所述第二电极之间的电流的流动。
8.根据权利要求5～7中任一项所述的半导体装置的制造方法，其特征在于，
所述n型半导体层和所述p型半导体层主要由氮化物半导体形成。
9.一种半导体装置，其特征在于，
该半导体装置通过权利要求1～8中任一项所述的半导体装置的制造方法制造而成。
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