JP2016225426A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる半導体装置を提供する。【解決手段】半導体装置91は、チャネル層3と、バリア層4と、中間層5と、表面保護膜9とを有する。チャネル層3は窒化物半導体からなる。バリア層4は、チャネル層3上に配置されており、チャネル層3とヘテロ接合で接しており、インジウム原子を含有する窒化物半導体からなる。中間層5は、バリア層4上に配置されており、インジウム原子を含有する窒化物半導体からなり、バリア層4のシリコン原子濃度に比して高いシリコン原子濃度を有する。表面保護膜9は、中間層5上に配置されており、アルミニウム原子を含有する絶縁体からなる。【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、ヘテロ接合を有する窒化物半導体装置およびその製造方法に関するものである。
従来から、高い周波数および高い電流で使用され得るトランジスタとして、窒化物半導体のヘテロ接合によって形成される2次元電子ガスを用いた電界効果トランジスタ、すなわちヘテロ接合FET(Field Effect Transistor)、が広く用いられている。窒化物半導体の表面は、絶縁体からなる膜(以下、表面保護膜とも称する)によって、酸化および汚染から保護される。
特開2012−33653号公報(特許文献1)によれば、GaNからなるチャネル層と、チャネル層上に設けられ、下側がInxAl1−xN(0≦x<1)からなり、上側がInxAl1−xN(0<x<1)からなる電子供給層と、電子供給層上に設けられ、GaNからなるキャップ層と、を有する半導体装置が開示されている。上記公報によれば、この構成により2DEG(2−Dimensional Electron Gas:2次元電子ガス)の濃度を高めることが可能となる。上記半導体装置においては、たとえばプラズマCVD(Chemical Vapor Deposition:化学気相成長)法により、キャップ層上にSiN層(表面保護膜)が形成される。
特開2005−286135号公報(特許文献2)によれば、窒化物半導体の結晶表面上に水素含有量が15%以下の窒化珪素膜(表面保護層)を設けることが開示されている。上記公報によれば、この構成により、窒化珪素膜中に水素が存在することで生じる窒化物半導体表面の状態変化と表面欠陥準位の荷電状態の変化とが抑制される。これにより電流コラプスを抑制することが可能となる。
特開2012−234984号公報(特許文献3)によれば、半導体層の上に、シリコンを含まない第1保護膜(表面保護膜)と、第1保護膜と組成が異なりかつ窒素を含む第2保護膜(表面保護膜)とが設けられる。第1保護膜は、半導体層およびゲート電極の下部と接しかつソース電極およびドレイン電極と離間するように形成される。第2保護膜は、半導体層と接しかつゲート電極の下部と離間するように形成される。上記公報によれば、この構成により、ゲート電極はシリサイド化されず、ゲート電極とゲート電極の下の半導体層は良好なショットキー接合を保つことができ、パッシベーションに伴うゲートリーク電流の増大を防止できる。また、第1保護膜および第2保護膜を用いたパッシベーションにより電流コラプスを低減できる。すなわち、ゲート電極の下部の周辺以外は窒素を含む第2保護膜によりパッシベーションされているため、半導体層の表面の窒素空孔を減少できる。これにより、半導体層の界面準位密度を低くできるため電流コラプスを低減でき、ゲートリーク電流が少なくかつドレイン電流が大きい半導体装置を得ることができる。
2DEGを用いた半導体装置は、2DEG濃度を高くすることによって、より高い電流で使用することが可能となる。本発明者らの検討によれば、窒化物半導体からなるチャネル層と、インジウム原子を含有する窒化物半導体からなるバリア層とのヘテロ接合を有する半導体装置は、高い2DEG濃度により高電流で使用可能な電流特性が期待されるものの、良好な耐電圧特性と両立させることがこれまで困難であった。具体的には、これらの特性は表面保護膜の材料の選択によって変化させることができるものの、上記公報に記載の表面保護膜の技術を単純に適用する限りにおいては、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることがこれまで困難であった。
本発明は以上のような課題を解決するためになされたものであり、その目的は、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる半導体装置を提供することである。
本発明の半導体装置は、チャネル層と、バリア層と、中間層と、表面保護層とを有する。チャネル層は窒化物半導体からなる。バリア層は、チャネル層上に配置されており、チャネル層とヘテロ接合で接しており、インジウム原子を含有する窒化物半導体からなる。中間層は、バリア層上に配置されており、インジウム原子を含有する窒化物半導体からなり、バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する。表面保護膜は、中間層上に配置されており、アルミニウム原子を含有する絶縁体からなる。
本発明の一の局面に従う半導体装置の製造方法は、以下の工程を有する。窒化物半導体からなるチャネル層上に、チャネル層とヘテロ接合で接し、インジウム原子を含有するバリア層が形成される。バリア層上へシリコン原子を添加することにより、バリア層上に、インジウム原子を含有する窒化物半導体からなり、バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層が形成される。中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜が形成される。
本発明の他の局面に従う半導体装置の製造方法は、以下の工程を有する。窒化物半導体からなるチャネル層上に、チャネル層とヘテロ接合で接し、インジウム原子を含有する窒化物半導体からなるバリア層が形成される。バリア層上に、インジウム原子を含有する窒化物半導体からなり、バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層が、シリコン原子を添加しながらのエピタキシャル成長によって形成される。中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜が形成される。
本発明の半導体装置によれば、インジウム原子を含有する窒化物半導体からなりバリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層がバリア層上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜が中間層上に配置される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。
本発明の一の局面に従う半導体装置の製造方法によれば、インジウム原子を含有する窒化物半導体からなりバリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層がバリア層上に形成され、アルミニウム原子を含有する絶縁体からなる表面保護膜が中間層上に形成される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。また中間層を、バリア層上へのシリコン原子の添加によって容易に形成することができる。
本発明の他の局面に従う半導体装置の製造方法によれば、インジウム原子を含有する窒化物半導体からなりバリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層がバリア層上に形成され、アルミニウム原子を含有する絶縁体からなる表面保護膜が中間層上に形成される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。また中間層を、シリコン原子を添加しながらのエピタキシャル成長によって、安定的に形成することができる。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
<実施の形態1>
(構成)
図1および図2を参照して、本実施の形態のヘテロ接合FET91(半導体装置)は、基板1と、バッファ層2と、チャネル層3と、バリア層4と、中間層5と、ソース電極6と、ドレイン電極7と、ゲート電極8と、表面保護膜9と、素子分離領域11とを有する。バッファ層2は基板1上に設けられている。
(構成)
図1および図2を参照して、本実施の形態のヘテロ接合FET91(半導体装置)は、基板1と、バッファ層2と、チャネル層3と、バリア層4と、中間層5と、ソース電極6と、ドレイン電極7と、ゲート電極8と、表面保護膜9と、素子分離領域11とを有する。バッファ層2は基板1上に設けられている。
チャネル層3は基板1上にバッファ層2を介して設けられている。チャネル層3は、アンドープの窒化物半導体からなり、具体的にはAlzGa1−zN (0≦z≦1)からなる。この組成式においてz=0の場合、チャネル層3はGaNからなる。バリア層4は、チャネル層3上に配置されており、チャネル層3とヘテロ接合で接している。
バリア層4は、In(インジウム)原子を含有する窒化物半導体からなり、具体的には、InxAlyGa1−x−yN (0<x≦1, 0<y≦1, 0<x+y≦1)からなる。この組成式においてx=0.18かつy=0.82の場合、バリア層4はIn0.18Al0.82Nからなる。バリア層4はアンドープであることが好ましい。
チャネル層3がGaNからなり、かつバリア層4がIn0.18Al0.82Nからなる場合、チャネル層3およびバリア層4の格子定数が等しくなるため、チャネル層3上に無歪みのバリア層4を形成することができる。
チャネル層3とバリア層4とのヘテロ接合によって形成されるヘテロ界面には、2DEGと呼ばれる高濃度のキャリアが発生する。チャネル層3がアンドープの半導体からなるので、2DEGは高い移動度を有する。よってヘテロ接合FET91は、高い周波数および高い電流で使用され得る。
中間層5はバリア層4上に直接に配置されている。中間層5は、In原子を含有する窒化物半導体からなる。また中間層5は、添加物としてSi(シリコン)原子を含んでいる。中間層5は、バリア層4のSi(シリコン)原子濃度に比して高いSi原子濃度を有する。なおバリア層4のSi原子濃度はゼロであってもよい。中間層5は、添加物としてのSi原子濃度の値が相違すること以外は、バリア層4と同様の窒化物半導体からなることが好ましい。
ソース電極6、ドレイン電極7およびゲート電極8の各々は、本実施の形態においては中間層5上に直接に配置されている。ドレイン電極7はソース電極6から離れて配置されている。ゲート電極8は、ソース電極6およびドレイン電極7から離れてこれらの間に配置されている。
平面レイアウト(図2の視野における2次元的なレイアウト)において、中間層5は、ソース電極6およびドレイン電極7の各々とゲート電極8との間に位置する部分を含む。これによりヘテロ接合FET91の電流経路は、中間層5に覆われた部分を含む。
表面保護膜9は中間層5上に配置されている。表面保護膜9は、ソース電極6、ドレイン電極7およびゲート電極8の各々が半導体層(本実施の形態においては中間層5)に接するように開口部を有している。表面保護膜9は、Al(アルミニウム)原子を含有する絶縁体からなり、たとえばAl2O3(酸化アルミニウム)からなる。
素子分離領域11は絶縁体からなる。素子分離領域11は、平面レイアウトにおいて、トランジスタ素子を構成するバリア層4および中間層5を囲んでいる。
(製造方法)
次にヘテロ接合FET91の製造方法について、フロー図(図3および図4)および断面図(図5〜図9)を参照しつつ、以下に説明する。
次にヘテロ接合FET91の製造方法について、フロー図(図3および図4)および断面図(図5〜図9)を参照しつつ、以下に説明する。
図5を参照して、ステップS10(図3)にて、エピタキシャル成長法によって基板1上にバッファ層2が形成される。ステップS20(図3)にて、エピタキシャル成長法によって基板1上にバッファ層2を介してチャネル層3が形成される。ステップS30(図3)にて、エピタキシャル成長法によってチャネル層3上にバリア層4が形成される。これらのエピタキシャル成長工程は、たとえばMOCVD(Metal Organic Chemical Vapor Deposition)法またはMBE(Molecular Beam Epitaxy)法によって行われる。
次に、ステップS40(図3)にて、バリア層4上へSi原子を添加することにより中間層5が形成される。具体的は、以下の工程が行われる。
図6を参照して、ステップS44(図4)にて、Si原子を含有するシリコン含有膜10がバリア層4上に形成される。シリコン含有膜10は、たとえば窒化シリコンまたは酸化シリコンからなる。シリコン含有膜10はプラズマCVD法またはスパッタ法により形成されてもよい。たとえば、ECR(Electron Cyclotron Resonance)スパッタ法により、Arガス流量20sccm、N2ガス流量4sccm、マイクロ波出力500W、RF(Radio Frequency)出力500Wの条件でSiターゲットをスパッタすることで、30nmの窒化シリコン膜が形成される。
シリコン含有膜10の形成の際に、シリコン含有膜10中のSi原子がバリア層4の表面上へ取り込まれる。これによりバリア層4上の比較的浅い領域に中間層5が形成される。なお、詳しくは後述するが、本発明者らは、このようなSi原子の取り込みが実際に生じていることをSIMS分析(図10)によって確認した。窒化物半導体へのSi原子の取り込みは、窒化物半導体がIn原子を含有する場合に特に生じやすい。この理由は、In原子を含有する窒化物半導体は800℃〜900℃程度の比較的低温での結晶成長により形成されるために結晶間の結合力が比較的弱くなるためと考えられる。これに対してIn原子を含有しないものであるAlGaNは、1100℃〜1200℃程度の高温での結晶成長により形成される。
さらに本発明者らは、形成済みのシリコン含有膜10に熱処理を加えることで、バリア層4中へSi原子が取り込まれる深さが大きくなること、言い換えればバリア層4のうち中間層5となる部分の厚さが大きくなること、も確認した。よって、中間層5の厚さを調整するために熱処理が実施されてもよい。中間層5の厚さを効率的に大きくするには、バリア層4の結晶成長温度である800℃〜900℃程度の温度よりも高い温度で熱処理を行うことが好ましい。
ステップS46(図4)にて、シリコン含有膜10が除去される。この工程はウェットエッチングによって行われることが好ましい。エッチング液には、たとえばフッ酸が用いられ得る。
以上のように、中間層5を形成するステップS40(図3)が行われる。
図7を参照して、ステップS50(図3)にて、ソース電極6およびドレイン電極7が半導体層(本実施の形態においては中間層5)上に形成される。具体的には、蒸着法またはスパッタ法による成膜と、リフトオフ法によるパターニングとが行われる。上記成膜においては、たとえばTi/Al膜が形成される。たとえば、Ti膜の厚さは25nm程度であり、Al膜の厚さは200nm程度である。
次に、ソース電極6およびドレイン電極7と半導体層との間のコンタクト抵抗を低減するための熱処理が行われてもよい。たとえば、RTA(Rapid Thermal Annealing)法を用いて、600℃〜900℃程度で1分程度の熱処理が行われ得る。
図8を参照して、ステップS60(図3)にて、素子分離領域11が形成される。素子分離領域11は、中間層5、バリア層4およびチャネル層3を有する半導体層のうち、トランジスタ素子となる領域以外の領域上へ、絶縁化のためのイオン注入を行うことにより形成され得る。たとえば、Ar(アルゴン)またはZn(亜鉛)のイオンが400keV程度の加速エネルギーでドーズ量1×1014cm-2で注入される。なお素子分離領域11はイオン注入法以外の方法によって形成されてもよい。たとえば、半導体層にエッチングによりトレンチが形成され、このトレンチが絶縁体によって埋められてもよい。
図9を参照して、ステップS70(図3)にて、ゲート電極8が半導体層(本実施の形態においては中間層5)上に形成される。具体的には、たとえば、蒸着法またはスパッタ法による成膜と、リフトオフ法によるパターニングとが行われる。上記成膜においては、たとえばPt/Au膜が形成される。たとえば、Pt膜の厚さは25nm程度であり、Au膜の厚さは200nm程度である。
再び図1を参照して、ステップS80(図3)にて、中間層5上に表面保護膜9が形成される。たとえば、スパッタ法、CVD法またはALD(Atomic Layer Deposition)法により、厚さ50nmのAl2O3膜が形成される。Al2O3膜の形成にALD法を用いる場合は、たとえば、チャンバー内にトリメチルアルミニウムと酸素とが順に1秒程度ずつ導入され、続いて500W程度のプラズマを1秒程度発生させることが繰り返される。
以上によりヘテロ接合FET91が製造される。なおヘテロ接合FETには、上述された要素に加えてさらに、配線電極、バイアホール、電極保護膜などが形成されてもよい。よって各電極および保護膜は多層構造を有してもよい。また複数のトランジスタをつなぐマルチフィンガー型構造が用いられてもよい。
(組成分析)
図10は、上述した製造方法によって中間層5(図1)が形成されることを確認するために行われたSIMS分析の結果を示すグラフである。チャネル層としてはGaN層が用いられた。バリア層としてはIn0.18Al0.82N層が用いられた。表面保護膜としてはAl2O3膜が用いられた。このグラフから、Si原子が半導体層中に取り込まれたこと、すなわち中間層5が形成されたこと、がわかった。
図10は、上述した製造方法によって中間層5(図1)が形成されることを確認するために行われたSIMS分析の結果を示すグラフである。チャネル層としてはGaN層が用いられた。バリア層としてはIn0.18Al0.82N層が用いられた。表面保護膜としてはAl2O3膜が用いられた。このグラフから、Si原子が半導体層中に取り込まれたこと、すなわち中間層5が形成されたこと、がわかった。
なお、図10中の「表面保護膜」、「中間層」、「バリア層」および「チャネル層」の領域の表示は、グラフを見やすくするために付したものである。SIMS分析は深さ方向における測定誤差を有するので、これらの領域の境界をSIMS分析によって厳密に定めることは難しい。
(装置特性の評価)
次に、ヘテロ接合FETの特性について、本実施の形態の実施例と、比較例1および2との間での比較を行った。比較例1においては実施例と異なり、表面保護膜の材料として、Al原子を含有しない材料であるSiN(窒化シリコン)が用いられた。比較例2においては実施例と異なり、中間層5が形成されなかった。
次に、ヘテロ接合FETの特性について、本実施の形態の実施例と、比較例1および2との間での比較を行った。比較例1においては実施例と異なり、表面保護膜の材料として、Al原子を含有しない材料であるSiN(窒化シリコン)が用いられた。比較例2においては実施例と異なり、中間層5が形成されなかった。
図11は、ゲート電極に正バイアスを印加することによりオン状態とされたヘテロ接合FETのドレイン電流−ドレイン電圧特性の測定結果を示す。中間層5を有していない比較例2に比して、中間層5を有する比較例1および実施例は、最大電流が1割程度高かった。すなわち、比較例2に比して、比較例1および実施例の方が、より高電流で使用可能な電流特性を有していた。中間層5が設けられることによる電流特性の改善は、バンド構造の変化に起因した2DEG濃度の増加による寄与と、ソース電極6およびドレイン電極7の各々と半導体層とのコンタクト抵抗の低減による寄与とを含むと考えられる。
図12は、ゲート電極に負バイアスを印加することによりオフ状態とされたヘテロ接合FETのオフリーク電流−ドレイン電圧特性の測定結果を示す。比較例2に比して実施例は高電圧域において若干大きいオフリーク電流を有していたが、比較例2および実施例の両方とも、非可逆的な破壊が200Vにおいても生じなかった。一方、表面保護膜としてSiN膜が用いられた比較例1は、比較例2および実施例に比して大きなオフリーク電流を有しているだけでなく、ドレイン電圧が110Vを超えたところで非可逆的な破壊を生じた。このように、比較例1に比して比較例2および実施例の方が、良好な耐電圧特性を有していた。
以上の比較結果から、比較例1および2と異なり、中間層5と、Al原子を含有する表面保護膜9とを有する実施例は、高電流で使用可能な電流特性と、良好な耐電圧特性との両方を有していた。
(効果)
本実施の形態のヘテロ接合FET91によれば、In原子を含有する窒化物半導体からなりバリア層4のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層5がバリア層4上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜9が中間層5上に配置される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。具体的には、ソース電極6およびドレイン電極7の各々とゲート電極8との間の電流経路において、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。
本実施の形態のヘテロ接合FET91によれば、In原子を含有する窒化物半導体からなりバリア層4のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層5がバリア層4上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜9が中間層5上に配置される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。具体的には、ソース電極6およびドレイン電極7の各々とゲート電極8との間の電流経路において、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。
ソース電極6およびドレイン電極7は中間層5上に配置されている。これにより、ソース電極6およびドレイン電極7の各々と半導体層との間のコンタクト抵抗を低減することができる。よって、より高電流で使用可能な電流特性が得られる。なおソース電極6およびドレイン電極7のいずれか一方の電極が中間層5上に配置されている場合は、その電極について、上述した効果が得られる。
本実施の形態のヘテロ接合FET91の製造方法によれば、In原子を含有する窒化物半導体からなりバリア層4のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層5がバリア層4上に形成され、アルミニウム原子を含有する絶縁体からなる表面保護膜9が中間層5上に形成される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。また中間層5を、バリア層4上へのシリコン原子の添加によって容易に形成することができる。
中間層5を形成する工程は、シリコン原子を含有するシリコン含有膜をバリア層4上に形成する工程と、シリコン含有膜を除去する工程とを含む。これにより、イオン注入を用いることなくバリア層4上へシリコン原子を添加することができる。
シリコン含有膜10を除去する工程はウェットエッチングによって行われる。これにより、プラズマダメージを伴うドライエッチングが用いられる場合に比して、シリコン含有膜10の除去工程が半導体表面へ与えるダメージを小さくすることができる。よって、より高電流で使用可能な電流特性が得られる。具体的には、半導体表面へのダメージに起因したドレイン電流の低下を抑制することができる。
シリコン含有膜10に、必要に応じて熱処理が行われてもよい。これにより中間層5の厚さをより大きくすることができる。よって中間層5に起因する上述した効果をより確実に得ることができる。
(変形例)
図1に示すヘテロ接合FET91(図1)においては、ゲート電極8は、表面保護膜9の開口部内にのみ配置されており、表面保護膜9の上面上には配置されていない。しかしながらゲート電極8は表面保護膜9の上面上に張り出していてもよい。このような構造を有する変形例について、以下に説明する。
図1に示すヘテロ接合FET91(図1)においては、ゲート電極8は、表面保護膜9の開口部内にのみ配置されており、表面保護膜9の上面上には配置されていない。しかしながらゲート電極8は表面保護膜9の上面上に張り出していてもよい。このような構造を有する変形例について、以下に説明する。
図13を参照して、第1の変形例のヘテロ接合FET91aにおいては、ゲート電極8の一部が表面保護膜9上に張り出している。これによりゲート電極8は断面視においてT型形状を有している。ゲート電極8がソース電極6の方へ張り出す長さと、ゲート電極8がドレイン電極7の方へ張り出す長さとは互いに異なっていてもよい。ゲート電極8が表面保護膜9上を張り出す長さは、電界強度に応じて決定され得るものであり、たとえば1μm程度である。
図14を参照して、第2の変形例のヘテロ接合FET91bにおいては、ゲート電極8の一部が表面保護膜9上においてドレイン電極7の方にのみ張り出している。これによりゲート電極8は断面視においてΓ型形状を有している。この構造により張り出し部分の端部近傍にも電界が集中するため、ゲート電極8端における電界強度が低減される。よって電流コラプスが抑制される。
<実施の形態2>
図15を参照して、本実施の形態のヘテロ接合FET92は、バリア層4上における中間層5の配置がヘテロ接合FET91(図1:実施の形態1)のものと異なる。これにより本実施の形態においては、ソース電極6およびドレイン電極7はバリア層4上に中間層5を介さず直接に配置されている。
図15を参照して、本実施の形態のヘテロ接合FET92は、バリア層4上における中間層5の配置がヘテロ接合FET91(図1:実施の形態1)のものと異なる。これにより本実施の形態においては、ソース電極6およびドレイン電極7はバリア層4上に中間層5を介さず直接に配置されている。
次にヘテロ接合FET92の製造方法について説明する。ステップS30(図3)までは実施の形態1と同様であるため、それ以降の工程について、以下に説明する。
ステップS50(図16)にて、中間層5を形成するステップS40(図3)が行われる前に、ソース電極6およびドレイン電極7が形成される。よってソース電極6およびドレイン電極7はバリア層4上に直接形成される。
上記のようにソース電極6およびドレイン電極7が形成された後に、ステップS44(図16)にてシリコン含有膜10(図6)が形成される。よってバリア層4のうちソース電極6およびドレイン電極7に覆われている部分は、シリコン含有膜10に接触せず、シリコン含有膜10からのSi原子の添加を受けない。言い換えれば、これらの部分には中間層5が形成されない。
次に、ステップS60(図16)にて、まずシリコン含有膜10上にレジストなどを用いてマスクパターンが形成される。次に、このマスクパターンを用いつつシリコン含有膜10上へのイオン注入が行われることで、素子分離領域11が形成される。
次に、ステップS46(図16)にて、シリコン含有膜10が除去される。次に、ステップS70およびS80(図16)が行われることで、ヘテロ接合FET92が製造される。
本実施の形態によれば、素子分離領域11の形成のためのイオン注入の際、最もイオンダメージおよび表面温度上昇が顕著となるイオン注入表面は、半導体表面ではなくシリコン含有膜10の表面である。したがって、半導体表面付近への注入元素の偏析および半導体表面温度の上昇に起因した注入領域以外へのダメージ拡散を低減することができる。これによりFETの電流特性劣化が抑制されるとともに、素子分離領域11の耐電圧特性が改善される。
<実施の形態3>
図17を参照して、本実施の形態のヘテロ接合FET93は、バリア層4上における中間層5の配置がヘテロ接合FET91(図1:実施の形態1)のものと異なる。これにより本実施の形態においては、ソース電極6、ドレイン電極7およびゲート電極8は、バリア層4上に中間層5を介さず直接に配置されている。
図17を参照して、本実施の形態のヘテロ接合FET93は、バリア層4上における中間層5の配置がヘテロ接合FET91(図1:実施の形態1)のものと異なる。これにより本実施の形態においては、ソース電極6、ドレイン電極7およびゲート電極8は、バリア層4上に中間層5を介さず直接に配置されている。
次にヘテロ接合FET92の製造方法について説明する。ステップS30(図3)までは実施の形態1と同様であるため、それ以降の工程について、以下に説明する。
ステップS50(図18)にて、中間層5を形成するステップS40(図3)が行われる前に、ソース電極6およびドレイン電極7が形成される。よってソース電極6およびドレイン電極7はバリア層4上に直接形成される。ステップS60(図18)が行われる。
次に、ステップS70(図18)にて、ゲート電極8が形成される。この時点で、バリア層4上に、ソース電極6、ドレイン電極7およびゲート電極8が形成される。次に、ステップS40にて、中間層5が形成される。具体的には、シリコン含有膜10(図6)の形成および除去が行われる。この際、バリア層4のうちソース電極6、ドレイン電極7およびゲート電極8に覆われている部分は、シリコン含有膜10に接触せず、シリコン含有膜10からのSi原子の添加を受けない。言い換えれば、これらの部分には中間層5が形成されない。
次に、ステップS80(図18)が行われることで、ヘテロ接合FET93が得られる。
本実施の形態によれば、ゲート電極は、中間層5に比してより安定的に形成可能なバリア層4上に配置される。よってヘテロ接合FET91の特性の制御性が向上する。また中間層5と異なりバリア層4の物性についてはより多くの知見が得られている点からも、ゲート電極8と中間層5との接触によるゲート構造に比して、ゲート電極8とバリア層4との接触によるゲート構造の方が制御しやすい。
<実施の形態4>
図19を参照して、本実施の形態のヘテロ接合FET93は、バリア層4上における中間層5の配置がヘテロ接合FET91(図1:実施の形態1)のものと異なる。これにより本実施の形態においては、ゲート電極8はバリア層4上に中間層5を介さず直接に配置されている。
図19を参照して、本実施の形態のヘテロ接合FET93は、バリア層4上における中間層5の配置がヘテロ接合FET91(図1:実施の形態1)のものと異なる。これにより本実施の形態においては、ゲート電極8はバリア層4上に中間層5を介さず直接に配置されている。
ヘテロ接合FET92の製造方法は、ステップS40(図3)以外は実施の形態1とほぼ同様である。本実施の形態においては、ステップS40は、図20に示す工程によって行われる。以下、この工程について説明する。
図21を参照して、ステップS42(図20)にて、バリア層4のうち、ゲート電極8(図19)が配置されることになる部分の上にゲート領域保護層12が選択的に形成される。ゲート領域保護層12は、Si原子を実質的に含有しない膜であり、たとえばAl2O3(酸化アルミニウム)膜である。ゲート領域保護層12の選択的な形成は、マスクを施しての成膜により行い得る。代わりに、バリア層4全面上における膜形成と、この膜に対してのレジストパターンなどを用いた選択的なエッチングとが行われてもよい。
図22を参照して、次に、ステップS44(図20)にて、ゲート領域保護層12が設けられたバリア層4上にシリコン含有膜10が形成される。これにより、バリア層4のうちゲート領域保護層12に覆われた部分以外の部分の上へSi原子が添加される。よって、バリア層4のうちゲート領域保護層12に覆われた部分以外の部分の上に中間層5が形成される。次に、ステップS46g(図20)にて、シリコン含有膜10およびゲート領域保護層12が除去される。この工程はウェットエッチングによって行われることが好ましい。ウェットエッチングは、たとえばフッ酸を用いて行われる。
本実施の形態においては、以上のように、ステップS40(図3)が行われる。
本実施の形態によっても実施の形態3と同様の効果が得られる。さらに、ソース電極6およびドレイン電極7が中間層5上に配置されることによって、実施の形態1で説明したように、ソース電極6およびドレイン電極7の各々と半導体層との間のコンタクト抵抗が低減される。よって、より高電流で使用可能な電流特性が得られる。なおソース電極6およびドレイン電極7のいずれか一方の電極が中間層5上に配置されている場合は、その電極について、上述した効果が得られる。
<実施の形態5>
図23を参照して、本実施の形態のヘテロ接合FET(半導体装置)の製造方法においては、中間層5の形成が、ステップS40(図3:実施の形態1)に代わりステップS40eにより行われる。すなわち、中間層5が、Si原子を添加しながらのエピタキシャル成長によって形成される。
図23を参照して、本実施の形態のヘテロ接合FET(半導体装置)の製造方法においては、中間層5の形成が、ステップS40(図3:実施の形態1)に代わりステップS40eにより行われる。すなわち、中間層5が、Si原子を添加しながらのエピタキシャル成長によって形成される。
中間層5のエピタキシャル成長は、MOCVD法により行われ得る。この場合にSi原子を添加するためには、プロセスガスが、Si原子を有するガスを含めばよい。Si原子を有するガスとしては、たとえばSiH4ガスが用いられる。Si原子を有するガスの流量を調整することで、中間層5中に取り込まれるSi量を任意に高い再現性で制御することができる。またエピタキシャル成長の厚さを調整することにより、中間層5の膜厚を高い再現性で制御することができる。よって組成および厚さのばらつきを抑えることができるので、中間層5を安定的に形成することができる。中間層5の成長条件は、たとえば、キャリア量1×1018cm-3、膜厚2nmとなるように定められる。
バリア層4のエピタキシャル成長、および中間層5のエピタキシャル成長は、基板1を成長室から大気中へ取り出すことなく連続して行い得る。たとえば、バリア層4のエピタキシャル成長の後、プロセスガス中にSiH4ガスが加えられた上でエピタキシャル成長がさらに続けられることにより、中間層5のエピタキシャル成長が行われる。バリア層4のエピタキシャル成長においては、プロセスガスはSiH4ガスを含む必要はないが、ある程度の流量でSiH4ガスが成長室に導入されてもよい。この場合、バリア層4のエピタキシャル成長の後、SiH4ガスの流量が増加された上でエピタキシャル成長がさらに続けられることにより、中間層5のエピタキシャル成長が行われる。
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によっても、実施の形態1と同様に、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。さらに、前述したように、シリコン原子を添加しながらのエピタキシャル成長によって、中間層5を安定的に形成することができる。また、バリア層4および中間層5のエピタキシャル成長が連続的に行われる場合、バリア層4と中間層5との界面に、酸化などに起因した電子のトラップ準位が形成されることが防止される。これにより、電流コラプスと呼ばれる高周波駆動時の電流低下現象を抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
91,91a,91b,92,93 ヘテロ接合FET(半導体装置)、1 基板、2 バッファ層、3 チャネル層、4 バリア層、5 中間層、6 ソース電極、7 ドレイン電極、8 ゲート電極、9 表面保護膜、10 シリコン含有膜、11 素子分離領域、12 ゲート領域保護層。
Claims (9)
- 窒化物半導体からなるチャネル層と、
前記チャネル層上に配置され、前記チャネル層とヘテロ接合で接し、インジウム原子を含有する窒化物半導体からなるバリア層と、
前記バリア層上に配置され、インジウム原子を含有する窒化物半導体からなり、前記バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層と、
前記中間層上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜と、
を備える、半導体装置。 - 前記半導体装置は、
前記バリア層および前記中間層の少なくともいずれかの上に配置されたソース電極と、
前記バリア層および前記中間層の少なくともいずれかの上に前記ソース電極から離れて配置されたドレイン電極と、
前記バリア層および前記中間層の少なくともいずれかの上に前記ソース電極および前記ドレイン電極から離れて配置されたゲート電極と、
をさらに備え、
前記バリア層は、平面レイアウトにおいて、前記ソース電極および前記ドレイン電極の各々と前記ゲート電極との間に位置する部分を含む、請求項1に記載の半導体装置。 - 前記ソース電極および前記ドレイン電極の少なくともいずれかは前記中間層上に配置されている、請求項2に記載の半導体装置。
- 前記ゲート電極は前記バリア層上に配置されている、請求項2または3に記載の半導体装置。
- 窒化物半導体からなるチャネル層上に、前記チャネル層とヘテロ接合で接し、インジウム原子を含有するバリア層を形成する工程と、
前記バリア層上へシリコン原子を添加することにより、前記バリア層上に、インジウム原子を含有する窒化物半導体からなり、前記バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層を形成する工程と、
前記中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜を形成する工程と、
を備える、半導体装置の製造方法。 - 前記中間層を形成する工程は、シリコン原子を含有するシリコン含有膜を前記バリア層上に形成する工程と、前記シリコン含有膜を除去する工程と、を含む、請求項5に記載の半導体装置の製造方法。
- 前記シリコン含有膜を除去する工程はウェットエッチングによって行われる、請求項6に記載の半導体装置の製造方法。
- 前記シリコン含有膜上へのイオン注入により、絶縁体からなり、前記バリア層および前記中間層を囲む素子分離領域を形成する工程をさらに備える、請求項6または7に記載の半導体装置の製造方法。
- 窒化物半導体からなるチャネル層上に、前記チャネル層とヘテロ接合で接し、インジウム原子を含有する窒化物半導体からなるバリア層を形成する工程と、
前記バリア層上に、インジウム原子を含有する窒化物半導体からなり、前記バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層を、シリコン原子を添加しながらのエピタキシャル成長によって形成する工程と、
前記中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜を形成する工程と、
を備える、半導体装置の製造方法。
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