JP2009200090A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】チャネルに歪みを導入するためのシリコン混晶層を備えたMISトランジスタにおいて、シリコン混晶層と基板との界面に発生する欠陥に起因する接合リーク電流を低減した半導体装置を実現できるようにする。
【解決手段】半導体装置は、第1導電型の不純物を含む素子形成領域12を有する半導体基板10と、素子形成領域12の上にゲート絶縁膜14を介在させて形成されたゲート電極15と、素子形成領域12におけるゲート電極15の外側方に形成され、第2導電型の不純物を含むシリコン混晶層22とを備えている。シリコン混晶層22と素子形成領域12との間には、第2導電型の不純物を含む境界層23が形成されている。
【選択図】図1
【解決手段】半導体装置は、第1導電型の不純物を含む素子形成領域12を有する半導体基板10と、素子形成領域12の上にゲート絶縁膜14を介在させて形成されたゲート電極15と、素子形成領域12におけるゲート電極15の外側方に形成され、第2導電型の不純物を含むシリコン混晶層22とを備えている。シリコン混晶層22と素子形成領域12との間には、第2導電型の不純物を含む境界層23が形成されている。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、チャネル領域に歪みを導入した半導体装置及びその製造方法に関する。
近年、金属−絶縁膜−半導体型(MIS)トランジスタのチャネル領域に結晶の歪を導入することによりキャリア移動度を向上し、MISトランジスタを高速化する試みが行われている。その一つとして、MISトランジスタのソース及びドレイン部にシリコンと異なる格子定数を持つ材料をエピタキシャル成長する方法がある(例えば、特許文献1を参照。)。
例えば、p型トランジスタの場合には、ゲート電極の外側方に形成したトレンチにp型不純物を含むシリコンとゲルマニウムとの混晶層をエピタキシャル成長する。シリコンとゲルマニウムとの混晶であるシリコンゲルマニウムは、シリコンよりも格子定数が大きいため、MISトランジスタのチャネルにゲート長方向の一軸性の圧縮歪みが加わる。これによりホールの移動度が増大し、p型MISトランジスタの駆動力が向上する。
一方、n型トランジスタの場合には、n型不純物を含むシリコンと炭素との混晶層をエピタキシャル成長する。シリコンと炭素との混晶であるシリコンカーバイドは、シリコンよりも格子定数が小さいため、チャネルにゲート長方向の一軸性の引っ張り歪みが加わる。これにより、電子移動度が増大し、n型MISトランジスタの駆動力が向上する。
米国特許6319782号明細書
しかしながら、従来の半導体装置には以下のような問題点がある。シリコンゲルマニウム又はシリコンカーバイド等からなるシリコン混晶層は、シリコン基板と格子整合しない。このため、シリコン混晶層を成長した後の降温時又は活性化アニールを行う際に、シリコン混晶層とシリコン基板との界面近傍に欠陥が発生する。
欠陥は、シリコン混晶層とシリコン基板との界面近傍に形成される空乏領域内に取り込まれる。これにより、トラップアシストトンネリングが発生し、価電子帯から伝導帯への電子の移動が生じる。その結果、MISトランジスタの接合リークが増大し、回路スタンバイ時のリーク電流が増大するという問題が生じる。
本発明は、前記従来の問題を解決し、チャネルに歪みを導入するためのシリコン混晶層を備えたMISトランジスタにおいて、シリコン混晶層と基板との界面に発生する欠陥に起因する接合リーク電流を低減した半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、シリコン混晶層と素子形成領域との間に形成されたシリコン混晶層と同一の導電型の境界層を備えている構成とする。
具体的に本発明に係る半導体装置は、第1導電型の不純物を含む素子形成領域を有する半導体基板と、素子形成領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、素子形成領域におけるゲート電極の外側方に形成され、第2導電型の不純物を含むシリコン混晶層と、シリコン混晶層と素子形成領域との間に形成され、第2導電型の不純物を含む境界層とを備えていることを特徴とする。
本発明の半導体装置は、シリコン混晶層と素子形成領域との間に形成され、第2導電型の不純物を含む境界層を備えている。このため、素子形成領域と境界層との界面がpn接合界面となる。従って、シリコン混晶層と半導体基板との格子不整合に起因する欠陥と、空乏領域が拡がるpn接合界面との距離は、境界層の厚さだけ長くなる。その結果、欠陥が空乏領域内に取り込まれることによるトラップアシストトンネリングの発生を防止し、リーク電流特性の悪化を抑えることが可能となる。
本発明の半導体装置において、境界層における第2導電型の不純物の濃度プロファイルは、極大値を有していてもよい。
本発明の半導体装置において境界層は、境界層と素子形成領域との界面からシリコン混晶層側に向かって拡がる空乏領域の厚さよりも厚くてもよい。
本発明の半導体装置において、シリコン混晶層は欠陥を有し、境界層と素子形成領域との界面からシリコン混晶層側に向かって拡がる空乏領域の端部までの距離は、界面から欠陥までの距離よりも短くてもよい。
本発明の半導体装置において境界層は、厚さが5nm以上であり、第2導電型の不純物を5×1019cm-3以上含む構成としてもよい。
本発明の半導体装置において、シリコン混晶層は、p型の不純物を含み、素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の圧縮歪みを発生させる構成としてもよい。この場合において、シリコン混晶層は、シリコンゲルマニウムとしてもよい。
本発明の半導体装置において、素子形成領域はp型であり、シリコン混晶層は、素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の引っ張り歪みを発生させる構成としてもよい。この場合において、シリコン混晶層は、シリコンカーバイドとしてもよい。
本発明に係る半導体装置の製造方法は、半導体基板に形成された第1導電型の不純物を含む素子形成領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程(a)と、素子形成領域におけるゲート電極の外側方にトレンチを形成する工程(b)と、トレンチの側面及び底面に第2導電型の不純物を含む境界層を形成する工程(c)と、工程(c)よりも後に、トレンチに第2の導電型の不純物を含むシリコン混晶層をエピタキシャル成長する工程(d)とを備えていることを特徴とする。
本発明に係る半導体装置の製造方法は、トレンチの側面及び底面に第2導電型の不純物を含む境界層を形成する工程を備えている。このため、シリコン混晶層に生じる欠陥とpn接合との距離は、境界層の厚さだけ長くなる。従って、欠陥が空乏領域内に取り込まれることがなく、トラップアシストトンネリングの発生を抑えることができる。その結果、リーク電流特性が向上した半導体装置を実現できる。
本発明の半導体装置の製造方法において、工程(c)では、素子形成領域におけるトレンチの側面及び底面となる部分に第2導電型の不純物をプラズマドーピングすることにより境界層を形成してもよい。
本発明の半導体装置の製造方法において、工程(c)では、素子形成領域におけるトレンチの側面及び底面となる部分に第2導電型の不純物を含み且つ半導体基板と格子整合する材料をエピタキシャル成長することにより境界層を形成してもよい。
本発明の半導体装置の製造方法において境界層は、厚さが5nm以上であり、第2導電型の不純物を5×1019cm-3以上含む構成としてもよい。
本発明の半導体装置の製造方法において、工程(d)では、p型の不純物を含み且つ素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域にゲート長方向の圧縮歪みを発生させるシリコン混晶層をエピタキシャル成長する構成としてもよい。この場合において、シリコン混晶層は、シリコンゲルマニウムであってもよい。
本発明の半導体装置の製造方法において、工程(d)では、n型の不純物を含み且つ素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の引っ張り歪みを発生させる材料をエピタキシャル成長する構成としてもよい。この場合において、シリコン混晶層は、シリコンカーバイドであってもよい。
本発明に係る半導体装置及びその製造方法によれば、チャネルに歪みを導入するためのシリコン混晶層を備えたMISトランジスタにおいて、シリコン混晶層とシリコン基板との界面に発生する欠陥に起因する接合リーク電流を低減できる。
(一実施形態)
本発明の一実施形態について図面を参照して説明する。図1は一実施形態に係る半導体装置の断面構成を示している。以下においては、p型MISトランジスタを例に説明する。また、図1においてシリサイド層、層間絶縁膜、コンタクト及び配線等の本願発明とは直接関係がない構成要素については図示を省略している。
本発明の一実施形態について図面を参照して説明する。図1は一実施形態に係る半導体装置の断面構成を示している。以下においては、p型MISトランジスタを例に説明する。また、図1においてシリサイド層、層間絶縁膜、コンタクト及び配線等の本願発明とは直接関係がない構成要素については図示を省略している。
シリコンからなるn型の半導体基板10にシャロートレンチ分離(STI)である素子分離領域11により分離された素子形成領域12が形成されている。
素子形成領域12の上には、ゲート絶縁膜14を介在させてゲート電極15が形成されている。ゲート電極15の両側壁上には、サイドウォール17が形成されている。本実施形態においては、サイドウォール17はL型サイドウォール17Aと外側サイドウォール17Bとからなる。
素子形成領域12におけるゲート電極15の両側方にはp型のエクステンション領域21が形成されている。本実施形態においてエクステンション領域21は3×1020cm-3程度のp型不純物を含んでいる。p型のエクステンション領域21よりも外側の領域にはトレンチが形成されている。トレンチには、p型の不純物を含むシリコン混晶層22が形成されている。本実施形態においてシリコン混晶層22は、エピタキシャル成長により形成されたシリコンとゲルマニウムとの混晶(シリコンゲルマニウム)であり、1×1021cm-3程度のp型不純物を含んでいる。シリコンゲルマニウムはシリコンよりも格子定数が大きい。このため、素子形成領域12におけるゲート電極15に対応する領域に形成されるチャネル領域に、ゲート長方向の圧縮応力が印加される。これによりホールの移動度が増大し、p型MISトランジスタの駆動力が向上する。
また、本実施形態の半導体装置は、素子形成領域12におけるトレンチの側面及び底面に位置する領域には、p型の不純物がドープされた境界層23が形成されている。従って、境界層23と素子形成領域12との界面がpn接合界面となる。以下に説明するように境界層23はp型不純物の濃度を5×1019cm-3以上とし、厚さを5nm以上とすることが好ましい。
図2は、本実施形態のMISトランジスタのドレインに負のドレイン電圧を印加した場合における境界層23の近傍のエネルギーバンド図を示している。pn接合に電圧が印加されることにより生じる空乏領域の厚さWは、以下の式1により表される。
ここでWpはp型半導体層側に拡がる空乏層の厚さであり、Wnはn型半導体層側に拡がる空乏層の厚さである。ε0は真空中の誘電率、εsはシリコンの比誘電率、NAはアクセプタ濃度、NDはドナー濃度、qは電荷、Vはpn接合に印加される電圧、Vdはビルトイン電圧である。ここでWp、Wn、NA及びNDは式2に示すような関係を有する(例えば、S. M. Sze著 "Physics of Semiconductor Devices"を参照。)。
また、Vdは式3に示すように表すことができる。式3において、kBはボルツマン定数、Niはシリコンの真性キャリア濃度である。
以上の式から、境界層23に含まれるp型不純物(アクセプタ)の濃度が5×1019cm-3、素子形成領域12に含まれるn型不純物(ドナー)の濃度が5×1018cm-3、pn接合に印加される電圧が1.2Vの場合には、素子形成領域12と境界層23との界面からシリコン混晶層22側へ拡がる空乏領域の厚さWpは約3nmとなる。
シリコン混晶層22をエピタキシャル成長させた場合、成長後の降温時又は活性化アニール時に、シリコンゲルマニウムとシリコンとの格子不整合に起因する欠陥30がシリコンゲルマニウムとシリコンとの界面近傍に発生する。境界層23が形成されていない場合には、欠陥30は図3に示すように空乏領域内に取り込まれる。これにより、価電子帯から伝導帯へ電子が移動するトラップアシストトンネリングが生じる。その結果、接合リークが増大し、回路スタンバイ時のリーク電流が増大する問題が発生する。
しかし、本実施形態の半導体装置においては、厚さが5nmの境界層23が形成されているため、欠陥30が空乏領域内に取り込まれることがなく、トラップアシストトンネリングが発生しない。その結果、図4に示すように接合リーク電流を、従来の境界層を形成せずにシリコン混晶層を形成したトランジスタよりも低く抑え、シリコン混晶層22を形成しない場合とほぼ同じレベルに保つことができる。
境界層23の厚さは、pn接合界面からシリコン混晶層22側に拡がる空乏領域の厚さWpよりも厚くすればよい。このようにすれば、欠陥30が空乏領域内に取り込まれることがない。先に述べたように、空乏領域の厚さは境界層23に含まれるp型不純物の濃度と素子形成領域12に含まれるn型不純物の濃度とによって変化する。従って、これらの不純物濃度に応じて境界層23の厚さを設定すればよい。
境界層23に含まれるp型不純物の濃度が高い方が、シリコン混晶層22側へ拡がる空乏領域の厚さWpが薄くなり、欠陥30が空乏領域に取り込まれにくくなる。しかし、境界層23に含まれるp型不純物の濃度をあまり高くすると、境界層23の周辺へのp型不純物の拡散が大きくなり、エクステンション領域21及びシリコン混晶層22の不純物濃度プロファイルに異常が生じるおそれがある。従って、境界層23に含まれる不純物濃度はシリコン混晶層22に含まれる不純物濃度と比べて極端に高くしない方が好ましい。具体的には、5×1019cm-3〜3×1020程度とすることが好ましい。
本実施形態の半導体装置は、欠陥30の影響を受けにくいため、シリコン混晶層22のゲルマニウム濃度を高くし、より大きな歪みが発生するようにすることも可能となる。これにより、従来よりもトランジスタの駆動力を向上することが可能となる。
本実施形態の半導体装置は、境界層23を形成する以外は、従来のチャネルに歪みを印加するシリコン混晶層を備えた半導体装置と同様の方法により形成することができる。具体的には、図5(a)に示すように、n型のシリコン基板10に素子分離領域11により分離された素子形成領域12を形成する。続いて、素子形成領域12の上にゲート絶縁膜14、ゲート電極15及びエピタキシャル成長の際のマスクとなる絶縁膜41を選択的に形成した後、不純物注入を行いp型のエクステンション領域21を形成する。続いて、ゲート電極の側壁上を覆うL型サイドウォール17Aと外側サイドウォール17Bとからなるサイドウォール17を形成する。なお、n型の基板に代えてn型不純物を注入してn型ウェルを形成してもよい。
次に、図5(b)に示すように、サイドウォール17が形成されたゲート電極15をマスクとして素子形成領域12をドライエッチングしてトレンチ部12aを形成する。なお、エクステンション領域21が確保できれば、サイドウォール17を形成する前にトレンチ部12aを形成してもよい。このようにすれば、より大きな応力をチャネルに印加することが可能となる。
次に、図5(c)に示すように、素子形成領域12におけるトレンチ部12aの底面及び側面に位置する領域にホウ素等のp型の不純物をドーピングして境界層23を形成する。
次に、図5(d)に示すように、境界層23が形成されたトレンチ部12aにp型不純物を含むシリコンゲルマニウム層を成長させ、シリコン混晶層22を形成する。
この後、図示していないが絶縁膜41の除去、ゲート電極15及びシリコン混晶層22のシリサイド化、配線の形成、コンタクトの形成等を必要に応じて行う。
本実施形態の半導体装置において、境界層23はトレンチ部の底面だけでなく側面に対しても均一に不純物がドープされていることが好ましい。従って、境界層23の形成にはプラズマドーピング法(例えば、D. Lenoble et al., 2006 Symposium on VLSI Technology Digest of Technical Papers p.168を参照。)を用いることが好ましい。図6にはプラズマドーピング法により境界層23を形成した場合の、素子形成領域12と境界層23との界面近傍における不純物濃度のプロファイルの一例を示している。
境界層23を不純物ドープにより形成するため、素子形成領域12側にテールが生じる。また、シリコン混晶層23側からの熱拡散による不純物の移動又はシリコン混晶層23側への熱拡散による不純物の移動等が生じる。このため、境界層23内において不純物の濃度は一定とならず図6に示すようなピークを有するプロファイルとなる。この場合には、境界層23とシリコン混晶層22との界面から少なくとも5nmの領域において不純物濃度が5×1019cm-3以上となるようにすればよい。このようにすれば、欠陥が空乏領域内に取り込まれることはなく、トラップアシストトンネリングの影響を抑えることが可能となる。
(一実施形態の変形例)
以下に、本発明の一実施形態の変形例について図面を参照して説明する。図7は一実施形態の変形例に係る半導体装置の断面構成を示している。図7に示すように本変形例の半導体装置は、エピタキシャル成長法により形成した境界層24を備えていることを特徴とする。
以下に、本発明の一実施形態の変形例について図面を参照して説明する。図7は一実施形態の変形例に係る半導体装置の断面構成を示している。図7に示すように本変形例の半導体装置は、エピタキシャル成長法により形成した境界層24を備えていることを特徴とする。
境界層24は、素子形成領域12におけるゲート電極15の外側方に、トレンチを形成した後、トレンチの底面及び側面にp型不純物を含むシリコン層をエピタキシャル成長法により形成すればよい。このようにエピタキシャル成長法により境界層24を形成した場合にも、不純物ドープにより境界層を形成した場合と同様に、リーク電流を低減することができる。境界層24をエピタキシャル成長法により形成した場合には、図8に示すように境界層24内における不純物濃度をほぼ一定にできる。
また、境界層24はシリコンに限らず、欠陥が発生しない程度にシリコンと格子整合する材料を用いてもよい。例えば、シリコン混晶層22にシリコンゲルマニウムを用いる場合には、低濃度のゲルマニウムを含むシリコンゲルマニウム層とすれば、境界層24もチャネルへ歪を与えることができる。
一実施形態及び変形例において、p型MISトランジスタについて説明したが、n型MISトランジスタにおいても同様の効果が得られる。n型MISトランジスタを形成する場合には、シリコン混晶層及び境界層に含まれる不純物をリン等のn型不純物とし、素子形成領域に含まれる不純物をp型とする。また、シリコン混晶層をシリコンと炭素との混晶(シリコンカーバイド)等とし、ゲート長方向の引っ張り応力を印加できるようにすればよい。
本発明に係る半導体装置及びその製造方法は、歪みを導入するためのシリコン混晶層とシリコン基板との界面に発生する欠陥に起因する接合リーク電流を低減でき、チャネル領域に歪みを導入した半導体装置及びその製造方法等として有用である。
10 半導体基板
11 素子分離領域
12 素子形成領域
12a トレンチ部
14 ゲート絶縁膜
15 ゲート電極
17 サイドウォール
17A L型サイドウォール
17B 外側サイドウォール
21 エクステンション領域
22 シリコン混晶層
23 境界層
24 境界層
30 欠陥
41 絶縁膜
11 素子分離領域
12 素子形成領域
12a トレンチ部
14 ゲート絶縁膜
15 ゲート電極
17 サイドウォール
17A L型サイドウォール
17B 外側サイドウォール
21 エクステンション領域
22 シリコン混晶層
23 境界層
24 境界層
30 欠陥
41 絶縁膜
Claims (17)
- 第1導電型の不純物を含む素子形成領域を有する半導体基板と、
前記素子形成領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記素子形成領域における前記ゲート電極の外側方に形成され、第2導電型の不純物を含むシリコン混晶層と、
前記シリコン混晶層と前記素子形成領域との間に形成され、第2導電型の不純物を含む境界層とを備えていることを特徴とする半導体装置。 - 前記境界層は、前記境界層と前記素子形成領域との界面から前記シリコン混晶層側に向かって拡がる空乏領域の厚さよりも厚いことを特徴とする請求項1に記載の半導体装置。
- 前記シリコン混晶層は欠陥を有し、
前記境界層と前記素子形成領域との界面から前記シリコン混晶層側に向かって拡がる空乏領域の端部までの距離は、前記界面から前記欠陥までの距離よりも短いことを特徴とする請求項1又は2に記載の半導体装置。 - 前記境界層における前記第2導電型の不純物の濃度プロファイルは、極大値を有していることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記境界層は、厚さが5nm以上であり、前記第2導電型の不純物を5×1019cm-3以上含むことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記シリコン混晶層は、前記第2の導電型の不純物としてp型の不純物を含み、前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の圧縮歪みを発生させることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記シリコン混晶層は、シリコンゲルマニウムからなることを特徴とする請求項6に記載の半導体装置。
- 前記シリコン混晶層は、前記第2の導電型の不純物としてn型の不純物を含み、前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の引っ張り歪みを発生させることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記シリコン混晶層は、シリコンカーバイドからなることを特徴とする請求項8に記載の半導体装置。
- 半導体基板に形成された第1導電型の不純物を含む素子形成領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程(a)と、
前記素子形成領域における前記ゲート電極の外側方にトレンチを形成する工程(b)と、
前記トレンチの側面及び底面に第2導電型の不純物を含む境界層を形成する工程(c)と、
前記工程(c)よりも後に、前記トレンチに第2の導電型の不純物を含むシリコン混晶層をエピタキシャル成長する工程(d)とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程(c)では、前記素子形成領域における前記トレンチの側面及び底面となる部分に前記第2導電型の不純物をプラズマドーピングすることにより前記境界層を形成することを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記工程(c)では、前記素子形成領域における前記トレンチの側面及び底面となる部分に前記第2導電型の不純物を含み且つ前記半導体基板と格子整合する材料をエピタキシャル成長することにより前記境界層を形成することを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記境界層は、厚さが5nm以上であり、前記第2導電型の不純物を5×1019cm-3以上含むことを特徴とする請求項10〜12のいずれか1項に記載の半導体装置の製造方法。
- 前記工程(d)では、前記第2の導電型の不純物としてp型の不純物を含み且つ前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域にゲート長方向の圧縮歪みを発生させるシリコン混晶層をエピタキシャル成長することを特徴とする請求項10〜13のいずれか1項に記載の半導体装置の製造方法。
- 前記シリコン混晶層は、シリコンゲルマニウムであることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記工程(d)では、前記第2の導電型の不純物としてn型の不純物を含み且つ前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域にゲート長方向の引っ張り歪みを発生させる材料をエピタキシャル成長することを特徴とする請求項10〜13のいずれか1項に記載の半導体装置の製造方法。
- 前記シリコン混晶層は、シリコンカーバイドであることを特徴とする請求項16に記載の半導体装置の製造方法。
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Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
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