DE112017002113B4 - Halbleitereinheit - Google Patents

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    • H01L29/872—Schottky diodes

Abstract

Halbleitereinheit, die Folgendes aufweist:- ein Halbleitersubstrat (4);- eine Drift-Schicht (1) eines ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat (4) ausgebildet ist;- eine Mehrzahl von Stütz-Bereichen (2) eines zweiten Leitfähigkeitstyps, die in der Drift-Schicht (1) ausgebildet sind;- eine Oberflächenelektrode (5), die auf der Drift-Schicht (1) ausgebildet ist, welche die Mehrzahl von Stütz-Bereichen (2) aufweist; und- eine Mehrzahl von Stehspannung-Haltestrukturen (3) eines zweiten Leitfähigkeitstyps, die in einer Oberflächenschicht der die Mehrzahl von Stütz-Bereichen (2) aufweisenden Drift-Schicht (1) so ausgebildet sind, dass sie einen aktiven Bereich umgeben,- wobei jeder von der Mehrzahl von Stütz-Bereichen (2) eine lineare Gestalt aufweist,- wobei jede von der Mehrzahl von Stehspannung-Haltestrukturen (3) in einer planaren Ansicht eine rahmenartige Gestalt aufweist, die Seiten aufweist, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, und Seiten senkrecht zu der Mehrzahl von Stütz-Bereichen (2) aufweist, und- wobei in zumindest zwei von der Mehrzahl von Stehspannung-Haltestrukturen (3), die benachbart zueinander sind, Seiten, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, mit einem identischen Abstand zu der Mehrzahl von Stütz-Bereichen (2) ausgebildet sind und mit der Mehrzahl von Stütz-Bereichen (2) überlappen.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Halbleitereinheit mit einer Struktur, die als eine Super-Junction-Struktur bezeichnet wird.
  • STAND DER TECHNIK
  • Ein elektrischer Widerstand einer vertikalen Halbleitereinheit ist in hohem Maße abhängig von einem elektrischen Widerstand in einem Bereich einer leitfähigen Schicht, die als eine „Drift-Schicht“ bezeichnet wird. Der elektrische Widerstand in der Drift-Schicht ist durch eine Störstellenkonzentration derselben bestimmt, somit kann ein EIN-Widerstand reduziert werden, wenn die Störstellenkonzentration erhöht wird.
  • Die Störstellenkonzentration der Drift-Schicht kann jedoch nicht bis zu einem Grenzwert oder einem höheren Wert erhöht werden, der durch eine Stehspannung bestimmt ist, die für eine Halbleitereinheit erforderlich ist. Das heißt, es gibt eine Kompromiss-Relation zwischen dem elektrischen Widerstand und der Stehspannung in der Halbleitereinheit.
  • Als eines von Verfahren zur Verbesserung des Kompromisses ist eine Struktur bekannt, bei der eine Stütz-Schicht vom p-Typ und eine Stütz-Schicht vom n-Typ, die beide eine rohrförmige Gestalt im Querschnitt aufweisen, abwechselnd in der Drift-Schicht ausgebildet sind. Eine derartige Struktur der Drift-Schicht wird als eine „Super-Junction-Struktur“ bezeichnet.
  • Bei einer Halbleitereinheit mit einer herkömmlichen Drift-Schicht, die aus einer Schicht mit einem einzigen Leitfähigkeitstyp besteht, dehnt sich bei einer Sperrspannung eine Verarmungsschicht von einer Oberfläche der Drift-Schicht in einer vertikalen Richtung aus, so dass diese eine hohe Spannung aushält. Bei einer Halbleitereinheit indessen, welche eine Super-Junction-Struktur aufweist, dehnt sich eine Verarmungsschicht von einem pn-Übergang zwischen einer Stütz-Schicht vom p-Typ und einer Stütz-Schicht vom n-Typ in einer lateralen Richtung aus, so dass diese eine hohe Spannung aushält.
  • Dementsprechend kann in der Halbleitereinheit mit einer Super-Junction-Struktur eine hohe Stehspannung aufrechterhalten werden, indem eine Menge an Störstellen in der Stütz-Schicht vom p-Typ und der Stütz-Schicht vom n-Typ so eingestellt wird, dass sie auf einem vergleichbaren Niveau liegen, auch wenn die Störstellenkonzentration der Drift-Schicht extrem hoch ist. Durch die Stütz-Schicht vom n-Typ, welche die extrem hohe Störstellenkonzentration aufweist, kann ein Strom geführt werden, somit kann ein geringer EIN-Widerstand über eine Materialgrenze hinaus erzielt werden.
  • Bei der Halbleitereinheit ist ein Anschluss-Bereich zur Sicherstellung einer Stehspannung hauptsächlich in einer äußeren Peripherie der Halbleitereinheit außerhalb eines aktiven Bereichs angeordnet, in dem der Strom aktiv geführt wird. Die Druckschrift JP 2006 - 269 720 A offenbart zum Beispiel eine Struktur, bei der ein Anschluss-Bereich angeordnet ist, in dem Stütz-Schichten vom p-Typ und Stütz-Schichten vom n-Typ mit einer Gestalt, die vier Seiten eines aktiven Bereichs umgibt, abwechselnd in einer Halbleitereinheit angeordnet sind, welche die Super-Junction-Struktur aufweist.
  • Die nachveröffentlichte Druckschrift DE 11 2016 006 723 T5 offenbart eine Halbleitereinrichtung mit: einem ersten Wannenbereich von einem zweiten Leitfähigkeitstyp, einem zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, der so ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einem dritten Wannenbereich vom zweiten Leitfähigkeitstyp, der so ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, und einem Teilungsbereich von einem ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokument
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2006 - 269 720 A
    • Patentdokument 2: Nachveröffentlichte Druckschrift DE 11 2016 006 723 T5
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Es ist zum Beispiel eine Halbleitereinheit bekannt, wie beispielsweise eine Halbleitereinheit, die unter Verwendung eines Halbleitersubstrats gebildet wird, das aus Siliciumcarbid (SiC) hergestellt ist, wobei das Halbleitersubstrat einen Versatzwinkel aufweist, um eine Kristallstruktur einer Drift-Schicht zu halten. Bei dem Versatzwinkel handelt es sich um einen Winkel, der zwischen einer Hauptoberfläche des Halbleitersubstrats und einer spezifischen Kristalloberfläche besteht, und es handelt sich um einen Winkel zwischen einer Hauptoberfläche eines SiC-Substrats und einer {0001}-Ebene im Fall eines SiC-Substrats mit einer {0001}-Ebene.
  • Bei einem epitaxialen Aufwachsen auf dem Halbleitersubstrat, das den Versatzwinkel aufweist, entsteht aus einem Niveau-Unterschied zwischen atomaren Ebenen ein Wachstum in einer lateralen Richtung. Das Wachstum in der lateralen Richtung wird als ein „Stufen-Fließ-Wachstum“ bezeichnet, und eine Richtung des Aufwachsens wird als eine „Stufen-Fließ-Richtung“ bezeichnet. Das heißt, die Stufen-Fließ-Richtung stimmt mit der Richtung des Versatzwinkels überein.
  • Wenngleich nachstehend eine detaillierte Beschreibung angegeben ist, ist es schwierig, die Stütz-Schicht vom p-Typ und die Stütz-Schicht vom n-Typ zu bilden, die sich in einer anderen Richtung als der Richtung des Versatzwinkel s (der Stufen-Fließ-Richtung) ausdehnen, wenn eine Super-Junction-Struktur durch das epitaxiale Aufwachsen auf dem Halbleitersubstrat mit dem Versatzwinkel gebildet wird. Somit ist es bei der unter Verwendung des Substrats mit dem Versatzwinkel gebildeten Halbleitereinheit wie bei dem Patentdokument 1 schwierig, die Stütz-Schicht vom p-Typ und die Stütz-Schicht vom n-Typ mit der Gestalt zu bilden, welche die vier Seiten des aktiven Bereichs in dem Anschluss-Bereich umgibt.
  • Die vorliegende Erfindung wurde daher konzipiert, um die vorstehenden Probleme zu lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Struktur eines Anschluss-Bereichs anzugeben, die für eine Halbleitereinheit geeignet ist, die unter Verwendung eines Halbleitersubstrats mit einem Versatzwinkel gebildet wird und eine Super-Junction-Struktur aufweist.
  • Mittel zum Lösen des Problems
  • Die vorliegende Erfindung löst die Aufgabe mit einer Halbleitereinheit gemäß den unabhängigen Ansprüchen 1, 2 und 3. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen 4 bis 15 angegeben.
  • Effekte der Erfindung
  • Gemäß der Halbleitereinheit der vorliegenden Erfindung wird eine lokale Konzentration eines elektrischen Felds in einem Anschluss-Bereich an jeder Seite und einem Eckenbereich der Halbleitereinheit reduziert, und ein Widerstand kann reduziert werden, während eine hohe Stehspannung gehalten wird.
  • Figurenliste
  • In den Figuren sind:
    • 1 eine schematische Draufsicht auf eine Drift-Schicht einer SBD gemäß einer Ausführungsform 1;
    • 2 eine schematische Querschnittsansicht der SBD gemäß der Ausführungsform 1;
    • 3 eine schematische Querschnittsansicht einer SBD gemäß der Ausführungsform 1;
    • 4 eine schematische Draufsicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 5 eine schematische Draufsicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 6 eine schematische Draufsicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 7 eine schematische Draufsicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 8 eine schematische Draufsicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 9 eine schematische Querschnittsansicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 10 eine schematische Querschnittsansicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 11 eine schematische Querschnittsansicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 12 eine schematische Querschnittsansicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 13 eine schematische Querschnittsansicht, die ein Modifikationsbeispiel der SBD gemäß der Ausführungsform 1 darstellt;
    • 14 eine schematische Querschnittsansicht, die ein Verfahren zur Herstellung der SBD gemäß der Ausführungsform 1 darstellt;
    • 15 eine schematische Querschnittsansicht, die ein Verfahren zur Herstellung der SBD gemäß der Ausführungsform 1 darstellt;
    • 16 eine schematische Querschnittsansicht, die ein Verfahren zur Herstellung der SBD gemäß der Ausführungsform 1 darstellt;
    • 17 eine schematische Querschnittsansicht, die ein Verfahren zur Herstellung der SBD gemäß der Ausführungsform 1 darstellt;
    • 18 eine schematische Draufsicht auf eine Drift-Schicht einer herkömmlichen SBD;
    • 19 eine Abbildung, die ein Simulationsergebnis einer Potentialverteilung in der herkömmlichen SBD darstellt;
    • 20 eine schematische Draufsicht auf die Drift-Schicht der SBD gemäß der Ausführungsform 1;
    • 21 eine Abbildung, die ein Simulationsergebnis einer Potentialverteilung in der SBD gemäß der Ausführungsform 1 darstellt;
    • 22 eine schematische Draufsicht auf einen MOSFET gemäß einer Ausführungsform 2;
    • 23 eine schematische Draufsicht auf eine Drift-Schicht des MOSFET gemäß der Ausführungsform 2;
    • 24 eine schematische Querschnittsansicht des MOSFET gemäß der Ausführungsform 2;
    • 25 eine schematische Querschnittsansicht des MOSFET gemäß der Ausführungsform 2;
    • 26 eine schematische Querschnittsansicht einer Einheitszelle des MOSFET gemäß der Ausführungsform 2.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Bei den nachstehenden Ausführungsformen ist eine Siliciumcarbid(SiC)-Halbleitereinheit mit einer vertikalen Struktur als ein Beispiel für eine Halbleitereinheit mit einer Super-Junction-Struktur beschrieben. Bei der folgenden Beschreibung handelt es sich bei einem ersten Leitfähigkeitstyp um einen n-Typ, und bei einem zweiten Leitfähigkeitstyp handelt es sich um einen p-Typ.
  • Ausführungsform 1
  • Bei 1 bis 3 handelt es sich um schematische Zeichnungen, die eine Konfiguration einer Schottky-Barrier-Diode (SBD) darstellen, die eine Halbleitereinheit 100 gemäß der Ausführungsform 1 ist. 1 ist eine Draufsicht, die eine Oberflächenstruktur einer Drift-Schicht 1 der Halbleitereinheit 100 darstellt, 2 ist eine Querschnittsansicht entlang A1-A2 in 1, und 3 ist eine Querschnittsansicht entlang B1-B2 in 1. Eine Diode, auf welche die vorliegende Erfindung angewendet wird, ist nicht auf die SBD beschränkt, sondern diese kann zum Beispiel auch auf eine Diode mit pn-Übergang oder eine Junction-Barrier-Schottky (JBS)-Diode angewendet werden.
  • Wie in 2 und 3 dargestellt, wird die Halbleitereinheit 100 unter Verwendung eines Halbleitersubstrats 4 gebildet, das aus einem SiC vom n-Typ mit einem Versatzwinkel besteht. Die Drift-Schicht 1 vom n-Typ wird durch epitaxiales Aufwachsen auf dem Halbleitersubstrat 4 gebildet. Bei einer Stufen-Fließ-Richtung bei der Bildung der Drift-Schicht 1 handelt es sich um die gleiche Richtung wie eine Richtung des Versatzwinkels des Halbleitersubstrats 4. Somit zeigt die in 1 dargestellte „Stufen-Fließ-Richtung“ die Richtung des Versatzwinkels des Halbleitersubstrats 4 an.
  • In der Drift-Schicht 1 ist eine Mehrzahl von Stütz-Bereichen 2 vom p-Typ ausgebildet. Wie in 1 dargestellt, weist jeder Stütz-Bereich 2 vom p-Typ eine lineare Form auf, die sich in einer planaren Ansicht in der Stufen-Fließ-Richtung erstreckt. Das heißt, die Mehrzahl von Stütz-Bereichen 2 vom p-Typ erstreckt sich parallel zueinander und ist so angeordnet, dass eine streifenförmige Form vorliegt.
  • Wie in 2 und 3 dargestellt, ist eine Oberflächenelektrode 5 als eine Anoden-Elektrode der SBD auf der Drift-Schicht 1 ausgebildet, die den Stütz-Bereich 2 vom p-Typ aufweist. Auf einer unteren Oberfläche des Halbleitersubstrats 4 ist eine rückseitige Oberflächenelektrode 6 als eine Kathoden-Elektrode der SBD ausgebildet. Die Oberflächenelektrode 5 weist eine Schottky-Verbindung zu der Drift-Schicht 1 und dem Stütz-Bereich 2 vom p-Typ auf, und die rückseitige Oberflächenelektrode 6 weist eine ohmsche Verbindung zu dem Halbleitersubstrat 4 auf.
  • Eine Mehrzahl von rahmenartigen Stehspannung-Haltestrukturen 3, die aus einem Halbleiterbereich vom p-Typ bestehen, ist in einer Oberflächenschicht der Drift-Schicht 1 ausgebildet, die den Stütz-Bereich 2 vom p-Typ aufweist, der die Oberflächenelektrode 5 umgibt. Bei einem Bereich, der von den Stehspannung-Haltestrukturen 3 umgeben ist, handelt es sich um einen aktiven Bereich der Halbleitereinheit 100, und bei einem Bereich zur Bildung der Stehspannung-Haltestruktur 3 und einer äußeren Seite desselben handelt es sich um einen Anschluss-Bereich der Halbleitereinheit 100.
  • Wie in 1 dargestellt, weist jede Stehspannung-Haltestruktur 3 in einer planaren Ansicht Seiten auf, die sich parallel zu dem Stütz-Bereich 2 vom p-Typ erstrecken, und weist Seiten senkrecht zu dem Stütz-Bereich 2 vom p-Typ auf. Bei der vorliegenden Ausführungsform weist ein Chip der Halbleitereinheit 100 eine rechtwinklige Gestalt mit Seiten horizontal zu der Stufen-Fließ-Richtung und Seiten lotrecht zu der Stufen-Fließ-Richtung auf.
  • Somit erstreckt sich jede Stehspannung-Haltestruktur 3 parallel zu dem Stütz-Bereich 2 vom p-Typ in einer Umgebung der Seiten der Halbleitereinheit 100 parallel zu der Stufen-Fließ-Richtung, und jede Stehspannung-Haltestruktur 3 erstreckt sich senkrecht zu dem Stütz-Bereich 2 vom p-Typ in einer Umgebung der Seiten der Halbleitereinheit 100 lotrecht zu der Stufen-Fließ-Richtung.
  • Bei der vorliegenden Ausführungsform ist zumindest eine von der Mehrzahl von Stehspannung-Haltestrukturen 3 so ausgebildet, dass sie in einer planaren Ansicht mit einem Teil der Oberflächenelektrode 5 überlappen. Insbesondere ist die Stehspannung-Haltestruktur 3, die sich auf einer innersten Seite befindet, so ausgebildet, dass sie mit einem Endbereich der Oberflächenelektrode 5 überlappt, wie in 2 und 3 dargestellt.
  • Das Layout des Stütz-Bereichs 2 vom p-Typ und der Stehspannung-Haltestruktur 3 ist nicht auf jenes beschränkt, das in 1 dargestellt ist. Zum Beispiel ist die Mehrzahl von Stütz-Bereichen 2 vom p-Typ in 1 auch auf einer äußeren Seite einer äußersten Peripherie der Stehspannung-Haltestruktur 3 in Bezug auf die Richtung lotrecht zu der Stufen-Fließ-Richtung ausgebildet, es ist jedoch möglich, dass der Stütz-Bereich 2 vom p-Typ nur auf einer inneren Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 ausgebildet ist, wie in 4 dargestellt.
  • Gemäß 1 erstrecken sich sämtliche der Stütz-Bereiche 2 vom p-Typ bis zu der äußeren Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 in Bezug auf die Richtung parallel zu der Stufen-Fließ-Richtung, es kann jedoch auch Anwendung finden, dass die Länge jedes Stütz-Bereichs 2 vom p-Typ in der Stufen-Fließ-Richtung auf die Länge der Stehspannung-Haltestruktur 3 eingestellt wird, wie in 4 dargestellt, um den Stütz-Bereich 2 vom p-Typ in die innere Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 mit Ausnahme eines Eckenbereichs der Stehspannung-Haltestruktur 3 einzupassen.
  • Es kann außerdem Anwendung finden, dass die Länge jedes Stütz-Bereichs 2 vom p-Typ gemäß einer Form des Eckenbereichs der Stehspannung-Haltestruktur 3 eingestellt wird, um dadurch den Stütz-Bereich 2 vom p-Typ nur auf der inneren Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 zu bilden, wie in 5 dargestellt.
  • Es kann außerdem Anwendung finden, dass der Abstand der Stehspannung-Haltestrukturen 3 mit Ausnahme der Stehspannung-Haltestruktur 3, die sich auf der innersten Seite befindet, so eingestellt wird, dass er gleich dem Abstand der Stütz-Bereiche 2 vom p-Typ ist, wie in 6 dargestellt, um zu bewirken, dass jede Seite der Stehspannung-Haltestrukturen 3 mit Ausnahme der innersten Stehspannung-Haltestruktur 3, die sich parallel zu den Stütz-Bereichen 2 vom p-Typ erstreckt, mit jedem Stütz-Bereich 2 vom p-Typ überlappt. Dabei kann jede Seite der Stehspannung-Haltestruktur 3, die sich parallel zu dem Stütz-Bereich 2 vom p-Typ erstreckt, so ausgebildet sein, dass sie eine Breite aufweist, die geringer als jene des Stütz-Bereichs 2 vom p-Typ ist, um nicht aus einem Stütz-Bereich 2 vom p-Typ vorzustehen, oder kann so ausgebildet sein, dass sie eine Breite aufweist, die gleich jener des Stütz-Bereichs 2 vom p-Typ oder größer als diese ist, um die gesamte Breite von einem Stütz-Bereich 2 vom p-Typ abzudecken.
  • Wie in 7 dargestellt, kann der Stütz-Bereich 2 vom p-Typ eine unterbrochene lineare Gestalt mit einer Unterbrechung in einem Bereich aufweisen, in dem die Stehspannung-Haltestruktur 3 nicht ausgebildet ist. Der Stütz-Bereich 2 vom p-Typ ist jedoch in dem aktiven Bereich ausgebildet, der von der innersten Stehspannung-Haltestruktur 3 umgeben ist.
  • Wenn der Stütz-Bereich 2 vom p-Typ die unterbrochene lineare Gestalt aufweist, wie in 7 dargestellt, kann ein Zwischenraum zwischen den Stütz-Bereichen 2 vom p-Typ partiell größer werden. In einem derartigen Fall kann ein lokaler Stütz-Bereich 2a vom p-Typ zu einem Bereich hinzugefügt werden, in dem der Zwischenraum zwischen den Stütz-Bereichen 2 vom p-Typ größer wird, wie in 8 dargestellt.
  • Der lokale Stütz-Bereich 2a vom p-Typ ist an einer Position so ausgebildet, dass er in einer planaren Ansicht mit irgendeiner der Stehspannung-Haltestrukturen 3 überlappt. Wenn der lokale Stütz-Bereich 2a vom p-Typ eine Länge aufweist, die gleich einer bestimmten Länge oder größer als diese ist, weist der lokale Stütz-Bereich 2a vom p-Typ eine Gestalt auf, die sich in einer ähnlichen Weise wie der lineare Stütz-Bereich 2 vom p-Typ parallel zu der Stufen-Fließ-Richtung erstreckt.
  • In Bezug auf eine Querschnittsstruktur der Halbleitereinheit 100 reicht indessen ein Boden des Stütz-Bereichs 2 vom p-Typ bis zu einem Boden der Drift-Schicht 1 in 2 und 3, der Boden des Stütz-Bereichs 2 vom p-Typ kann jedoch von dem Boden der Drift-Schicht 1 getrennt sein, wie in 9 und 10 dargestellt. Das heißt, eine Tiefe des Stütz-Bereichs 2 vom p-Typ kann geringer als eine Dicke der Drift-Schicht 1 sein.
  • Ferner kann ein Bereich 7 mit einer hohen p-Konzentration, der eine Störstellenkonzentration aufweist, die höher als jene der Stehspannung-Haltestruktur 3 ist, so an einer Position in der Oberflächenschicht der Stehspannung-Haltestruktur 3 angeordnet sein, dass er mit der Oberflächenelektrode 5 überlappt, wie in 11 dargestellt. Hierbei ist der Bereich 7 mit einer hohen p-Konzentration so angeordnet, dass er sich in Kontakt mit dem Endbereich der Oberflächenelektrode 5 befindet.
  • Gleichwohl befinden sich bei dem Beispiel von 11 sowohl die Stehspannung-Haltestruktur 3 als auch der Bereich 7 mit einer hohen p-Konzentration in Kontakt mit einer Oberfläche der Drift-Schicht 1, die den Stütz-Bereich 2 vom p-Typ aufweist, außerdem kann eine Konfiguration Anwendung finden, bei der sich eine/einer oder keine/keiner von diesen in Kontakt mit einer Oberfläche der Drift-Schicht 1 befindet.
  • Wie in 12 dargestellt, kann auf der Drift-Schicht 1, die den Stütz-Bereich 2 vom p-Typ aufweist, eine Feld-Isolierschicht 8 so ausgebildet sein, dass sie die Stehspannung-Haltestruktur 3 bedeckt. Die Feld-Isolierschicht 8 ist so angeordnet, dass sie die Oberflächenelektrode 5 in einer ähnlichen Weise wie die Stehspannung-Haltestruktur 3 umgibt. Des Weiteren kann die Oberflächenelektrode 5 eine Doppelschicht-Struktur aus leitfähigen Schichten 51 und 52 aufweisen, wie in 13 dargestellt.
  • Als Nächstes ist ein Verfahren zur Herstellung der Halbleitereinheit 100 gemäß der Ausführungsform 1 beschrieben. 14 bis 17 sind Abbildungen eines Prozesses, die das Herstellungsverfahren darstellen, und diese Abbildungen des Prozesses entsprechen der Querschnittsoberfläche in 2, das heißt, der Querschnittsoberfläche entlang A1-A2 in 1.
  • Zunächst wird das Halbleitersubstrat 4 hergestellt, das aus dem SiC vom n-Typ mit dem Versatzwinkel besteht, und die Drift-Schicht 1 vom n-Typ wird mittels eines chemischen Gasphasenabscheidungsverfahrens oder CVD-Verfahrens auf der Oberfläche des Halbleitersubstrats 4 epitaxial aufgewachsen. Die Dicke der Drift-Schicht 1 liegt innerhalb eines Bereichs von 2 µm bis 150 µm. Als ein Dotierstoff vom n-Typ, der in die Drift-Schicht 1 eingebracht wird, kann zum Beispiel Stickstoff (N) verwendet werden, und die Störstellenkonzentration der Drift-Schicht 1 liegt innerhalb eines Bereichs von 1 × 1015 cm-3 bis 1 × 1017 cm-3.
  • Als Nächstes wird zum Beispiel mittels des CVD-Verfahrens eine Siliciumoxid-Schicht auf der Oberfläche der Drift-Schicht 1 gebildet, und die Siliciumoxid-Schicht wird unter Verwendung einer Photolithographie-Technik strukturiert, um eine Ätz-Maske zu bilden, in der ein Bereich zur Bildung des Stütz-Bereichs 2 vom p-Typ geöffnet ist. Dann wird an der Drift-Schicht 1 unter Verwendung der Ätz-Maske mittels eines reaktiven Ionenätz(RIE)-Vorgangs ein selektives Ätzen durchgeführt, und die Ätz-Maske wird durch eine Fluorwasserstoffsäure-Behandlung entfernt.
  • Im Ergebnis werden Gräben 9 mit einer dem Stütz-Bereich 2 vom p-Typ entsprechenden Struktur in der Drift-Schicht 1 gebildet, wie in 14 dargestellt. Das heißt, die Gräben 9 werden so gebildet, dass sie eine streifenförmige Struktur aufweisen, die sich parallel zu der Richtung des Versatzwinkels des Halbleitersubstrats 4 erstreckt. Die Breite jedes Grabens 9 liegt innerhalb eines Bereichs von 1 bis 5 µm, und ein Zwischenraum zwischen den Gräben 9 liegt innerhalb eines Bereichs von 1 bis 15 µm.
  • Im Anschluss wird ein Halbleiter 20 vom p-Typ, der zu dem Stütz-Bereich 2 vom p-Typ werden soll, mittels eines CVD-Verfahrens epitaxial so aufgewachsen, dass er die Gräben 9 in der Drift-Schicht 1 füllt, wie in 15 dargestellt. Als Dotierstoff, der in den Halbleiter 20 vom p-Typ, das heißt, in den Stütz-Bereich 2 vom p-Typ eingebracht wird, kann zum Beispiel Aluminium (Al) oder Bor (B) verwendet werden, und eine Störstellenkonzentration desselben liegt innerhalb des gleichen Bereichs wie die Störstellenkonzentration der Drift-Schicht 1.
  • Bei dem epitaxialen Aufwachsen des Halbleiters 20 vom p-Typ setzt sich das Aufwachsen in der Stufen-Fließ-Richtung (der Richtung des Versatzwinkels) an den Böden der Gräben 9 von stromaufwärts nach stromabwärts fort, und das Aufwachsen erfolgt ferner von Seitenwänden der Gräben 9 aus. Da die Gräben 9 bei der vorliegenden Ausführungsform in der Richtung parallel zu der Stufen-Fließ-Richtung gebildet werden, erfolgt das Aufwachsen an den Seitenwänden auf beiden Seiten jedes Grabens 9 unter der gleichen Bedingung und wird mit dem Aufwachsen vom Boden aus kombiniert, um den Stütz-Bereich 2 vom p-Typ in den Gräben 9 zu bilden.
  • Wenn die Gräben 9 so gebildet werden, dass sie in der Richtung lotrecht zu der Stufen-Fließ-Richtung eine streifenförmige Gestalt aufweisen, wird das Aufwachsen des Halbleiters 20 vom p-Typ auf der stromaufwärts gelegenen Seite der Seitenwände in der Stufen-Fließ-Richtung in den Seitenwänden der Gräben 9 weiter begünstigt. Somit holt das Aufwachsen von den Böden der Gräben und der stromabwärts gelegenen Seite der Seitenwände der Gräben 9 das Aufwachsen von der stromaufwärts gelegenen Seite der Seitenwände nicht ein, und es besteht eine hohe Wahrscheinlichkeit für das Entstehen von Hohlräumen oder Kristalldefekten in dem Stütz-Bereich 2 vom p-Typ.
  • Wenn in dem Stütz-Bereich 2 vom p-Typ, der eine Super-Junction-Struktur bildet, Hohlräume oder Kristalldefekte vorliegen, kann eine gewünschte Stehspannung nicht erzielt werden, so dass die Zuverlässigkeit der Halbleitereinheit reduziert wird. Bei der vorliegenden Ausführungsform werden die Gräben 9 in der Richtung parallel zu der Stufen-Fließ-Richtung gebildet, um dieses Problem zu vermeiden.
  • Nach der Bildung des Halbleiters 20 vom p-Typ, wie in 15 dargestellt, wird die Oberfläche der Drift-Schicht 1 geebnet, indem ein chemisch-mechanisches Polieren (CMP) durchgeführt wird, um die Stütz-Bereiche 2 vom p-Typ in den Gräben 9 zu bilden, wie in 16 dargestellt. Danach wird ein Photoresist 10, in dem der Bereich zur Bildung der Stehspannung-Haltestruktur 3 mittels der Photolithographie-Technik geöffnet wird, auf der Drift-Schicht 1 gebildet, welche die Stütz-Bereiche 2 vom p-Typ aufweist, und unter Verwendung des Photoresists 10 als einer Maske wird eine selektive Ionenimplantation durchgeführt, so dass die Mehrzahl der Stehspannung-Haltestrukturen 3 in der Oberfläche der Drift-Schicht 1 gebildet wird.
  • Als eine Ionen-Spezies, die in die Stehspannung-Haltestruktur 3 implantiert wird, kann zum Beispiel Al oder B eingesetzt werden. Die Störstellenkonzentration der Stehspannung-Haltestruktur 3 ist höher als jene der Drift-Schicht 1 und wird gleich oder kleiner als 1,0 × 10185 cm-3 festgelegt.
  • Hierbei kann der in 11 dargestellte Bereich 7 mit einer hohen p-Konzentration durch Wiederholen der Masken-Bildung unter Verwendung der Photolithographie-Technik und der Ionenimplantation gebildet werden. Als eine Ionen-Spezies, die in den Bereich 7 mit einer hohen p-Konzentration implantiert wird, kann zum Beispiel ebenfalls Al oder B eingesetzt werden. Die Störstellenkonzentration des Bereichs 7 mit einer hohen p-Konzentration ist höher als jene der Stehspannung-Haltestruktur 3 festgelegt.
  • Nachfolgend wird über einen Zeitraum von dreißig Sekunden bis einer Stunde unter Verwendung einer Vorrichtung für eine thermische Behandlung ein Tempervorgang in einer inaktiven Gasatmosphäre (1300 °C bis 1900 °C) durchgeführt, wie beispielsweise in einem Argon(Ar)-Gas. Die Ionen, die bei dem vorstehend beschriebenen Prozess implantiert werden, werden durch den Tempervorgang elektrisch aktiviert.
  • Hierbei kann die in 12 oder 13 dargestellte Feld-Isolierschicht gebildet werden, indem die Siliciumoxid-Schicht zum Beispiel mittels des CVD-Verfahrens auf der Oberfläche der Drift-Schicht 1 gebildet wird, die den Stütz-Bereich 2 vom p-Typ aufweist, und die Siliciumoxid-Schicht durch den selektiven Ätzvorgang unter Verwendung der Photolithographie-Technik strukturiert wird.
  • Im Anschluss wird die Oberflächenelektrode 5 auf einer oberen Oberfläche der Drift-Schicht 1 gebildet, die den Stütz-Bereich 2 vom p-Typ aufweist, und die rückwärtige Oberflächenelektrode 6 wird zum Beispiel mittels eines Sputter-Verfahrens oder eines Aufdampf-Verfahrens auf einer unteren Oberfläche des Halbleitersubstrats 4 gebildet, somit wird die Halbleitereinheit 100 mit der in 2 dargestellten Konfiguration fertiggestellt.
  • Als ein Material für die Oberflächenelektrode 5 kann eines oder eine Mehrzahl von Metallen eingesetzt werden, wie beispielsweise Titan (Ti), Molybdän (Mo), Wolfram (W) und Al, und als ein Material für die rückseitige Oberflächenelektrode 6 kann eines oder eine Mehrzahl von Metallen eingesetzt werden, wie beispielsweise Nickel (Ni) und Gold (Au).
  • Als Nächstes wird der Betrieb der Halbleitereinheit 100 beschrieben. Separat beschrieben ist hier ein Betrieb in einem „Durchlassspannungs-Zustand“, in dem ein Potential, das höher als jenes der rückwärtigen Oberflächenelektrode 6 ist, an der Oberflächenelektrode 5 anliegt, sowie ein Betrieb in einem „Sperrspannungs-Zustand“, in dem ein Potential, das höher als jenes der Oberflächenelektrode 5 ist, an der rückwärtigen Oberflächenelektrode 6 anliegt.
  • Wenn in dem Durchlassspannungs-Zustand eine Spannung zwischen der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6 über einen bestimmten Wert hinausgeht, fließt ein Strom von der Oberflächenelektrode 5 in Richtung zu der rückwärtigen Oberflächenelektrode 6. Die Spannung, wenn der Strom beginnt zu fließen, ist zum Beispiel in Abhängigkeit von dem Material, dem Herstellungsverfahren und dem Verfahren für eine thermische Behandlung der Oberflächenelektrode 5 unterschiedlich, ist im Wesentlichen jedoch gleich 0,5 V bis 2 V.
  • Bei der Halbleitereinheit 100 mit einer Super-Junction-Struktur fließt der Strom kaum in den Stütz-Bereich 2 vom p-Typ, der eine hohe Schottky-Barriere zu der Oberflächenelektrode 5 aufweist, die Drift-Schicht 1 weist jedoch eine extrem hohe Störstellenkonzentration und einen geringen elektrischen Widerstand auf, somit kann ein Energieverbrauch im Vergleich zu einer Halbleitereinheit, welche die Super-Junction-Struktur nicht aufweist, in hohem Maße reduziert sein.
  • In dem Sperrspannungs-Zustand indessen erstreckt sich eine Verarmungsschicht in der Drift-Schicht 1 und dem Stütz-Bereich 2 vom p-Typ, somit wird der Strom zwischen der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6 blockiert. In einer Super-Junction-Struktur erstreckt sich die Verarmungsschicht auch in der lateralen Richtung von dem pn-Übergang zwischen der Drift-Schicht 1 und dem Stütz-Bereich 2 vom p-Typ aus, somit kann eine ausreichende Stehspannung sichergestellt werden, auch wenn die Störstellenkonzentration der Drift-Schicht 1 extrem hoch ist.
  • Als Struktur des Anschluss-Bereichs der Halbleitereinheit mit einer Super-Junction-Struktur ist eine Struktur bekannt, die als eine Verbindungsabschluss-Erweiterung (junction termination extension, JTE) oder als ein reduziertes Oberflächenfeld (reduced surface field, RESURF) bezeichnet wird, bei der lediglich ein rahmenartige Stehspannung-Haltestruktur 30 verwendet wird, die aus einem Halbleiterbereich vom p-Typ besteht, wie in 18 dargestellt, und das vorstehend beschriebene Patentdokument 1 offenbart ebenfalls eine derartige Struktur.
  • Auf die Stehspannung-Haltestruktur 30 in 18 wird auch als eine „herkömmliche Stehspannung-Haltestruktur“ Bezug genommen, und auf eine Halbleitereinheit 300 mit der herkömmlichen Stehspannung-Haltestruktur 30 wird als eine „herkömmliche Halbleitereinheit“ Bezug genommen. 19 stellt ein Simulationsergebnis einer Potentialverteilung jeweils in einer Querschnittsoberfläche entlang einer Linie A1-A2, einer Linie B1-B2 und einer Linie C1-C2 in einem Fall dar, in dem sich die in 18 dargestellte herkömmliche Halbleitereinheit 300 in dem Sperrspannungs-Zustand befindet. In einer graphischen Darstellung in 19 zeigt die horizontale Achse eine Position in der herkömmlichen Halbleitereinheit 300 an, und eine Position befindet sich näher bei einer Mitte eines Chips, wenn ein Wert auf der horizontalen Achse kleiner wird.
  • Die vertikale Achse zeigt ein Potential in der Oberfläche der Drift-Schicht 1 an. Die herkömmliche Halbleitereinheit 300 in der Simulation ist außerdem eine SBD mit einer Super-Junction-Struktur, und die Stütz-Bereiche 2 vom p-Typ derselben weisen eine streifenförmige Gestalt auf, die sich in der Stufen-Fließ-Richtung erstreckt. Sowohl die Drift-Schicht 1 als auch der Stütz-Bereich 2 vom p-Typ weisen eine Breite von 2 µm, eine Tiefe von 10 µm und eine Störstellenkonzentration von 3 × 1016 cm-3 auf. Das Potential der rückwärtigen Oberflächenelektrode 6 in Bezug auf die Oberflächenelektrode 5 ist auf 1200 V festgelegt.
  • Ein Potentialgradient in einer Richtung horizontal zu der Oberfläche der Drift-Schicht 1 entsteht hauptsächlich im Inneren der Stehspannung-Haltestruktur 3, und bei der herkömmlichen Halbleitereinheit 300 befindet sich der Potentialgradient entlang der Linie C1-C2 näher bei einer äußeren Seite als die Potentialgradienten entlang der Querschnittsoberflächen entlang der Linie A1-A2 und der Linie B1-B2, wie aus dem Simulationsergebnis in 19 ersichtlich ist.
  • Dies zeigt an, dass sich die Potentialverteilung um die Linie C1-C2 herum (das heißt, einem Eckenbereich des Chips) von der Position der Linie A1-A2 zu der Position der Linie B1-B2 über die Position der Linie C1-C2 signifikant ändert und Äquipotentiallinien sehr dicht beieinander liegen.
  • Da sich ein elektrisches Feld in einem Bereich konzentriert, in dem die Äquipotentiallinien dicht beieinander liegen, erreicht das elektrische Feld in dem Eckenbereich des Chips ein kritisches elektrisches Feld, bevor eine gewünschte Spannung an der rückwärtigen Oberflächenelektrode 6 anliegt, und es tritt ein Lawinendurchbruch auf.
  • Als eine Ursache dafür wird angesehen, dass sich sämtliche der Stütz-Bereiche 2 vom p-Typ in der gleichen Richtung erstrecken. Das heißt, da die Struktur des Anschluss-Bereichs in der jeweiligen Querschnittsoberfläche der Linie A1-A2 und der Linie B1-B2 unterschiedlich ist, geht ein Potentialgleichgewicht in dem Eckenbereich verloren, bei dem es sich um eine Verbindungsstelle zwischen diesen handelt, und in dem Eckenbereich tritt eine lokale Konzentration eines elektrischen Felds auf.
  • 20 stellt indessen die Halbleitereinheit 100 der Ausführungsform 1 ebenso wie 1 dar. 21 stellt ein Simulationsergebnis einer Potentialverteilung in der jeweiligen Querschnittsoberfläche entlang der Linie A1-A2, der Linie B1-B2 und der Linie C1-C2 in einem Fall dar, in dem sich die Halbleitereinheit 100 der Ausführungsform 1 in dem Sperrspannungs-Zustand befindet. Außerdem befindet sich in einer graphischen Darstellung in 21 eine Position näher bei einer Mitte eines Chips, wenn ein Wert der horizontalen Achse kleiner wird, und die vertikale Achse zeigt ein Potential in der Oberfläche der Drift-Schicht 1 an.
  • Voraussetzungen, wie beispielsweise die Breite, die Tiefe und die Störstellenkonzentration der Drift-Schicht 1 und des Stütz-Bereichs 2 vom p-Typ sowie das Potential der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6, sind bei dieser Simulation die gleichen wie jene bei der Simulation der herkömmlichen Halbleitereinheit 300.
  • Wie in 21 dargestellt, befinden sich Positionen von Potentialgradienten in der jeweiligen Querschnittsoberfläche der Linie A1-A2, der Linie B1-B2 und der Linie C1-C2 bei dem Simulationsergebnis der Halbleitereinheit 100 der Ausführungsform 1 im Vergleich zu jenen in 19 nahe beieinander. Dies zeigt an, dass eine Änderung in den Positionen von Äquipotentiallinien von der Position der Linie A1-A2 zu der Position der Linie B1-B2 über die Position der Linie C1-C2 gering ist.
  • Das heißt, bei der Halbleitereinheit 100 der Ausführungsform 1 erstrecken sich sämtliche der Stütz-Bereiche 2 vom p-Typ in der gleichen Richtung, die Mehrzahl von Stehspannung-Haltestrukturen 3 ist jedoch in dem Anschluss-Bereich angeordnet, somit wird die lokale Konzentration des elektrischen Felds in dem Eckenbereich des Chips reduziert. So kann eine Halbleitereinheit 100 mit der hohen Stehspannung erzielt werden.
  • Auch in einem Fall, in dem sich der Stütz-Bereich 2 vom p-Typ auf der äußeren Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 befindet, wie in 4 und 5 dargestellt, kann die Änderung in den Potentialgradienten in der jeweiligen Querschnittsoberfläche reduziert werden, die der Linie A1-A2, der Linie B1-B2 und der Linie C1-C2 entspricht, die in 20 dargestellt sind, die Konzentration des elektrischen Felds kann jedoch auf der äußeren Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 weiter reduziert werden, indem auf der äußeren Seite der äußersten Peripherie der Stehspannung-Haltestruktur 3 ein oder mehrere Stütz-Bereiche 2 vom p-Typ angeordnet werden.
  • Bei der in 6 dargestellten Konfiguration sind die Stütz-Bereiche 2 vom p-Typ und die Stehspannung-Haltestruktur 3 mit einem identischen Abstand ausgebildet, und eine Verarmung setzt sich kaum in einen Bereich fort, in dem die Stehspannung-Haltestruktur 3 und die Stütz-Bereiche 2 vom p-Typ in dem Sperrspannungs-Zustand miteinander überlappen. In diesem Fall kann die Position, an welcher der Potentialgradient auftritt, in der jeweiligen Querschnittsoberfläche, die der Linie A1-A2, der Linie B1-B2 und der Linie C1-C2 entspricht, die in 20 dargestellt sind, leichter auf den Bereich zwischen den Stehspannung-Haltestrukturen 3 begrenzt werden.
  • Somit liegen die Positionen der Potentialgradienten in den Querschnittsoberflächen in dem Anschluss-Bereich in jeder Richtung näher beieinander, und die lokale Konzentration des elektrischen Felds in dem Eckenbereich kann weiter reduziert werden. Da der Bereich der Stehspannung-Haltestruktur 3 aus der Seitenwand der Stütz-Bereiche 2 vom p-Typ vorsteht, kann die Konzentration des elektrischen Felds in dem Endbereich des Bereichs weiter reduziert werden, in dem die Verarmung nicht im Inneren der Stehspannung-Haltestruktur 3 auftritt.
  • Wie in 7 dargestellt, wird in dem Fall, in dem der Stütz-Bereich 2 vom p-Typ in dem Bereich unterbrochen ist, in dem die Stehspannung-Haltestruktur 3 nicht ausgebildet ist, eine ähnliche Struktur derart erzeugt, dass der Bereich zwischen den Stehspannung-Haltestrukturen 3 in der jeweiligen Querschnittsoberfläche, die der Linie A1-A2, der Linie B1-B2 und der Linie C1-C2 entspricht, die in 20 dargestellt sind, nur aus der Drift-Schicht 1 besteht.
  • Somit liegen die Positionen der Potentialgradienten in den Querschnittsoberflächen in dem Anschluss-Bereich in jeder Richtung weiter nahe beieinander. Dementsprechend kann die lokale Konzentration des elektrischen Felds in dem Eckenbereich weiter reduziert werden. Wenn der lokale Stütz-Bereich 2a vom p-Typ angeordnet ist, wie in 8 dargestellt, kann der Effekt weiter verstärkt werden.
  • Wie in 9 und 10 dargestellt, dehnt sich die Verarmungsschicht von dem pn-Übergang zwischen der Drift-Schicht 1 und dem Stütz-Bereich 2 vom p-Typ aus aus, auch wenn die Böden der Stütz-Bereiche 2 vom p-Typ nicht bis zu den Böden der Drift-Schicht 1 reichen, somit kann eine hohe Stehspannung erzielt werden, während die Störstellenkonzentration der Drift-Schicht 1 in einer ähnlichen Weise wie bei der Struktur in 1 hoch gehalten wird.
  • In dem Fall, in dem der Bereich 7 mit einer hohen p-Konzentration, der eine Störstellenkonzentration aufweist, die höher als jene der Stehspannung-Haltestruktur 3 ist, an der Position in der Oberflächenschicht der Stehspannung-Haltestruktur 3 angeordnet ist, die den Bereich aufweist, der mit der Oberflächenelektrode 5 überlappt, wie in 11 dargestellt, wird die Gesamtanzahl an Response-Ladungsträgern in dem Bereich 7 mit einer hohen p-Konzentration hinreichend aufrechterhalten, auch wenn eine steile Sperrspannung an der Halbleitereinheit angelegt wird, und die Konzentration des elektrischen Felds in dem Endbereich der Oberflächenelektrode 5 kann reduziert werden.
  • Wenn die Feld-Isolierschicht 8 so auf der den Stütz-Bereich 2 vom p-Typ aufweisenden Drift-Schicht 1 ausgebildet ist, dass sie die Stehspannung-Haltestruktur 3 bedeckt, wie in 12 dargestellt, kann eine feste Ladungsmenge, die in die Oberfläche der Drift-Schicht 1 eingebracht wird, im Vergleich zu dem Fall reduziert werden, in dem die Feld-Isolierschicht 8 nicht ausgebildet ist, somit kann die Halbleitereinheit mit einer hohen Stehspannung erzielt werden, ohne die Funktion der Stütz-Schicht 2 vom p-Typ und der Stehspannung-Haltestruktur 3 zu unterbinden.
  • Ausführungsform 2
  • Die Ausführungsform 2 beschreibt ein Beispiel, bei dem die vorliegende Erfindung bei einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) verwendet wird. Die vorliegende Erfindung kann jedoch auch bei einem Sperrschicht-FET (JFET) und einem Bipolartransistor mit isoliertem Gate (IGBT) ebenso wie bei einem MOSFET verwendet werden.
  • 22 bis 26 sind schematische Abbildungen, die eine Konfiguration des MOSFET darstellen, bei dem es sich um eine Halbleitereinheit 200 gemäß der Ausführungsform 2 handelt. 22 ist eine Draufsicht auf die Halbleitereinheit 200, und 23 ist eine Draufsicht, die eine Oberflächenstruktur der Drift-Schicht 1 derselben darstellt. 24 ist eine Querschnittsansicht entlang A1-A2 in 22 und 23, und 25 ist eine Querschnittsansicht entlang B1-B2 in 22 und 23.
  • 26 ist eine Querschnittsansicht, die eine Konfiguration einer Einheitszelle des MOSFET darstellt (auf die im Folgenden als eine „MOSFET-Zelle“ Bezug genommen wird), wobei in der Halbleitereinheit 200 eine Mehrzahl von MOSFET-Zellen angeordnet sind. Die MOSFET-Zelle ist auch an einem linken Ende von 24 gezeigt.
  • Wie in 22 dargestellt, sind auf einer oberen Oberfläche der Halbleitereinheit 200 angeordnet: die Oberflächenelektrode 5, die als eine Source-Kontaktstelle des MOSFET fungiert, eine Gate-Kontaktstelle 15a, die separat von der Oberflächenelektrode 5 ausgebildet ist, sowie eine Gate-Verdrahtung 15b, die mit der Gate-Kontaktstelle 15a verbunden ist und so ausgebildet ist, dass sie die Oberflächenelektrode 5 umgibt.
  • Wie in 23 dargestellt, weist die Drift-Schicht 1 der Halbleitereinheit 200 eine Super-Junction-Struktur auf, bei der die Mehrzahl von linearen Stütz-Bereichen 2 vom p-Typ, die sich in der Richtung des Versatzwinkels des Halbleitersubstrats 4 (in der Stufen-Fließ-Richtung) erstrecken, in einer ähnlichen Weise wie jener bei der Ausführungsform 1 ausgebildet sind, und die Mehrzahl von Stehspannung-Haltestrukturen 3 ist in dem Anschluss-Bereich so ausgebildet, dass sie den aktiven Bereich umgeben. Jede Stehspannung-Haltestruktur 3 weist in einer planaren Ansicht eine rahmenartige Gestalt auf, die Seiten aufweist, die sich parallel zu dem Stütz-Bereich 2 vom p-Typ erstrecken, und Seiten senkrecht zu dem Stütz-Bereich 2 vom p-Typ aufweist.
  • Bei dem aktiven Bereich in der Halbleitereinheit 200 handelt es sich um einen Zellenbereich 11, in dem die Mehrzahl von Einheitszellen der MOSFETs ausgebildet sind. An einer äußeren Peripherie des Zellenbereichs 11 in der Oberflächenschicht der den Stütz-Bereich 2 vom p-Typ aufweisenden Drift-Schicht 1 ist ein peripherer Muldenbereich 12a vom p-Typ so ausgebildet, dass er sich in Kontakt mit der innersten Stehspannung-Haltestruktur 3 befindet. Der periphere Muldenbereich 12a weist eine rahmenartige Gestalt auf, die den Muldenbereich 11 entlang der innersten Stehspannung-Haltestruktur 3 umgibt.
  • Der Zellenbereich 11 weist eine Konfiguration derart auf, dass sich eine Querschnittsstruktur der in 26 dargestellten MOSFET-Zelle in der Stufen-Fließ-Richtung erstreckt und dass sich eine Querschnittsstruktur der in 26 dargestellten MOSFET-Zelle in einer Richtung lotrecht zu der Stufen-Fließ-Richtung wiederholt.
  • Wie in 26 dargestellt, weist die MOSFET-Zelle einen Muldenbereich 12 vom p-Typ auf, der in der Oberflächenschicht der Drift-Schicht 1 ausgebildet ist, die den Stütz-Bereich 2 vom p-Typ aufweist. Der Muldenbereich 12 vom p-Typ weist eine Breite auf, die größer als jene des Stütz-Bereichs 2 vom p-Typ ist, so dass er auf beiden Seiten des Stütz-Bereichs 2 vom p-Typ bis zu der Drift-Schicht 1 reicht.
  • In der Oberflächenschicht des Muldenbereichs 12 vom p-Typ ist ein Source-Bereich 13 vom n-Typ ausgebildet. Bei einem Bereich in der Oberflächenschicht des Muldenbereichs 12 vom p-Typ, der sandwichartig zwischen dem Source-Bereich 13 vom n-Typ und der Drift-Schicht 1 angeordnet ist, handelt es sich um einen Kanal-Bereich des MOSFET.
  • Ferner ist der Bereich 7 mit einer hohen p-Konzentration in der Oberflächenschicht des Muldenbereichs 12 vom p-Typ ausgebildet, und der Source-Bereich 13 vom n-Typ ist ausgebildet, um den Bereich 7 mit einer hohen p-Konzentration sandwichartig so anzuordnen, dass der Kanalbereich auf den beiden Seiten des Muldenbereichs 12 vom p-Typ ausgebildet ist.
  • Eine Gate-Isolierschicht 14 ist so ausgebildet, dass sie sich über die Oberflächen der Drift-Schicht 1, des Muldenbereichs 12 vom p-Typ und des Source-Bereichs 13 vom n-Typ hinweg erstreckt, und eine Gate-Elektrode 15 ist auf dieser ausgebildet. Das heißt, die Gate-Elektrode 15 erstreckt sich über die Gate-Isolierschicht 14 auf dem Kanalbereich.
  • Auf der Gate-Elektrode 15 ist eine isolierende Zwischenschicht 16 ausgebildet. Die in 22 dargestellte Oberflächenelektrode 5 ist auf der isolierenden Zwischenschicht 16 ausgebildet, und die Oberflächenelektrode 5 und die Gate-Elektrode 15 sind durch die isolierende Zwischenschicht 16 voneinander isoliert. In der isolierenden Zwischenschicht 16 ist ein Kontaktloch ausgebildet, das bis zu dem Source-Bereich 13 vom n-Typ und dem Bereich 7 mit einer hohen p-Konzentration reicht, und die Oberflächenelektrode 5 ist durch das Kontaktloch mit dem Source-Bereich 13 vom n-Typ und dem Bereich 7 mit einer hohen p-Konzentration verbunden (die Oberflächenelektrode 5 und der Bereich 7 mit einer hohen p-Konzentration weisen eine ohmsche Verbindung zueinander auf).
  • Wie vorstehend beschrieben, ist die Oberflächenelektrode 5 mit dem Source-Bereich 13 vom n-Typ verbunden, so dass sie als eine Source-Elektrode des MOSFET fungiert, und sie ist durch den Bereich 7 mit einer hohen p-Konzentration mit dem Muldenbereich 12 vom p-Typ elektrisch verbunden. Die auf der unteren Oberfläche des Halbleitersubstrats 4 angeordnete rückseitige Oberflächenelektrode 6 fungiert als eine Drain-Elektrode des MOSFET.
  • Wie in 24 und 25 dargestellt, ist der Bereich 7 mit einer hohen p-Konzentration außerdem in einer Oberflächenschicht des peripheren Muldenbereichs 12a ausgebildet, und die Oberflächenelektrode 5 ist außerdem durch das in der isolierenden Zwischenschicht 16 ausgebildete Kontaktloch mit dem Bereich 7 mit einer hohen p-Konzentration des peripheren Muldenbereichs 12a verbunden. Das heißt, die Oberflächenelektrode 5 ist durch den Bereich 7 mit einer hohen p-Konzentration auch mit dem peripheren Muldenbereich 12a elektrisch verbunden.
  • Die Gate-Isolierschicht 14 und die Gate-Elektrode 15 erstrecken sich bis auf den peripheren Muldenbereich 12a und weisen ferner eine rahmenartige Struktur auf, die den Zellenbereich 11 zusammen mit dem peripheren Muldenbereich 12a umgibt. Das heißt, die Gate-Elektroden 15 jeder MOSFET-Zelle sind in der äußeren Peripherie des Zellenbereichs 11 miteinander verbunden. Die in 22 dargestellte Gate-Verdrahtung 15b ist durch das Kontaktloch, das in der isolierenden Zwischenschicht 16 in der äußeren Peripherie des Zellenbereichs 11 ausgebildet ist, mit der Gate-Elektrode 15 verbunden.
  • Die Gate-Elektroden 15 jeder MOSFET-Zelle können auf einer inneren Seite des Zellenbereichs 11 miteinander verbunden sein. Außerdem kann in einem solchen Fall eine Konfiguration derart Anwendung finden, dass sich die Gate-Verdrahtung 15b oberhalb des Zellenbereichs 11 erstreckt und die Gate-Verdrahtung 15b und die Gate-Elektrode 15 auf der inneren Seite des Zellenbereichs 11 miteinander verbunden sind.
  • Die Feld-Isolierschicht 8 ist auf der den Stütz-Bereich 2 vom p-Typ aufweisenden Drift-Schicht 1 in dem Anschluss-Bereich der Halbleitereinheit 200 so ausgebildet, dass sie die Stehspannung-Haltestruktur 3 bedeckt. Die Gate-Elektrode 15 und die isolierende Zwischenschicht 16 können sich bis auf die Feld-Isolierschicht 8 erstrecken.
  • Die Konfiguration und das Layout des Stütz-Bereichs 2 vom p-Typ und der Stehspannung-Haltestruktur 3, die bei der Ausführungsform 1 unter Verwendung von 4 bis 10 beschrieben sind, sind auch auf die Halbleitereinheit 200 der Ausführungsform 2 anwendbar.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit 200 gemäß der Ausführungsform 2 beschrieben. Zunächst wird die Drift-Schicht 1 vom n-Typ mittels eines ähnlichen Verfahrens wie jenem bei der Ausführungsform 1 auf der Oberfläche des Halbleitersubstrats 4 gebildet, das aus einem SiC vom n-Typ mit dem Versatzwinkel besteht, und die Mehrzahl von Stütz-Bereichen 2, die sich in der Stufen-Fließ-Richtung erstrecken, wird so gebildet, dass sie in der-Drift-Schicht 1 eingebettet ist.
  • In einer ähnlichen Weise wie bei der Ausführungsform 1 liegt eine Dicke der Drift-Schicht 1 innerhalb eines Bereichs von 2 µm bis 150 µm, eine Breite des Stütz-Bereichs 2 vom p-Typ liegt innerhalb eines Bereichs von 1 µm bis 5 µm, ein Zwischenraum zwischen den Stütz-Bereichen 2 vom p-Typ liegt innerhalb eines Bereichs von 1 µm bis 15 µm, und eine Störstellenkonzentration der Drift-Schicht 1 und des Stütz-Bereichs 2 vom p-Typ liegt innerhalb eines Bereichs von 1 × 1015 cm-3 bis 1 × 1017 cm-3.
  • Bei der vorliegenden Ausführungsform ist der Muldenbereich 12 vom p-Typ der MOSFET-Zelle mit dem gleichen sich wiederholenden Abstand wie jenem des Stütz-Bereichs 2 vom p-Typ angeordnet, somit ist die Breite des Stütz-Bereichs 2 vom p-Typ bevorzugt geringer als der Zwischenraum zwischen den Stütz-Bereichen 2 vom p-Typ, so dass die MOSFET-Zelle mit einer hohen Dichte ausgebildet ist. In einem derartigen Fall ist die Störstellenkonzentration des Stütz-Bereichs 2 vom p-Typ bevorzugt höher als jene der Drift-Schicht 1, so dass sich die Verarmungsschicht bis zu der Drift-Schicht 1 und dem Stütz-Bereich 2 vom p-Typ ausdehnt.
  • Im Anschluss werden die Herstellung einer Maske unter Verwendung der Photolithographie-Technik und der Ionenimplantation wiederholt, um die Stehspannung-Haltestruktur 3 zu bilden, der Muldenbereich 12 vom p-Typ, der periphere Muldenbereich 12a, der Bereich 7 mit einer hohen p-Konzentration sowie der Source-Bereich 13 vom n-Typ werden auf der Oberfläche der Drift-Schicht 1 gebildet.
  • Der Muldenbereich 12 vom p-Typ und der periphere Muldenbereich 12a können zur gleichen Zeit mittels desselben Ionenimplantationsprozesses gebildet werden. Als eine Ionen-Spezies für die Bildung eines Halbleiterbereichs vom n-Typ kann zum Beispiel N eingesetzt werden. Als eine Ionen-Spezies für die Bildung eines Halbleiterbereichs vom p-Typ kann zum Beispiel Al oder B eingesetzt werden.
  • Die Störstellenkonzentration der Stehspannung-Haltestruktur 3 ist höher als jene der Drift-Schicht 1 und ist so festgelegt, dass sie gleich oder kleiner als 1,0 × 1018 cm-3 ist. Die Störstellenkonzentrationen des Muldenbereichs 12 vom p-Typ und des peripheren Muldenbereichs 12a sind höher als die Störstellenkonzentration der Stehspannung-Haltestruktur 3 und sind so festgelegt, dass sie gleich oder kleiner als 1,0 × 1020 cm-3 sind. Die Störstellenkonzentrationen des Bereichs 7 mit einer hohen p-Konzentration und des Source-Bereichs 13 vom n-Typ sind höher als jene des Muldenbereichs 12 vom p-Typ und des peripheren Muldenbereichs 12a.
  • Nachfolgend wird über einen Zeitraum von dreißig Sekunden bis einer Stunde unter Verwendung einer Vorrichtung für eine thermische Behandlung ein Tempervorgang in einer inaktiven Gasatmosphäre (1300 °C bis 1900 °C) durchgeführt, wie beispielsweise in einem Argon(Ar)-Gas. Die bei dem vorstehend beschriebenen Prozess implantierten Ionen werden durch den Tempervorgang elektrisch aktiviert.
  • Danach wird die Siliciumoxid-Schicht zum Beispiel mittels des CVD-Verfahrens auf der Oberfläche der Drift-Schicht 1 gebildet, die den Stütz-Bereich 2 vom p-Typ aufweist, und die Siliciumoxid-Schicht wird mittels des selektiven Ätzvorgangs unter Verwendung der Photolithographie-Technik strukturiert, um die Feld-Isolierschicht 8 zu bilden.
  • Anschließend werden die Oberflächen der Drift-Schicht 1 und des Stütz-Bereichs 2 vom p-Typ, die nicht durch die Feld-Isolierschicht 8 bedeckt sind, thermisch oxidiert, um die Gate-Isolierschicht 14 zu bilden, die aus der Siliciumoxid-Schicht besteht.
  • Als Nächstes wird eine polykristalline Silicium-Schicht, die eine Leitfähigkeit aufweist, mittels eines Dekompressions-CVD-Verfahrens auf der Gate-Isolierschicht 14 gebildet und strukturiert, um die Gate-Elektrode 15 zu bilden.
  • Des Weiteren wird die isolierende Zwischenschicht 16 mittels eines Dekompressions-CVD-Verfahrens gebildet. Danach wird die isolierende Zwischenschicht 16 selektiv geätzt, um die verschiedenen Typen von Kontaktlöchern zu bilden. Spezifisch wird das Kontaktloch, das bis zu dem Source-Bereich 13 vom n-Typ und dem Bereich 7 mit einer hohen p-Konzentration der MOSFET-Zelle reicht, in dem Zellenbereich 11 gebildet, und das Kontaktloch, das bis zu dem Bereich 7 mit einer hohen p-Konzentration des Muldenbereichs 12 vom p-Typ reicht, und das Kontaktloch, das bis zu der Gate-Elektrode 15 reicht, werden an der äußeren Peripherie des Zellenbereichs 11 gebildet.
  • Dann werden zum Beispiel mittels eines Sputter-Verfahrens oder des Aufdampf-Verfahrens die Oberflächenelektrode 5, die Gate-Kontaktstelle 15a und die Gate-Verdrahtung 15b auf der oberen Oberfläche der Drift-Schicht 1 gebildet, und des Weiteren wird die rückwärtige Oberflächenelektrode 6 auf der unteren Oberfläche des Halbleitersubstrats 4 gebildet. Im Ergebnis wird die Halbleitereinheit 200 fertiggestellt, welche die in 24 und 25 dargestellte Konfiguration aufweist.
  • Als Material für die Oberflächenelektrode 5 kann eines oder eine Mehrzahl von Metallen eingesetzt werden, wie beispielsweise Ni, Ti und Al, und als das Material für die rückwärtige Oberflächenelektrode 6 kann zum Beispiel eines oder eine Mehrzahl von Metallen eingesetzt werden, wie beispielsweise Ni oder Au. Die Oberflächenelektrode 5 und die rückwärtige Oberflächenelektrode 6 werden mittels der thermischen Behandlung mit der Siliciumcarbid-Schicht reagiert, die sich in Kontakt mit der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6 befindet, so dass ein Silicid zwischen der Oberflächenelektrode 5 und der Siliciumcarbid-Schicht sowie zwischen der rückwärtigen Oberflächenelektrode 6 und der Siliciumcarbid-Schicht gebildet wird.
  • Als Nächstes wird der Betrieb der Halbleitereinheit 200 beschrieben. Separat sind hier ein Betrieb in einem „EIN-Zustand“, in dem eine positive Spannung, die gleich einem Schwellenwert oder größer als dieser ist, an der Gate-Elektrode 15 anliegt, sowie ein Betrieb in einem „AUS-Zustand“ beschrieben, in dem eine Spannung der Gate-Elektrode 15 kleiner als ein Schwellenwert ist.
  • In dem EIN-Zustand bildet sich ein Inversions-Kanal in dem Kanalbereich, und zwischen dem Source-Bereich 13 vom n-Typ und der Drift-Schicht 1 bildet sich ein Pfad, durch den Elektronen hindurchfließen, bei denen es sich um Ladungsträger handelt. Wenn somit die Spannung, die höher als jene der Oberflächenelektrode 5 ist, an der rückwärtigen Oberflächenelektrode 6 anliegt, fließt ein Strom durch die Drift-Schicht 1 hindurch.
  • Dabei wird der Strom, der zwischen der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6 fließt, als ein „EIN-Strom“ bezeichnet, die Spannung, die zwischen der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6 anliegt, wird als eine „EIN-Spannung“ bezeichnet, und ein Wert, der durch Dividieren der EIN-Spannung durch eine Dichte des EIN-Stroms erhalten wird, wird als ein „EIN-Widerstand“ bezeichnet. Der EIN-Widerstand ist gleich einer Widerstands-Summe in einem Pfad, durch den die vorstehend beschriebenen Elektronen hindurchfließen.
  • Ein Leitungsverlust, der durch einen Leitungsverlust verursacht wird, wenn der Strom an den MOSFET angelegt wird, ist gleich einem Produkt aus dem EIN-Widerstand und einem Quadrat des EIN-Stroms, somit ist der EIN-Widerstand bevorzugt gering. Der EIN-Strom fließt lediglich in dem Zellen-Bereich 11, der den Kanal aufweist, und fließt nicht in dem Anschluss-Bereich an der Peripherie des Zellenbereichs 11.
  • Bei der Halbleitereinheit 200 mit einer Super-Junction-Struktur weist die Drift-Schicht 1 mit einer extrem hohen Störstellenkonzentration einen geringen elektrischen Widerstand auf, somit ist der EIN-Widerstand extrem klein im Vergleich zu einer Halbleitereinheit, welche die Super-Junction-Struktur nicht aufweist, und ein Energieverbrauch kann in hohem Maße reduziert sein.
  • Im AUS-Zustand bildet sich indessen ein Inversions-Kanal in dem Kanalbereich aus, und der EIN-Strom fließt nicht, somit liegt zwischen der Oberflächenelektrode 5 und der rückwärtigen Oberflächenelektrode 6 in dem MOSFET eine hohe Spannung an. Dabei ist die Spannung der Gate-Elektrode 15 im Wesentlichen gleich der Spannung der Oberflächenelektrode 5, somit liegt zwischen der Gate-Elektrode 15 und der rückwärtigen Oberflächenelektrode 6 ebenfalls eine hohe Spannung an.
  • Bei der Halbleitereinheit 200 mit einer Super-Junction-Struktur erstreckt sich die Verarmungsschicht außerdem in der lateralen Richtung von dem pn-Übergang zwischen der Drift-Schicht 1 und dem Stütz-Bereich 2 vom p-Typ in dem Zellenbereich 11 aus, somit kann die ausreichende Stehspannung sichergestellt werden, auch wenn die Störstellenkonzentration der Drift-Schicht 1 extrem hoch ist. Des Weiteren ist eine Reduktion der Stehspannung gering, auch wenn der Zwischenraum zwischen den MOSFET-Zellen vergrößert wird, somit kann der Widerstand durch Vergrößern des Pfads für die Elektronen reduziert werden.
  • Bei der vorliegenden Ausführungsform ist der periphere Muldenbereich 12a, der an der äußeren Peripherie des Zellenbereichs 11 angeordnet ist, mit der Oberflächenelektrode 5 elektrisch verbunden. Somit wird in dem AUS-Zustand der Halbleitereinheit 200 verhindert, dass zwischen dem peripheren Muldenbereich 12a und der Gate-Elektrode 15 auf diesem und der Feld-Isolierschicht ein hohes elektrisches Feld an der Gate-Isolierschicht 14 anliegt.
  • In dem AUS-Zustand der Halbleitereinheit 200 fungiert die Stehspannung-Haltestruktur 3 in einer ähnlichen Weise wie in dem Fall des Sperrspannungs-Zustands bei der Halbleitereinheit 100 der Ausführungsform 1. Das heißt, die Positionen der Potentialgradienten in dem Querschnitt des Anschluss-Bereichs in jeder Richtung können nahe beieinander liegen, wie unter Verwendung von 21 beschrieben, und die lokale Konzentration des elektrischen Felds in dem Eckenbereich des Chips kann reduziert werden. Daher ist die Stehspannung der Halbleitereinheit 200 verbessert.
  • Ein Effekt ähnlich wie jener bei der Ausführungsform 1 kann auch in dem Fall erzielt werden, in dem die Konfiguration und das Layout des Stütz-Bereichs 2 vom p-Typ und der Stehspannung-Haltestruktur 3, die unter Verwendung von 4 bis 10 beschrieben sind, auf die Halbleitereinheit 200 der Ausführungsform 2 angewendet werden.
  • Obwohl das Material des Halbleitersubstrats 4 bei den vorstehend beschriebenen Ausführungsformen SiC ist, kann die vorliegende Erfindung umfassend auf eine Halbleitereinheit angewendet werden, die unter Verwendung eines anderen Halbleitersubstrats mit einem Versatzwinkel als SiC hergestellt wird.
  • Bezugszeichenliste
    • 1
    Drift-Schicht
    2
    Stütz-Bereich vom p-Typ
    2a
    lokaler Stütz-Bereich vom p-Typ
    3
    Stehspannung-Haltestruktur
    4
    Halbleitersubstrat
    5
    Oberflächenelektrode
    6
    rückwärtige Oberflächenelektrode
    7
    Bereich mit einer hohen p-Konzentration
    8
    Feld-Isolierschicht
    9
    Graben
    10
    Photoresist
    11
    Zellenbereich
    12
    Muldenbereich vom p-Typ
    12a
    peripherer Muldenbereich
    13
    Source-Bereich vom n-Typ
    14
    Gate-Isolierschicht
    15
    Gate-Elektrode
    15a
    Gate-Kontaktstelle
    15b
    Gate-Verdrahtung
    16
    isolierende Zwischenschicht
    20
    Halbleiter vom p-Typ
    100, 200
    Halbleitereinheit

Claims (15)

  1. Halbleitereinheit, die Folgendes aufweist: - ein Halbleitersubstrat (4); - eine Drift-Schicht (1) eines ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat (4) ausgebildet ist; - eine Mehrzahl von Stütz-Bereichen (2) eines zweiten Leitfähigkeitstyps, die in der Drift-Schicht (1) ausgebildet sind; - eine Oberflächenelektrode (5), die auf der Drift-Schicht (1) ausgebildet ist, welche die Mehrzahl von Stütz-Bereichen (2) aufweist; und - eine Mehrzahl von Stehspannung-Haltestrukturen (3) eines zweiten Leitfähigkeitstyps, die in einer Oberflächenschicht der die Mehrzahl von Stütz-Bereichen (2) aufweisenden Drift-Schicht (1) so ausgebildet sind, dass sie einen aktiven Bereich umgeben, - wobei jeder von der Mehrzahl von Stütz-Bereichen (2) eine lineare Gestalt aufweist, - wobei jede von der Mehrzahl von Stehspannung-Haltestrukturen (3) in einer planaren Ansicht eine rahmenartige Gestalt aufweist, die Seiten aufweist, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, und Seiten senkrecht zu der Mehrzahl von Stütz-Bereichen (2) aufweist, und - wobei in zumindest zwei von der Mehrzahl von Stehspannung-Haltestrukturen (3), die benachbart zueinander sind, Seiten, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, mit einem identischen Abstand zu der Mehrzahl von Stütz-Bereichen (2) ausgebildet sind und mit der Mehrzahl von Stütz-Bereichen (2) überlappen.
  2. Halbleitereinheit, die Folgendes aufweist: - ein Halbleitersubstrat (4); - eine Drift-Schicht (1) eines ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat (4) ausgebildet ist; - eine Mehrzahl von Stütz-Bereichen (2) eines zweiten Leitfähigkeitstyps, die in der Drift-Schicht (1) ausgebildet sind; - eine Oberflächenelektrode (5), die auf der Drift-Schicht (1) ausgebildet ist, welche die Mehrzahl von Stütz-Bereichen (2) aufweist; und - eine Mehrzahl von Stehspannung-Haltestrukturen (3) eines zweiten Leitfähigkeitstyps, die in einer Oberflächenschicht der die Mehrzahl von Stütz-Bereichen (2) aufweisenden Drift-Schicht (1) so ausgebildet sind, dass sie einen aktiven Bereich umgeben, - wobei jeder von der Mehrzahl von Stütz-Bereichen (2) eine lineare Gestalt aufweist, - wobei jede von der Mehrzahl von Stehspannung-Haltestrukturen (3) in einer planaren Ansicht eine rahmenartige Gestalt aufweist, die Seiten aufweist, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, und Seiten senkrecht zu der Mehrzahl von Stütz-Bereichen (2) aufweist, - wobei in zumindest zwei von der Mehrzahl von Stehspannung-Haltestrukturen (3), die benachbart zueinander sind, Seiten, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, mit einem identischen Abstand zu der Mehrzahl von Stütz-Bereichen (2) ausgebildet sind, - wobei zumindest eine der Mehrzahl von Stehspannung-Haltestrukturen (3), die mit dem identischen Abstand zu der Mehrzahl von Stütz-Bereichen (2) ausgebildet sind, so ausgebildet ist, dass sie aus der Mehrzahl von Stütz-Bereichen (2) nach außen vorsteht.
  3. Halbleitereinheit, die Folgendes aufweist: - ein Halbleitersubstrat (4); - eine Drift-Schicht (1) eines ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat (4) ausgebildet ist; - eine Mehrzahl von Stütz-Bereichen (2) eines zweiten Leitfähigkeitstyps, die in der Drift-Schicht (1) ausgebildet sind; - eine Oberflächenelektrode (5), die auf der Drift-Schicht (1) ausgebildet ist, welche die Mehrzahl von Stütz-Bereichen (2) aufweist; und - eine Mehrzahl von Stehspannung-Haltestrukturen (3) eines zweiten Leitfähigkeitstyps, die in einer Oberflächenschicht der die Mehrzahl von Stütz-Bereichen (2) aufweisenden Drift-Schicht (1) so ausgebildet sind, dass sie einen aktiven Bereich umgeben, - wobei jeder von der Mehrzahl von Stütz-Bereichen (2) eine lineare Gestalt aufweist, - wobei jede von der Mehrzahl von Stehspannung-Haltestrukturen (3) in einer planaren Ansicht eine rahmenartige Gestalt aufweist, die Seiten aufweist, die sich parallel zu der Mehrzahl von Stütz-Bereichen (2) erstrecken, und Seiten senkrecht zu der Mehrzahl von Stütz-Bereichen (2) aufweist, und - wobei zumindest einer von der Mehrzahl von Stütz-Bereichen (2) eine unterbrochene lineare Gestalt mit einer Unterbrechung in einem Bereich aufweist, in dem die Mehrzahl der Stehspannung-Haltestrukturen (3) nicht ausgebildet ist.
  4. Halbleitereinheit nach Anspruch 3, die Folgendes aufweist: - einen lokalen Stütz-Bereich (2), der an einer Position, die in einer planaren Ansicht mit irgendeiner der Mehrzahl von Stehspannung-Haltestrukturen (3) überlappt, in einem Bereich ausgebildet ist, in dem ein Zwischenraum zwischen der Mehrzahl von Stütz-Bereichen (2) aufgrund einer Unterbrechung der Mehrzahl von Stütz-Bereichen (2) mit einer linearen Gestalt größer wird.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, - wobei das Halbleitersubstrat (4) einen Versatzwinkel aufweist und - wobei jeder von der Mehrzahl von Stütz-Bereichen (2) eine lineare Gestalt aufweist, die sich in einer Richtung des Versatzwinkels erstreckt.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 5, wobei zumindest eine von der Mehrzahl von Stehspannung-Haltestrukturen (3) so ausgebildet ist, dass sie in einer planaren Ansicht mit einem Teil der Oberflächenelektrode (5) überlappt.
  7. Halbleitereinheit nach Anspruch 6, die Folgendes: - einen Bereich (7) mit einer hohen Konzentration eines zweiten Leitfähigkeitstyps, der in einer Oberflächenschicht von der zumindest einen der Mehrzahl von Stehspannung-Haltestrukturen (3) ausgebildet ist, die mit dem Teil der Oberflächenelektrode (5) überlappt, und der eine Störstellenkonzentration aufweist, die höher als jene der Mehrzahl von Stehspannung-Haltestrukturen (3) ist.
  8. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die Oberflächenelektrode (5) eine Schottky-Verbindung zu der Drift-Schicht (1) und der Mehrzahl von Stütz-Bereichen (2) aufweist.
  9. Halbleitereinheit nach einem der Ansprüche 1 bis 4, die Folgendes aufweist: - einen Muldenbereich (12) eines zweiten Leitfähigkeitstyps, der auf einer Oberflächenschicht von jedem von der Mehrzahl von Stütz-Bereichen (2) ausgebildet ist, wobei die Breite größer als jene der Mehrzahl von Stütz-Bereichen (2) ist, so dass er auf beiden Seiten von jedem der Mehrzahl von Stütz-Bereichen (2) bis zu der Drift-Schicht (1) reicht; - einen Source-Bereich (13) eines ersten Leitfähigkeitstyps, der auf einer Oberflächenschicht des Muldenbereichs (12) ausgebildet ist; und - eine Gate-Elektrode (15), die auf einem Bereich angeordnet ist, der über eine Gate-Isolierschicht (14) sandwichartig zwischen dem Source-Bereich (13) und der Drift-Schicht (1) in dem Muldenbereich (12) angeordnet ist, wobei die Oberflächenelektrode (5) mit dem Source-Bereich (13) und dem Muldenbereich (12) verbunden ist.
  10. Halbleitereinheit nach Anspruch 9, die Folgendes aufweist: - einen peripheren Muldenbereich (12a) eines zweiten Leitfähigkeitstyps, der entlang einer innersten Peripherie der Mehrzahl von Stehspannung-Haltestrukturen (3) in einer Oberflächenschicht der Drift-Schicht (1) ausgebildet ist, welche die Mehrzahl von Stütz-Bereichen (2) aufweist, wobei die Oberflächenelektrode (5) außerdem mit dem peripheren Muldenbereich (12a) verbunden ist.
  11. Halbleitereinheit nach Anspruch 10, die Folgendes aufweist: - einen Bereich (7) mit einer hohen Konzentration eines zweiten Leitfähigkeitstyps, der auf Oberflächenschichten des Muldenbereichs (12) und des peripheren Muldenbereichs (12a) ausgebildet ist und eine Störstellenkonzentration aufweist, die höher als jene des Muldenbereichs (12) ist, wobei die Oberflächenelektrode (5) durch den Bereich (7) mit einer hohen Konzentration mit dem Muldenbereich (12) und dem peripheren Muldenbereich (12a) verbunden ist.
  12. Halbleitereinheit nach Anspruch 5, wobei zumindest einer von der Mehrzahl von Stütz-Bereichen (2) auf einer äußeren Seite einer äußersten Peripherie der Mehrzahl von Stehspannung-Haltestrukturen (3) in einer Richtung lotrecht zu einer Richtung des Versatzwinkels ausgebildet ist.
  13. Halbleitereinheit nach einem der Ansprüche 1 bis 12, wobei sich zumindest einer der Mehrzahl von Stütz-Bereichen (2) bis zu einer äußeren Seite einer äußersten Peripherie der Mehrzahl von Stehspannung-Haltestrukturen (3) erstreckt.
  14. Halbleitereinheit nach einem der Ansprüche 1 bis 13, die Folgendes aufweist: - eine Feld-Isolierschicht (8), die auf der die Mehrzahl von Stütz-Bereichen (2) aufweisenden Drift-Schicht (1) so ausgebildet ist, dass sie die Mehrzahl von Stehspannung-Haltestrukturen (3) bedeckt.
  15. Halbleitereinheit nach einem der Ansprüche 1 bis 14, wobei das Halbleitersubstrat (4) aus Siliciumcarbid gebildet ist.
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