JPWO2017183375A1 - 半導体装置 - Google Patents

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Abstract

半導体装置（１００）は、オフ角を持つ半導体基板（４）上に形成されたｎ型のドリフト層（１）と、ドリフト層（１）内に形成された複数のｐ型ピラー領域（２）と、ｐ型ピラー領域（２）を含むドリフト層（１）の上に形成された表面電極（５）とを備える。ｐ型ピラー領域（２）を含むドリフト層（１）の表層部には、活性領域を取り囲むように、ｐ型の半導体領域である耐圧保持構造（３）が複数個形成されている。複数のｐ型ピラー領域（２）のそれぞれは、半導体基板（４）のオフ角の方向へ伸びるライン状である。複数の耐圧保持構造（３）のそれぞれは、平面視で、ｐ型ピラー領域（２）と平行に伸びる辺と、ｐ型ピラー領域（２）と直交する辺とを含むフレーム状である。

Description

本発明は、半導体装置に関し、特に、スーパージャンクション構造と呼ばれる構造を有する半導体装置に関する。
縦型の半導体装置の電気抵抗は、「ドリフト層」と呼ばれる伝導層の部分の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、ドリフト層の不純物濃度は、半導体装置に求められる耐圧によって決まる限界以上には上げることはできない。すなわち、半導体装置の電気抵抗と耐圧との間にはトレードオフの関係が存在する。
このトレードオフを改善する方法の一つとして、ドリフト層に断面短冊状のｐ型ピラー層とｎ型ピラー層とを交互に形成した構造が知られている。このようなドリフト層の構造は「スーパージャンクション構造」と呼ばれる。
単一の導電型の層からなる従来のドリフト層を有する半導体装置は、逆バイアス時にドリフト層の表面から縦方向に空乏層が広がることで高電圧を保持する。一方、スーパージャンクション構造を有する半導体装置は、ｐ型ピラー層とｎ型ピラー層との間のｐｎ接合から横方向に空乏層が広がることで高電圧を保持する。そのため、スーパージャンクション構造を有する半導体装置では、ｐ型ピラー層とｎ型ピラー層とで不純物量を同程度にすれば、ドリフト層の不純物濃度を非常に高くしても、高い耐圧性能を維持することができる。また、不純物濃度が非常に高いｎ型ピラー層を通して電流を流すことができるため、材料限界を越えた低いオン抵抗を実現することができる。
半導体装置において、能動的に電流を流す活性領域の外側には、主に半導体装置の外周部の耐圧を確保するための終端領域が設けられる。例えば下記の特許文献１には、スーパージャンクション構造を有する半導体装置において、活性領域の四方を取り囲む形状のｐ型ピラー層およびｎ型ピラー層が交互に配置された終端領域を設けた構造が開示されている。
特開２００６−２６９７２０号公報
例えば、炭化珪素（ＳｉＣ）からなる半導体基板を用いて形成される半導体装置など、ドリフト層の結晶構造の保持のために半導体基板にオフ角を持たせた半導体装置が知られている。オフ角とは、半導体基板の主面と特定の結晶面との間に設けた角度であり、例えば｛０００１｝面ＳｉＣ基板の場合、ＳｉＣ基板の主面と｛０００１｝面とのなす角をいう。オフ角を持つ半導体基板上におけるエピタキシャル成長では、原子面の段差から横方向の成長が起こる。この横方向の成長は「ステップフロー成長」と呼ばれ、その成長の方向を「ステップフロー方向」という。つまり、ステップフロー方向は、オフ角の方向と一致することになる。
詳細は後述するが、オフ角を持つ半導体基板上に、エピタキシャル成長によってスーパージャンクション構造を形成する場合、オフ角の方向（ステップフロー方向）以外の方向に延びるｐ型ピラー層およびｎ型ピラー層を形成することは困難である。そのため、オフ角を持つ基板を用いて形成される半導体装置では、特許文献１のように活性領域の四方を取り囲む形状のｐ型ピラー層およびｎ型ピラー層を終端領域に形成することは困難である。
本発明は、上述のような問題を解決するためになされたもので、オフ角を持つ半導体基板を用いて形成されスーパージャンクション構造を有する半導体装置に好適な終端領域の構造を提供することを目的とする。
本発明に係る半導体装置は、オフ角を持つ半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層内に形成された第２導電型の複数のピラー領域と、前記複数のピラー領域を含む前記ドリフト層の上に形成された表面電極と、前記複数のピラー領域を含む前記ドリフト層の表層部に、活性領域を取り囲むように形成された第２導電型の複数の耐圧保持構造と、を備え、前記複数のピラー領域のそれぞれは、前記オフ角の方向へ伸びるライン状であり、前記複数の耐圧保持構造のそれぞれは、平面視で、前記ピラー領域と平行に伸びる辺と、前記ピラー領域と直交する辺とを含むフレーム状である。
本発明に係る半導体装置によれば、半導体装置の各辺およびコーナー部において終端領域の局所的な電界集中を抑制し、高耐圧を保持しながら低抵抗化することができる。
実施の形態１に係るＳＢＤのドリフト層の平面模式図である。 実施の形態１に係るＳＢＤの断面模式図である。 実施の形態１に係るＳＢＤの断面模式図である。 実施の形態１に係るＳＢＤの変形例を示す平面模式図である。 実施の形態１に係るＳＢＤの変形例を示す平面模式図である。 実施の形態１に係るＳＢＤの変形例を示す平面模式図である。 実施の形態１に係るＳＢＤの変形例を示す平面模式図である。 実施の形態１に係るＳＢＤの変形例を示す平面模式図である。 実施の形態１に係るＳＢＤの変形例を示す断面模式図である。 実施の形態１に係るＳＢＤの変形例を示す断面模式図である。 実施の形態１に係るＳＢＤの変形例を示す断面模式図である。 実施の形態１に係るＳＢＤの変形例を示す断面模式図である。 実施の形態１に係るＳＢＤの変形例を示す断面模式図である。 実施の形態１に係るＳＢＤの製造方法を示す断面模式図である。 実施の形態１に係るＳＢＤの製造方法を示す断面模式図である。 実施の形態１に係るＳＢＤの製造方法を示す断面模式図である。 実施の形態１に係るＳＢＤの製造方法を示す断面模式図である。 従来のＳＢＤのドリフト層の平面模式図である。 従来のＳＢＤにおける電位分布のシミュレーション結果を示す図である。 実施の形態１に係るＳＢＤのドリフト層の平面模式図である。 実施の形態１に係るＳＢＤにおける電位分布のシミュレーション結果を示す図である。 実施の形態２に係るＭＯＳＦＥＴの平面模式図である。 実施の形態２に係るＭＯＳＦＥＴのドリフト層の平面模式図である。 実施の形態２に係るＭＯＳＦＥＴの断面模式図である。 実施の形態２に係るＭＯＳＦＥＴの断面模式図である。 実施の形態２に係るＭＯＳＦＥＴのユニットセルの断面模式図である。
図面を参照しながら本発明の実施の形態について説明する。各図面は模式的なものであり、それらに示されている各要素のサイズや位置は必ずしも正確ではなく、適宜変更され得る。また、複数の図面に渡って、同様の機能を有する要素には同一符号を付してある。そのため、先に説明した要素と同一符号の要素については、重複した説明を避けるために、説明を省略することもある。また、以下の説明では、「上」、「下」、「縦」、「横」、「内」、「外」、「側」、「底」、「表」、「裏」など、特定の位置および方向を意味する用語を用いることがあるが、これらの用語は、説明を容易にするために便宜上用いており、本発明に係る製品における実際の方向を特定するものではない。
矛盾が生じない限り、実施の形態において「１つ」備えられるものとして記載された要素は、「１つ以上」備えられていてもよい。発明を構成する個々の要素は概念的な単位であって、１つの要素が複数の構造物から成る場合、および、１つの要素がある構造物の一部を構成する場合もある。各要素は、同一の機能を発揮する限りで、異なる構造または形状を有していてもよい。
以下に示す実施の形態では、スーパージャンクション構造を持つ半導体装置の一例として、縦型構造の炭化珪素（ＳｉＣ）半導体装置を示す。また、以下の説明では、第１導電型をｎ型、第２導電型をｐ型としている。
＜実施の形態１＞
図１〜図３は、実施の形態１に係る半導体装置１００であるＳＢＤ（Schottky Barrier Diode）の構成を示す模式的な図である。図１は、半導体装置１００のドリフト層１の表面構造を示す平面図、図２は、図１のＡ１−Ａ２に沿った断面図、図３は、図１のＢ１−Ｂ２に沿った断面図である。なお、本発明が適用されるダイオードは、ＳＢＤに限られず、例えばＰＮ接合ダイオードやＪＢＳ（Junction Barrier Schottky）ダイオードにも適用可能である。
図２および図３に示すように、半導体装置１００は、オフ角を持つｎ型ＳｉＣからなる半導体基板４を用いて形成されている。半導体基板４上には、エピタキシャル成長によりｎ型のドリフト層１が形成されている。ドリフト層１形成時のステップフロー方向は、半導体基板４のオフ角の方向と同じである。よって、図１に示す「ステップフロー方向」は、半導体基板４のオフ角の方向を指している。
ドリフト層１内には、複数のｐ型ピラー領域２が形成されている。図１のように、ｐ型ピラー領域２のそれぞれは、平面視で、ステップフロー方向へ伸びるライン状である。つまり、複数のｐ型ピラー領域２は互いに平行に伸び、ストライプ状に設けられている。
図２および図３に示すように、ｐ型ピラー領域２を含むドリフト層１の上には、ＳＢＤのアノード電極としての表面電極５が形成されている。また、半導体基板４の下面には、ＳＢＤのカソード電極としての裏面電極６が形成されている。表面電極５は、ドリフト層１およびｐ型ピラー領域２とショットキー接続しており、裏面電極６は、半導体基板４とオーミック接続している。
ｐ型ピラー領域２を含むドリフト層１の表層部には、ｐ型の半導体領域からなるフレーム状の耐圧保持構造３が、表面電極５を取り囲むように複数個形成されている。耐圧保持構造３によって囲まれた領域が半導体装置１００の活性領域となり、耐圧保持構造３の形成領域およびその外側が半導体装置１００の終端領域となる。
図１のように、耐圧保持構造３のそれぞれは、平面視で、ｐ型ピラー領域２と平行に伸びる辺と、ｐ型ピラー領域２と直交する辺とを含んでいる。本実施の形態では、半導体装置１００のチップの形状は、ステップフロー方向に水平な辺と、ステップフロー方向に垂直な辺とを有する矩形である。よって、半導体装置１００のステップフロー方向と平行な辺の近傍では、各耐圧保持構造３がｐ型ピラー領域２と平行に伸び、半導体装置１００のステップフロー方向と垂直な辺の近傍では、各耐圧保持構造３がｐ型ピラー領域２と直交するように伸びている。
本実施の形態では、複数の耐圧保持構造３の少なくとも１つは、平面視で、表面電極５の一部と重なるように形成されている。より具体的には、図２および図３のように、最も内側の耐圧保持構造３が、表面電極５の端部と重なるように形成されている。
ｐ型ピラー領域２および耐圧保持構造３のレイアウトは、図１に示したものに限られない。例えば、図１では、ステップフロー方向に垂直な方向に関して、耐圧保持構造３の最外周よりも外側にも幾つかのｐ型ピラー領域２が形成されているが、図４のように、ｐ型ピラー領域２は、耐圧保持構造３の最外周よりも内側のみに形成されてもよい。また、ステップフロー方向に平行な方向に関して、図１では、全てのｐ型ピラー領域２が耐圧保持構造３の最外周の外側にまで伸びているが、図４のように、各ｐ型ピラー領域２の長さを、耐圧保持構造３のステップフロー方向の長さに揃えることで、耐圧保持構造３のコーナー部を除く部分で、ｐ型ピラー領域２が耐圧保持構造３の最外周の内側に収まるようにしてもよい。また、図５のように、耐圧保持構造３のコーナー部の形状に合わせて各ｐ型ピラー領域２の長さを調整することで、ｐ型ピラー領域２が耐圧保持構造３の最外周よりも内側のみに形成されるようにしてもよい。
また、図６のように、最も内側の耐圧保持構造３を除く耐圧保持構造３のピッチと、ｐ型ピラー領域２のピッチとを同じにし、最も内側以外の耐圧保持構造３におけるｐ型ピラー領域２と平行に伸びる各辺が、それぞれ１つのｐ型ピラー領域２と重なるようにしてもよい。このとき、耐圧保持構造３におけるｐ型ピラー領域２と平行に伸びる辺は、１つのｐ型ピラー領域２からはみ出ないように、ｐ型ピラー領域２よりも狭い幅で形成されていてもよいし、１つのｐ型ピラー領域２の幅全体を覆うように、ｐ型ピラー領域２の幅以上の幅で形成されていてもよい。
図７のように、ｐ型ピラー領域２は、耐圧保持構造３が形成されていない領域で途切れた断続的なライン状であってもよい。ただし、最も内側の耐圧保持構造３で囲まれる活性領域にはｐ型ピラー領域２を形成する。
また、図７のようにｐ型ピラー領域２を途切れたライン状にすると、ｐ型ピラー領域２の間隔が広くなる部分が生じることがある。その場合、図８のように、ｐ型ピラー領域２の間隔が広くなる部分に、局所的なｐ型ピラー領域２ａを追加してもよい。局所的なｐ型ピラー領域２ａは、平面視で耐圧保持構造３のいずれかと重複する位置に形成する。局所的なｐ型ピラー領域２ａに一定以上の長さを持たせるときは、ライン状のｐ型ピラー領域２と同様に、ステップフロー方向に平行に伸びる形状とする。
一方、半導体装置１００の断面構造に関して、図２および図３では、ｐ型ピラー領域２の底がドリフト層１の底に達しているが、図９および図１０のように、ｐ型ピラー領域２の底がドリフト層１の底から離間していてもよい。つまり、ｐ型ピラー領域２の深さを、ドリフト層１の厚さよりも小さくしてもよい。
さらに、図１１のように、耐圧保持構造３の表層部における表面電極５と重なる部分を含む位置に、耐圧保持構造３よりも不純物濃度が高い高濃度ｐ領域７を設けてもよい。ここでは、高濃度ｐ領域７が表面電極５の端部に接するように設けられている。図１１の例では、耐圧保持構造３および高濃度ｐ領域７の両方が、ｐ型ピラー領域２を含むドリフト層１の表面電極５に接しているが、それらの片方または両方がドリフト層１の表面に接しない構成としてもよい。
また、図１２のように、ｐ型ピラー領域２を含むドリフト層１の上に、耐圧保持構造３を覆うようにフィールド絶縁膜８を形成してもよい。フィールド絶縁膜８は、耐圧保持構造３と同様に、表面電極５を取り囲むように設けられる。さらに、図１３のように、表面電極５を、導電膜５１，５２からなる二層構造としてもよい。
次に、実施の形態１に係る半導体装置１００の製造方法について説明する。図１４〜図１７はその製造方法を示す工程図であり、これらの工程図は、図２の断面、すなわち図１のＡ１−Ａ２に沿った断面に対応している。
まず、オフ角を持つｎ型ＳｉＣからなる半導体基板４を用意し、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板４の表面にｎ型のドリフト層１をエピタキシャル成長させる。ドリフト層１の厚さは、２μｍ〜１５０μｍの範囲内とする。ドリフト層１に導入するｎ型ドーパントとしては、窒素（Ｎ）等が用いることができ、ドリフト層１の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲内とする。
次に、ドリフト層１の表面にＣＶＤ法などによってシリコン酸化膜を形成し、当該シリコン酸化膜をフォトリソグラフィ技術を用いてパターニングすることで、ｐ型ピラー領域２の形成領域が開口されたエッチングマスクを形成する。そして、当該エッチングマスクを用いて、ＲＩＥ（Reactive Ion Etching）によるドリフト層１の選択的なエッチングを行い、さらにフッ酸処理等によりエッチングマスクを除去する。その結果、図１４のように、ドリフト層１に、ｐ型ピラー領域２に対応するパターンのトレンチ９が形成される。すなわち、トレンチ９は、半導体基板４のオフ角の方向に平行に伸びたストライプ状のパターンで形成されている。各トレンチ９の幅は１〜５μｍの範囲内、トレンチ９同士の間隔は１〜１５μｍの範囲内とする。
その後、ＣＶＤ法により、図１５のように、ｐ型ピラー領域２となるｐ型半導体２０を、ドリフト層１のトレンチ９を埋めるようにエピタキシャル成長させる。ｐ型半導体２０すなわちｐ型ピラー領域２に導入するドーパントとしては、アルミニウム（Ａｌ）やボロン（Ｂ）等を用いることができ、その不純物濃度は、ドリフト層１の不純物濃度と同じ範囲内とする。
ｐ型半導体２０のエピタキシャル成長では、トレンチ９の底部では、ステップフロー方向（オフ角の方向）の上流から下流に向かって成長が進み、さらにトレンチ９の側壁からも成長が起こる。本実施の形態では、トレンチ９がステップフロー方向に平行な向きに形成されているため、トレンチ９の両側の側壁で互いに同じ条件の成長が起こり、底部からの成長と組み合わさって、トレンチ９内にｐ型ピラー領域２が形成されていく。
仮に、ステップフロー方向と垂直な方向のストライプ状にトレンチ９が形成されていた場合、トレンチ９の側壁のうちステップフロー方向の上流側の側壁で、ｐ型半導体２０の成長がより促進される。そのため、トレンチ９の底部や下流側の側壁からの成長が追いつかず、ｐ型ピラー領域２に空隙ができたり、結晶欠陥が生成したりする可能性が高くなる。スーパージャンクション構造を構成するｐ型ピラー領域２に空隙や結晶欠陥が存在すると、所望の耐圧を得ることができなくなり、半導体装置の信頼性が低下する。本実施の形態では、トレンチ９がステップフロー方向に平行な向きに形成することによって、この問題を回避している。
図１５のようにｐ型半導体２０を形成した後、ＣＭＰ（Chemical Mechanical Polishing）によりドリフト層１の表面を平坦化して、図１６のように、トレンチ９内にｐ型ピラー領域２を形成する。そして、図１７のように、ｐ型ピラー領域２を含むドリフト層１の上に、フォトリソグラフィ技術により耐圧保持構造３の形成領域が開口されたフォトレジスト１０を形成し、フォトレジスト１０をマスクにした選択的なイオン注入によって、ドリフト層１の表面に複数の耐圧保持構造３を形成する。耐圧保持構造３に注入するイオン種としてはＡｌやＢ等を用いることができる。耐圧保持構造３の不純物濃度は、ドリフト層１の不純物濃度よりも高く、１．０×１０１８ｃｍ−３以下とする。
ここで、フォトリソグラフィ技術を用いたマスクの形成とイオン注入を繰り返すことにより、図１１に示した高濃度ｐ領域７を形成してもよい。高濃度ｐ領域７に注入するイオン種としてもＡｌやＢ等が用いることができる。高濃度ｐ領域７の不純物濃度は耐圧保持構造３の不純物濃度よりも高くする。
その後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気（１３００℃〜１９００℃）中で、３０秒〜１時間のアニールを行う。このアニールにより、上記の工程で注入したイオンを電気的に活性化させる。
ここで、ＣＶＤ法などによりｐ型ピラー領域２を含むドリフト層１の表面にシリコン酸化膜を形成し、フォトリソグラフィ技術を用いた選択的なエッチングにより当該シリコン酸化膜をパターニングすることで、図１２または図１３に示したフィールド絶縁膜８を形成してもよい。
その後、スパッタ法や蒸着法などで、ｐ型ピラー領域２を含むドリフト層１の上面に表面電極５を、半導体基板４の下面に裏面電極６を、それぞれ形成することで、図２に示した構成の半導体装置１００が完成する。
表面電極５の材料としては、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、Ａｌなどの金属のうち１つまたは複数を用いることができ、裏面電極６の材料としては、例えばニッケル（Ｎｉ）、金（Ａｕ）などの金属のうち１つまたは複数を用いることができる。
次に、半導体装置１００の動作を説明する。ここでは、表面電極５に裏面電極６よりも高い電位が印加された「順バイアス状態」の動作と、裏面電極６に表面電極５よりも高い電位が印加された「逆バイアス状態」の動作とを分けて説明する。
順バイアス状態では、表面電極５と裏面電極６との間の電圧が一定値を超えると、表面電極５から裏面電極６に向かって電流が流れる。この電流が流れ始める電圧は、表面電極５の材料や形成方法、熱処理方法等によって異なるが、概ね０．５Ｖ〜２Ｖ程度である。
スーパージャンクション構造を有する半導体装置１００では、表面電極５とのショットキー障壁が大きいｐ型ピラー領域２にはほとんど電流が流れないが、ドリフト層１は不純物濃度が非常に高く電気抵抗が小さいため、スーパージャンクション構造を有さないものに比べて電力消費を非常に小さくできる。
一方、逆バイアス状態では、ドリフト層１およびｐ型ピラー領域２内に空乏層が伸びることで、表面電極５と裏面電極６との間の電流は遮断される。スーパージャンクション構造では、ドリフト層１とｐ型ピラー領域２との間のｐｎ接合から横方向にも空乏層が伸びるため、ドリフト層１の不純物濃度を非常に大きくしても十分な耐圧を確保でできる。
スーパージャンクション構造を持つ半導体装置の終端領域の構造としては、図１８ように、ｐ型の半導体領域からなるフレーム状の耐圧保持構造３０を１つのみ用いたＪＴＥ（Junction Termination Extension）またはＲＥＳＵＲＦ（REduced SURface Field）と呼ばれる構造が知られており、上記の特許文献１にも開示されている。以下、図１８の耐圧保持構造３０を「従来の耐圧保持構造」と称し、従来の耐圧保持構造３０を有する半導体装置３００を「従来の半導体装置」と称す。
図１９は、図１８に示した従来の半導体装置３００が逆バイアス状態のときの、Ａ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に沿った各断面における電位分布のシミュレーション結果である。図１９のグラフにおいて、横軸は従来の半導体装置３００内の位置を示しており、その値が小さい位置ほどチップの中央寄りである。また、縦軸は、ドリフト層１の表面における電位を示している。なお、シミュレーションにおける従来の半導体装置３００も、スーパージャンクション構造を持つＳＢＤであり、そのｐ型ピラー領域２は、ステップフロー方向に伸びたストライプ状としている。また、ドリフト層１およびｐ型ピラー領域２は共に、幅が２μｍ、深さが１０μｍ、不純物濃度が３×１０１６ｃｍ−３とした。また、表面電極５に対する裏面電極６の電位は１２００Ｖに設定した。
ドリフト層１の表面と水平な方向における電位勾配は主に耐圧保持構造３の内部で生じるが、図１９のシミュレーション結果から分かるように、従来の半導体装置３００では、Ａ１−Ａ２線、Ｂ１−Ｂ２線に沿った断面の電位勾配と比べ、Ｃ１−Ｃ２線に沿った断面の電位勾配が外寄りに位置していることが分かる。これは、Ａ１−Ａ２線の位置からＣ１−Ｃ２線の位置を経てＢ１−Ｂ２線の位置へと向かう間に、Ｃ１−Ｃ２線の周辺（すなわち、チップのコーナー部）で電位分布が大きく変化し、等電位線が非常に密になることを表している。等電位線が密な部分には電界が集中するため、所望の電圧を裏面電極６に印加する前に、チップのコーナー部で臨界電界に達し、アバランシェ降伏が生じてしまう。
その原因としては、ｐ型ピラー領域２が全て同じ方向に伸びていることが考えられる。すなわち、Ａ１−Ａ２線、Ｂ１−Ｂ２線の各断面で終端領域の構造が異なるため、そのつなぎ目となるコーナー部で電位バランスが崩れ、その部分に局所的な電界集中が生じてしまう。
一方、図２０は、図１と同じく実施の形態１の半導体装置１００を示している。図２１は、実施の形態１の半導体装置１００が逆バイアス状態のときの、Ａ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線の各断面における電位分布のシミュレーション結果である。図２１のグラフでも、横軸の値が小さい位置ほどチップの中央寄りであり、縦軸はドリフト層１の表面における電位を示している。当該シミュレーションにおけるドリフト層１およびｐ型ピラー領域２の幅、深さおよび不純物濃度、並びに、表面電極５および裏面電極６の電位といった条件は、従来の半導体装置３００のシミュレーションと同じにしている。
図２１のように、実施の形態１の半導体装置１００のシミュレーション結果では、Ａ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線の各断面における電位勾配の位置は、図１９に比べて、互いに近くなっている。これは、Ａ１−Ａ２線の位置からＣ１−Ｃ２線の位置を経てＢ１−Ｂ２線の位置へと向かう間において、等電位線の位置の変化が小さいことを示している。つまり、実施の形態１の半導体装置１００では、ｐ型ピラー領域２が全て同じ方向に伸びているが、複数の耐圧保持構造３が終端領域に配置されることによって、チップのコーナー部で局所的な電界集中が生じることが抑制されている。よって、高い耐圧性能を有する半導体装置１００を得ることができる。
なお、図４および図５に示したように、耐圧保持構造３の最外周よりも外側のｐ型ピラー領域２を減らした場合においても、図２０に示したＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に対応する各断面において電位勾配の変化を小さくすることができるが、耐圧保持構造３の最外周よりも外側にｐ型ピラー領域２を１つ以上備えることで、耐圧保持構造３の最外周よりも外側でより電界集中を抑制することができる。
図６に示した構成では、ｐ型ピラー２と耐圧保持構造３が同一ピッチで形成されており、逆バイアス状態において耐圧保持構造３とｐ型ピラー領域２とが重なった領域は空乏化が進みにくくなる。この場合、図２０に示したＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に対応する各断面において、電位勾配の生じる位置を耐圧保持構造３の間により限定しやすくなる。そのため、各方向の終端領域の断面における電位勾配の位置がより近いものとなり、コーナー部での局所的な電界集中をさらに抑制することができる。また、耐圧保持構造３の一部がｐ型ピラー２の側壁から張り出すことで、耐圧保持構造３の内部の空乏化しない領域の端部での電界集中をさらに抑制することができる。
図７に示したように、ｐ型ピラー領域２が、耐圧保持構造３の形成されていない領域で途切れている場合、図２０に示したＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に対応するどの断面においても、耐圧保持構造３の間がドリフト層１のみで構成されるという類似した構造が現れる。そのため、各方向の終端領域の断面における電位勾配の位置は、さらに互いに近いものとなる。よって、コーナー部での局所的な電界集中をさらに抑制することができる。また、図８に示したように、局所的なｐ型ピラー領域２ａを設けると、その効果はさらに大きくなる。
また、図９および図１０に示したように、ｐ型ピラー領域２の底がｐ型ピラー領域２の底にまで達していない場合でも、ドリフト層１とｐ型ピラー領域２との間のｐｎ接合から空乏層が広がるため、図１の構造と同様に、ドリフト層１の不純物濃度を高く保ったまま高耐圧を得ることができる。
また、図１１に示したように、耐圧保持構造３の表層部における表面電極５と重なる部分を含む位置に、耐圧保持構造３よりも不純物濃度が高い高濃度ｐ領域７を設けた場合、半導体装置に急峻に逆バイアスが印加された場合でも高濃度ｐ領域７における応答キャリア数を十分に保ち、表面電極５の端部における電界集中を抑制することができる。
また、図１２に示したように、ｐ型ピラー領域２を含むドリフト層１の上に、耐圧保持構造３を覆うようにフィールド絶縁膜８を形成した場合、フィールド絶縁膜８を形成しない場合と比べてドリフト層１の表面に導入される固定電荷量を小さくすることができ、ｐ型ピラー２および耐圧保持構造３の役割を妨げることなく、高耐圧な半導体装置が得られる。
＜実施の形態２＞
実施の形態１では、本発明をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に適用した例を示す。ただし、本発明は、ＭＯＳＦＥＴ以外にも、ＪＦＥＴ（Junction FET）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用可能である。
図２２〜図２６は、実施の形態２に係る半導体装置２００であるＭＯＳＦＥＴの構成を示す模式的な図である。図２２は半導体装置２００の平面図であり、図２３はそのドリフト層１の表面構造を示す平面図である。図２４は、図２２および図２３のＡ１−Ａ２に沿った断面図、図２５は、図２２および図２３のＢ１−Ｂ２に沿った断面図である。図２６は、半導体装置２００に複数設けられるＭＯＳＦＥＴのユニットセル（以下「ＭＯＳＦＥＴセル」と称す）の構成を示す断面図である。なお、ＭＯＳＦＥＴセルは、図２４の左端部分にも示されている。
図２２のように、半導体装置２００の上面には、ＭＯＳＦＥＴのソースパッドとして機能する表面電極５と、表面電極５から離間して形成されたゲートパッド１５ａと、ゲートパッド１５ａと接続して表面電極５を取り囲むように形成されたゲート配線１５ｂとが形成されている。
図２３のように、半導体装置２００のドリフト層１は、実施の形態１と同様に、半導体基板４のオフ角の方向（ステップフロー方向）へ伸びるライン状のｐ型ピラー領域２が複数形成されたスーパージャンクション構造となっており、終端領域には、活性領域を取り囲むように複数の耐圧保持構造３が形成されている。耐圧保持構造３のそれぞれは、平面視で、ｐ型ピラー領域２と平行に伸びる辺と、ｐ型ピラー領域２と直交する辺とを含むフレーム状である。
半導体装置２００の活性領域は、ＭＯＳＦＥＴのユニットセルが複数形成されるセル領域１１となっている。また、セル領域１１の外周部には、ｐ型ピラー領域２を含むドリフト層１の表層部に、最も内側の耐圧保持構造３と接するようにｐ型の外周ウェル領域１２ａが形成されている。外周ウェル領域１２ａは、最も内側の耐圧保持構造３に沿ってセル領域１１を取り囲むフレーム状である。
セル領域１１の構成は、ステップフロー方向へ、図２６に示すＭＯＳＦＥＴセルの断面構造が延在し、ステップフロー方向に垂直な方向へ、図２６に示すＭＯＳＦＥＴセルの断面構造が繰り返される構成となっている。
図２６のように、ＭＯＳＦＥＴセルは、ｐ型ピラー領域２を含むドリフト層１の表層部に形成されたｐ型ウェル領域１２を備えている。ｐ型ウェル領域１２は、ｐ型ピラー領域２の両側のドリフト層１に達するように、ｐ型ピラー領域２よりも広い幅で形成されている。
ｐ型ウェル領域１２の表層部には、ｎ型ソース領域１３が形成されている。ｐ型ウェル領域１２の表層部におけるｎ型ソース領域１３とドリフト層１とに挟まれた部分が、ＭＯＳＦＥＴのチャネル領域となる。ｐ型ウェル領域１２の表層部には、さらに、高濃度ｐ領域７が形成され、ｐ型ウェル領域１２の両側にチャネル領域が形成されるように、ｎ型ソース領域１３は高濃度ｐ領域７を挟むように形成されている。
ドリフト層１、ｐ型ウェル領域１２、ｎ型ソース領域１３の表面に跨がるように、ゲート絶縁膜１４が形成されており、その上にゲート電極１５が形成されている。つまり、ゲート電極１５は、ゲート絶縁膜１４を介してチャネル領域の上に延在している。
ゲート電極１５の上には、層間絶縁膜１６が形成されている。図２２に示した表面電極５は、層間絶縁膜１６の上に形成されており、表面電極５とゲート電極１５との間は、層間絶縁膜１６によって絶縁されている。また、層間絶縁膜１６には、ｎ型ソース領域１３および高濃度ｐ領域７に達するコンタクトホールが形成されており、表面電極５は、当該コンタクトホールを通して、ｎ型ソース領域１３および高濃度ｐ領域７に接続している（表面電極５と高濃度ｐ領域７とはオーミック接続している）。このように、表面電極５は、ｎ型ソース領域１３に接続することでＭＯＳＦＥＴのソース電極として機能すると共に、高濃度ｐ領域７を通してｐ型ウェル領域１２と電気的に接続されている。なお、半導体基板４の下面に設けられた裏面電極６は、ＭＯＳＦＥＴのドレイン電極として機能する。
図２４および図２５に示すように、高濃度ｐ領域７は外周ウェル領域１２ａの表層部にも形成されており、表面電極５は層間絶縁膜１６に形成されたコンタクトホールを通して、外周ウェル領域１２ａの高濃度ｐ領域７にも接続している。つまり、表面電極５は、高濃度ｐ領域７を通して外周ウェル領域１２ａにも電気的に接続されている。
また、ゲート絶縁膜１４およびゲート電極１５は、外周ウェル領域１２ａの上にまで伸び、さらに、外周ウェル領域１２ａと共にセル領域１１を取り囲むフレーム状のパターンを含んでいる。つまり、各ＭＯＳＦＥＴセルのゲート電極１５は、セル領域１１の外周部でつながっている。図２２に示したゲート配線１５ｂは、セル領域１１の外周部において、層間絶縁膜１６に形成されたコンタクトホールを通してゲート電極１５に接続している。
なお、各ＭＯＳＦＥＴセルのゲート電極１５は、セル領域１１の内側でつながっていてもよい。その場合、ゲート配線１５ｂをセル領域１１の上方に延在させ、ゲート配線１５ｂとゲート電極１５とがセル領域１１の内側で接続するように構成してもよい。
半導体装置２００の終端領域には、ｐ型ピラー領域２を含むドリフト層１上に、フィールド絶縁膜８が耐圧保持構造３を覆うように形成されている。ゲート電極１５および層間絶縁膜１６は、フィールド絶縁膜８上にまで延在させてもよい。
実施の形態１で図４〜図１０を用いて説明したｐ型ピラー領域２および耐圧保持構造３の構成およびレイアウトは、実施の形態２の半導体装置２００にも適用可能である。
次に、実施の形態２に係る半導体装置２００の製造方法について説明する。まず、実施の形態１と同様の手法で、オフ角を持つｎ型ＳｉＣからなる半導体基板４の表面にｎ型のドリフト層１を形成し、ドリフト層１にステップフロー方向に伸びる複数のｐ型ピラー領域２を埋め込み形成する。また、実施の形態１と同様に、ドリフト層１の厚さは２μｍ〜１５０μｍの範囲内、ｐ型ピラー領域２の幅は１μｍ〜５μｍの範囲内、ｐ型ピラー領域２の間隔は１μｍ〜１５μｍの範囲内、ドリフト層１およびｐ型ピラー領域２の不純物濃度は１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３以下の範囲内とする。
本実施の形態では、ＭＯＳＦＥＴセルのｐ型ウェル領域１２を、ｐ型ピラー領域２と同じ繰り返しピッチで設けるため、ＭＯＳＦＥＴセルを高密度に配置するために、ｐ型ピラー領域２の幅をｐ型ピラー領域２の間隔よりも小さくすることが望ましい。その場合、空乏層がドリフト層１とｐ型ピラー領域２に広がるように、ｐ型ピラー領域２の不純物濃度をドリフト層１よりも高くするとよい。
続いて、フォトリソグラフィ技術を用いたマスクの形成とイオン注入を繰り返すことにより、ドリフト層１の表面に、耐圧保持構造３、ｐ型ウェル領域１２、外周ウェル領域１２ａ、高濃度ｐ領域７およびｎ型ソース領域１３をそれぞれ形成する。ｐ型ウェル領域１２と外周ウェル領域１２ａとは、同じイオン注入工程で同時に形成してもよい。ｎ型の半導体領域を形成するためのイオン種としてはＮ等を用いることができる。ｐ型の半導体領域を形成するためのイオン種としてはＡｌやＢ等を用いることができる。
耐圧保持構造３の不純物濃度は、ドリフト層１の不純物濃度よりも高く、１．０×１０１８ｃｍ−３以下とする。ｐ型ウェル領域１２および外周ウェル領域１２ａの不純物濃度は、耐圧保持構造３の不純物濃度よりも大きく、１．０×１０２０ｃｍ−３以下とする。高濃度ｐ領域７およびｎ型ソース領域１３の不純物濃度は、ｐ型ウェル領域１２および外周ウェル領域１２ａの不純物濃度よりも大きくする。
その後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気（１３００℃〜１９００℃）中で、３０秒〜１時間のアニールを行う。このアニールにより、上記の工程で注入したイオンを電気的に活性化させる。
そして、ＣＶＤ法などによりｐ型ピラー領域２を含むドリフト層１の表面にシリコン酸化膜を形成し、フォトリソグラフィ技術を用いた選択的なエッチングにより当該シリコン酸化膜をパターニングすることで、フィールド絶縁膜８を形成する。
続いて、フィールド絶縁膜８に覆われていない部分のドリフト層１およびｐ型ピラー領域２の表面を熱酸化して、シリコン酸化膜からなるゲート絶縁膜１４を形成する。次に、ゲート絶縁膜１４の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることでゲート電極１５を形成する。
さらに、層間絶縁膜１６を減圧ＣＶＤ法により形成する。そして、層間絶縁膜１６を選択的にエッチングして、各種のコンタクトホールを形成する。具体的には、セル領域１１において、ＭＯＳＦＥＴセルのｎ型ソース領域１３および高濃度ｐ領域７に達するコンタクトホールを形成し、セル領域１１の外周部において、ｐ型ウェル領域１２の高濃度ｐ領域７に達するコンタクトホールと、ゲート電極１５に達するコンタクトホールとを形成する。
そして、スパッタ法や蒸着法などにより、ドリフト層１の上面に表面電極５、ゲートパッド１５ａおよびゲート配線１５ｂを形成し、さらに半導体基板４の下面に裏面電極６を形成する。その結果、図２４および図２５に示した構成の半導体装置２００が完成する。
表面電極５の材料としては、Ｎｉ、Ｔｉ、Ａｌなどの金属のうち１つまたは複数を用いることができ、裏面電極６の材料としては、例えばＮｉ、Ａｕなどの金属のうち１つまたは複数を用いることができる。また、熱処理により、表面電極５および裏面電極６とそれに接触する炭化珪素層とを反応させることで、表面電極５および裏面電極６と炭化珪素層との間にシリサイドを形成している。
次に、半導体装置２００の動作を説明する。ここでは、ゲート電極１５にしきい値以上の正の電圧が印加された「オン状態」の動作と、ゲート電極１５の電圧がしきい値未満となった「オフ状態」の動作とを分けて説明する。
オン状態では、チャネル領域に反転チャネルが形成され、ｎ型ソース領域１３とドリフト層１との間にキャリアである電子が流れる経路が形成される。このため、裏面電極６に表面電極５よりも高い電圧をかけると、ドリフト層１を通して電流が流れる。このとき表面電極５と裏面電極６との間に流れる電流を「オン電流」、表面電極５と裏面電極６の間にかかる電圧を「オン電圧」と呼び、オン電圧をオン電流の密度で除した値を「オン抵抗」と呼ぶ。オン抵抗は、上記の電子が流れる経路の抵抗の合計に等しい。ＭＯＳＦＥＴが通電時に消費する通電損失は、オン抵抗とオン電流の自乗の積となるため、オン抵抗は低いことが好ましい。なお、オン電流はチャネルが存在するセル領域１１のみを流れ、セル領域１１の外周の終端領域には流れない。
スーパージャンクション構造を有する半導体装置２００では、不純物濃度が非常に大きなドリフト層１の電気抵抗が小さいため、スーパージャンクション構造を有さないものに比べてオン抵抗が非常に小さくなり、電力消費を非常に小さくできる。
一方、オフ状態では、チャネル領域に反転キャリアが形成されずオン電流が流れないため、ＭＯＳＦＥＴの表面電極５と裏面電極６との間に高電圧がかかる。このとき、ゲート電極１５の電圧は、表面電極５の電圧とおおよそ等しいことから、ゲート電極１５と裏面電極６との間にも高い電圧が印加されることになる。
スーパージャンクション構造を有する半導体装置２００では、セル領域１１において、ドリフト層１とｐ型ピラー領域２との間のｐｎ接合から横方向にも空乏層が伸びるため、ドリフト層１の不純物濃度が非常に大きい場合でも十分な耐圧を確保できる。さらに、ＭＯＳＦＥＴセル同士の間隔を広くしても耐圧の低下が小さいため、電子の通り道を大きくすることによる低抵抗化が可能である。
本実施の形態では、セル領域１１の外周に設けられた外周ウェル領域１２ａは、表面電極５と電気的に接続している。よって、半導体装置２００のオフ状態において、外周ウェル領域１２ａとその上のゲート電極１５との間のゲート絶縁膜１４およびフィールド絶縁膜８に高い電界が印加されることが防止されている。
また、半導体装置２００のオフ状態において、耐圧保持構造３は、実施の形態１の半導体装置１００における逆バイアス状態と同じように作用する。つまり、図２１を用いて説明したように、各方向の終端領域の断面における電位勾配の位置を互いに近くでき、チップのコーナー部における局所的な電界集中を抑制することができる。それにより、半導体装置２００の耐圧性能が向上する。
また、図４〜図１０を用いて説明したｐ型ピラー領域２および耐圧保持構造３の構成およびレイアウトを、実施の形態２の半導体装置２００に適用した場合も、実施の形態１と同様の効果が得られる。
以上の実施の形態では、半導体基板４の材料をＳｉＣとしたが、本発明は、ＳｉＣ以外のオフ角を有する半導体基板を用いて形成される半導体装置に広く適用可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ドリフト層、２ ｐ型ピラー領域、２ａ 局所的なｐ型ピラー領域、３ 耐圧保持構造、４ 半導体基板、５ 表面電極、６ 裏面電極、７ 高濃度ｐ領域、８ フィールド絶縁膜、９ トレンチ、１０ フォトレジスト、１１ セル領域、１２ ｐ型ウェル領域、１２ａ 外周ウェル領域、１３ ｎ型ソース領域、１４ ゲート絶縁膜、１５ ゲート電極、１５ａ ゲートパッド、１５ｂ ゲート配線、１６ 層間絶縁膜、２０ ｐ型半導体、１００，２００ 半導体装置。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層内に形成された第２導電型の複数のピラー領域と、前記複数のピラー領域を含む前記ドリフト層の上に形成された表面電極と、前記複数のピラー領域を含む前記ドリフト層の表層部に、活性領域を取り囲むように形成された第２導電型の複数の耐圧保持構造と、を備え、前記複数のピラー領域のそれぞれは、ライン状であり、前記複数の耐圧保持構造のそれぞれは、平面視で、前記ピラー領域と平行に伸びる辺と、前記ピラー領域と直交する辺とを含むフレーム状であり、前記複数の耐圧保持構造のうち隣接する少なくとも２つ以上において、前記ピラー領域と平行に伸びる辺が前記ピラー領域と同一ピッチで且つ前記ピラー領域と重なるように形成されている。

Claims (15)

  1. オフ角を持つ半導体基板（４）と、
    前記半導体基板（４）上に形成された第１導電型のドリフト層（１）と、
    前記ドリフト層（１）内に形成された第２導電型の複数のピラー領域（２）と、
    前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成された表面電極（５）と、
    前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、活性領域を取り囲むように形成された第２導電型の複数の耐圧保持構造（３）と、を備え、
    前記複数のピラー領域（２）のそれぞれは、前記オフ角の方向へ伸びるライン状であり、
    前記複数の耐圧保持構造（３）のそれぞれは、平面視で、前記ピラー領域（２）と平行に伸びる辺と、前記ピラー領域（２）と直交する辺とを含むフレーム状である
    ことを特徴とする半導体装置。
  2. 前記複数の耐圧保持構造（３）の少なくとも１つは、平面視で、前記表面電極（５）の一部と重なるように形成されている
    請求項１に記載の半導体装置。
  3. 前記表面電極（５）の一部と重なる前記耐圧保持構造（３）の表層部に形成された、前記耐圧保持構造（３）よりも不純物濃度の高い第２導電型の高濃度領域（７）をさらに備える
    請求項２に記載の半導体装置。
  4. 前記表面電極（５）は、前記ドリフト層（１）および前記複数のピラー領域（２）とショットキー接続している
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記複数のピラー領域（２）のそれぞれの表層部に、前記ピラー領域（２）の両側の前記ドリフト層（１）に達するように前記ピラー領域（２）よりも広い幅で形成された第２導電型のウェル領域（１２）と、
    前記ウェル領域（１２）の表層部に形成された第１導電型のソース領域（１３）と、
    前記ウェル領域（１２）における前記ソース領域（１３）と前記ドリフト層（１）とに挟まれた部分の上に、ゲート絶縁膜（１４）を介して設けられたゲート電極（１５）と、をさらに備え、
    前記表面電極（５）は、前記ソース領域（１３）および前記ウェル領域（１２）に接続されている
    請求項１に記載の半導体装置。
  6. 前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記複数の耐圧保持構造（３）の最内周に沿うように形成された第２導電型の外周ウェル領域（１２ａ）をさらに備え、
    前記表面電極（５）は、前記外周ウェル領域（１２ａ）にも接続されている
    請求項５に記載の半導体装置。
  7. 前記ウェル領域（１２）および前記外周ウェル領域（１２ａ）の表層部に形成され、前記ウェル領域（１２）よりも不純物濃度が高い第２導電型の高濃度領域（７）をさらに備え、
    前記表面電極（５）は、前記高濃度領域（７）を通して前記ウェル領域（１２）および前記外周ウェル領域（１２ａ）に接続されている
    請求項６に記載の半導体装置。
  8. 前記複数のピラー領域（２）の少なくとも１つは、前記オフ角の方向に垂直な方向において、前記複数の耐圧保持構造（３）の最外周よりも外側に形成されている
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記複数のピラー領域（２）の少なくとも１つは、前記複数の耐圧保持構造（３）の最外周よりも外側にまで伸びている
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 前記複数の耐圧保持構造（３）のうち隣接する少なくとも２つ以上において、前記ピラー領域と平行に伸びる辺が前記ピラー領域（２）と同一ピッチで形成されている
    請求項１から請求項９のいずれか一項に記載の半導体装置。
  11. 前記複数の耐圧保持構造（３）の少なくとも１つにおいて、前記ピラー領域（２）の外部へ張り出して形成されている
    請求項１０に記載の半導体装置。
  12. 前記複数のピラー領域（２）の少なくとも１つは、前記複数の耐圧保持構造（３）が形成されていない領域で途切れた断続的なライン状である
    請求項１から請求項１１のいずれか一項に記載の半導体装置。
  13. ライン状の前記ピラー領域（２）が途切れることで前記ピラー領域（２）の間隔が広くなった部分において、平面視で前記複数の耐圧保持構造（３）のいずれかと重複する位置に形成された局所的なピラー領域（２）をさらに備える
    請求項１２に記載の半導体装置。
  14. 前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に、前記複数の耐圧保持構造（３）を覆うように形成されたフィールド絶縁膜（８）をさらに備える
    請求項１から請求項１３のいずれか一項に記載の半導体装置。
  15. 前記半導体基板（４）は炭化珪素により形成されている
    請求項１から請求項１４のいずれか一項に記載の半導体装置。
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