DE112016006723T5 - Halbleitereinrichtung - Google Patents

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Hideyuki HATTA
Yuichi Nagahisa
Kohei Ebihara
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Abstract

Die in der Beschreibung der vorliegenden Anmeldung beschriebene Technik betrifft eine Technik zum wirksamen Unterbinden einer Verschiebung der Durchlassspannung infolge des Auftretens eines Stapelfehlers. Eine Halbleitereinrichtung, die die vorliegende Technik betrifft, weist Folgendes auf: einen ersten Wannenbereich (31) von einem zweiten Leitfähigkeitstyp, einen zweiten Wannenbereich (32) vom zweiten Leitfähigkeitstyp, der so ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einen dritten Wannenbereich (33) vom zweiten Leitfähigkeitstyp, der so ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, und einen Teilungsbereich (25) von einem ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist.

Description

  • Technisches Gebiet
  • Die Erfindung gemäß der vorliegenden Anmeldung betrifft eine Halbleitereinrichtung.
  • Stand der Technik
  • Das Problem der Zuverlässigkeit, wenn ein Stapelfehler in einem Kristall auftritt und eine Durchlassspannung dadurch verschoben wird, wenn ein Durchlassstrom kontinuierlich in einer pn-Diode aus Siliciumcarbid (SiC) fließt, ist wohlbekannt.
  • Man ist der Meinung, dass dies daher rührt, dass der Stapelfehler, der ein Ebenendefekt ist, mit einem in einem Siliciumcarbid-Halbleitersubstrat vorhandenen Basalebenenversatz oder dergleichen ausgeweitet wird, und zwar als Ausgangspunkt infolge der Rekombinationsenergie, die erzeugt wird, wenn die Minoritätsladungsträger, die durch die pn-Diode injiziert werden, mit den Majoritätsladungsträgern rekombinieren. Da ein solcher Stapelfehler den Stromfluss hemmt, werden die fließenden Ströme verringert. Wenn dann ein derartiger Stapelfehler die Durchlassspannung erhöht, führt dies zu einer Verschlechterung der Zuverlässigkeit der Halbleitereinrichtung.
  • Es wird berichtet, dass eine solche Verschiebung der Durchlassspannung auch in einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) auftritt, der Siliciumcarbid verwendet. Eine MOSFET- (SiC-MOSFET-) Struktur hat eine parasitäre pn-Diode (Körperdiode) zwischen Source und Drain. Wenn der Durchlassstrom in der Körperdiode fließt, so verursacht dies eine Zuverlässigkeits-Abnahme, wie etwa in der pn-Diode.
  • Andererseits verwendet eine Halbleitereinrichtung, die ein unipolarer Transistor, wie z. B. ein MOSFET oder dergleichen ist, eine unipolare Diode als eine Rückflussdiode und kann die Diode verwenden. Das Patentdokument 1 (Japanische Patentanmeldungs-Veröffentlichtung JP 2003-017701 A ) oder das Patentdokument 2 ( WO 2014/038110 A ) schlagen beispielsweise ein Verfahren zum Aufnehmen einer Schottky-Diode (SBD) als unipolare Diode in einer Elementarzelle des MOSFET und ein Verwenden der Diode vor.
  • Bei einem solchen unipolaren Transistor, der die unipolare Diode aufnimmt, d. h. eine Diode, die nur von den Majoritätsladungsträgern in einem aktiven Bereich mit Energie beaufschlagt wird, gilt Folgendes: Wenn das Diffusionspotential der unipolaren Diode so konzipiert wird, d. h. die Spannung, bei welcher ein Energiebeaufschlagungs-Vorgang damit beginnt, dass sie kleiner ist als diejenige eines pn-Übergangs, dann wird während der tatsächlichen Verwendung kein Durchlassstrom in der Körperdiode geführt, und dadurch ist es möglich, eine Eigenschafts-Verschlechterung des aktiven Bereichs zu unterbinden.
  • Stand der Technik
  • Patentdokumente
    • Patentdokument 1 Japanische Patentanmeldungs-Veröffentlichung JP 2003-017701 A
    • Patentdokument 2 WO 2014/038110 A1
  • Zusammenfassung
  • Mit der Erfindung zu lösendes Problem
  • Selbst in einem unipolaren Transistor, der eine unipolare Diode im aktiven Bereich verwendet, gibt es jedoch in einem Anschlussbereich, d. h. einem Bereich, der vom aktiven Bereich verschieden ist, einen Bereich, in welchem die parasitäre pn-Diode ausgebildet wird, der ein Bereich ist, in welchem aus strukturellen Gründen keine Diode angeordnet werden kann.
  • Als ein Beispiel für diesen Fall wird ein MOSFET beschrieben, der eine Schottky-Diode aufnimmt.
  • Eine erste Schottky-Elektrode ist in einem Bereich unterhalb einer Source-Elektrode in einem aktiven Bereich ausgebildet. Dabei kommt die erste Schottky-Elektrode in Kontakt mit einem Trennungsbereich zwischen ersten Wannenbereichen im aktiven Bereich. Dadurch wird eine Schottky-Diode ausgebildet.
  • Andererseits wird in einem Bereich in der Nähe eines Gate-Pads oder einem Bereich in der Nähe eines Element-Anschlussbereichs ein zweiter Wannenbereich ausgebildet, der in Richtung der Seite eines Anschlussbereichs der Source-Elektrode vorsteht.
  • Der zweite Wannenbereich bildet eine parasitäre pn-Diode zwischen einer Driftschicht und sich selbst. Außerdem ist in einem Bereich, in welchem der zweite Wannenbereich ausgebildet ist, die erste Schottky-Elektrode nicht ausgebildet.
  • Während eines Rückflussbetriebs, d. h. wenn das Potential der Source-Elektrode dasjenige der Drain-Elektrode überschreitet, werden die Ströme in der eingebauten Schottky-Diode im aktiven Bereich geführt. Aus diesem Grund wird kein Durchlassstrom in der pn-Diode geführt, die aus dem ersten Wannenbereich und der Driftschicht gebildet ist.
  • In diesem Fall verursacht die Schottky-Diode einen Spannungsabfall in der Driftschicht, in einem Halbleitersubstrat oder dergleichen. Im Ergebnis wird eine Spannung, die das Diffusionspotential des pn-Übergangs überschreitet, zwischen der Source-Elektrode und der Drain-Elektrode erzeugt.
  • Zu dieser Zeit gilt Folgendes: Da keine Schottky-Elektrode im zweiten Wannenbereich ausgebildet ist, werden die Spannung der Source-Elektrode und diejenige der Drain-Elektrode an die pn-Diode angelegt, die aus dem zweiten Wannenbereich und der Driftschicht gebildet ist. Dann wird der Durchlassstrom in der pn-Diode geführt.
  • Wenn ein Ausgangspunkt, wie z. B. ein Basalebenenversatz oder dergleichen in so einem Bereich vorhanden ist, wird in einigen Fällen der Stapelfehler ausgeweitet, und die Durchbruchspannung des Transistors verschlechtert sich. Genauer gesagt: Wenn der Transistor ausgeschaltet ist, wird ein Leckstrom erzeugt, und das Element oder die Schaltung wird infolge der Wärmeerzeugung beschädigt.
  • Um dieses Problem zu vermeiden, wird die angelegte Spannung zwischen Source und Drain so begrenzt, dass sie nicht höher als ein konstanter Wert wird, so dass ein bipolarer Strom nicht in der pn-Diode geführt werden soll, die aus dem zweiten Wannenbereich und der Driftschicht gebildet ist. Genauer gesagt: Wenn die Chip-Größe erhöht wird, wird die Spannung verringert, die zwischen Source und Drain erzeugt wird, wenn ein zirkulierender Strom geführt wird. Dieser Fall geht mit dem Nachteil einher, dass die Kosten infolge der Erhöhung der Chipgröße steigen.
  • Als ein Verfahren zum Unterbinden des Durchlassbetriebs der pn-Diode, die aus dem zweiten Wannenbereich und der Driftschicht gebildet ist, ohne die Chip-Größe zu erhöhen, gibt es ein mögliches Verfahren, bei welchem der Widerstand des Energiebeaufschlagungs-Pfads vergrößert wird, der zwischen dem zweiten Wannenbereich und der Source-Elektrode ausgebildet wird.
  • Genauer gesagt: Ein Verfahren zum Erhöhen eines Kontaktwiderstands zwischen dem zweiten Wannenbereich und der Source-Elektrode, ein weiteres Verfahren zum Verbinden des zweiten Wannenbereichs und der Source-Elektrode mit einem externen Widerstand, noch ein weiteres Verfahren zum Erhöhen des Flächenwiderstands des zweiten Wannenbereichs und dergleichen können verwendet werden.
  • Wenn irgendeines dieser Verfahren durchgeführt wird, gilt Folgendes: Wenn solch ein sehr kleiner Durchlassstrom geführt wird, der es nicht gestattet, dass der Stapelfehler in der pn-Diode wächst, die in dem zweiten Wannenbereich und der Driftschicht ausgebildet wird, wird ein Spannungsabfall infolge eines Widerstandselements verursacht. Aus diesem Grund weicht das Potential des zweiten Wannenbereichs vom Source-Potential ab, und die Durchlassspannung, die an die pn-Diode angelegt werden soll, wird durch die Abweichung verringert. Es ist dadurch möglich, die Energiebeaufschlagung des Durchlassstroms zu unterbinden.
  • Andererseits besteht bei einer Halbleitereinrichtung mit breitem Bandabstand, die typischerweise aus Siliciumcarbid ist, das Problem, dass das Element infolge eines Verschiebungsstroms beschädigt wird. Dies wird beispielsweise durch eine Veränderung des Potentials des zweiten Wannenbereichs infolge des Verschiebungsstroms verursacht, der in der Richtung der Chipebene innerhalb des zweiten Wannenbereichs fließt, und des Flächenwiderstands des zweiten Wannenbereichs zu der Zeit, wenn eine Siliciumcarbid-Halbleitereinrichtung mit einer MOS-Struktur einen Schaltvorgang durchführt.
  • Für den Fall beispielsweise, dass sich das Potential des zweiten Wannenbereichs auf nicht niedriger als 50 V verändert und eine Gate-Oxidschicht mit einer Dicke von 50 nm und eine Gate-Elektrode mit im Wesentlichen 0 V auf einer oberen Fläche des zweiten Wannenbereichs ausgebildet sind, wird ein höheres elektrisches Feld von beispielsweise 10 MV/cm an die Gate-Oxidschicht angelegt. Im Ergebnis wird die Gate-Oxidschicht beschädigt.
  • Der Grund dafür, warum dieses Problem charakteristisch in einer Halbleitereinrichtung mit breitem Bandabstand auftritt, die typischerweise aus Siliciumcarbid ist, hat die folgenden zwei Ursachen.
  • Ein Grund dafür ist folgender: Da das Störstellenniveau des Wannenbereichs, der in Siliciumcarbid ausgebildet ist, tiefer liegt als dasjenige eines Wannenbereichs, der in Silicium ausgebildet ist, ist der Flächenwiderstand signifikant höher.
  • Ein weiterer Grund ist Folgender: Da die Störstellenkonzentration der Driftschicht so konzipiert ist, dass sie hoch ist, da die Driftschicht mit niedrigem Widerstand gebildet ist, wird der Vorteil des hohen dielektrischen Durchbruchsfeldes eines Halbleiters mit breitem Bandabstand in der Halbleitereinrichtung mit breitem Bandabstand ausgenutzt, und zwar verglichen mit einer Silicium-Halbleitereinrichtung. Wenn die Störstellenkonzentration der Driftschicht so konzipiert ist, dass sie hoch ist, wird demzufolge die Verarmungskapazität zwischen Source und Drain signifikant hoch. Wenn dann ein Schaltvorgang durchgeführt wird, wird ein großer Verschiebungsstrom erzeugt.
  • Wenn die Schaltgeschwindigkeit zunimmt, wird der Verschiebungsstrom größer, und demzufolge wird die im zweiten Wannenbereich erzeugte Spannung höher. Um das oben beschriebene Problem zu vermeiden, sollte daher die Schaltgeschwindigkeit verringert werden, aber in diesem Fall nehmen die Schaltverluste unvorteilhaft zu.
  • Um zu vermeiden, dass die Elementtemperatur infolge der Zunahme der Elementverluste auf eine nicht tolerierbare hohe Temperatur ansteigt, ist es notwendig, die Chipgröße zu erhöhen und dadurch die Elementverluste zu verringern, und im Ergebnis wird ein Chip mit hohen Kosten benötigt.
  • Um die Zerstörung des Elements während eines Schaltvorgangs zu vermeiden, ohne die Schaltgeschwindigkeit zu verringern, ist es wünschenswert, den Widerstand zwischen dem jeweiligen Bereich im zweiten Wannenbereich und der Source-Elektrode zu verringern, und insbesondere kann ein Verfahren zum Verringern des Kontaktwiderstands zwischen dem zweiten Wannenbereich und der Source-Elektrode oder ein weiteres Verfahren zum Verringern des Flächenwiderstands des zweiten Wannenbereichs verwendet werden.
  • Demzufolge gibt es bei einem unipolaren Transistor, der eine unipolare Diode in dessen aktivem Bereich aufnimmt, die eine Halbleitereinrichtung unter Verwendung des Halbleiters mit breitem Bandabstand ist, zwei sich widersprechende Umstände: Einer ist der Umstand, dass eine Verringerung des Flächenwiderstands im zweiten Wannenbereich notwendig ist, um die Zuverlässigkeit des Elements zu erhöhen, und der andere ist der Umstand, dass ein Ansteigen des Flächenwiderstands notwendig ist.
  • Die in der Beschreibung der vorliegenden Anmeldung beschriebene Erfindung ist dazu gedacht, die oben beschriebenen Probleme zu lösen. Sie betrifft eine Technik zum wirksamen Unterbinden einer Verschiebung der Durchlassspannung infolge des Auftretens eines Stapelfehlers.
  • Wege zum Lösen des Problems
  • Ein Aspekt der in der Beschreibung der vorliegenden Anmeldung beschriebenen Erfindung weist Folgendes auf: eine Driftschicht von einem ersten Leitfähigkeitstyp, die eine Halbleiterschicht mit breitem Bandabstand ist, die auf einer oberen Fläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp ausgebildet ist, eine Mehrzahl von ersten Wannenbereichen jeweils von einem zweiten Leitfähigkeitstyp, die voneinander in einer Oberflächenschicht der Driftschicht getrennt ausgebildet sind, einen ersten Trennungsbereich vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht von jedem der ersten Wannenbereiche in einer Tiefenrichtung hindurchgehend ausgebildet ist, einen Source-Bereich vom ersten Leitfähigkeitstyp, der in der Oberflächenschicht von jedem der ersten Wannenbereiche ausgebildet ist, eine erste Schottky-Elektrode, die auf einer oberen Fläche des ersten Trennungsbereichs ausgebildet ist, eine erste ohmsche Elektrode, die zumindest teilweise in einer Oberflächenschicht des Source-Bereichs ausgebildet ist, einen zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einen dritten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, eine zweite ohmsche Elektrode, die in einem Bereich des zweiten Wannenbereichs ausgebildet ist, einen Teilungsbereich vom ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator steht, und eine Source-Elektrode, die mit der ersten Schottky-Elektrode, der ersten ohmschen Elektrode und der zweiten ohmschen Elektrode verbunden ist.
  • Wirkungen der Erfindung
  • Ein Aspekt der in der Beschreibung der vorliegenden Anmeldung beschriebenen Erfindung weist Folgendes auf: eine Driftschicht von einem ersten Leitfähigkeitstyp, die eine Halbleiterschicht mit breitem Bandabstand ist, die auf einer oberen Fläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp ausgebildet ist, eine Mehrzahl von ersten Wannenbereichen jeweils von einem zweiten Leitfähigkeitstyp, die voneinander in einer Oberflächenschicht der Driftschicht getrennt ausgebildet sind, einen ersten Trennungsbereich vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht von jedem der ersten Wannenbereiche in einer Tiefenrichtung hindurchgehend ausgebildet ist, einen Source-Bereich vom ersten Leitfähigkeitstyp, der in der Oberflächenschicht von jedem der ersten Wannenbereiche ausgebildet ist, eine erste Schottky-Elektrode, die auf einer oberen Fläche des ersten Trennungsbereichs ausgebildet ist, eine erste ohmsche Elektrode, die zumindest teilweise in einer Oberflächenschicht des Source-Bereichs ausgebildet ist, einen zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einen dritten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, eine zweite ohmsche Elektrode, die in einem Bereich des zweiten Wannenbereichs ausgebildet ist, einen Teilungsbereich vom ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist, und eine Source-Elektrode, die mit der ersten Schottky-Elektrode, der ersten ohmschen Elektrode und der zweiten ohmschen Elektrode verbunden ist. Mit einer solchen Struktur ist es möglich, die Verschiebung der Durchlassspannung infolge des Auftretens des Stapelfehlers wirksam zu unterbinden.
  • Diese und weitere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden noch besser ersichtlich aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie zusammen mit den beigefügten Zeichnungen betrachtet wird.
  • Figurenliste
    • 1 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß einer bevorzugten Ausführungsform zeigt;
    • 2 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 3 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 4 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 5 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 6 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 7 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 8 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 9 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 10 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines Gate-Pads in der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 11 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines peripheren Elementbereichs in der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
    • 12 ist eine Draufsicht, die schematisch eine Struktur der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt;
  • Beschreibung der Ausführungsformen
  • Nachfolgend werden unter Bezugnahme auf die beigefügten Zeichnungen die bevorzugten Ausführungsformen beschrieben.
  • Die Zeichnungen sind schematisch dargestellt, und die Korrelation betreffend Größe und Position unter den Abbildungen, die in den verschiedenen Zeichnungen gezeigt sind, ist nicht immer akkurat dargestellt, sondern sie kann in geeigneter Weise verändert werden.
  • Außerdem sind in der folgenden Beschreibung identische Komponenten mit den gleichen Bezugszeichen versehen, und sie haben jeweils gleiche Namen und Funktion. Daher wird deren detaillierte Beschreibung in manchen Fällen weggelassen.
  • Außerdem gilt in der folgenden Beschreibung Folgendes: Selbst in einem Fall, in welchem Ausdrücke, wie z. B. „oberer“, „unterer“, „Seite“, „Unterseite“, „Vorderseite“, „Rückseite“ und dergleichen verwendet werden, spezifische Positionen und Richtungen bezeichnen, werden diese Begriffe zur Vereinfachung verwendet, um den Inhalt der bevorzugten Ausführungsformen verständlich zu machen, und sie haben keinen Bezug zu den tatsächlichen Richtungen, die verwendet werden, wenn die Ausführungsformen ausgeführt werden.
  • Erste bevorzugte Ausführungsform
  • Nachfolgend wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. Zur Vereinfachung der Beschreibung wird zunächst ein MOSFET beschrieben, der eine Schottky-Diode enthält.
  • 10 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines Gate-Pads in der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 11 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines peripheren Elementbereichs in der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 12 ist eine Draufsicht, die schematisch eine Struktur der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Hierbei entspricht 10 dem Querschnitt entlang X-X' in 12. Außerdem entspricht 11 dem Querschnitt entlang Y-Y' in 12.
  • Wie in 10 und 11 exemplarisch dargestellt, weist die Halbleitereinrichtung eine Driftschicht 20 vom n-Typ auf, die auf einer oberen Fläche eines Halbleitersubstrats 10 vom n-Typ ausgebildet ist. Außerdem weist das Halbleitersubstrat eine hintere ohmsche Elektrode 73 auf, die auf einer unteren Fläche des Halbleitersubstrats 10 vom n-Typ ausgebildet ist. Außerdem weist die Halbleitereinrichtung eine Drain-Elektrode 85 auf, die auf einer unteren Fläche der hinteren ohmschen Elektrode 73 ausgebildet ist.
  • Dann werden in einem aktiven Bereich Wannenbereiche 31 in einer Oberflächenschicht der Driftschicht 20 vom n-Typ ausgebildet. In einer Oberflächenschicht des Wannenbereichs 31 werden ein Source-Bereich 40 und ein Wannen-Injektionsbereich 35 mit hoher Konzentration ausgebildet.
  • Dann wird eine Gate-Isolierschicht 50 über eine obere Fläche eines Trennungsbereichs 21 hinweg ausgebildet, der ein Bereich zwischen angrenzenden zweien der Mehrzahl von Wannenbereichen 31 ist. Außerdem ist eine Gate-Elektrode 60 auf einer oberen Fläche der Gate-Isolierschicht 50 ausgebildet. Außerdem ist eine Zwischen-Isolierschicht 55 so ausgebildet, dass sie die Gate-Elektrode 60 bedeckt.
  • Eine erste Schottky-Elektrode 75 ist wiederum über eine obere Fläche eines weiteren Trennungsbereichs 22 hinweg ausgebildet, der ein Bereich zwischen weiteren zweien der Mehrzahl von Wannenbereichen 31 ist. Außerdem ist eine erste ohmsche Elektrode 71 so ausgebildet, dass sie die erste Schottky-Elektrode 75 in den Querschnitten sandwichartig umgibt, die beispielhaft in den 10 und 11 dargestellt sind. Die erste ohmsche Elektrode 71 ist über eine Oberflächenschicht des Source-Bereichs 40 und eine Oberflächenschicht des Wannen-Injektionsbereichs 35 mit hoher Konzentration hinweg ausgebildet.
  • Dann wird eine Source-Elektrode 80 so ausgebildet, dass sie die Zwischen-Isolierschicht 55, die erste ohmsche Elektrode 71 und die erste Schottky-Elektrode 75 bedeckt.
  • Außerdem ist auf Seiten eines Anschlussbereichs in 10, d. h. auf Seiten eines Gate-Pads 81, ein Wannenbereich 32A in der Oberflächenschicht der Driftschicht 20 vom n-Typ ausgebildet. In einer Oberflächenschicht des Wannenbereichs 32A ist ein Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet.
  • Dann wird in einer Oberflächenschicht des Wannen-Injektionsbereichs 36 mit hoher Konzentration eine zweite ohmsche Elektrode 72 ausgebildet. Dann wird die Source-Elektrode 80 in einem Wannen-Kontaktloch 91 so ausgebildet, dass sie ebenfalls die zweite ohmsche Elektrode 72 bedeckt.
  • Außerdem wird auf Seiten des Anschlussbereichs des Wannenbereichs 32A in der Draufsicht in der Oberflächenschicht der Driftschicht 20 vom n-Typ ein JTE-Bereich 37 (Junction Termination Extension) ausgebildet.
  • Außerdem wird über eine obere Fläche des Wannenbereichs 32A und eine obere Fläche des JTE-Bereichs 37 hinweg eine Feld-Isolierschicht 52 ausgebildet. Die Zwischen-Isolierschicht 55 wird so ausgebildet, dass sie ebenfalls die Feld-Isolierschicht 52 bedeckt.
  • Außerdem wird auf einer oberen Fläche der Zwischen-Isolierschicht 55 auf Seiten des Anschlussbereichs das Gate-Pad 81 ausgebildet.
  • Außerdem wird auf Seiten des Anschlussbereichs, d. h. auf Seiten des Gate-Drahts 82 in 11, in der Oberflächenschicht der Driftschicht 20 vom n-Typ der Wannenbereich 32A ausgebildet. In einer Oberflächenschicht des Wannenbereichs 32A wird der Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet.
  • Dann wird in der Oberflächenschicht des Wannen-Injektionsbereichs 36 mit hoher Konzentration die zweite ohmsche Elektrode 72 ausgebildet. Die Source-Elektrode 80 wird so im Wannen-Kontaktloch 91 ausgebildet, dass sie ebenfalls die zweite ohmsche Elektrode 72 bedeckt.
  • Außerdem wird auf Seiten des Anschlussbereichs des Wannenbereichs 32A in der Draufsicht in der Oberflächenschicht der Driftschicht 20 vom n-Typ der JTE-Bereich 37 ausgebildet.
  • Außerdem wird über die obere Fläche des Wannenbereichs 32A und die obere Fläche des JTE-Bereichs 37 hinweg die Feld-Isolierschicht 52 ausgebildet. Die Zwischen-Isolierschicht 55 wird so ausgebildet, dass sie ebenfalls die Feld-Isolierschicht 52 bedeckt.
  • Außerdem wird auf der oberen Fläche der Zwischen-Isolierschicht 55 auf Seiten des Anschlussbereichs der Gate-Draht 82 ausgebildet. Der Gate-Draht 82 bedeckt die Gate-Elektrode 60 in einem Gate-Kontaktloch 95.
  • Die erste Schottky-Elektrode 75 wird in einem Bereich unterhalb der Source-Elektrode 80 ausgebildet. Dann kommt die erste Schottky-Elektrode 75 in Kontakt mit dem Trennungsbereich 22, der ausgebildet wird, indem der Wannenbereich 31 teilweise spanend bearbeitet wird. Dadurch wird eine Schottky-Diode ausgebildet.
  • In einem Bereich wiederum in der Nähe des Gate-Pads 81, der beispielhaft in 10 dargestellt ist, oder einem Bereich in der Nähe eines Element-Anschlussbereichs, der beispielhaft in 11 dargestellt ist, wird der Wannenbereich 32A ausgebildet, der in Richtung der Seite des Anschlussbereichs der Source-Elektrode 80 vorsteht.
  • Der Wannenbereich 32A bildet eine parasitäre pn-Diode zwischen der Driftschicht 20 und sich selbst. Außerdem ist in einem Bereich, in welchem der zweite Wannenbereich 32A ausgebildet ist, die erste Schottky-Elektrode 75 nicht ausgebildet.
  • Während eines Rückflussbetriebs, d. h. wenn das Potential der Source-Elektrode 80 dasjenige der Drain-Elektrode 85 überschreitet, werden die Ströme in der eingebauten Schottky-Diode im aktiven Bereich geführt. Aus diesem Grund wird kein Durchlassstrom in der pn-Diode geführt, die aus dem ersten Wannenbereich 31 und der Driftschicht 20 gebildet ist.
  • In diesem Fall verursacht eine Schottky-Diode einen Spannungsabfall im Trennungsbereich 22, der Driftschicht 20, im Halbleitersubstrat 10 oder dergleichen. Im Ergebnis wird eine Spannung, die das Diffusionspotential des pn-Übergangs überschreitet, zwischen der Source-Elektrode 80 und der Drain-Elektrode 85 erzeugt.
  • Zu dieser Zeit gilt Folgendes: Da keine Schottky-Elektrode im zweiten Wannenbereich 32A ausgebildet ist, werden die Spannung der Source-Elektrode 80 und diejenige der Drain-Elektrode 85 an die pn-Diode angelegt, die aus dem zweiten Wannenbereich 32A und der Driftschicht 20 gebildet ist. Dann wird der Durchlassstrom in der pn-Diode geführt.
  • Wenn ein Ausgangspunkt, wie z. B. ein Basalebenenversatz oder dergleichen, in so einem Bereich vorhanden ist, wird in einigen Fällen der Stapelfehler ausgeweitet, und die Durchbruchspannung des Transistors verschlechtert sich. Genauer gesagt: Wenn der Transistor ausgeschaltet ist, wird ein Leckstrom erzeugt, und das Element oder die Schaltung wird infolge der Wärmeerzeugung beschädigt.
  • Um dieses Problem zu vermeiden, wird die angelegte Spannung zwischen Source und Drain so begrenzt, dass sie nicht höher als ein konstanter Wert wird, so dass ein bipolarer Strom nicht in der pn-Diode geführt werden sollte, die aus dem Wannenbereich 32A und der Driftschicht 20 gebildet ist. Genauer gesagt: Wenn die Chip-Größe erhöht wird, so wird die Spannung verringert, die zwischen Source und Drain erzeugt wird, wenn ein zirkulierender Strom geführt wird. Dieser Fall geht mit dem Nachteil einher, dass die Kosten infolge der Erhöhung der Chipgröße steigen.
  • Als ein Verfahren zum Unterbinden des Durchlassbetriebs der pn-Diode, die aus dem Wannenbereich 32A und der Driftschicht 20 gebildet ist, ohne die Chip-Größe zu erhöhen, gibt es ein mögliches Verfahren, bei welchem der Widerstand des Energiebeaufschlagungs-Pfads vergrößert wird, der zwischen dem Wannenbereich 32Aund der Source-Elektrode 80 ausgebildet wird.
  • Genauer gesagt: Ein Verfahren zum Erhöhen eines Kontaktwiderstands zwischen dem Wannenbereich 32A und der Source-Elektrode 80, ein weiteres Verfahren zum Verbinden des Wannenbereichs 32A und der Source-Elektrode 80 mit einem externen Widerstand, noch ein weiteres Verfahren zum Erhöhen des Flächenwiderstands des Wannenbereichs 32A und dergleichen können verwendet werden.
  • Wenn irgendeines dieser Verfahren durchgeführt wird, gilt Folgendes: Wenn solch ein sehr kleiner Durchlassstrom geführt wird, der es nicht ermöglicht, dass der Stapelfehler in der pn-Diode wächst, die aus dem Wannenbereich 32A und der Driftschicht 20 gebildet ist, so wird ein Spannungsabfall infolge eines Widerstandselements verursacht. Aus diesem Grund weicht das Potential des Wannenbereichs 32A vom Source-Potential ab, und die Durchlassspannung, die an die pn-Diode angelegt werden soll, wird durch die Abweichung verringert. Es ist dadurch möglich, die Erzeugung des Durchlassstroms zu unterbinden.
  • Andererseits besteht bei einer Halbleitereinrichtung mit breitem Bandabstand, die typischerweise aus Siliciumcarbid ist, das Problem, dass das Element infolge eines Verschiebungsstroms beschädigt wird. Dies wird beispielsweise durch eine Veränderung des Potentials des Wannenbereichs 32A infolge des Verschiebungsstroms, der in der Richtung der Chipebene innerhalb des Wannenbereichs 32A fließt, und des Flächenwiderstands des Wannenbereichs 32A verursacht, und zwar zu der Zeit, wenn eine Siliciumcarbid-Halbleitereinrichtung mit einer MOS-Struktur einen Schaltvorgang durchführt.
  • Für den Fall beispielsweise, dass sich das Potential des Wannenbereichs 32A auf einen Wert nicht niedriger als 50 V verändert und eine Gate-Oxidschicht mit einer Dicke von 50 nm und die Gate-Elektrode 60 auf einen Wert mit im Wesentlichen 0 V auf einer oberen Fläche des Wannenbereichs 32A ausgebildet sind, wird ein höheres elektrisches Feld von beispielsweise 10 MV/cm an die Gate-Oxidschicht angelegt. Im Ergebnis wird die Gate-Oxidschicht beschädigt.
  • Der Grund dafür, warum dieses Problem charakteristisch in der Halbleitereinrichtung mit breitem Bandabstand auftritt, die typischerweise aus Siliciumcarbid ist, hat die folgenden zwei Ursachen.
  • Ein Grund dafür ist folgender: Da das Störstellenniveau des Wannenbereichs, der in Siliciumcarbid ausgebildet ist, tiefer ist als dasjenige eines Wannenbereichs, der in Silicium ausgebildet ist, wird der Flächenwiderstand signifikant höher.
  • Ein weiterer Grund ist Folgender: Da die Störstellenkonzentration der Driftschicht 20 so konzipiert ist, dass sie hoch ist, da die Driftschicht 20 mit niedrigem Widerstand gebildet wird, wird der Vorteil des hohen dielektrischen Durchbruchsfeldes des Halbleiters mit breitem Bandabstand in der Halbleitereinrichtung mit breitem Bandabstand ausgenutzt, und zwar verglichen mit einer Silicium-Halbleitereinrichtung. Wenn die Störstellenkonzentration der Driftschicht 20 so konzipiert ist, dass sie hoch ist, wird demzufolge die Verarmungskapazität zwischen Source und Drain signifikant hoch. Wenn dann ein Schaltvorgang durchgeführt wird, wird ein großer Verschiebungsstrom erzeugt.
  • Wenn die Schaltgeschwindigkeit zunimmt, wird der Verschiebungsstrom größer, und demzufolge wird die im Wannenbereich 32A erzeugte Spannung höher. Um das oben beschriebene Problem zu vermeiden, sollte daher die Schaltgeschwindigkeit verringert werden, aber in diesem Fall nehmen die Schaltverluste unvorteilhaft zu.
  • Um zu vermeiden, dass die Elementtemperatur infolge der Zunahme der Elementverluste auf eine nicht tolerierbare hohe Temperatur ansteigt, ist es notwendig, die Chipgröße zu erhöhen und dadurch die Elementverluste zu verringern, und im Ergebnis wird ein Chip mit hohen Kosten benötigt.
  • Um die Zerstörung des Elements während eines Schaltvorgangs zu vermeiden, ohne die Schaltgeschwindigkeit zu verringern, ist es wünschenswert, den Widerstand zwischen jedem Bereich im Wannenbereich 32A und der Source-Elektrode 80 zu verringern, und insbesondere kann ein Verfahren zum Verringern des Kontaktwiderstands zwischen dem zweiten Wannenbereich 32A und der Source-Elektrode 80 oder ein weiteres Verfahren zum Verringern des Flächenwiderstands des Wannenbereichs 32A verwendet werden.
  • Demzufolge gibt es bei einem unipolaren Transistor, der eine unipolare Diode in dessen aktivem Bereich aufnimmt, die eine Halbleitereinrichtung unter Verwendung des Halbleiters mit breitem Bandabstand ist, zwei sich widersprechende Umstände: Einer ist der Umstand, dass eine Verringerung des Flächenwiderstands im Wannenbereich 32A notwendig ist, um die Zuverlässigkeit des Elements zu erhöhen, und der andere ist der Umstand, dass ein Ansteigen des Flächenwiderstands notwendig ist.
  • Struktur der Halbleitereinrichtung
  • Für die in der Beschreibung der vorliegenden Anmeldung beschriebenen bevorzugten Ausführungsformen erfolgt die folgende Beschreibung: Es wird ein Siliciumcarbid-MOSFET mit n-Kanal, der eine Siliciumcarbid-Halbleitereinrichtung (SiC) ist und bei welchem der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist, als ein Beispiel einer Halbleitereinrichtung verwendet. An einer Stelle in der nachfolgenden Beschreibung wird der Pegel (hoch oder niedrig) eines Potentials beschrieben. In dem Fall, in welchem angenommen wird, dass der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ, ist die Beschreibung des Pegels (hoch oder niedrig) des Potentials auch umgekehrt.
  • In der Beschreibung der vorliegenden Anmeldung wird in der Gesamtheit der Halbleitereinrichtung angenommen, dass der Bereich, in welchem Elementarzellen periodisch ausgerichtet sind, ein aktiver Bereich ist, und dass ein weiterer Bereich, der vom aktiven Bereich verschieden ist, ein Anschlussbereich ist.
  • Es wird die Struktur einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. 1 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 2 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Wie beispielhaft in 1 dargestellt, ist auf einer ersten Hauptfläche eines Halbleitersubstrats 10 aus Siliciumcarbid vom n-Typ (vom ersten Leitfähigkeitstyp) mit niedrigem Widerstands, das einen 4H-Polytyp aufweist, eine Driftschicht 20 aus Siliciumcarbid vom n-Typ (vom ersten Leitfähigkeitstyp) ausgebildet. In dem Halbleitersubstrat 10 aus Siliciumcarbid ist die erste Hauptfläche eine (0001)-Ebene in der Ebenenausrichtung, und die erste Hauptfläche ist um 4° bezogen auf die c-Achsenrichtung geneigt.
  • Die Driftschicht 20 hat eine erste Störstellenkonzentration vom n-Typ (vom ersten Leitfähigkeitstyp). Auf einer zweiten Hauptfläche des Halbleitersubstrats 10, die die Fläche gegenüber der ersten Hauptfläche ist, d. h. auf der Rückflächenseite, ist eine Drain-Elektrode 85 mit einer dazwischen eingefügt angeordneten hinteren ohmschen Elektrode 73 ausgebildet.
  • Zunächst wird die Struktur des aktiven Bereichs beschrieben, wie beispielhaft auf der linken Seite in 1 dargestellt.
  • In einer Oberflächenschicht der Driftschicht 20 ist ein Wannenbereich 31 vom p-Typ (vom zweiten Leitfähigkeitstyp) ausgebildet, der Aluminium (Al) enthält, was eine Störstelle vom p-Typ (vom zweiten Leitfähigkeitstyp) darstellt. Der Wannenbereich 31 hat eine zweite Störstellenkonzentration vom p-Typ (vom zweiten Leitfähigkeitstyp).
  • Der Wannenbereich 31 ist an zwei Positionen im Querschnitt innerhalb der Elementarzelle geteilt. Der eine wird als Trennungsbereich 21 bezeichnet, und der andere wird als Trennungsbereich 22 bezeichnet. Genauer gesagt: Die Trennungsbereiche 21 und 22 sind Bereiche vom n-Typ (vom ersten Leitfähigkeitstyp) in der Oberflächenschicht der Driftschicht 20. Der Trennungsbereich 22 ist hindurchgehend von einer Oberflächenschicht des Wannenbereichs 31 in der Tiefenrichtung ausgebildet.
  • Im Querschnitt gemäß 1 ist auf Seiten der Oberflächenschicht innerhalb jedes Wannenbereichs 31 ein Source-Bereich 40 vom n-Typ (vom ersten Leitfähigkeitstyp) ausgebildet, der Stickstoff (N) enthält, das eine Störstelle vom n-Typ (vom ersten Leitfähigkeitstyp) ist. Die Tiefe, in welcher der Source-Bereich 40 ausgebildet ist, ist flacher als die Tiefe, in welcher der Wannenbereich 31 ausgebildet ist.
  • Außerdem wird auf Seiten der Oberflächenschicht der Driftschicht 20, vorzugsweise in einem Bereich zwischen dem Source-Bereich 40 und dem Trennungsbereich 22, ein Wannen-Injektionsbereich 35 mit hoher Konzentration vom p-Typ (vom zweiten Leitfähigkeitstyp) ausgebildet, der Aluminium (Al) enthält, das eine Störstelle vom p-Typ (vom zweiten Leitfähigkeitstyp) ist.
  • Außerdem ist über eine obere Fläche des Trennungsbereichs 21, eine obere Fläche des Wannenbereichs 31 und einen Bereich einer oberen Fläche des Source-Bereichs 40 hinweg eine Gate-Isolierschicht 50 aus Siliciumoxid ausgebildet.
  • Außerdem ist an einer Position in einer oberen Fläche der Gate-Isolierschicht 50 entsprechend dem Trennungsbereich 21, dem Wannenbereich 31 und einem Endbereich des Source-Bereichs 40 eine Gate-Elektrode 60 ausgebildet. Genauer gesagt: Die Gate-Elektrode 60 ist auf der oberen Fläche des Wannenbereichs 31 zwischen dem Source-Bereich 40 und der Driftschicht 20 ausgebildet, wobei die Gate-Isolierschicht 50 dazwischen eingefügt ist.
  • Der Bereich im Wannenbereich 31, der sandwichartig zwischen dem Trennungsbereich 21 und dem Source-Bereich 40 liegt und unterhalb der Gate-Elektrode 60 angeordnet ist, wobei die Gate-Isolierschicht 50 dazwischen eingefügt ist, wird als Kanalbereich bezeichnet. Der Kanalbereich ist ein Bereich, in welchem eine Inversionsschicht ausgebildet wird, wenn ein Betrieb durchgeführt wird.
  • Auf einer oberen Fläche der Gate-Isolierschicht 50 ist eine Zwischen-Isolierschicht 55 aus Siliciumoxid so ausgebildet, dass sie die Gate-Elektrode 60 bedeckt.
  • Auf einer oberen Fläche eines Bereichs des Source-Bereichs 40, der nicht mit der Gate-Isolierschicht 50 bedeckt ist, und einem Bereich der oberen Fläche des Wannen-Injektionsbereichs 35 mit hoher Konzentration auf der Seite in Kontakt mit dem Source-Bereich 40 ist eine erste ohmsche Elektrode 71 zum Verringern des Kontaktwiderstands mit dem Siliciumcarbid ausgebildet.
  • Außerdem kann der Wannenbereich 31 leicht Elektronen oder positive Löcher abgeben und aufnehmen, und zwar an die bzw. von der erste(n) ohmsche(n) Elektrode 71 durch den Wannen-Injektionsbereich 35 mit hoher Konzentration, der einen niedrigen Widerstand hat.
  • Auf einer oberen Fläche des Trennungsbereichs 22 ist eine erste Schottky-Elektrode 75 ausgebildet. Die erste Schottky-Elektrode 75 und die obere Fläche der Driftschicht 20 entsprechend dem Trennungsbereich 22 sind miteinander Schottky-verbunden.
  • Es ist wünschenswert, dass die erste Schottky-Elektrode 75 zumindest die obere Fläche des Trennungsbereichs 22 enthält, aber die erste Schottky-Elektrode 75 kann auch die obere Fläche des Trennungsbereichs 22 nicht enthalten.
  • Auf einer oberen Fläche der ersten ohmschen Elektrode 71, einer oberen Fläche der ersten Schottky-Elektrode 75 und einer oberen Fläche der Zwischen-Isolierschicht 55 ist eine Source-Elektrode 80 ausgebildet. Die Source-Elektrode 80 schließt die erste ohmsche Elektrode 71 und die erste Schottky-Elektrode 75 elektrisch kurz. Genauer gesagt: Die erste ohmsche Elektrode 71 und die erste Schottky-Elektrode 75 sind elektrisch miteinander verbunden. Das Diffusionspotential einer Schottky-Diode, die von dem Kontakt der ersten Schottky-Elektrode 75 und dem Trennungsbereich 22 gebildet wird, ist niedriger als dasjenige des pn-Übergangs.
  • Als nächstes wird die Struktur des Anschlussbereichs beschrieben, wie beispielhaft auf der rechten Seite in 1 dargestellt.
  • In 1 ist um den aktiven Bereich herum in der Draufsicht ein Wannenbereich 32 vom p-Typ mit einem Intervall von einem Bereich vom n-Typ ausgebildet, der nahezu der gleiche Raum wie der Trennungsbereich 21 ist, und zwar vom Wannenbereich 31 in der äußersten Elementarzelle. Die Ausbildungsfläche des Wannenbereichs 32 ist größer als diejenige des Wannenbereichs 31.
  • Außerdem wird ein Teilungsbereich 25 vom n-Typ ausgebildet, der an den Wannenbereich 32 von Seiten des Anschlussbereichs grenzt. Ein Isolator ist in Kontakt mit der oberen Fläche des Teilungsbereichs 25.
  • Dann wird ein Wannenbereich 33 vom p-Typ ausgebildet, der an den Teilungsbereich 25 vom n-Typ von Seiten des Anschlussbereichs grenzt. Der Wannenbereich 33 wird so ausgebildet, dass er den Wannenbereich 32 in der Draufsicht sandwichartig umgibt. Die Ausbildungsfläche des Wannenbereichs 33 ist größer als diejenige des Wannenbereichs 32.
  • An zumindest einem Bereich der oberen Fläche des Wannenbereichs 33 ist eine Feld-Isolierschicht 52 ausgebildet, die eine Schichtdicke hat, die größer als diejenige der Gate-Isolierschicht 50 ist.
  • Die Gate-Elektrode 60 verläuft bis zu einer Position, die dem Bereich oberhalb des Wannenbereichs 33 vom aktiven Bereich aus entspricht, und sie ist über die Gate-Isolierschicht 50 auf der oberen Fläche des Wannenbereichs 33 und die Feld-Isolierschicht 52 auf der oberen Fläche des Wannenbereichs 33 hinweg ausgebildet.
  • Dann sind in einem Bereich, in welchem die Feld-Isolierschicht 52 vorhanden ist, die Gate-Elektrode 60 und der Gate-Draht 82 miteinander in Kontakt, mit einem Gate-Kontaktloch 95, das in der Zwischen-Isolierschicht 55 geöffnet ist.
  • Außerdem ist ein Gate-Pad 81 oder der Gate-Draht 82 im Wannenbereich 33 in der Draufsicht vorhanden. Dadurch soll verhindert werden, dass eine Hochspannung an die Feld-Isolierschicht 52 unterhalb des Gate-Drahts 82 angelegt wird, der ein Draht mit einem Potential ist, das signifikant niedriger ist als die Drain-Spannung, da der Wannenbereich 33 die an die Drain-Elektrode 85 anzulegende Hochspannung abschirmt.
  • Außerdem ist die Gate-Elektrode 60 in einem Bereich enthalten, der sämtliche von Wannenbereich 31, Wannenbereich 32, Wannenbereich 33, Trennungsbereich 21 und Teilungsbereich 25 in der Draufsicht enthält. Es ist dadurch möglich, zu verhindern, dass die Hochspannung an die Gate-Isolierschicht 50 oder die Feld-Isolierschicht 52, ausgebildet unterhalb der Gate-Elektrode 60, angelegt wird.
  • Obwohl der Trennungsbereich 21 und der Teilungsbereich 25 jeweils vom n-Typ sind, gilt Folgendes: Da sich eine Verarmungsschicht bis in den jeweiligen der Bereiche vom n-Typ von einem Ort nahe dem Wannenbereich ausdehnt, ist es möglich, zu verhindern, dass die Hoch-spannung an die Gate-Isolierschicht 50 oder die Feld-Isolierschicht 52 angelegt wird, die an deren oberen Flächen ausgebildet sind.
  • Auf Seiten des Anschlussbereichs (auf Seiten des peripheren Elementbereichs) des Wannenbereichs 33 ist ein JTE-Bereich 37 vom p-Typ ausgebildet, der eine Störstellenkonzentration hat, die niedriger ist als diejenige des Wannenbereichs 33. Der JTE-Bereich 37 ist mit dem Wannenbereich 33 verbunden.
  • Der Wannenbereich 32 ist mit der Source-Elektrode 80 in einem Wannen-Kontaktloch 91 verbunden, das in der Gate-Isolierschicht 50 und der Zwischen-Isolierschicht 55 geöffnet ist. Um zu verhindern, dass die Gate-Elektrode 60 in Kontakt mit der Source-Elektrode 80 gebracht wird, ist die Gate-Elektrode 60 in einem Bereich teilweise entfernt, in welchem das Wannen-Kontaktloch 91 ausgebildet ist.
  • In einem Bereich des Wannen-Kontaktlochs 91, in welchem die Schicht von Siliciumcarbid und die Source-Elektrode 80 miteinander in Kontakt sind, ist eine zweite ohmsche Elektrode 72 ausgebildet.
  • In der Oberflächenschicht des Wannenbereichs 32, der in Kontakt mit der zweiten ohmschen Elektrode 72 steht, ist ein Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet. Der Wannen-Injektionsbereich 36 mit hoher Konzentration verringert den Kontaktwiderstand zwischen der zweiten ohmschen Elektrode 72 und dem Wannenbereich 32, so wie auch der Wannen-Injektionsbereich 35 mit hoher Konzentration.
  • Der Wannenbereich 33 wiederum ist nicht ohmsch mit der Source-Elektrode 80 verbunden, und zwar weder direkt, noch durch den Wannen-Injektionsbereich mit hoher Konzentration vom gleichen p-Typ.
  • Außerdem hat der Teilungsbereich 25 eine obere Fläche, die in Kontakt mit der Gate-Isolierschicht 50 ist, und eine untere Fläche, die mit der Driftschicht 20 vom n-Typ verbunden ist. Aus diesem Grund gibt es keinen leitenden Pfad durch einen p-Typ oder einen Leiter vom Wannenbereich 32 zum Wannenbereich 33. Mit anderen Worten: Es gibt keinen leitenden Pfad, der als ohmsche Verbindung dient, vom Wannenbereich 33 zur Source-Elektrode 80.
  • Mit einer solchen Struktur wird die elektrische Leitung zwischen dem Wannenbereich 33 und der Source-Elektrode 80 durch den Teilungsbereich 25 durchgeführt.
  • Der Wannenbereich 32, der Teilungsbereich 25 und der Wannenbereich 33 bilden eine Kontaktstruktur vom pnp-Typ in einer Ebenenrichtung. Da es eine Umkehr-Vorspannung des pn-Übergangs innerhalb des Energiebeaufschlagungs-Pfads in jeglicher Spannungs-richtung gibt, wird allgemein angenommen, dass kein Strom geführt wird. Tatsächlich gilt jedoch Folgendes: Für den Fall, dass die Breite des Teilungsbereichs 25 verringert wird, kann die Energiebeaufschlagung durchgeführt werden, wenn eine vorbestimmte Spannung angelegt wird.
  • Dies rührt daher, dass ein Phänomen namens „Punch Through“ bzw. Durchgreifen auftritt. Hierbei verschwindet die Band-Sperrschicht für Majoritätsladungsträger, die in einer Übergangs-Grenzfläche B ausgebildet ist, und es wird eine Energiebeaufschlagung verursacht, wenn eine Verarmungsschicht, die von einer Übergangs-Grenzfläche A zwischen dem Teilungsbereich 25 und jedem der Wannenbereiche in Richtung des Inneren des Teilungsbereichs 25 verläuft, die Übergangs-Grenzfläche B zwischen dem Teilungsbereich 25 und dem anderen Wannenbereich erreicht. Es ist daher eine Charakteristik dargestellt, dass, bis eine Durchgriffsspannung anliegt, nahezu kein Strom geführt wird, aber wenn eine Spannung anliegt, die die Durchgriffsspannung überschreitet, die Ströme abrupt fließen.
  • Angenommen, dass die Störstellenkonzentration des Wannenbereichs 32 und diejenige des Wannenbereichs 33 jeweils höher sind als diejenigen des Teilungsbereichs 25, so wird die Durchgriffsspannung wie folgt hergeleitet. d 2 ∅ d x 2 = − q N ε
    Figure DE112016006723T5_0001
    aus der obigen eindimensionalen Poisson-Gleichung, als Lösung von x = W; V = q N W 2 ( 2 ε )
    Figure DE112016006723T5_0002
  • In den Gleichungen bezeichnet „q“ die elektrische Elementarladung, „N“ bezeichnet die effektive Störstellenkonzentration des im Teilungsbereich 25, „W“ bezeichnet die Breite des Teilungsbereichs 25, und „ε“ bezeichnet die Dielektrizitätskonstante des Halbleiters. Die Breite des Teilungsbereichs 25 bezieht sich auf die Breite in der Richtung, in welcher der Wannenbereich 32 und der Wannenbereich 33 verbunden sind, und die Breite in der Links-Rechts-Richtung in 1.
  • Obwohl es eine Struktur geben kann, bei welcher die Störstellenkonzentration vom n-Typ des Teilungsbereichs 25 in der Tiefenrichtung nicht konstant ist, kann die Durchgriffsspannung in diesem Fall hergeleitet werden, wenn die niedrigeste Störstellenkonzentration innerhalb der Spanne eines Bereichs im Teilungsbereich 25 zwischen dem Wannenbereich 32 und dem Wannenbereich 33, der eine Tiefe hat, die flacher ist als diejenige von zumindest einem von Wannenbereich 32 und Wannenbereich 33, als „N“ in Gleichung (2) angegeben wird. Dies rührt daher, dass die Durchgriffsspannung frühestens an einem Bereich auftritt, der die niedrigste Störstellenkonzentration hat.
  • Außerdem ist der Grund dafür, warum der Teilungsbereich 25 in Kontakt mit der Gate-Isolierschicht 50 gebracht wird, dass in dem Fall, in welchem eine leitende Struktur auf der oberen Fläche des Teilungsbereichs 25 ausgebildet ist, die Möglichkeit besteht, dass sich ein Strompfad ausbilden kann, der um den Teilungsbereich 25 herumführt und einen kurzen Abstand und einen niedrigen Widerstand hat.
  • In einer Struktur beispielsweise, bei welcher ein Metall in Kontakt mit der oberen Fläche des Teilungsbereichs 25 ist, gilt Folgendes: Da eine Leitung durch das Metall sogar dann auftritt, wenn der Teilungsbereich 25 ausgebildet ist, kann die Wirkung der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform nicht erzielt werden.
  • Auch wenn die Gate-Isolierschicht 50 als ein Beispiel für die Struktur genommen wird, die auf der oberen Fläche des Teilungsbereichs 25 in der Struktur der vorliegenden bevorzugten Ausführungsform verwendet wird, können ferner auch die Feld-Isolierschicht 52 oder die Zwischen-Isolierschicht 55 darauf ausgebildet sein, und ein jegliches anderes Material kann verwendet werden, solange bloß die Struktur ein Nichtleiter ist.
  • Betrieb der Halbleitereinrichtung
  • Als nächstes wird der Betrieb des MOSFETs beschrieben, der die Schottky-Diode aufnimmt, gemäß der vorliegenden bevorzugten Ausführungsform. Als ein Beispiel für ein Halbleitermaterial wird Siliciumcarbid verwendet. In diesem Fall ist das Diffusionspotential des pn-Übergangs im Wesentlichen 2 V.
  • Rückflussbetrieb
  • Zunächst wird der Rückflussbetrieb beschrieben. Im Rückflussbetrieb wird die Drain-Spannung bezogen auf die Source-Spannung niedriger, und es wird eine Spannung von einigen Volt erzeugt.
  • Unter dem Wannenbereich 32 und dem Wannenbereich 33, in welchem keine Schottky-Diode vorhanden ist, liegt in dem pn-Übergangs im Wannenbereich 32, in welchem das Wannen-Kontaktloch 91 ausgebildet ist, der Großteil der Spannung zwischen Source und Drain am pn-Übergang an. Aus diesem Grund wird der Durchlassstrom in der pn-Diode geführt.
  • Im pn-Übergang im Wannenbereich 33 gilt wiederum Folgendes: Da der Teilungsbereich 25 in den Strompfad zwischen Source und Drain eingefügt ist, liegt der Großteil der Spannung zwischen Source und Drain am Teilungsbereich 25 an, und dadurch ist es möglich, die an den pn-Übergang anzulegende Spannung zu verringern. Wenn die an den pn-Übergang anzulegende Spannung so gewählt wird, dass sie niedriger als 2 V ist, was dem Diffusionspotential des pn-Übergangs entspricht, ist es möglich, zu unterbinden, dass ein Durchlassstrom in der pn-Diode geführt wird.
  • Genauer gesagt: Falls der Teilungsbereich 25 die Spannung von einigen Volt trennen kann, die äquivalent zu der Spannung ist, die erhalten wird, wenn das Diffusionspotential des pn-Übergangs von der zwischen Source und Drain erzeugten Spannung subtrahiert wird, kann die oben beschriebene Wirkung erzielt werden. Für den Fall, dass die zwischen Source und Drain erzeugte Spannung 5 V beträgt, gilt beispielsweise Folgendes: Wenn die Durchgriffsspannung des Teilungsbereichs 25 so gewählt wird, dass sie nicht niedriger ist als 3 V, ist es möglich, die am pn-Übergang anliegende Spannung nicht höher als 2 V zu machen, und zwar an einer Position, die weiter vom Teilungsbereich 25 entfernt ist, und eine Energiebeaufschlagung der pn-Diode in Durchlassrichtung in diesem Bereich zu verhindern.
  • Auch ist es ferner in dem Fall, in welchem die Durchgriffsspannung des Teilungsbereichs 25 niedriger als 3 V ist, möglich, die am pn-Übergang anliegende Spannung zu verringern und die Wirkung zu erzielen, dass der Durchlassstrom in der pn-Diode verringert wird und bis zu einem gewissen Grad die Wahrscheinlichkeit verringert wird, dass ein Durchbruch auftritt.
  • Wie oben beschrieben, müssen die Gate-Elektrode 60, das Gate-Pad 81 und der Gate-Draht 82 in einem ebenen Bereich enthalten sein, der den Wannenbereich 31, den Wannenbereich 32, den Wannenbereich 33, den Trennungsbereich 21 und den Teilungsbereich 25 in der Draufsicht einschließt.
  • Genauer gesagt: Außerhalb des aktiven Bereichs - mit Ausnahme des Teilungsbereichs 25, der eine kleine Fläche aufweist - müssen die Gate-Elektrode 60, das Gate-Pad 81 und der Gate-Draht 82 in zumindest einem von Wannenbereich 32 und Wannenbereich 33 enthalten sein.
  • Der Bereich, in welchem der Wannenbereich 32 und der Wannenbereich 33 ausgebildet sind, muss das Gate-Pad 81 weit genug enthalten, dass ein Draht-Bondbereich, ein Bereich zum Ausbilden eines Kontakts zwischen Gate-Pad 81 oder Gate-Draht 82 und Gate-Elektrode 60 ausgebildet wird und dergleichen. Dies benötigt eine große Fläche.
  • Innerhalb dieser Bereiche gilt Folgendes: Um die Fläche zu verringern, in welcher die Energiebeaufschlagung der pn-Diode in Durchlassrichtung auftritt, ist es wünschenswert, dass die Ausbildungs-Position des Teilungsbereichs 25 näher am Wannen-Kontaktloch 91 liegt, und die Fläche des Wannenbereichs 32 sollte so klein wie möglich sein, anstatt dass die Fläche des Wannenbereichs 33 vergrößert wird.
  • Die Bereiche, in welchen es möglich ist, zu unterbinden, dass die das Diffusionspotential überschreitende Durchlassspannung am pn-Übergang anliegt, vergrößern sich dadurch, und es ist möglich, die Energiebeaufschlagung der pn-Diode in Durchlassrichtung in den meisten Bereichen zu verhindern. Daher kann eine Halbleitereinrichtung erhalten werden, deren Zuverlässigkeit signifikant erhöht ist. Gemäß der obigen Beschreibung ist es wünschenswert, dass die Fläche des Wannenbereichs 32 kleiner ist als diejenige des Wannenbereichs 33.
  • Ausschalt-Vorgang
  • Als nächstes wird ein Schaltzustand beschrieben, wobei ein Ausschaltvorgang als Beispiel verwendet wird. Wie oben beschrieben, steigt während des Ausschaltens das Potential der Drain-Elektrode 85 abrupt an. Dann treten Löcher innerhalb des Wannenbereichs 32 und des Wannenbereichs 33 auf.
  • Dann bewegen sich die obigen Löcher von einer pn-Übergangs-Fläche, die zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet ist, und der Driftschicht 20 in Richtung der Source-Elektrode 80, und der Verschiebungsstrom wird dadurch in Richtung der Chipebene geführt.
  • Zu dieser Zeit geht der Verschiebungsstrom, der vom Wannenbereich 33 erzeugt wird, durch den Teilungsbereich 25. Verglichen mit dem Fall, in welchem der Teilungsbereich 25 nicht vorhanden ist, nimmt die erzeugte Spannung des Wannenbereichs 33 um eine Spannung zu, die der Durchgriffsspannung des Teilungsbereichs 25 entspricht.
  • Daher ist es notwendig, die Durchgriffsspannung des Teilungsbereichs 25, die aus Gleichung (2) erhalten worden ist, so zu wählen, dass sie niedriger ist als die dielektrische Durchbruchspannung der Gate-Isolierschicht 50 zwischen dem Wannenbereich 33 und dem Gate-Pad 81, die als Gate-Potential dient, und zwar zwischen dem Wannenbereich 33 und dem Gate-Draht 82 oder zwischen dem Wannenbereich 33 und der Gate-Elektrode 60.
  • Hierbei wird für die Gate-Isolierschicht 50 des MOSFETs, die Siliciumcarbid verwendet, im Allgemeinen Siliciumoxid mit einer Dicke von ungefähr 50 nm verwendet. In diesem Fall gilt Folgendes: Da das dielektrische Durchbruchsfeld von Siliciumoxid ungefähr 10 MV/cm beträgt, ist die Stehspannung ungefähr 50 V.
  • Genauer gesagt: Für den Fall, dass die Gate-Isolierschicht 50 zwischen dem Wannenbereich 33 und der Gate-Elektrode 60 ausgebildet ist, ist es notwendig, V in Gleichung (2) so vorzugeben, dass es nicht höher ist als 50 V.
  • Wenn ferner ein hohes elektrisches Feld, das die Hälfte des dielektrischen Durchbruchsfeldes überschreitet, an eine Isolierschicht angelegt wird, ist es unter Berücksichtigung der Möglichkeit, dass die Zuverlässigkeit abnimmt, ferner wünschenswert, dass V in Gleichung (2) so eingestellt wird, dass es nicht höher ist als die Hälfte der dielektrischen Durchbruchspannung der Gate-Isolierschicht 50, d. h. nicht höher als 25 V.
  • Wenn der Teilungsbereich 25 zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet wird und dessen Durchgriffsspannung so konzipiert wird, dass sie höher ist als der Wert, der erhalten wird, wenn das Diffusionspotential des pn-Übergangs von der zwischen Source und Drain während des Rückflussbetriebs erzeugten Spannung subtrahiert wird, und dass sie niedriger ist als die Durchbruchspannung der Gate-Isolierschicht 50, die auf der oberen Fläche des Wannenbereichs 33 ausgebildet ist (am wünschenswertesten, dass sie nicht höher ist als die Hälfte der Durchbruchspannung der Gate-Isolierschicht 50), ist es möglich, den Durchbruch der Gate-Isolierschicht 50 während des Schaltvorgangs zu unterbinden, während die Energiebeaufschlagung der pn-Diode während des Rückflussbetriebs im Wannenbereich 33 unterbunden wird.
  • Verfahren zum Herstellen der Halbleitereinrichtung
  • Als nächstes wird ein Verfahren zum Herstellen des MOSFET beschrieben, der die Schottky-Diode aufnimmt, was die Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform ist.
  • Auf der oberen Fläche des Halbleitersubstrats 10 aus Siliciumcarbid vom n-Typ mit niedrigem Widerstand, das einen 4H-Polytyp aufweist, wobei die erste Hauptfläche eine (0001)-Ebene in der Ebenenausrichtung ist, wird die Driftschicht 20 aus Siliciumcarbid mit einer Störstellenkonzentration vom n-Typ von nicht niedriger als 1×1015 cm-3 und nicht höher als 1×1017 cm-3 und einer Dicke von nicht kleiner als 5 µm und nicht größer als 50 µm epitaxial aufgewachsen, und zwar durch ein Verfahren mit chemischer Abscheidung aus der Gasphase (CVD).
  • Als nächstes wird auf der oberen Fläche der Driftschicht 20 eine Implantationsmaske aus einem Photoresist oder dergleichen ausgebildet, und Al, das eine Störstelle vom p-Typ ist, wird ionenimplantiert. Zu dieser Zeit überschreitet die Tiefe der Ionenimplantation von Al nicht die Dicke der Driftschicht 20, und sie ist beispielsweise nicht kleiner als 0,5 µm und nicht größer als 3 µm. Außerdem ist die Störstellenkonzentration von Al, das ionenimplantiert wird, beispielsweise im Bereich von nicht niedriger als 1×1017 cm-3 und nicht höher als 1×1019 cm-3, was höher ist als die erste Störstellenkonzentration der Driftschicht 20.
  • Danach wird die Implantationsmaske entfernt. Der Bereich, in welchen hinein in diesem Prozessschritt Al ionenimplantiert wird, wird der Wannenbereich 31.
  • Anschließend werden der Bereich, der der Wannenbereich 32 wird, und der Bereich, der der Wannenbereich 33 wird, mittels des gleichen Verfahrens ausgebildet, das beim Ausbilden des Wannenbereichs 31 verwendet wird. Dieser Prozessschritt kann ein Prozessschritt sein, der zeitgleich mit dem Prozessschritt zum Ausbilden des Wannenbereichs 31 durchgeführt wird. In diesem Fall kann die Anzahl von Prozessschritten verringert werden.
  • Der Teilungsbereich 25 ist als ein verbleibender Bereich ausgebildet, in welchem der Wannenbereich 32 und der Wannenbereich 33 nicht ausgebildet sind. Die Störstellenkonzentration vom ersten Leitfähigkeitstyp des Teilungsbereichs 25 ist äquivalent zur Störstellenkonzentration der Driftschicht 20.
  • Wenn zusätzlich eine Störstellen-Implantation vom n-Typ in den Teilungsbereich 25 hinein durchgeführt wird, kann die Störstellenkonzentration des Teilungsbereichs 25 auf eine gewünschte eingestellt werden, die von derjenigen der Driftschicht 20 verschieden ist. Wenn die Störstellenkonzentration vom n-Typ erhöht wird, kann die Breite des Teilungsbereichs 25 verringert werden, die zum Realisieren der gleichen Durchgriffsspannung notwendig ist, und es wird eine Verringerung der Chipgröße und eine Verbesserung der Durchbruchspannung erwartet.
  • Als nächstes wird auf der oberen Fläche der Driftschicht 20 die Implantationsmaske aus dem Photoresist oder dergleichen ausgebildet. Dann wird die Ionenimplantation von Al, das eine Störstelle vom p-Typ ist, von einem Ort oberhalb der Implantationsmaske durchgeführt.
  • Zu dieser Zeit überschreitet die Tiefe der Ionenimplantation von Al nicht die Dicke der Driftschicht 20, und sie ist beispielsweise nicht kleiner als 0,5 µm und nicht größer als 3 µm. Außerdem ist die Störstellenkonzentration von Al, das ionenimplantiert wird, beispielsweise im Bereich von nicht niedriger als 1×1016 cm-3 und nicht höher als 1×1018 cm-3, was höher ist als die erste Störstellenkonzentration der Driftschicht 20 und niedriger als die Al-Konzentration des Wannenbereichs 31.
  • Danach wird die Implantationsmaske entfernt. Der Bereich, in welchen hinein in diesem Prozessschritt Al ionenimplantiert wird, wird der JTE-Bereich 37.
  • Als nächtes wird auf der oberen Fläche der Driftschicht 20 die Implantationsmaske aus dem Photoresist oder dergleichen ausgebildet, und N (Stickstoff), das eine Störstelle vom n-Typ ist, wird ionenimplantiert. Die Tiefe der Ionenimplantation von N ist flacher als die Dicke des Wannenbereichs 31. Außerdem ist die Störstellenkonzentration von N, das ionenimplantiert wird, beispielsweise im Bereich von nicht niedriger als 1×1018 cm-3 und nicht höher als 1×1021 cm-3, was höher ist als die zweite Störstellenkonzentration vom p-Typ des Wannenbereichs 31. In dem Bereich, in welchen hinein in diesem Prozessschritt N implantiert wird, wird ein Bereich vom n-Typ der Source-Bereich 40.
  • Als nächstes wird auf der oberen Fläche der Driftschicht 20 die Implantationsmaske aus dem Photoresist oder dergleichen ausgebildet, und Al, das eine Störstelle vom p-Typ ist, wird ionenimplantiert. Dann wird die Implantationsmaske entfernt. Der Bereich, in welchen hinein in diesem Prozessschritt Al ionenimplantiert wird, wird der Wannen-Injektionsbereich 35 mit hoher Konzentration.
  • Der Wannen-Injektionsbereich 35 mit hoher Konzentration ist ein Bereich, der ausgebildet wird, um einen ausgezeichneten elektrischen Kontakt zwischen dem Wannenbereich 31 und der ersten ohmschen Elektrode 71 zu erzielen, und es ist wünschenswert, dass die Störstellenkonzentration vom p-Typ des Wannen-Injektionsbereichs 35 mit hoher Konzentration höher vorgegeben ist als die zweite Störstellenkonzentration vom p-Typ des Wannenbereichs 31.
  • Wenn die Störstelle vom p-Typ in diesem Prozessschritt ionenimplantiert wird, gilt Folgendes: Zu dem Zweck, den Widerstand des Wannen-Injektionsbereichs 35 mit hoher Konzentration zu verringern, ist es wünschenswert, dass die Ionenimplantation nach dem Erwärmen des Halbleitersubstrats 10 oder der Driftschicht 20 auf 150 °C oder höher durchgeführt wird.
  • Wenn der gleiche Prozessschritt wie bei der Ausbildung des Wannen-Injektionsbereichs 35 mit hoher Konzentration wiederholt wird, wird anschließend der Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet.
  • Wenn der Wannen-Injektionsbereich 35 mit hoher Konzentration und der Wannen-Injektionsbereich 36 mit hoher Konzentration gleichzeitig ausgebildet werden, kann hierbei die Anzahl von Prozessschritten für die Ausbildung verringert werden. Wenn die Anzahl von Prozessschritten für die Ausbildung verringert wird, können die Prozesskosten niedriger werden, und die Chipkosten können verringert werden.
  • Als nächstes wird in einer Inertgasatmosphäre aus Argongas (Ar) oder dergleichen ein Tempern durchgeführt, wenn eine Wärmebehandlungsvorrichtung verwendet wird, beispielsweise bei einer Temperatur von nicht niedriger als 1300 °C und nicht höher als 1900 °C und für nicht kürzer als 30 Sekunden und nicht länger als eine Stunde. Durch dieses Tempern werden das ionenimplantierte N und Al elektrisch aktiviert.
  • Wenn das CVD-Verfahren, die Photolitographie-Technik oder dergleichen verwendet werden, wird anschließend die Feld-Isolierschicht 52 aus einer Siliciumoxid-Schicht mit einer Schichtdicke von beispielsweise nicht kleiner als 0,5 µm und nicht größer als 2 µm in einem Bereich ausgebildet, der von der Position verschieden ist, die nahezu dem oben beschriebenen aktiven Bereich entspricht.
  • Zu dieser Zeit gilt beispielsweise Folgendes: Nachdem die Feld-Isolierschicht 52 auf der gesamten Fläche ausgebildet worden ist, sollte die Feld-Isolierschicht 52 an der Position, die nahezu einem Zellenbereich entspricht, durch die Photolitographie-Technik, durch Ätzen oder dergleichen entfernt werden.
  • Anschließend wird die obere Fläche des Siliciumcarbids, die nicht mit der Feld-Isolierschicht 52 bedeckt ist, thermisch oxidiert, und das Siliciumoxid, das die Gate-Isolierschicht 50 ist und eine gewünschte Dicke aufweist, wird dadurch ausgebildet.
  • Als nächstes wird auf der oberen Fläche der Gate-Isolierschicht 50 eine leitfähige polykristalline Siliciumschicht mittels eines Niederdruck-CVD-Verfahrens ausgebildet. Wenn die polykristalline Siliciumschicht mit einem Muster versehen wird, wird dann die Gate-Elektrode 60 ausgebildet.
  • Anschließend wird die Zwischen-Isolierschicht 55 mittels eines Niederdruck-CVD-Verfahrens ausgebildet. Dann wird ein Kontaktloch ausgebildet, das die Zwischen-Isolierschicht 55 und die Gate-Isolierschicht 50 durchdringt und den Wannen-Injektionsbereich 35 mit hoher Konzentration und den Source-Bereich 40 in der Elementarzelle erreicht, und das Wannen-Kontaktloch 91 wird zeitgleich ausgebildet.
  • Nachdem eine Metallschicht, die hauptsächlich aus Nickel (Ni) gebildet ist, durch das Sputter-Verfahren oder dergleichen ausgebildet worden ist, wird eine Wärmebehandlung durchgeführt, beispielsweise bei einer Temperatur von nicht niedriger als 600 °C und nicht höher als 1100 °C. Wenn dann die Metallschicht, die hauptsächlich aus Ni gebildet ist, mit einer Siliciumcarbid-Schicht innerhalb des Kontaktlochs reagiert, wird Silicid zwischen der Siliciumcarbid-Schicht und der Metallschicht gebildet.
  • Anschließend wird die Metallschicht, die auf der Zwischen-Isolierschicht 55 verbleibt und von dem durch die oben beschriebene Reaktion gebildeten Silicid verschieden ist, durch Nassätzen entfernt. Dadurch wird die erste ohmsche Elektrode 71 ausgebildet.
  • Wenn ein Metall, das hauptsächlich aus Ni gebildet ist, auf der Rückfläche (der zweiten Hauptfläche) des Halbleitersubstrats 10 ausgebildet wird und weiter eine Wärmebehandlung durchgeführt wird, wird anschließend die hintere ohmsche Elektrode 73 auf der Rückseite des Halbleitersubstrats 10 gebildet.
  • Wenn unter Verwendung des Photoresists oder dergleichen ein Mit-Muster-Versehen erfolgt, werden anschließend folgende Schichten entfernt: Die Zwischen-Isolierschicht 55 auf der oberen Fläche des Trennungsbereichs 22, die Zwischen-Isolierschicht 55, die an der Position ausgebildet ist, die die Gate-Isolierschicht 50 einnimmt, und die Zwischen-Isolierschicht 55, die an der Position ausgebildet ist, die das Gate-Kontaktloch 95 einnimmt. Als Verfahren zum Entfernen wird bevorzugt ein Nassätzvorgang verwendet, der die obere Fläche des Siliciumcarbids nicht beschädigt, das die Grenzfläche der Schottky-Diode werden soll.
  • Anschließend wird durch ein Sputter-Verfahren oder dergleichen die erste Schottky-Elektrode 75 abgeschieden. Als die erste Schottky-Elektrode 75 ist es bevorzugt, beispielsweise Titan (Ti), Molybdän (Mo), Ni oder dergleichen abzuscheiden.
  • Danach wird auf der oberen Fläche des Halbleitersubstrats 10, die diesen Behandlungen unterzogen worden ist, mittels eines Sputter-Verfahrens oder eines Dampfabscheidungs-Verfahrens ein Verdrahtungsmetall aus Al oder dergleichen ausgebildet. Durch Verarbeiten des Verdrahtungsmetalls in eine vorbestimmte Form mit der Photolitographie-Technik werden dann die Source-Elektrode 80 in Kontakt mit der ersten ohmschen Elektrode 71 und der ersten Schottky-Elektrode 75 sowie der Gate-Draht 82 in Kontakt mit der Gate-Elektrode 60 ausgebildet.
  • Außerdem wird auf der unteren Fläche der hinteren ohmschen Elektrode 73, die auf der Rückfläche des Halbleitersubstrats 10 ausgebildet ist, die Drain-Elektrode 85 ausgebildet, die eine Metallschicht ist.
  • Zweite bevorzugte Ausführungsform
  • Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in der oben beschriebenen bevorzugten Ausführungsform beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.
  • Struktur der Halbleitereinrichtung
  • 3 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Obwohl der aktive Bereich mit dem Wannenbereich 31 klar vom Wannenbereich 32 in der ersten Ausführungsform unterschieden wird, kann es einen Fall geben, in welchem kein Wannenbereich 32 vorhanden ist und der Teilungsbereich 25 zwischen dem Wannenbereich 31 auf der äußersten Seite (Seite des Anschlussbereichs) ausgebildet wird, und zwar unter dem Wannenbereich 31 und dem Wannenbereich 33, wie beispielhaft in 3 dargestellt.
  • In diesem Fall führt der Teilungsbereich 25, der zwischen dem Wannenbereich 31 und dem Wannenbereich 33 ausgebildet ist, die gleiche Funktion wie diejenige des Teilungsbereichs 25 aus, der zwischen dem Wannenbereich 31 und dem Wannenbereich 32 ausgebildet ist. Genauer gesagt: In dem Zustand, in welchem es keinen Wannenbereich 32 gibt, kann die Beschreibung der ersten bevorzugten Ausführungsform verstanden werden, wenn der Wannenbereich 31 auf der äußersten Seite als die zweite Wanne betrachtet wird.
  • Dritte bevorzugte Ausführungsform
  • Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.
  • Struktur der Halbleitereinrichtung
  • 4 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 5 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 4 und 5 dargestellt, ist ein Teilungsbereich 25B um einen Wannenbereich 32B herum derart ausgebildet, dass er den Wannenbereich 32B, die zweite ohmsche Elektrode 72 und das Wannen-Kontaktloch 91 in der Draufsicht umgibt.
  • Mit einer solchen Struktur gilt Folgendes: Da die Fläche des Wannenbereichs 32B verringert werden kann, in welcher eine Energiebeaufschlagung der pn-Diode auftreten kann, ist es möglich, die Halbleitereinrichtung mit hoher Zuverlässigkeit zu erhalten.
  • Das Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform ist nahezu das gleiche wie dasjenige in dem Fall, der beispielhaft in der ersten bevorzugten Ausführungsform dargestellt ist, und es ist nur nötig, das Masken-Muster zum Ausbilden des Wannenbereichs 32B und des Wannenbereichs 33B zu verändern.
  • Vierte bevorzugte Ausführungsform
  • Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.
  • Struktur der Halbleitereinrichtung
  • 6 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 6 dargestellt, ist ein Schottky-Dioden-Bereich innerhalb des Bereichs ausgebildet, in welchem das Wannen-Kontaktloch 91 ausgebildet ist.
  • Genauer gesagt: Ein Trennungsbereich 23 vom n-Typ wird ausgebildet, der erhalten wird, wenn ein Wannenbereich 32C teilweise spanend bearbeitet wird. Der Trennungsbereich 23 wird hindurchgehend von einer Oberflächenschicht des Wannenbereichs 32C in der Tiefenrichtung ausgebildet. Auf einer oberen Fläche des Trennungsbereichs 23 wird eine zweite Schottky-Elektrode 76 ausgebildet.
  • In einem Ebenenbereich, in welchem der Trennungsbereich 23 ausgebildet ist, werden die zweite ohmsche Elektrode 72 und ein Wannen-Injektionsbereich 36C mit hoher Konzentration ebenfalls spanend bearbeitet.
  • Mit einer solchen Struktur kann der Schottky-Diodenstrom auch unterhalb des Wannenbereichs 32C geführt werden. Im Ergebnis tritt ein Spannungsabfall in der Driftschicht 20 unterhalb des Wannenbereichs 32C oder dem Halbleitersubstrat 10 auf, und die Durchlassspannung, die an den pn-Übergang angelegt werden soll, der zwischen dem Wannenbereich 32C und der Driftschicht 20 ausgebildet ist, wird durch die abgefallene Spannung verringert. Im Ergebnis wird die Energiebeaufschlagung der pn-Diode im Wannenbereich 32C unterbunden, und es ist möglich, eine Halbleitereinrichtung mit höherer Zuverlässigkeit zu erhalten.
  • Das Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform ist nahezu das gleiche wie dasjenige in dem Fall, der beispielhaft in der ersten bevorzugten Ausführungsform dargestellt ist, und es ist nur nötig, das Masken-Muster zum Ausbilden des Wannenbereichs 32C, des Wannenbereichs 33 und des Wannen-Injektionsbereichs 36C mit hoher Konzentration zu verändern und dann die zweite Schottky-Elektrode 76 durch das gleiche Verfahren wie dasjenige zum Ausbilden der ersten Schottky-Elektrode 75 auszubilden.
  • Fünfte bevorzugte Ausführungsform
  • Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.
  • Struktur der Halbleitereinrichtung
  • 7 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 7 dargestellt, ist eine Feld-Isolierschicht 52D im gesamten Bereich ausgebildet, in welchem der Wannenbereich 33 und die Gate-Elektrode 60 einander in der Draufsicht überlappen. Insbesondere ist in 7 die Feld-Isolierschicht 52D so ausgebildet, dass sie die gesamte obere Fläche des Wannenbereichs 33 bedeckt.
  • Genauer gesagt: Keine Gate-Isolierschicht 50D ist im gesamten Bereich ausgebildet, in welchem der Wannenbereich 33 und die Gate-Elektrode 60 einander in der Draufsicht überlappen. Mit anderen Worten: Es kann ausgedrückt werden, dass eine Grenze zwischen der Gate-Isolierschicht 50D und der Feld-Isolierschicht 52D auf einer oberen Fläche eines Wannenbereichs 32D angeordnet ist.
  • Mit einer solchen Struktur ist es möglich, den Durchbruch infolge des Verschiebungsstroms während eines Schaltvorgangs zu unterbinden.
  • Bei der in der ersten bevorzugten Ausführungsform beispielhaft dargestellten Struktur gilt beispielsweise Folgendes: Wenn eine Spannung höher als die dielektrische Durchbruchspannung der Gate-Isolierschicht 50 im Wannenbereich 33 auftritt, wird die Gate-Isolierschicht 50 beschädigt, und dadurch tritt ein Elementversagen auf.
  • Andererseits gilt bei der beispielhaft in der vorliegenden bevorzugten Ausführungsform dargestellten Struktur Folgendes: Keine Gate-Isolierschicht wird auf der oberen Fläche des Wannenbereichs 33 ausgebildet, und stattdessen wird die Feld-Isolierschicht 52D mit einer überwältigend hohen dielektrischen Durchbruchspannung ausgebildet.
  • Aus diesem Grund steigen die Spannungsschwankungen im Wannenbereich 32D signifikant an, was zur Zerstörung des Elements führt. Unter einen anderen Gesichtspunkt gilt Folgendes: Da die Durchgriffsspannung des Teilungsbereichs 25 so konzipiert werden kann, dass sie noch höher ist, wird es möglich, die Energiebeaufschlagung der pn-Diode in Durchlassrichtung weiter zu unterbinden.
  • Sechste bevorzugte Ausführungsform
  • Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.
  • Struktur der Halbleitereinrichtung
  • 8 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 8 dargestellt, ist ein Wannen-Injektionsbereich 38 mit hoher Konzentration vom p-Typ über einen relativ breiten Bereich in einer Oberflächenschicht des Wannenbereichs 33E ausgebildet. Die Störstellenkonzentration des Wannen-Injektionsbereichs 38 mit hoher Konzentration ist höher als diejenige des Wannenbereichs 31.
  • Mit einer solchen Struktur ist es möglich, den Widerstand des Wannenbereichs 33E in Richtung der Chipebene zu verringern, d. h. den Flächenwiderstand.
  • Daher gilt Folgendes: Sogar im Bereich im Wannenbereich 33E, der weit vom Wannen-Kontaktloch 91 entfernt ist, ist es möglich, die Spannungsschwankungen im Wannenbereich 33E während des Schaltvorgangs zu verringern. Daher ist es möglich, die Halbleitereinrichtung mit hoher Zuverlässigkeit zu erhalten, die nur schwer während eines Schaltvorgangs mit hoher Geschwindigkeit zerstört wird.
  • Andererseits gilt in einem Rückflusszustand Folgendes: Da der Flächenwiderstand des Wannenbereichs 33E verringert wird, nimmt die Durchlassspannung, die an den pn-Übergang an dem Bereich im Wannenbereich 33E angelegt wird, der weit entfernt vom Wannen-Kontaktloch 91 ist, auf nachteilige Weise zu. Wenn die Durchgriffsspannung des Teilungsbereichs 25 so konzipiert wird, dass sie ausreichend hoch ist, tritt jedoch das Problem nicht auf, dass der Durchlassstrom im pn-Übergang geführt wird, der aus dem Wannenbereich 33E und der Driftschicht 20 gebildet ist.
  • Bei dem Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform braucht bloß ein Implantationsschritt, in welchem der Wannen-Injektionsbereich 38 mit hoher Konzentration ausgebildet wird, zu dem beispielhaft bei der ersten bevorzugten Ausführungsform dargestellten Verfahren hinzugefügt zu werden. Alternativ gilt Folgendes: Wenn die Implantation für den Wannen-Injektionsbereich 38 mit hoher Konzentration gleichzeitig mit der Implantation für den Wannen-Injektionsbereich 35 mit hoher Konzentration oder der Implantation für den Wannen-Injektionsbereich 36 mit hoher Konzentration durchgeführt wird, ist es möglich, die Struktur der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zu erhalten, ohne dass die Anzahl von Prozessschritten erhöht wird.
  • Siebte bevorzugte Ausführungsform
  • Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.
  • Struktur der Halbleitereinrichtung
  • 9 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.
  • Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 9 dargestellt, ist ein Hilfs-Leitungsbereich 34 vom p-Typ beispielsweise in einem Bereich der Oberflächenschicht eines Teilungsbereichs 25F ausgebildet. In 9 sind eine Mehrzahl von Hilfs-Leitungsbereichen 34 ausgebildet. Mit jedem der Hilfs-Leitungsbereiche 34 sind der Wannenbereich 32 und der Wannenbereich 33 miteinander elektrisch verbunden.
  • Mit einer solchen Struktur wird das Potential des Wannenbereichs 33 in einen Floating-Zustand gebracht, und es ist möglich, Probleme, wie z. B. einer Veränderung der Stehspannungseigenschaften infolge eines Aufladens oder dergleichen zu unterbinden.
  • Zu dieser Zeit gilt Folgendes: Da Ströme geführt werden, die im Hilfs-Leitungsbereich 34 fließen, und nicht durch den Teilungsbereich 25F, kann in der Nähe des Hilfs-Leitungsbereichs 34 im Wannenbereich 33, wie z. B. in dem in 9 gezeigten Bereich Z, eine Durchbruchspannung-Verschlechterung auftreten.
  • In einem Bereich, der in der Draufsicht weit vom Hilfs-Leitungsbereich 34 entfernt liegt, wie z. B. in dem in 9 gezeigten Bereich W, gilt jedoch Folgendes: Da ein zweidimensional langes Leiten im Wannenbereich 33 erforderlich ist, wird ein großer Spannungsabfall von dem Flächenwiderstand des Wannenbereichs 33 erzeugt. Aus diesem Grund wird die bipolare Energiebeaufschlagung unterbunden.
  • Wenn das Verhältnis des Hilfs-Leitungsbereichs 34 zum Teilungsbereich 25F zunimmt, nimmt die oben beschriebene Wirkung zum Unterbinden der bipolaren Energiebeaufschlagung ab, und im Wannenbereich 33 nimmt der Bereich zu, in welchem der Durchlassstrom des pn-Übergangs geführt wird. Daher ist es wünschenswert, dass die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich 34 im Chip ausgebildet ist, kürzer ist als die Gesamtlänge, auf welcher der Teilungsbereich 25F ausgebildet ist.
  • Hierbei bedeutet der Begriff „Länge“ in der Beschreibung der Länge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, und der Länge, auf welcher der Teilungsbereich 25F ausgebildet ist, die Länge in der Richtung, die die Richtung kreuzt, welche den Wannenbereich 32 mit dem Wannenbereich 33 verbindet.
  • Es ist dadurch möglich, die Möglichkeit ungefähr um die Hälfte zu verringern, dass eine Durchbruchspannung-Verschlechterung verursacht wird, und zwar verglichen mit dem Fall, in welchem die Struktur der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform nicht verwendet wird. Noch bevorzugter gilt Folgendes: Wenn die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, so konzipiert wird, dass sie nicht größer ist als ein Zehntel der Gesamtlänge, auf welcher der Teilungsbereich 25F ausgebildet ist, wird die Möglichkeit, dass die Durchbruchspannung-Verschlechterung verursacht wird, auf nicht mehr als ein Zehntel verringert, und es ist möglich, die Zuverlässigkeit des Elements signifikant zu erhöhen.
  • Das Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform ist nahezu das gleiche wie dasjenige in dem Fall, der beispielhaft in der ersten bevorzugten Ausführungsform dargestellt ist, und es braucht nur ein Implantationsschritt hinzugefügt zu werden, in welchem der Hilfs-Leitungsbereich 34 ausgebildet wird. Alternativ ist es nur nötig, das Masken-Muster so zu verändern, dass die Implantation für irgendeinen von JTE-Bereich 37, Wannenbereich 31, Wannenbereich 32 und Wannenbereich 33 und die Implantation für den Hilfs-Leitungsbereich 34 gleichzeitig durchgeführt werden können.
  • Mit den oben beschriebenen bevorzugten Ausführungsformen erzielte Wirkungen
  • Nachfolgend werden die Wirkungen der oben beschriebenen bevorzugten Ausführungsformen beschrieben. In der folgenden Beschreibung gilt Folgendes: Obwohl die Wirkungen auf der Basis der spezifischen Strukturen beschrieben werden, die beispielhaft in den oben beschriebenen bevorzugten Ausführungsformen dargestellt sind, kann die Struktur durch irgendeine andere spezifische Struktur ersetzt werden, die beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt ist, und zwar innerhalb des Umfangs, in welchem die gleichen Wirkungen erzeugt werden können.
  • Außerdem kann dieser Austausch über eine Mehrzahl von bevorzugten Ausführungsformen hinweg erfolgen. Mit anderen Worten: Die jeweiligen Strukturen, die beispielhaft in den verschiedenen bevorzugten Ausführungsformen beschrieben sind, können miteinander kombiniert werden, so dass die gleichen Wirkungen erzielt werden.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist die Halbleitereinrichtung Folgendes auf: eine Driftschicht 20 von einem ersten Leitfähigkeitstyp, einen ersten Wannenbereich von einem zweiten Leitfähigkeitstyp, einen ersten Trennungsbereich vom ersten Leitfähigkeitstyp, einen Source-Bereich 40 vom ersten Leitfähigkeitstyp, eine erste Schottky-Elektrode 75, eine erste ohmsche Elektrode 71, einen zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, einen dritten Wannenbereich vom zweiten Leitfähigkeitstyp, eine zweite ohmsche Elektrode 72, einen Teilungsbereich 25 vom ersten Leitfähigkeitstyp, und eine Source-Elektrode 80.
  • Hierbei entspricht der Wannenbereich 31 dem ersten Wannenbereich. Der Trennungsbereich 22 entspricht dem ersten Trennungsbereich. Der Wannenbereich 32 entspricht dem zweiten Wannenbereich. Der Wannenbereich 33 entspricht dem dritten Wannenbereich. Die Driftschicht 20 ist eine Halbleiterschicht mit breitem Bandabstand, die auf einer oberen Fläche eines Halbleitersubstrats 10 vom ersten Leitfähigkeitstyp ausgebildet ist. Eine Mehrzahl von Wannenbereichen 31 ist ausgebildet, die voneinander in einer Oberflächenschicht der Driftschicht 20 getrennt sind.
  • Der Trennungsbereich 22 ist hindurchgehend von einer Oberflächenschicht von jedem der Wannenbereiche 31 in der Tiefenrichtung ausgebildet. Der Source-Bereich 40 ist in der Oberflächenschicht von jedem der Wannenbereiche 31 ausgebildet. Die erste Schottky-Elektrode 75 ist auf einer oberen Fläche des Trennungsbereichs 22 ausgebildet. Die erste ohmsche Elektrode 71 ist zumindest teilweise in einer Oberflächenschicht des Source-Bereichs 40 ausgebildet. Der Wannenbereich 32 ist so in der Oberflächenschicht der Driftschicht 20 ausgebildet, dass er die Gesamtheit der Mehrzahl von Wannenbereichen 31 in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der Wannenbereiche 31.
  • Der Wannenbereich 33 ist so in der Oberflächenschicht der Driftschicht 20 ausgebildet, dass er die den Wannenbereich 32 in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des Wannenbereichs 32. Die zweite ohmsche Elektrode 72 ist in einem Bereich des Wannenbereichs 32 ausgebildet. Der Teilungsbereich 25 ist zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet und hat eine obere Fläche, die in Kontakt mit einem Isolator ist. Die Source-Elektrode 80 ist mit der ersten Schottky-Elektrode 75, der ersten ohmschen Elektrode 71 und der zweiten ohmschen Elektrode 72 verbunden.
  • Mit einer solchen Struktur ist es möglich, die Verschiebung der Durchlassspannung infolge des Auftretens des Stapelfehlers wirksam zu unterbinden. Genauer gesagt: Während des Rückflussbetriebs trennt der Teilungsbereich 25 den Strom, und dadurch ist es möglich, den Bereich signifikant schmaler zu machen, in welchem der Durchlassstrom in der pn-Diode geführt wird. Daher ist es möglich, die Möglichkeit signifikant zu verringern, dass eine Verschlechterung der Durchbruchspannung infolge der Ausdehnung des Stapelfehlers hervorgerufen wird. Während des Schaltvorgangs wiederum wird der Strom im Teilungsbereich 25 geführt, und es ist dadurch möglich, die Zerstörung des Elements zu unterbinden.
  • Daher ist es möglich, die Zuverlässigkeit der Halbleitereinrichtung signifikant zu erhöhen. Wenn ein Schaltvorgang mit hoher Geschwindigkeit beibehalten wird, ist es außerdem möglich, die Schaltverluste zu verringern. Außerdem ist es möglich, den umlaufenden Strom für eine Energiebeaufschlagung zu erhöhen. Da die Chip-Größe verringert werden kann, ist es möglich, niedrige Kosten zu erzielen.
  • Außerdem können die übrigen Komponenten, die beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt sind, mit Ausnahme dieser Komponenten weggelassen werden, wenn es zweckmäßig ist. Mit anderen Worten: Nur diese Komponenten können die oben beschriebenen Wirkungen erzeugen.
  • Selbst in einem Fall jedoch, in welchem mindestens eines der übrigen Bestandteile, die beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt sind, zu den oben beschriebenen Bestandteilen in geeigneter Weise hinzugefügt sind, d. h. in einem Fall, in welchem irgendein anderer Bestandteil, der beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt ist und nicht als einer der oben beschriebenen Bestandteile beschrieben ist, zu den oben beschriebenen Bestandteilen hinzugefügt wird, können die oben beschriebenen Wirkungen ebenfalls erzielt werden.
  • Bei den oben beschriebenen bevorzugten Ausführungsformen weist die Halbleitereinrichtung ferner eine Gate-Elektrode 60 auf. Die Gate-Elektrode 60 ist auf der oberen Fläche des Wannenbereichs 31 zwischen dem Source-Bereich 40 und der Driftschicht 20 ausgebildet, wobei eine Gate-Isolierschicht 50 dazwischen eingefügt ist. Außerdem ist die Gate-Elektrode 60 auch in einem Bereich ausgebildet, der einer oberen Fläche des Wannenbereichs 33 entspricht. Mit einer solchen Struktur ist es möglich, die Verschiebung der Durchlassspannung infolge des Auftretens des Stapelfehlers wirksam zu unterbinden.
  • Bei den oben beschriebenen bevorzugten Ausführungsformen hat der Wannenbereich 33 außerdem keine ohmsche Verbindung mit der Source-Elektrode 80. Mit einer solchen Struktur wird die elektrische Leitung zwischen dem Wannenbereich 33 und der Source-Elektrode 80 durch den Teilungsbereich 25 durchgeführt. Aus diesem Grund gilt Folgendes: Da der Großteil der Spannung zwischen Source und Drain am Teilungsbereich 25 anliegt, ist es möglich, die an den pn-Übergang anzulegende Spannung zu verringern.
  • Wenn dann die an den pn-Übergang anzulegende Spannung so vorgegeben wird, dass sie eine Spannung niedriger als 2 V ist, was dem Diffusionspotential des pn-Übergangs entspricht, ist es möglich, es zu unterbinden, dass der Durchlassstrom in der pn-Diode fließt.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen ist die Spannung V, die aus der folgenden Gleichung 3 erhalten wird, außerdem nicht höher als 50 V. V = q N W 2 ( 2 ε )
    Figure DE112016006723T5_0003
    wobei die Breite des Teilungsbereichs 25 in der Richtung, die den Wannenbereich 32 und den Wannenbereich 33 verbindet, W ist, die effektive Störstellenkonzentration des Teilungsbereichs 25 N ist, die Dielektrizitätskonstante des Halbleiters ε ist und die elektrische Elementarladung q ist.
  • Mit einer solchen Struktur gilt Folgendes: Wenn der Teilungsbereich 25 zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet wird und dessen Durchgriffsspannung so konzipiert wird, dass sie höher ist als der Wert, der erhalten wird, wenn das Diffusionspotential des pn-Übergangs von der zwischen Source und Drain während des Rückflussbetriebs erzeugten Spannung subtrahiert wird, und dass sie niedriger ist als die Durchbruchspannung der Gate-Isolierschicht 50, die auf der oberen Fläche des Wannenbereichs 33 ausgebildet ist, ist es möglich, den Durchbruch der Gate-Isolierschicht 50 während des Schaltvorgangs zu unterbinden, während die Energiebeaufschlagung der pn-Diode während des Rückflussbetriebs im Wannenbereich 33 unterbunden wird.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen umgibt außerdem ein Teilungsbereich 25B die zweite ohmsche Elektrode 72 in der Draufsicht. Bei einer solchen Struktur gilt Folgendes: Da die Fläche des Wannenbereichs 32B verringert werden kann, auf welcher eine Energiebeaufschlagung der pn-Diode auftreten kann, ist es möglich, die Halbleitereinrichtung mit hoher Zuverlässigkeit zu erhalten.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung einen zweiten Trennungsbereich vom ersten Leitfähigkeitstyp und eine zweite Schottky-Elektrode 76 auf. Hierbei entspricht der Trennungsbereich 23 dem zweiten Trennungsbereich. Der Trennungsbereich 23 ist hindurchgehend von einer Oberflächenschicht des Wannenbereichs 32C in der Tiefenrichtung ausgebildet. Die zweite Schottky-Elektrode 76 ist auf einer oberen Fläche des Trennungsbereichs 23 ausgebildet. Mit einer solchen Struktur kann der Schottky-Diodenstrom auch unterhalb des Wannenbereichs 32C geführt werden.
  • Im Ergebnis tritt ein Spannungsabfall in der Driftschicht 20 unterhalb des Wannenbereichs 32C oder dem Halbleitersubstrat 10 auf, und die Durchlassspannung, die an den pn-Übergang angelegt werden soll, der zwischen dem Wannenbereich 32C und der Driftschicht 20 ausgebildet ist, wird durch die abgefallene Spannung verringert.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung eine Feld-Isolierschicht 52 auf, die zumindest in einem Bereich der oberen Fläche des Wannenbereichs 33 ausgebildet ist. Die Dicke der Feld-Isolierschicht 52 ist größer als diejenige der Gate-Isolierschicht 50. Die Gate-Elektrode 60 ist auf der oberen Fläche des Wannenbereichs 33 ausgebildet, wobei die Feld-Isolierschicht 52 dazwischen eingefügt ist, und zwar in einem Bereich, in welchem die Feld-Isolierschicht 52 ausgebildet ist. Mit einer solchen Struktur ist es möglich, den Durchbruch infolge des Verschiebungsstroms während des Schaltvorgangs zu unterbinden.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen ist außerdem die Gate-Elektrode 60 auf der oberen Fläche des Wannenbereichs 33 ausgebildet, wobei eine Feld-Isolierschicht 52D dazwischen eingefügt ist, und zwar in dem Bereich, der der oberen Fläche des Wannenbereichs 33 entspricht. Mit einer solchen Struktur ist es möglich, den Durchbruch infolge des Verschiebungsstroms während des Schaltvorgangs zu unterbinden. Mit anderen Worten: Die Spannungsschwankungen in einem Wannenbereich 32D, die zur Zerstörung des Elements führen können, steigen signifikant an.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung einen Wannen-Injektionsbereich vom zweiten Leitfähigkeitstyp auf. Hierbei entspricht der Wannen-Injektionsbereich 38 mit hoher Konzentration dem Wannen-Injektionsbereich. Der Wannen-Injektionsbereich 38 mit hoher Konzentration ist in einer Oberflächenschicht eines Wannenbereichs 33E ausgebildet.
  • Die Störstellenkonzentration des Wannen-Injektionsbereichs 38 mit hoher Konzentration ist höher als diejenige des Wannenbereichs 31. Mit einer solchen Struktur ist es möglich, den Widerstand des Wannenbereichs 33E in Richtung der Chipebene zu verringern, d. h. den Flächenwiderstand. Daher gilt Folgendes: Sogar im Bereich im Wannenbereich 33E, der weit vom Wannen-Kontaktloch 91 entfernt ist, ist es möglich, die Spannungsschwankungen im Wannenbereich 33E während des Schaltvorgangs zu verringern.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung mindestens einen Hilfs-Leitungsbereich 34 vom zweiten Leitfähigkeitstyp auf. Der Hilfs-Leitungsbereich 34 ist in einer Oberflächenschicht eines Teilungsbereichs 25F ausgebildet. Außerdem verbindet der Hilfs-Leitungsbereich 34 elektrisch den Wannenbereich 32 und den Wannenbereich 33. Mit einer solchen Struktur wird das Potential des Wannenbereichs 33 in einen Floating-Zustand gebracht, und es ist möglich, Probleme, wie z. B. einer Veränderung der Stehspannungseigenschaften infolge eines Aufladens oder dergleichen zu unterbinden.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsformen ist ferner die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, nicht größer als ein Zehntel der Gesamtlänge, auf welcher der Teilungsbereich 25F ausgebildet ist. Hierbei ist die Länge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, die Länge, auf welcher der Hilfs-Leitungsbereich 34 in einer Richtung ausgebildet ist, die die Richtung kreuzt, auf welcher der Wannenbereich 32 und der Wannenbereich 33 verbunden sind. Außerdem ist die Länge, auf welcher der Teilungsbereich 25F ausgebildet ist, die Länge, auf welcher der Teilungsbereich 25F in einer Richtung ausgebildet ist, die die Richtung kreuzt, die den Wannenbereich 32 und den Wannenbereich 33 verbindet.
  • Mit einer solchen Struktur wird das Potential des Wannenbereichs 33 in einen Floating-Zustand gebracht, und es ist möglich, Probleme, wie z. B. einer Veränderung der Stehspannungseigenschaften infolge eines Aufladens oder dergleichen zu unterbinden. Außerdem kann die Möglichkeit, dass die Durchbruchspannung-Verschlechterung verursacht wird, so verringert werden, dass sie nicht größer ist als ungefähr ein Zehntel, und es ist möglich, die Zuverlässigkeit des Elements signifikant zu erhöhen.
  • Variationen der oben beschriebenen bevorzugten Ausführungsformen
  • Bei den oben beschriebenen bevorzugten Ausführungsformen wird als unipolarer Transistor, der die unipolare Diode aufnimmt, beispielhaft ein MOSFET beschrieben, der die Schottky-Diode aufnimmt. Die oben beschriebenen Techniken können jedoch auch auf irgendeine andere unipolare Einrichtung angewendet werden.
  • Beispielsweise kann der unipolare Transistor ein Übergangs-Feldeffekttransistor (JFET) anstelle des MOSFETs sein. Anstatt dass eine Schottky-Diode als unipolare Diode aufgenommen wird, kann beispielsweise auch ein Feldeffekttransistor (FET) mit Kanaleigenschaften verwendet werden, die eine Energiebeaufschlagung nur in der Richtung von Source nach Drain erlauben, und zwar in dem Zustand, in welchem ein Ausschalt-Potential an die Gate-Elektrode angelegt wird, wie in der Patentveröffentlichung JP 5 159 987 B2 beschrieben.
  • Bei dem Halbleiter mit breitem Bandabstand, der eine Rekombinationsenergie hat, die höher ist als die von Silicium, wie Siliciumcarbid, wird daran gedacht, dass ein Kristallfehler in einem Fall erzeugt wird, in welchem der Durchlassstrom in der parasitären pn-Diode geführt wird, wie in Siliciumcarbid. Obwohl beispielhaft Siliciumcarbid als ein Halbleitermaterial in den oben beschriebenen bevorzugten Ausführungsformen beschrieben ist, kann die vorliegende Erfindung auch auf irgendeinen anderen Halbleiter mit breitem Bandabstand angewendet werden.
  • Außerdem bezieht sich der Halbleiter mit breitem Bandabstand allgemein auf einen Halbleiter mit einem Bandabstand von ungefähr 2 eV oder höher, und die folgenden sind wohlbekannt: Ein Gruppe-III-Nitrid, wie z. B. Galliumnitrid (GaN) oder dergleichen; ein Gruppe-II-Oxid, wie z. B. Zinkoxid (ZnO) oder dergleichen; ein Gruppe-II-Chalkogenid, wie z. B. Zinkselenid (ZnSe) oder dergleichen; Diamant; Siliciumcarbid; und dergleichen.
  • Obwohl in den oben beschriebenen bevorzugten Ausführungsformen beispielsweise die Materialqualität, das Material, die Ausmaße, die Form, das relative Anordnungsverhältnis, die Implementationsbedingungen oder dergleichen beschrieben sind, und zwar in manchen Fällen von jedem Bestandteil, sind diese in jeder Hinsicht beispielhaft, und die vorliegende Erfindung ist nicht auf diejenigen beschränkt, die in der Beschreibung der vorliegenden Anmeldung beschrieben sind.
  • Daher wird eine unbeschränkte Anzahl von Modifikationen und Variationen innerhalb des Umfangs der in der Beschreibung der vorliegenden Anmeldung beschriebenen Technik angenommen, die nicht beispielhaft dargestellt sind. Beispiele für diese Modifikationen und Variationen umfassen beispielsweise Fälle, in welchen mindestens ein Bestandteil verformt ist, in welchen mindestens ein Bestandteil hinzugefügt oder weggelassen ist, und in welchen mindestens ein Bestandteil in mindestens einer bevorzugten Ausführungsform extrahiert ist und mit einem Bestandteil in irgendeiner anderen bevorzugten Ausführungsform kombiniert wird.
  • Wenn die oben beschriebenen bevorzugten Ausführungsformen angeben, dass „ein“ Bestandteil enthalten ist, können auch „ein oder mehrere“ Bestandteile enthalten sein, solange kein Widerspruch auftritt.
  • Ferner ist jeder Bestandteil in den oben beschriebenen bevorzugten Ausführungsformen eine konzeptuelle Einheit, die die Fälle einschließt, in welchen ein Bestandteil aus einer Mehrzahl von Strukturen gebildet ist, in welchen ein Bestandteil einem Bereich einer Struktur entspricht, und in welchem eine Mehrzahl von Bestandteilen in einer Struktur enthalten sind, und zwar im Umfang der in der Beschreibung der vorliegenden Anmeldung beschriebenen Technik.
  • Außerdem weist jeder Bestandteil in den oben beschriebenen bevorzugten Ausführungsformen eine Struktur mit irgendeiner anderen Konstitution oder Form auf, solange die gleiche Funktion erzielt werden kann.
  • Die Beschreibung in der Beschreibung der vorliegenden Anmeldung kann sich auf alle Zwecke hinsichtlich der vorliegenden Technik beziehen, und sie wird nicht als Stand der Technik anerkannt.
  • Wenn in den oben beschriebenen bevorzugten Ausführungsformen ein Material oder dergleichen beschrieben wird, das nicht besonders spezifiziert ist, so weist das Material selbiges enthaltend gegebenenfalls auch irgendein weiteres Additiv auf, wie z. B. eine Legierung, solange kein Widerspruch entsteht.
  • Obwohl in den oben beschriebenen bevorzugten Ausführungsformen ein planarer MOSFET beschrieben ist, kann auch ein Fall angenommen werden, in welchem die vorliegende Erfindung auf einen Graben-MOSFET angewendet wird, wobei ein Graben auf der oberen Fläche der Driftschicht 20 ausgebildet ist. Im Fall des Graben-MOSFETs ist ein Graben auf der oberen Fläche der Driftschicht 20 ausgebildet, und die Gate-Elektrode ist auf der oberen Fläche der Driftschicht 20 in dem Graben vergraben, d. h. einer unteren Fläche des Grabens, wobei die Gate-Isolierschicht dazwischen eingefügt ist.
  • Bezugszeichenliste
    • 10
    Halbleitersubstrat
    20
    Driftschicht
    21, 22, 23
    Trennungsbereich
    25, 25B, 25F
    Teilungsbereich
    31, 32, 32A
    Wannenbereich
    32B, 32C
    Wannenbereich
    32D, 33
    Wannenbereich
    33B, 33E
    Wannenbereich
    34
    Hilfs-Leitungsbereich
    35, 36
    Wannen-Injektionsbereich mit hoher Konzentration
    36C, 38
    Wannen-Injektionsbereich mit hoher Konzentration
    37
    JTE-Bereich
    40
    Source-Bereich
    50, 50D
    Gate-Isolierschicht
    52, 52D
    Feld-Isolierschicht
    55
    Zwischen-Isolierschicht
    60
    Gate-Elektrode
    71
    erste ohmsche Elektrode
    72
    zweite ohmsche Elektrode
    73
    hintere ohmsche Elektrode
    75
    erste Schottky-Elektrode
    76
    zweite Schottky-Elektrode
    80
    Source-Elektrode
    81
    Gate-Pad
    82
    Gate-Draht
    85
    Drain-Elektrode
    91
    Wannen-Kontaktloch
    95
    Gate-Kontaktloch
    A, B
    Übergangs-Grenzfläche
    W, Z
    Bereich
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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    • WO 2014/038110 A1 [0006]
    • JP 5159987 B2 [0234]

Claims (11)

  1. Halbleitereinrichtung, die Folgendes aufweist: - eine Driftschicht (20) von einem ersten Leitfähigkeitstyp, die eine Halbleiterschicht mit breitem Bandabstand ist, die auf einer oberen Fläche eines Halbleitersubstrats (10) vom ersten Leitfähigkeitstyp ausgebildet ist, - eine Mehrzahl von ersten Wannenbereichen (31) jeweils von einem zweiten Leitfähigkeitstyp, die voneinander in einer Oberflächenschicht der Driftschicht (20) getrennt ausgebildet sind, - einen ersten Trennungsbereich (22) vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht von jedem der ersten Wannenbereiche (31) in einer Tiefenrichtung hindurchgehend ausgebildet ist, - einen Source-Bereich (40) vom ersten Leitfähigkeitstyp, der in der Oberflächenschicht von jedem der ersten Wannenbereiche (31) ausgebildet ist, - eine erste Schottky-Elektrode (75), die auf einer oberen Fläche des ersten Trennungsbereichs (22) ausgebildet ist, - eine erste ohmsche Elektrode (71), die zumindest teilweise in einer Oberflächenschicht des Source-Bereichs (40) ausgebildet ist, - einen zweiten Wannenbereich (32, 32B, 32C, 32D) vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht (20) ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen (31) in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche (31), - einen dritten Wannenbereich (33, 33B, 33E) vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht (20) ausgebildet ist, dass er den zweiten Wannenbereich (32, 32B, 32C, 32D) in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs (32, 32B, 32C, 32D), - eine zweite ohmsche Elektrode (72), die in einem Bereich des zweiten Wannenbereichs (32, 32B, 32C, 32D) ausgebildet ist, - einen Teilungsbereich (25, 25B, 25F) vom ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich (32, 32B, 32C, 32D) und dem dritten Wannenbereich (33, 33B, 33E) ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist, und - eine Source-Elektrode (80), die mit der ersten Schottky-Elektrode (75), der ersten ohmschen Elektrode (71) und der zweiten ohmschen Elektrode (72) verbunden ist.
  2. Halbleitereinrichtung nach Anspruch 1, die ferner Folgendes aufweist: eine Gate-Elektrode (60), die auf einer oberen Fläche des Wannenbereichs (31) zwischen dem Source-Bereich (40) und der Driftschicht (20) ausgebildet ist, wobei eine Gate-Isolierschicht (50, 50D) dazwischen eingefügt ist, wobei die Gate-Elektrode (60) auch in einem Bereich ausgebildet ist, der einer oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) entspricht.
  3. Halbleitereinrichtung nach Anspruch 1 oder 2, wobei der dritte Wannenbereich (33, 33B, 33E) keine ohmsche Verbindung mit der Source-Elektrode (80) hat.
  4. Halbleitereinrichtung nach Anspruch 1 oder 2, wobei eine Spannung V, die aus der folgenden Gleichung 1 erhalten wird, nicht höher ist als 50 V, V = q N W 2 ( 2 ε )
    Figure DE112016006723T5_0004
    wobei die Breite des Teilungsbereichs (25, 25B, 25F) in der Richtung, die den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) verbindet, W ist, die effektive Störstellenkonzentration des Teilungsbereichs (25, 25B, 25F) N ist, die Dielektrizitätskonstante des Halbleiters ε ist und die elektrische Elementarladung q ist.
  5. Halbleitereinrichtung nach Anspruch 1 oder 2, wobei der Teilungsbereich (25B) die zweite ohmsche Elektrode (72) in der Draufsicht umgibt.
  6. Halbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: einen zweiten Trennungsbereich (23) vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht des zweiten Wannenbereichs (32C) in einer Tiefenrichtung hindurchgehend ausgebildet ist, und eine zweite Schottky-Elektrode (76), die auf einer oberen Fläche des zweiten Trennungsbereichs (23) ausgebildet ist.
  7. Halbleitereinrichtung nach Anspruch 2, die ferner Folgendes aufweist: eine Feld-Isolierschicht (52, 52D), die auf zumindest einem Bereich der oberen Fläche des dritten Wannenbereichs (33, 33B, 32E) ausgebildet ist, wobei die Dicke der Feld-Isolierschicht (52, 52D) größer ist als diejenige der Gate-Isolierschicht (50, 50D), und die Gate-Elektrode (60) auf der oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) ausgebildet ist, wobei die Feld-Isolierschicht (52, 52D) dazwischen eingefügt ist, und zwar in einem Bereich, in welchem die Feld-Isolierschicht (52, 52D) ausgebildet ist.
  8. Halbleitereinrichtung nach Anspruch 7, wobei die Gate-Elektrode (60) auf der oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) ausgebildet ist, wobei die Feld-Isolierschicht (52D) dazwischen eingefügt ist, und zwar in dem Bereich, der der oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) entspricht.
  9. Halbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: einen Wannen-Injektionsbereich (38) vom zweiten Leitfähigkeitstyp, der in einer Oberflächenschicht des dritten Wannenbereichs (33E) ausgebildet ist, wobei die Störstellenkonzentration des Wannen-Injektionsbereichs (38) mit hoher Konzentration höher ist als diejenige des ersten Wannenbereichs (31).
  10. Halbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: mindestens einen Hilfs-Leitungsbereich (34) vom zweiten Leitfähigkeitstyp, der in einer Oberflächenschicht des Teilungsbereichs (25F) ausgebildet ist, wobei der Hilfs-Leitungsbereich (34) den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) elektrisch verbindet.
  11. Halbleitereinrichtung nach Anspruch 10, Wobei die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich (34) ausgebildet ist, nicht größer ist als ein Zehntel der Gesamtlänge, auf welcher der Teilungsbereich (25F) ausgebildet ist, wobei die Länge, auf welcher der Hilfs-Leitungsbereich (34) ausgebildet ist, die Länge ist, auf welcher der Hilfs-Leitungsbereich (34) in einer Richtung ausgebildet ist, die die Richtung kreuzt, die den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) verbindet, und wobei die Länge, auf welcher der Teilungsbereich (25F) ausgebildet ist, die Länge ist, auf welcher der Teilungsbereich (25F) in einer Richtung ausgebildet ist, die die Richtung kreuzt, die den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) verbindet.
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