CN108886038A - 半导体装置 - Google Patents

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Abstract

本申请说明书公开的技术涉及有效地抑制堆垛层错的产生所引起的正向电压的偏移的技术。与本技术相关的半导体装置具备：第2导电类型的第1阱区域(31)；第2导电类型的第2阱区域(32)，在俯视时夹着多个第1阱区域整体而设置，面积比各个第1阱区域大；第2导电类型的第3阱区域(33)，在俯视时夹着第2阱区域而设置，面积比第2阱区域大；以及第1导电类型的分断区域(25)，设置于第2阱区域与第3阱区域之间且上表面与绝缘体接触。

Description

半导体装置
技术领域
本申请说明书公开的技术涉及半导体装置。
背景技术
周知有在使用碳化硅(SiC)构成的pn二极管中持续流过正向电流时晶体中发生堆垛层错(stacking fault)而正向电压偏移这样的可靠性上的问题。
这被认为是由于通过pn二极管注入的少量载流子与许多载流子复合时的复合能而作为面缺陷的堆垛层错以存在于碳化硅半导体基板的基面位错(basal planedislocation)等为起点扩展的缘故。由于该堆垛层错阻碍电流的流动，所以流动的电流减少。另外，由于该堆垛层错使正向电压增加，引起半导体装置的可靠性劣化。
有在使用碳化硅的金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，即MOSFET)中也同样地发生这样的正向电压偏移的报告。MOSFET(SiC-MOSFET)构造在源极-漏极之间具有寄生pn二极管(体二极管)，在该体二极管中流过正向电流时，引起与pn二极管同样的可靠性劣化。
另一方面，作为MOSFET等单极型的晶体管的半导体装置能够将单极型的二极管内置为环流二极管并使用它。例如，在专利文献1(日本特开2003-017701号公报)或者专利文献2(国际公开第2014/038110号)中，提出了在MOSFET的单位单元内内置SBD作为单极型的二极管并利用的方法。
在这样的在活性区域中内置有单极型即仅由许多载流子进行通电的二极管的单极型晶体管中，将单极型二极管的扩散电位即通电动作开始的电压设计得低于pn结，从而在实际使用时在体二极管中不流过正向电流而能够抑制活性区域的特性劣化。
现有技术文献
专利文献
专利文献1：日本特开2003-017701号公报
专利文献2：国际公开第2014/038110号
发明内容
然而，即使在活性区域中内置有单极型二极管的单极型晶体管中，也在终端区域即活性区域以外的区域中存在构造上是不能配置二极管的部位但形成寄生pn二极管的部位。
作为该例子，说明内置SBD的MOSFET。
在活性区域中的源电极的下方的一部分，形成第1肖特基电极。另外，第1肖特基电极与活性区域中的第1阱区域之间的分离区域接触。由此形成SBD。
另一方面，在栅极焊盘附近的区域或者元件终端部附近的区域，形成与源电极相比更向终端区域侧突出的第2阱区域。
第2阱区域在与漂移层之间形成寄生pn二极管。另外，在形成第2阱区域的部位，未形成第1肖特基电极。
在环流动作时即在源电极的电位超过漏电极的电位时，在活性区域，在内置SBD中流过电流。因此，在由第1阱区域和漂移层形成的pn二极管中不流过正向电流。
在该情况下，SBD电流在漂移层或者半导体基板等造成电压下降。作为其结果，在源电极与漏电极之间产生超过pn结的扩散电位的电压。
此时，在第2阱区域中未形成SBD电极，所以由第2阱区域和漂移层形成的pn二极管被施加源电极的电压和漏电极的电压。于是，在pn二极管中流过正向电流。
如果在这样的部位存在基面位错等起点，则有时堆垛层错扩展而晶体管的耐压劣化。具体而言，有时在晶体管为截止状态时产生泄漏电流，元件或者电路由于发热而破损。
为了避免该问题，将源极-漏极之间的施加电压限制为一定值以下，以使得在由第2阱区域和漂移层形成的pn二极管中不流过双极性电流。具体而言，使芯片尺寸扩大，减少在环流电流流过时产生的源极-漏极之间的电压。在该情况下，伴有芯片尺寸变大而成本增大的缺点。
作为不使芯片尺寸扩大而抑制由第2阱区域和漂移层形成的pn二极管的正向动作的方法，考虑提高在第2阱区域与源电极之间形成的通电路径的电阻的方法。
具体而言，可以举出提高第2阱区域与源电极之间的接触电阻、使用外部电阻连接第2阱区域与源电极之间、以及提高第2阱区域的薄层电阻等方法。
如此一来，在由第2阱区域和漂移层形成的pn二极管中流过堆垛层错不生长的程度的微小的正向电流时，由于电阻分量而发生电压下降。因此，第2阱区域的电位与源极电位偏离，相应量地，pn二极管被施加的正向电压减少。因此，能够抑制正向电流的通电。
另一方面，在以碳化硅为代表的宽带隙半导体装置中，存在在变位电流下元件破损的问题。其原因为，例如在具有MOS构造的碳化硅半导体装置进行了开关时，在第2阱区域内在芯片平面方向上流过变位电流，由于该变位电流和第2阱区域的薄层电阻，第2阱区域的电位变动。
例如，在第2阱区域的电位变动到50V以上且在第2阱区域的上表面形成了厚度50nm的栅极氧化膜以及大致0V的栅电极的情况下，栅极氧化膜例如被施加10MV/cm的高电场。其结果是栅极氧化膜破损。
在以碳化硅为代表的宽带隙半导体装置中特征性地产生该问题的缘由在于以下2个原因。
一个原因是，与形成于硅的阱区域相比，形成于碳化硅的阱区域的杂质能级更深，所以薄层电阻显著变高。
另一个原因是，与硅半导体装置相比，在宽带隙半导体装置中宽带隙半导体活用绝缘破损电场高的优点来形成低电阻的漂移层，所以漂移层的杂质浓度被设计得高。通过将漂移层的杂质浓度设计得高，结果是源极-漏极之间的耗尽电容显著变大。于是，开关时产生大的变位电流。
开关速度越大，则变位电流越大，与其相伴地第2阱区域的产生电压也变大。因此，为了避免上述问题，只要减小开关速度即可，但在该情况下，开关损耗增大。
为了避免元件损耗变大而元件温度成为无法容许的高温，需要增大芯片尺寸来降低元件损耗，结果是需要高成本的芯片。
为了不降低开关速度而避免开关时的元件破损，最好减少第2阱区域的各个部位与源电极之间的电阻，具体而言，可以举出减少第2阱区域和源电极的接触电阻、减少第2阱区域的薄层电阻的方法。
以上，在作为使用宽带隙半导体的半导体装置的在活性区域中内置有单极型二极管的单极型晶体管中，为了提高元件的可靠性，存在希望在第2阱区域中减少薄层电阻的情形和希望在第2阱区域中提高薄层电阻的情形这样的二律背反的情形。
本申请说明书公开的技术是为了解决如以上记载的问题而完成的，涉及有效地抑制堆垛层错的发生所引起的正向电压的偏移的技术。
本申请说明书公开的技术的一个方案具备：作为宽带隙半导体层的第1导电类型的漂移层，设置于第1导电类型的半导体基板的上表面；第2导电类型的第1阱区域，在所述漂移层的表层(surface)相互分离地设置有多个；第1导电类型的第1分离区域，从各个所述第1阱区域的表层在深度方向上贯通而设置；第1导电类型的源极区域，设置于各个所述第1阱区域的表层；第1肖特基电极，设置于所述第1分离区域的上表面；第1欧姆电极，至少一部分设置于所述源极区域的表层；第2导电类型的第2阱区域，在所述漂移层的表层在俯视时夹着多个所述第1阱区域整体而设置且面积比各个所述第1阱区域大；第2导电类型的第3阱区域，在所述漂移层的表层在俯视时夹着所述第2阱区域而设置且面积比所述第2阱区域大；第2欧姆电极，设置于所述第2阱区域的一部分；第1导电类型的分断区域，设置于所述第2阱区域与所述第3阱区域之间且上表面与绝缘体接触；以及源电极，与所述第1肖特基电极、所述第1欧姆电极及所述第2欧姆电极连接。
本申请说明书公开的技术的一个方案具备：作为宽带隙半导体层的第1导电类型的漂移层，设置于第1导电类型的半导体基板的上表面；第2导电类型的第1阱区域，在所述漂移层的表层相互分离地设置有多个；第1导电类型的第1分离区域，从各个所述第1阱区域的表层在深度方向上贯通而设置；第1导电类型的源极区域，设置于各个所述第1阱区域的表层；第1肖特基电极，设置于所述第1分离区域的上表面；第1欧姆电极，至少一部分设置于所述源极区域的表层；第2导电类型的第2阱区域，在所述漂移层的表层在俯视时夹着多个所述第1阱区域整体而设置且面积比各个所述第1阱区域大；第2导电类型的第3阱区域，在所述漂移层的表层在俯视时夹着所述第2阱区域而设置且面积比所述第2阱区域大；第2欧姆电极，设置于所述第2阱区域的一部分；第1导电类型的分断区域，设置于所述第2阱区域与所述第3阱区域之间且上表面与绝缘体接触；以及源电极，与所述第1肖特基电极、所述第1欧姆电极及所述第2欧姆电极连接。根据这样的结构，能够有效地抑制堆垛层错的发生所引起的正向电压的偏移。
与本申请说明书公开的技术有关的目的、特征、方案以及优点通过以下所示的详细说明和附图将更加明确。
附图说明
图1是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图2是概略性地例示用于实现与实施方式相关的半导体装置的结构的俯视图。
图3是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图4是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图5是概略性地例示用于实现与实施方式相关的半导体装置的结构的俯视图。
图6是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图7是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图8是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图9是概略性地例示用于实现与实施方式相关的半导体装置的结构的剖面图。
图10是概略性地例示实施方式的半导体装置中的栅极焊盘附近的构造的剖面图。
图11是概略性地例示实施方式的半导体装置中的元件外周部附近的构造的剖面图。
图12是概略性地例示实施方式的半导体装置的结构的俯视图。
(符号说明)
10：半导体基板；20：漂移层；21、22、23：分离区域；25、25B、25F：分断区域；31、32、32A、32B、32C、32D、33、33B、33E：阱区域；34：辅助导电区域；35、36、36C、38：高浓度阱注入区域；37：JTE区域；40：源极区域；50、50D：栅极绝缘膜；52、52D：场绝缘膜；55：层间绝缘膜；60：栅电极；71：第1欧姆电极；72：第2欧姆电极；73：背面欧姆电极；75：第1肖特基电极；76：第2肖特基电极；80：源电极；81：栅极焊盘；82：栅极布线；85：漏电极；91：阱接触孔；95：栅极接触孔；A、B：接合界面；W、Z：区域。
具体实施方式
以下，参照添附的附图说明实施方式。
此外，附图是概略地示出的，不同附图分别示出的图像的大小和位置的相互关系不一定被准确记载，可适当变更。
另外，在以下示出的说明中，对同样的构成要素附加相同的符号而图示，设为它们的名称和功能也是同样的。因此，有时省略关于它们的详细说明。
另外，在以下记载的说明中，即使有时使用“上”、“下”、“侧”、“底”、“表(front)”或者“背”等表示特定位置和方向的术语，这些术语也是用于便于使实施方式的内容易于理解的，与实际实施时的方向无关。
<第1实施方式>
以下，说明与本实施方式相关的半导体装置。为便于说明，首先说明内置SBD的MOSFET。
图10是概略性地例示与本实施方式相关的半导体装置中的栅极焊盘附近的构造的剖面图。另外，图11是概略性地例示与本实施方式相关的半导体装置中的元件外周部附近的构造的剖面图。另外，图12是概略性地例示与本实施方式相关的半导体装置的结构的俯视图。
在此，图10相当于图12中的X-X’剖面图。另外，图11相当于图12中的Y-Y’剖面图。
如图10以及图11例示，半导体装置具备在n型的半导体基板10的上表面形成的n型的漂移层20。另外，半导体装置具备在n型的半导体基板10的下表面形成的背面欧姆电极73。另外，半导体装置具备在背面欧姆电极73的下表面形成的漏电极85。
另外，在活性区域，在n型的漂移层20的表层形成阱区域31。在阱区域31的表层形成源极区域40和高浓度阱注入区域35。
另外，跨越作为多个阱区域31之间的区域的分离区域21的上表面而形成栅极绝缘膜50。另外，在栅极绝缘膜50的上表面形成栅电极60。另外，覆盖栅电极60而形成层间绝缘膜55。
另一方面，跨越作为多个阱区域31之间的其他区域的分离区域22的上表面而形成第1肖特基电极75。另外，在图10以及图11例示的剖面中隔着第1肖特基电极75而形成第1欧姆电极71。跨越源极区域40的表层和高浓度阱注入区域35的表层而形成第1欧姆电极71。
另外，覆盖层间绝缘膜55、第1欧姆电极71以及第1肖特基电极75而形成源电极80。
另外，在图10中的终端区域侧即栅极焊盘81侧，在n型的漂移层20的表层形成阱区域32A。在阱区域32A的表层形成高浓度阱注入区域36。
另外，在高浓度阱注入区域36的表层形成第2欧姆电极72。源电极80在阱接触孔91也覆盖第2欧姆电极72而形成。
另外，在n型的漂移层20的表层处的俯视时阱区域32A的终端区域侧，形成结终端扩展(JTE)区域37。
另外，跨越阱区域32A的上表面以及JTE区域37的上表面而形成场绝缘膜52。层间绝缘膜55也覆盖场绝缘膜52而形成。
另外，在终端区域侧的层间绝缘膜55的上表面形成栅极焊盘81。
另外，在图11中的终端区域侧即栅极布线82侧，在n型的漂移层20的表层形成阱区域32A。在阱区域32A的表层形成高浓度阱注入区域36。
另外，在高浓度阱注入区域36的表层形成第2欧姆电极72。源电极80在阱接触孔91也覆盖第2欧姆电极72而形成。
另外，在n型的漂移层20的表层处的俯视时阱区域32A的终端区域侧，形成JTE区域37。
另外，跨越阱区域32A的上表面以及JTE区域37的上表面而形成场绝缘膜52。层间绝缘膜55也覆盖场绝缘膜52而形成。
另外，在终端区域侧的层间绝缘膜55的上表面形成栅极布线82。栅极布线82在栅极接触孔95覆盖栅电极60。
在源电极80的下方的一部分，形成第1肖特基电极75。另外，第1肖特基电极75与使阱区域31部分性地缺损而形成的分离区域22接触。由此形成SBD。
另一方面，在图10例示的栅极焊盘81附近的区域或者图11例示的元件终端部附近的区域，形成与源电极80相比更向终端区域侧突出的阱区域32A。
阱区域32A在与漂移层20之间形成寄生pn二极管。另外，在形成阱区域32A的部位，未形成第1肖特基电极75。
在环流动作时即在源电极80的电位超过漏电极85的电位时，在活性区域，在内置SBD中流过电流。因此，在由阱区域31和漂移层20形成的pn二极管中不流过正向电流。
在该情况下，SBD电流在分离区域22、漂移层20或者半导体基板10造成电压下降。作为其结果，在源电极80与漏电极85之间产生超过pn结的扩散电位的电压。
此时，在阱区域32A中未形成SBD电极，所以由阱区域32A和漂移层20形成的pn二极管被施加源电极80的电压以及漏电极85的电压。另外，在pn二极管中流过正向电流。
如果在这样的部位存在基面位错等起点，则有时堆垛层错扩展而晶体管的耐压劣化。具体而言，有时在晶体管为截止状态时产生泄漏电流，元件或者电路由于发热而破损。
为了避免该问题，将源极-漏极之间的施加电压限制为一定值以下，以使得在由阱区域32A和漂移层20形成的pn二极管中不流过双极性电流。具体而言，使芯片尺寸扩大，减少在环流电流流过时产生的源极-漏极之间的电压。在该情况下，伴有芯片尺寸变大而成本增大的缺点。
作为不使芯片尺寸扩大而抑制由阱区域32A和漂移层20形成的pn二极管的正向动作的方法，考虑提高在阱区域32A与源电极80之间形成的通电路径的电阻的方法。
具体而言，可以举出提高阱区域32A与源电极80之间的接触电阻、使用外部电阻连接阱区域32A与源电极80之间、以及提高阱区域32A的薄层电阻等方法。
如此一来，在由阱区域32A和漂移层20形成的pn二极管中流过堆垛层错不生长的程度的微小的正向电流时，由于电阻分量而发生电压下降。因此，阱区域32A的电位与源极电位偏离，相应量地，pn二极管被施加的正向电压减少。因此，能够抑制正向电流的通电。
另一方面，在以碳化硅为代表的宽带隙半导体装置中，存在在变位电流下元件破损的问题。其原因为，例如在具有MOS构造的碳化硅半导体装置进行了开关时，在阱区域32A内在芯片平面方向上流过变位电流，由于该变位电流和阱区域32A的薄层电阻，阱区域32A的电位变动。
例如，在阱区域32A的电位变动到50V以上且在阱区域32A的上表面形成了厚度50nm的栅极氧化膜以及大致0V的栅电极60的情况下，栅极氧化膜例如被施加10MV/cm的高电场。其结果是栅极氧化膜破损。
在以碳化硅为代表的宽带隙半导体装置中特征性地产生该问题的缘由在于以下2个原因。
一个原因是，与形成于硅的阱区域相比，形成于碳化硅的阱区域的杂质能级更深，所以薄层电阻显著变高。
另一个原因是，与硅半导体装置相比，在宽带隙半导体装置中宽带隙半导体活用绝缘破损电场高的优点来形成低电阻的漂移层20，所以漂移层20的杂质浓度被设计得高。通过将漂移层20的杂质浓度设计得高，结果是源极-漏极之间的耗尽电容显著变大。于是，开关时产生大的变位电流。
开关速度越大，则变位电流越大，与其相伴地阱区域32A的产生电压也变大。因此，为了避免上述问题，只要减小开关速度即可，但在该情况下，开关损耗增大。
为了避免元件损耗变大而元件温度成为无法容许的高温，需要增大芯片尺寸来降低元件损耗，结果是需要高成本的芯片。
为了不降低开关速度而避免开关时的元件破损，最好减少阱区域32A的各个部位与源电极80之间的电阻，具体而言，可以举出减少阱区域32A和源电极80的接触电阻、减少阱区域32A的薄层电阻的方法。
以上，在作为使用宽带隙半导体的半导体装置的在活性区域中内置有单极型二极管的单极型晶体管中，为了提高元件的可靠性，存在希望在阱区域32A中减少薄层电阻以的情形和希望在阱区域32A中提高薄层电阻的情形这样的二律背反的情形。
<关于半导体装置的结构>
在本申请说明书记载的实施方式中，作为半导体装置的一个例子，以作为碳化硅(SiC)半导体装置的、将第1导电类型设为n型并将第2导电类型设为p型的n沟道碳化硅MOSFET为例进行说明。中途有时会描述电位的高低，在将第1导电类型设为p型并将第2导电类型设为n型的情况下，该电位的高低的记载也会相反。
在本申请说明书中，将整个半导体装置中的单位单元周期性地排列的区域设为活性区域。另外，将活性区域以外的区域设为终端区域。
说明与本实施方式相关的半导体装置的结构。图1是概略性地例示用于实现与本实施方式相关的半导体装置的结构的剖面图。另外，图2是概略性地例示用于实现与本实施方式相关的半导体装置的结构的俯视图。
如图1例示，在具有4H的多型的具有n型(第1导电类型)且低电阻的碳化硅的半导体基板10的第1主面上，形成具有n型(第1导电类型)的碳化硅的漂移层20。具有碳化硅的半导体基板10的第1主面的面方位是(0001)面且第1主面相对c轴方向倾斜4°。
漂移层20具有n型(第1导电类型)的第1杂质浓度。在半导体基板10的作为与第1主面相反的一侧的面的第2主面即背面侧，隔着背面欧姆电极73形成漏电极85。
首先，说明在图1的左侧例示的活性区域的结构。
在漂移层20的表层，形成含有作为p型(第2导电类型)的杂质的铝(Al)的p型(第2导电类型)的阱区域31。阱区域31具有p型(第2导电类型)的第2杂质浓度。
该阱区域31在单位单元内的剖视时在两个部位分离，分别称为分离区域21以及分离区域22。即，分离区域21以及分离区域22是漂移层20的表层处的n型(第1导电类型)的区域。分离区域22从阱区域31的表层在深度方向上贯通而形成。
在图1的剖视时，在各个阱区域31的内侧的表层侧，形成含有作为n型(第1导电类型)的杂质的氮(N)的n型(第1导电类型)的源极区域40。形成源极区域40的深度比形成阱区域31的深度浅。
另外，在漂移层20的表层侧、最好在夹在源极区域40与分离区域22之间的区域，形成含有作为p型(第2导电类型)的杂质的铝(Al)的p型(第2导电类型)的高浓度阱注入区域35。
另外，跨越分离区域21的上表面、阱区域31的上表面以及源极区域40的一部分的上表面，形成具有氧化硅的栅极绝缘膜50。
进而，在栅极绝缘膜50的上表面的与分离区域21、阱区域31以及源极区域40的端部对应的位置，形成栅电极60。即，在被源极区域40和漂移层20夹着的阱区域31的上表面，隔着栅极绝缘膜50而形成栅电极60。
此外，将阱区域31中的被分离区域21和源极区域40夹住且隔着栅极绝缘膜50而位于栅电极60的下方的区域称为沟道区域。沟道区域是在导通动作时形成反转层的区域。
在栅极绝缘膜50的上表面，形成覆盖栅电极60并且具有氧化硅的层间绝缘膜55。
在源极区域40中的未被栅极绝缘膜50覆盖的区域的上表面和高浓度阱注入区域35中的与源极区域40接触的一侧的一部分的上表面，形成用于减少与碳化硅的接触电阻的第1欧姆电极71。
此外，阱区域31能够经由低电阻的高浓度阱注入区域35在与第1欧姆电极71之间容易地进行电子或者空穴的交换。
在分离区域22的上表面，形成第1肖特基电极75。第1肖特基电极75和与分离区域22对应的漂移层20的上表面被肖特基连接。
第1肖特基电极75最好至少包含分离区域22的上表面，但也可以不包含。
在第1欧姆电极71的上表面、第1肖特基电极75的上表面以及层间绝缘膜55的上表面，形成源电极80。源电极80使第1欧姆电极71和第1肖特基电极75电短路。即，第1欧姆电极71和第1肖特基电极75被电连接。由第1肖特基电极75和分离区域22的接触来形成的SBD的扩散电位低于pn结的扩散电位。
接下来，说明在图1的右侧例示的终端区域的结构。
在图1中，在俯视时的活性区域的周围，从最外周的单位单元的阱区域31隔着与分离区域21大致相同间隔的n型区域而形成p型的阱区域32。阱区域32的形成面积大于阱区域31的形成面积。
进而，形成与阱区域32从终端区域侧邻接的n型的分断区域25。绝缘体接触分断区域25的上表面。
另外，形成与n型的分断区域25从终端区域侧邻接的p型的阱区域33。在俯视时夹着阱区域32而形成阱区域33。阱区域33的形成面积大于阱区域32的形成面积。
在阱区域33的上表面的至少一部分，形成膜厚比栅极绝缘膜50厚的场绝缘膜52。
栅电极60从活性区域延伸至与阱区域33的上方对应的位置，跨越阱区域33的上表面处的栅极绝缘膜50和阱区域33的上表面处的场绝缘膜52而形成。
另外，在存在场绝缘膜52的区域，经由敞开于层间绝缘膜55的栅极接触孔95，栅电极60和栅极布线82接触。
另外，栅极焊盘81或者栅极布线82在俯视时包含于阱区域33。这是为了防止由于阱区域33屏蔽被施加到漏电极85的高电压而高电压被施加到电位显著低于漏极电压的布线即栅极布线82的处于其下部的场绝缘膜52。
另外，栅电极60在俯视时包含于包括阱区域31、阱区域32、阱区域33、分离区域21以及分断区域25的区域。由此，能够防止高电压被施加到形成于栅电极60的下方的栅极绝缘膜50或者场绝缘膜52。
此外，分离区域21以及分断区域25为n型，但由于耗尽层从接近的阱区域向各个n型区域延伸，所以能够避免高电压被施加到形成于它们的上表面的栅极绝缘膜50或者场绝缘膜52。
在阱区域33的更靠终端区域的一侧(元件外周侧)，形成杂质浓度比阱区域33低的p型的JTE区域37。JTE区域37与阱区域33连接。
阱区域32在敞开于栅极绝缘膜50以及层间绝缘膜55的阱接触孔91处与源电极80连接。在此，为了避免栅电极60与源电极80接触，在形成阱接触孔91的部位部分性地去除栅电极60。
在阱接触孔91处的碳化硅的层和源电极80接触的部分，形成第2欧姆电极72。
在与第2欧姆电极72接触的阱区域32的表层，形成高浓度阱注入区域36。高浓度阱注入区域36与高浓度阱注入区域35同样地，减少第2欧姆电极72和阱区域32的接触电阻。
另一方面，阱区域33与源电极80不直接欧姆连接、或者即使隔着作为相同的p型的高浓度阱注入区域也不与源电极80欧姆连接。
另外，分断区域25的上表面与栅极绝缘膜50接触且分断区域25的下表面与n型的漂移层20连接。因此，不存在从阱区域32向阱区域33在p型或者导电体中传递的传导路径。即，不存在从阱区域33向源电极80作为欧姆(ohmic)的导电路径。
通过这样的构造，经由分断区域25进行阱区域33与源电极80之间的电传导。
阱区域32、分断区域25以及阱区域33在平面方向上为pnp的接触构造。由于在任意的电压方向上pn结的反向偏置都存在于通电路径内，所以一般认为无法通过电流。然而，实际上在缩窄分断区域25的宽度的情况下，能够通过施加预定的电压来通电。
其原因为发生如下被称为穿通(punch through)的现象：由于从分断区域25和某一个阱区域的接合界面A向分断区域25内部延伸的耗尽层到达至分断区域25和另一个阱区域的接合界面B，所以针对形成于接合界面B的许多载流子的带势垒(band barrier)消失而引起通电。因此，呈现如下特性：在施加穿通电压以前，电流几乎不流过，在施加超过穿通电压的电压时，电流急剧流过。
该穿通电压在阱区域32的杂质浓度和阱区域33的杂质浓度都高于分断区域25的杂质浓度的假设下，从
[式1]
d2φ/dx2＝-qN/ε…(1)
的一维泊松方程，作为x＝W的解，如
[式2]
V＝qNW2/(2ε)…(2)
那样导出。
在此，q是元电荷，N是分断区域25的有效杂质浓度，W是分断区域25的宽度，ε是半导体的介电常数。此外，分断区域25的宽度表示连接阱区域32和阱区域33的方向上的宽度，在图1中是左右方向的宽度。
此外，虽然可以考虑分断区域25的n型的杂质浓度在深度方向上并非恒定的构造，但关于该情况下的穿通电压，作为式(2)的N，能够通过在分断区域25中即夹在阱区域32与阱区域33之间且深度比阱区域32和阱区域33中的至少一方浅的区域的范围内给予最低的杂质浓度而导出。其原因为杂质浓度最低的部位最早发生穿通。
此外，使分断区域25与栅极绝缘膜50接触的缘由在于，在分断区域25的上表面形成导电性的构造的情况下，有可能形成迂回分断区域25且短距离的低电阻的电流路径。
例如，如果是金属接触分断区域25的上表面的构造，则即使形成了分断区域25，也会发生在金属中传递的传导，所以无法得到与本实施方式相关的半导体装置的效果。
此外，在与本实施方式相关的结构中，作为形成于分断区域25的上表面的构造，举出了栅极绝缘膜50，但也可以形成场绝缘膜52或者层间绝缘膜55，另外只要是绝缘体的构造，也可以是其他材料。
<关于半导体装置的动作>
接下来，说明与本实施方式相关的内置SBD的MOSFET的动作。作为半导体材料，以碳化硅为例来考虑。在该情况下，pn结的扩散电位大致为2V。
<关于环流动作>
首先，考虑环流动作。在环流动作中，漏极电压变得低于源极电压，产生几V的电压。
在不存在SBD的阱区域32和阱区域33中的形成有阱接触孔91的阱区域32中的pn结，源极-漏极之间的电压的大部分被施加到pn结。因此，在pn二极管中流过正向电流。
另一方面，在阱区域33中的pn结，分断区域25介于源极-漏极之间的电流路径，所以源极-漏极之间的电压的大部分被施加到分断区域25，从而能够减少被施加到pn结的电压。通过使被施加到pn结的电压为低于与pn结的扩散电位相当的2V的电压，能够抑制在pn二极管中流过正向电流。
即，分断区域25只要能够切断与从源极-漏极之间的产生电压减去pn结的扩散电位而得到的电压相等的几V的电压，就能够享有上述效果。例如，在源极-漏极之间的产生电压为5V的情况下，将分断区域25的穿通电压设计为3V以上，从而能够在从阱接触孔91来看比分断区域25远的位置使被施加到pn结的正向电压为2V以下，能够防止该区域处的pn二极管的正向通电。
此外，即使在分断区域25的穿通电压不满足于此的情况下，也能够减少被施加到pn结的电压，能够减少pn二极管的正向电流，享有减少导致故障的概率的一定的效果。
如上所述，栅电极60、栅极焊盘81以及栅极布线82需要包含于在俯视时包括阱区域31、阱区域32、阱区域33、分离区域21以及分断区域25的平面区域。
即，在活性区域外，除了小面积的分断区域25以外，需要使栅电极60、栅极焊盘81以及栅极布线82包含于阱区域32以及阱区域33中的至少一个。
形成阱区域32以及阱区域33的区域需要包含用于形成丝焊的宽的栅极焊盘81、或者用于形成栅极焊盘81或者栅极布线82与栅电极60之间的接触的区域等。因此，需要大的面积。
在这些区域内，为了减少发生pn二极管的正向通电的面积，最好使分断区域25的形成位置接近阱接触孔91，进而，最好极力减小阱区域32的面积而代替增大阱区域33的面积。
由此，能够抑制pn结被施加超过扩散电位的正向电压的区域增加，能够防止大部分区域中的pn二极管的正向通电。因此，能够得到可靠性显著提高的半导体装置。以上，阱区域32的面积最好小于阱区域33的面积。
<关于关断动作>
接下来，以关断动作为例考虑开关状态。如上所述，关断时漏电极85的电位急剧增大。另外，在阱区域32以及阱区域33内产生空穴。
另外，上述空穴从形成于阱区域32以及阱区域33与漂移层20之间的pn结面朝向源电极80，从而在芯片平面方向上流过变位电流。
此时，从阱区域33产生的变位电流通过分断区域25。因此，相比于不存在分断区域25的情况，阱区域33的产生电压增大与分断区域25的穿通电压相当的电压量。
因此，需要将用式(2)求出的分断区域25的穿通电压设计得低于夹在阱区域33与作为栅极电位的栅极焊盘81之间的、或者夹在阱区域33与栅极布线82之间的、或者夹在阱区域33与栅电极60之间的栅极绝缘膜50的绝缘破损电压。
在此，对使用碳化硅的MOSFET的栅极绝缘膜50一般使用厚度50nm左右的氧化硅。在该情况下，氧化硅的绝缘破损电场约为10MV/cm，所以绝缘耐压约为50V。
即，在形成夹在阱区域33与栅电极60之间的栅极绝缘膜50的情况下，需要将式(2)中的V设定为50V以下。
另外，在绝缘膜被施加超过绝缘破损电场的一半的高电场时，考虑到可能会降低可靠性，更优选为最好将式(2)的V设为栅极绝缘膜50的绝缘破损电压的一半以下即25V以下。
这样，如果在阱区域32与阱区域33之间形成分断区域25的基础上将其穿通电压设计为大于从环流动作时的源极-漏极之间的产生电压减去pn结的扩散电位而得到的值且小于形成于阱区域33的上表面的栅极绝缘膜50的破损电压(更优选为栅极绝缘膜50的破损电压的一半以下)，则能够抑制阱区域33中的环流动作时的pn二极管的通电并且抑制开关动作中的栅极绝缘膜50的破损。
<关于半导体装置的制造方法>
接下来，说明作为与本实施方式相关的半导体装置的内置SBD的MOSFET的制造方法。
首先，在第1主面的面方位是(0001)面的具有4H的多型的具有n型且低电阻的碳化硅的半导体基板10的上表面，通过化学气相堆积(chemical vapor deposition，即CVD)法，例如以1×1015cm-3以上且1×1017cm-3以下的n型的杂质浓度例如使5μm以上且50μm以下的厚度的具有碳化硅的漂移层20外延生长。
接下来，在漂移层20的上表面通过光致抗蚀剂等形成注入掩模，离子注入作为p型的杂质的Al。此时，Al的离子注入的深度不超过漂移层20的厚度，例如设为0.5μm以上且3μm以下。另外，离子注入的Al的杂质浓度例如为1×1017cm-3以上且1×1019cm-3以下的范围，设为高于漂移层20的第1杂质浓度。
之后，去除注入掩模。通过本工序离子注入有Al的区域成为阱区域31。
接下来，通过与阱区域31同样的方法形成作为阱区域32的区域以及作为阱区域33的区域。该工序也可以是与形成阱区域31的工序同时进行的工序。在该情况下，能够削减工序数。
分断区域25形成为不形成阱区域32和阱区域33的剩余的部分。设为分断区域25的第1导电类型的杂质浓度与漂移层20的杂质浓度等同。
另外，也可以对分断区域25追加地实施N型的杂质注入而调整为与漂移层20不同的期望的杂质浓度。通过提高N型的杂质浓度，能够减小在实现相同穿通电压时需要的分断区域25的宽度而期待芯片尺寸的缩小或者耐压的提高。
接下来，在漂移层20的上表面通过光致抗蚀剂等形成注入掩模。然后，从注入掩模上离子注入作为p型的杂质的Al。
此时，Al的离子注入的深度不超过漂移层20的厚度，例如为0.5μm以上且3μm以下。另外，离子注入的Al的杂质浓度例如为1×1016cm-3以上且1×1018cm-3以下的范围，设为高于漂移层20的第1杂质浓度且低于阱区域31的Al浓度。
之后，去除注入掩模。通过本工序，离子注入有Al的区域成为JTE区域37。
接下来，在漂移层20的上表面通过光致抗蚀剂等形成注入掩模，离子注入作为n型的杂质的N(氮)。设为N的离子注入深度比阱区域31的厚度浅。另外，离子注入的N的杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下的范围且设为超过阱区域31的p型的第2杂质浓度。通过本工序注入有N的区域中的呈现n型的区域成为源极区域40。
接下来，在漂移层20的上表面通过光致抗蚀剂等形成注入掩模，离子注入作为p型的杂质的Al。然后，去除注入掩模。通过本工序注入有Al的区域成为高浓度阱注入区域35。
高浓度阱注入区域35是为了得到阱区域31和第1欧姆电极71的良好的电接触而设置的区域，高浓度阱注入区域35的p型的杂质浓度最好被设定为比阱区域31的p型的第2杂质浓度高的浓度。
在本工序中离子注入p型的杂质时，为了使高浓度阱注入区域35低电阻化，最好将半导体基板10或者漂移层20加热到150℃以上而进行离子注入。
接下来，通过反复进行与高浓度阱注入区域35的形成同样的工序，形成高浓度阱注入区域36。
在此，也可以同时形成高浓度阱注入区域35和高浓度阱注入区域36来减少用于制作的工序数。通过减少用于制作的工序数，工艺成本变小，能够减少芯片成本。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛中，例如以1300℃以上且1900℃以下的温度进行使时间例如为30秒以上且1小时以下的退火。通过该退火，使离子注入的N以及Al电活性化。
接下来，使用CVD法或者光刻技术等在与上述活性区域大致对应的位置以外的区域形成具有膜厚例如为0.5μm以上且2μm以下的氧化硅膜的场绝缘膜52。
此时，例如在整个面形成了场绝缘膜52之后，只要通过光刻技术或者蚀刻等去除与单元区域大致对应的位置的场绝缘膜52即可。
接下来，对未被场绝缘膜52覆盖的碳化硅的上表面进行热氧化，形成作为期望的厚度的栅极绝缘膜50的氧化硅。
接下来，在栅极绝缘膜50的上表面通过减压CVD法形成具有导电性的多晶硅膜。然后，通过对该多晶硅膜进行图案化来形成栅电极60。
接下来，通过减压CVD法形成层间绝缘膜55。接下来，形成贯通层间绝缘膜55和栅极绝缘膜50且到达单位单元的高浓度阱注入区域35和源极区域40的接触孔，同时形成阱接触孔91。
接下来，在通过溅射法等形成以Ni为主成分的金属膜之后，例如进行600℃以上且1100℃以下的温度的热处理。然后，使以Ni为主成分的金属膜和接触孔内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。
接下来，利用湿蚀刻去除通过上述反应形成的硅化物以外的在层间绝缘膜55上残留的金属膜。由此，形成第1欧姆电极71。
接下来，在半导体基板10的背面(第2主面)形成以Ni为主成分的金属，进而进行热处理，从而在半导体基板10的背侧形成背面欧姆电极73。
接下来，使用基于光致抗蚀剂等的图案化来去除分离区域22的上表面处的层间绝缘膜55、在成为栅极绝缘膜50的位置形成的层间绝缘膜55以及在成为栅极接触孔95的位置形成的层间绝缘膜55。作为去除的方法，优选为不会对成为SBD界面的碳化硅的上表面造成损害的湿蚀刻。
接下来，通过溅射法等堆积第1肖特基电极75。作为第1肖特基电极75，例如优选堆积Ti、Mo、Ni等。
之后，在处理到目前为止的半导体基板10的上表面通过溅射法或者蒸镀法形成Al等布线金属。然后，通过光刻技术将该布线金属加工为预定的形状，从而形成与第1欧姆电极71以及第1肖特基电极75接触的源电极80和与栅电极60接触的栅极布线82。
进而，在形成于半导体基板10的背面的背面欧姆电极73的下表面，形成作为金属膜的漏电极85。
<第2实施方式>
说明与本实施方式相关的半导体装置。以下，对与以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，适当省略其详细说明。
<关于半导体装置的结构>
图3是概略性地例示用于实现与本实施方式相关的半导体装置的结构的剖面图。
在第1实施方式中，明确地区分出具有阱区域31的活性区域和阱区域32，但也可以如图3例示，不存在阱区域32，在阱区域31中的最外侧(终端区域侧)的阱区域31与阱区域33之间形成分断区域25。
在该情况下，形成于阱区域31与阱区域33之间的分断区域25起到与形成于阱区域31与阱区域32之间的分断区域25相同的作用。即，在不存在阱区域32的方式中，能够将最外侧的阱区域31换着解读为第2阱来解释第1实施方式中的说明。
<第3实施方式>
说明与本实施方式相关的半导体装置。以下，对与以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，适当省略其详细说明。
<关于半导体装置的结构>
图4是概略性地例示用于实现与本实施方式相关的半导体装置的结构的剖面图。另外，图5是概略性地例示用于实现与本实施方式相关的半导体装置的结构的俯视图。
在与本实施方式相关的半导体装置中，如图4以及图5例示，阱区域32B周围的分断区域25B是在俯视时包围阱区域32B、第2欧姆电极72以及阱接触孔91而形成的。
通过这样的构造，能够缩窄可能发生pn二极管的通电的阱区域32B的面积，所以能够得到可靠性高的半导体装置。
与本实施方式相关的半导体装置的制作方法与第1实施方式例示的情况大致不变，只要简单地变更用于形成阱区域32B和阱区域33B的掩模图案即可。
<第4实施方式>
说明与本实施方式相关的半导体装置。以下，对与以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，适当省略其详细说明。
<关于半导体装置的结构>
图6是概略性地例示用于实现与本实施方式相关的半导体装置的结构的剖面图。
在与本实施方式相关的半导体装置中，如图6例示，在形成阱接触孔91的区域内形成SBD区域。
具体而言，形成阱区域32C部分性地缺损的n型的分离区域23。从阱区域32C的表层在深度方向上贯通而形成分离区域23。另外，在分离区域23的上表面形成第2肖特基电极76。
此外，在形成分离区域23的平面部分，第2欧姆电极72以及高浓度阱注入区域36C也缺损。
通过这样的构造，在阱区域32C的下部也能够使SBD电流通电。其结果，在阱区域32C的下层的漂移层20或者半导体基板10中发生电压下降，相应量地，被施加到形成于阱区域32C与漂移层20之间的pn结的正向电压减少。其结果，阱区域32C中的pn二极管的通电被抑制，能够得到可靠性更高的半导体装置。
与本实施方式相关的半导体装置的制作方法与第1实施方式例示的情况大致不变，只要在简单地变更用于形成阱区域32C、阱区域33以及高浓度阱注入区域36C的掩模图案的基础上利用与形成第1肖特基电极75相同的方法形成第2肖特基电极76即可。
<第5实施方式>
说明与本实施方式相关的半导体装置。以下，对与以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，适当省略其详细说明。
<关于半导体装置的结构>
图7是概略性地例示用于实现与本实施方式相关的半导体装置的结构的剖面图。
在与本实施方式相关的半导体装置中，如图7例示，在俯视时阱区域33和栅电极60重合的整个区域，形成场绝缘膜52D。特别地，在图7中，场绝缘膜52D覆盖阱区域33的整个上表面而形成。
即，在俯视时阱区域33和栅电极60重合的整个区域，不形成栅极绝缘膜50D。换言之，还能够表现为栅极绝缘膜50D和场绝缘膜52D的边界位于阱区域32D的上表面。
通过这样的构造，能够抑制开关动作中的变位电流所引起的破损。
例如，如果是第1实施方式所例示的构造，则当在阱区域33中产生比栅极绝缘膜50的绝缘破损电压高的电压的情况下，栅极绝缘膜50破损，由此导致元件故障。
相对于此，如果是本实施方式所例示的构造，则在阱区域33的上表面未形成栅极绝缘膜而代替地形成绝缘破损电压压倒性地高的场绝缘膜52D。
因此，导致元件破损的阱区域32D的电压变动显著增大。换个角度来看，由于能够将分断区域25的穿通电压设计得更大，所以能够进一步抑制pn二极管的正向通电。
<第6实施方式>
说明与本实施方式相关的半导体装置。以下，对与以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，适当省略其详细说明。
<关于半导体装置的结构>
图8是概略性地例示用于实现与本实施方式相关的半导体装置的结构的剖面图。
在与本实施方式相关的半导体装置中，如图8例示，在阱区域33E的表层以比较宽的范围形成p型的高浓度阱注入区域38。在此，高浓度阱注入区域38的杂质浓度高于阱区域31的杂质浓度。
通过这样的构造，能够减少阱区域33E的芯片平面方向的电阻即薄层电阻。
因此，也能够在阱区域33E中的远离阱接触孔91的部位减小开关动作中的阱区域33E的电压变动。因此，得到在高速开关动作中不易故障的可靠性高的半导体装置。
另一方面，在环流状态下，阱区域33E的薄层电阻减少，所以在阱区域33E中的远离阱接触孔91的部位处pn结被施加的正向电压增大。然而，通过将分断区域25的穿通电压设计得足够大，不会发生正向电流流到由阱区域33E和漂移层20形成的pn结的问题。
与本实施方式相关的半导体装置的制作方法只要在第1实施方式例示的情况的基础上追加形成高浓度阱注入区域38的注入工序即可。或者，如果与高浓度阱注入区域35的注入或者高浓度阱注入区域36的注入同时进行高浓度阱注入区域38的注入，则不增加工序数就能够得到与本实施方式相关的半导体装置的构造。
<第7实施方式>
说明与本实施方式相关的半导体装置。以下，对与以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，适当省略其详细说明。
<关于半导体装置的结构>
图9是概略性地例示用于实现与本实施方式相关的半导体装置的结构的俯视图。
在与本实施方式相关的半导体装置中，如图9例示，在分断区域25F的例如表层的一部分，形成p型的辅助导电区域34。在图9中，形成多个辅助导电区域34。通过辅助导电区域34，阱区域32和阱区域33被电连接。
通过这样的构造，阱区域33的电位不会浮动，能够抑制进行充电而耐压特性变动等不良现象。
此时，在图9中的区域Z那样的阱区域33中的辅助导电区域34附近，不经由分断区域25F而通过辅助导电区域34的电流流过，所以可能发生耐压劣化。
然而，在图9中的区域W那样的俯视时远离辅助导电区域34的部位，需要在阱区域33中平面上传导得长，所以由于阱区域33的薄层电阻而发生大的电压下降。因此，双极性通电被抑制。
在辅助导电区域34相对分断区域25F的比例增加时，抑制上述双极性通电的效果变弱，在阱区域33中pn结的正向电流通过的区域增加。因此，在芯片内形成辅助导电区域34的长度的总和最好比形成分断区域25F的长度的总和短。
在此，形成辅助导电区域34的长度以及形成分断区域25F的长度中的“长度”是指与连接阱区域32和阱区域33的方向交叉的方向上的长度。
由此，相比于不使用与本实施方式相关的半导体装置的构造的情况，能够将发生耐压劣化的可能性减少到一半左右。更优选为将形成辅助导电区域34的长度的总和设为形成分断区域25F的长度的总和的1/10以下，从而能够将发生耐压劣化的可能性减少到约1/10以下，显著提高元件的可靠性。
与本实施方式相关的半导体装置的制作方法与第1实施方式大致不变，只要追加形成辅助导电区域34的注入工序即可。或者，只要以同时注入JTE区域37、阱区域31、阱区域32以及阱区域33中的任意区域和辅助导电区域34的方式变更掩模图案即可。
<关于由以上记载的实施方式产生的效果>
以下，例示由以上记载的实施方式产生的效果。此外，以下根据以上记载的实施方式所例示的具体结构而记载该效果，但也可以在产生同样效果的范围内替换为本申请说明书例示的其他具体结构。
另外，该替换也可以跨越多个实施方式来进行。即，也可以是组合在不同实施方式中例示的各个结构而产生同样的效果的情况。
根据以上记载的实施方式，半导体装置具备第1导电类型的漂移层20、第2导电类型的第1阱区域、第1导电类型的第1分离区域、第1导电类型的源极区域40、第1肖特基电极75、第1欧姆电极71、第2导电类型的第2阱区域、第2导电类型的第3阱区域、第2欧姆电极72、第1导电类型的分断区域25以及源电极80。在此，阱区域31与第1阱区域对应。另外，分离区域22与第1分离区域对应。另外，阱区域32与第2阱区域对应。另外，阱区域33与第3阱区域对应。漂移层20是设置于第1导电类型的半导体基板10的上表面的宽带隙半导体层。在漂移层20的表层相互分离地设置有多个阱区域31。从各个阱区域31的表层在深度方向上贯通地设置分离区域22。源极区域40设置于各个阱区域31的表层。第1肖特基电极75设置于分离区域22的上表面。第1欧姆电极71在源极区域40的表层设置有至少一部分。阱区域32在漂移层20的表层在俯视时夹着多个阱区域31整体而设置且面积比各个阱区域31大。阱区域33在漂移层20的表层在俯视时夹着阱区域32而设置且面积比阱区域32大。第2欧姆电极72设置于阱区域32的一部分。分断区域25设置于阱区域32与阱区域33之间且上表面与绝缘体接触。源电极80与第1肖特基电极75、第1欧姆电极71以及第2欧姆电极72连接。
根据这样的结构，能够有效地抑制堆垛层错的发生所引起的正向电压的偏移。具体而言，在环流动作时，分断区域25切断电流，从而能够大幅缩窄在pn二极管中流过正向电流的区域。因此，能够大幅抑制由于堆垛层错的扩展而发生耐压劣化的可能性。另一方面，在开关动作中，在分断区域25中流过电流，从而能够抑制元件破损。因此，能够显著提高半导体装置的可靠性。或者，通过维持高速开关，能够减少开关损耗。进而，能够增大能够进行通电的环流电流。另外，能够减小芯片尺寸，所以能够实现低成本化。
此外，能够适当省略这些结构以外的本申请说明书例示的其他结构。即，仅通过这些结构就能够产生以上记载的效果。
然而，在将本申请说明书例示的其他结构中的至少一个适当追加到以上记载的结构的情况下、即在将未记载为以上记载的结构的本申请说明书例示的其他结构追加到以上记载的结构的情况下，也能够同样地产生以上记载的效果。
另外，根据以上记载的实施方式，半导体装置具备栅电极60。在被源极区域40和漂移层20夹着的阱区域31的上表面隔着栅极绝缘膜50而设置栅电极60。另外，栅电极60还设置于与阱区域33的上表面对应的区域。根据这样的结构，能够有效地抑制堆垛层错的发生所引起的正向电压的偏移。
另外，根据以上记载的实施方式，阱区域33不具有向源电极80的欧姆连接。根据这样的结构，经由分断区域25进行阱区域33与源电极80之间的电传导。因此，通过分断区域25被施加源极-漏极之间的电压的大部分，能够减少被施加到pn结的电压。另外，通过使被施加到pn结的电压为低于与pn结的扩散电位相当的2V的电压，能够抑制在pn二极管中流过正向电流。
另外，根据以上记载的实施方式，在将分断区域25的连接阱区域32和阱区域33的方向上的宽度设为W、将分断区域25的有效杂质浓度设为N、将半导体的介电常数设为ε、将元电荷设为q的情况下，从
[式3]
V＝qNW2/(2ε)
得到的电压V为50V以下。根据这样的结构，在阱区域32与阱区域33之间形成分断区域25的基础上，将其穿通电压设计为大于从环流动作时的源极-漏极之间的产生电压减去pn结的扩散电位而得到的值且小于形成于阱区域33的上表面的栅极绝缘膜50的破损电压，由此能够抑制阱区域33处的环流动作时的pn二极管的通电并且抑制开关动作中的栅极绝缘膜50的破损。
另外，根据以上记载的实施方式，分断区域25B在俯视时包围第2欧姆电极72。根据这样的结构，能够缩窄可能发生pn二极管的通电的阱区域32B的面积，所以能够得到可靠性高的半导体装置。
另外，根据以上记载的实施方式，半导体装置具备第1导电类型的第2分离区域和第2肖特基电极76。在此，分离区域23与第2分离区域对应。从阱区域32C的表层在深度方向上贯通地设置分离区域23。第2肖特基电极76设置于分离区域23的上表面。根据这样的结构，在阱区域32C的下部也能够使SBD电流通电。其结果，在阱区域32C的下层的漂移层20或者半导体基板10发生电压下降，相应量地，被施加到形成于阱区域32C与漂移层20之间的pn结的正向电压减少。
另外，根据以上记载的实施方式，半导体装置具备设置于阱区域33的上表面的至少一部分的场绝缘膜52。场绝缘膜52的厚度比栅极绝缘膜50的厚度厚。另外，栅电极60在设置有场绝缘膜52的区域中隔着场绝缘膜52而设置于阱区域33的上表面。根据这样的结构，能够抑制开关动作中的变位电流所引起的破损。
另外，根据以上记载的实施方式，栅电极60在与阱区域33的上表面对应的区域中隔着场绝缘膜52D而设置于阱区域33的上表面。根据这样的结构，能够抑制开关动作中的变位电流所引起的破损。即，导致元件破损的阱区域32D的电压变动显著增大。
另外，根据以上记载的实施方式，半导体装置具备第2导电类型的阱注入区域。在此，高浓度阱注入区域38与阱注入区域对应。高浓度阱注入区域38设置于阱区域33E的表层。高浓度阱注入区域38的杂质浓度高于阱区域31的杂质浓度。根据这样的结构，能够减少阱区域33E的芯片平面方向的电阻即薄层电阻。因此，也能够在阱区域33E中的远离阱接触孔91的部位减小开关动作中的阱区域33E的电压变动。
另外，根据以上记载的实施方式，半导体装置具备至少一个第2导电类型的辅助导电区域34。辅助导电区域34设置于分断区域25F的表层。另外，辅助导电区域34将阱区域32和阱区域33电连接。根据这样的结构，阱区域33的电位不会浮动，能够抑制进行充电而耐压特性变动等不良现象。
另外，根据以上记载的实施方式，设置辅助导电区域34的长度的总和为设置分断区域25F的长度的总和的1/10以下。在此，设置辅助导电区域34的长度是在与连接阱区域32和阱区域33的方向交叉的方向上设置辅助导电区域34的长度。另外，设置分断区域25F的长度是在与连接阱区域32和阱区域33的方向交叉的方向上设置分断区域25F的长度。根据这样的结构，阱区域33的电位不会浮动，能够抑制进行充电而耐压特性变动等不良现象。进而，能够将发生耐压劣化的可能性减少到约1/10以下，显著提高元件的可靠性。
<关于以上记载的实施方式中的变形例>
在以上记载的实施方式中，作为内置有单极型二极管的单极型晶体管，例示内置SBD的MOSFET。然而，上述内容还能够应用于其他单极型设备。
例如，单极型晶体管也可以并非MOSFET，而是结型场效应晶体管(JFET)。另外，作为单极型二极管，也可以代替内置SBD而例如使用日本专利第5159987号公报示出的具有在对栅电极提供截止电位的状态下仅容许从源极向漏极的方向的通电的沟道特性的场效应晶体管(field-effect transistor，即FET)。
在与碳化硅同样地复合能比硅大的宽带隙半导体中，被认为与碳化硅同样地在寄生pn二极管中流过正向电流的情况下生成晶体缺陷。在上述实施方式中，作为半导体材料例示了碳化硅，但还能够应用于其他宽带隙半导体。
此外，宽带隙半导体是指一般具有大致2eV以上的禁带宽度的半导体，已知氮化镓(GaN)等3族氮化物、氧化锌(ZnO)等2族氧化物、硒化锌(ZnSe)等2族硫族化物、金刚石以及碳化硅等。
另外，在以上记载的实施方式中，有时也记载各个构成要素的材质、材料、尺寸、形状、相对配置关系或者实施条件等，但它们在所有方案中是例示的，不限于本申请说明书中记载的内容。
因此，在本申请说明书公开的技术的范围内设想有未例示的无数变形例。例如，设为包括将至少一个构成要素变形的情况、追加的情况或者省略的情况、进而将至少一个实施方式中的至少一个构成要素抽出并与其他实施方式的构成要素组合的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
进而，以上记载的实施方式中的各个构成要素是概念性的单位，设为在本申请说明书公开的技术的范围内包括1个构成要素包括多个结构体的情况、1个构成要素与某个结构体的一部分对应的情况、进而1个结构体具备多个构成要素的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，则包括具有其他构造或者形状的结构体。
另外，本申请说明书中的说明是为了与本技术有关的所有目的而参照的，都不被认为是现有技术。
另外，在以上记载的实施方式中，在未特别指定而记载材料名称等的情况下，只要不产生矛盾，则设为该材料包含其他添加物、例如包含合金等。
另外，在以上记载的实施方式中，说明了平面型的MOSFET，但还能够设想应用于在漂移层20的上表面形成有沟槽的沟槽型的MOSFET的情况。在沟槽型的MOSFET的情况下，在漂移层20的上表面形成槽部(沟槽)，在该槽部内的漂移层20的上表面即沟槽的底面上隔着栅极绝缘膜嵌入栅电极。

Claims (11)

1.一种半导体装置，具备：
作为宽带隙半导体层的第1导电类型的漂移层(20)，设置于第1导电类型的半导体基板(10)的上表面；
第2导电类型的第1阱区域(31)，在所述漂移层(20)的表层相互分离地设置有多个；
第1导电类型的第1分离区域(22)，从各个所述第1阱区域(31)的表层在深度方向上贯通而设置；
第1导电类型的源极区域(40)，设置于各个所述第1阱区域(31)的表层；
第1肖特基电极(75)，设置于所述第1分离区域(22)的上表面；
第1欧姆电极(71)，至少一部分设置于所述源极区域(40)的表层；
第2导电类型的第2阱区域(32、32B、32C、32D)，在所述漂移层(20)的表层在俯视时夹着多个所述第1阱区域(31)整体而设置且面积比各个所述第1阱区域(31)大；
第2导电类型的第3阱区域(33、33B、33E)，在所述漂移层(20)的表层在俯视时夹着所述第2阱区域(32、32B、32C、32D)而设置且面积比所述第2阱区域(32、32B、32C、32D)大；
第2欧姆电极(72)，设置于所述第2阱区域(32、32B、32C、32D)的一部分；
第1导电类型的分断区域(25、25B、25F)，设置于所述第2阱区域(32、32B、32C、32D)与所述第3阱区域(33、33B、33E)之间且上表面与绝缘体接触；以及
源电极(80)，与所述第1肖特基电极(75)、所述第1欧姆电极(71)及所述第2欧姆电极(72)连接。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备栅电极(60)，在被所述源极区域(40)和所述漂移层(20)夹着的所述第1阱区域(31)的上表面隔着栅极绝缘膜(50、50D)而设置该栅电极(60)，
所述栅电极(60)还设置于与所述第3阱区域(33、33B、33E)的上表面对应的区域。
3.根据权利要求1或者2所述的半导体装置，其中，
所述第3阱区域(33、33B、33E)不具有向所述源电极(80)的欧姆连接。
4.根据权利要求1或者2所述的半导体装置，其中，
在将所述分断区域(25、25B、25F)的连接所述第2阱区域(32、32B、32C、32D)和所述第3阱区域(33、33B、33E)的方向上的宽度设为W、将所述分断区域(25、25B、25F)的有效杂质浓度设为N、将半导体的介电常数设为ε、将元电荷设为q的情况下，从
[式1]
V＝qNW2/(2ε)
得到的电压V为50V以下。
5.根据权利要求1或者2所述的半导体装置，其中，
所述分断区域(25B)在俯视时包围所述第2欧姆电极(72)。
6.根据权利要求1或者2所述的半导体装置，其中，
所述半导体装置还具备：
第1导电类型的第2分离区域(23)，从所述第2阱区域(32C)的表层在深度方向上贯通而设置；以及
第2肖特基电极(76)，设置于所述第2分离区域(23)的上表面。
7.根据权利要求2所述的半导体装置，其中，
所述半导体装置还具备场绝缘膜(52、52D)，该场绝缘膜设置于所述第3阱区域(33、33B、33E)的上表面的至少一部分，
所述场绝缘膜(52、52D)的厚度比所述栅极绝缘膜(50、50D)的厚度厚，
所述栅电极(60)在设置有所述场绝缘膜(52、52D)的区域隔着所述场绝缘膜(52、52D)而设置于所述第3阱区域(33、33B、33E)的上表面。
8.根据权利要求7所述的半导体装置，其中，
所述栅电极(60)在与所述第3阱区域(33、33B、33E)的上表面对应的区域隔着所述场绝缘膜(52D)而设置于所述第3阱区域(33、33B、33E)的上表面。
9.根据权利要求1或者2所述的半导体装置，其中，
所述半导体装置还具备第2导电类型的阱注入区域(38)，该第2导电类型的阱注入区域设置于所述第3阱区域(33E)的表层，
所述阱注入区域(38)的杂质浓度比所述第1阱区域(31)的杂质浓度高。
10.根据权利要求1或者2所述的半导体装置，其中，
所述半导体装置还具备至少一个第2导电类型的辅助导电区域(34)，该至少一个第2导电类型的辅助导电区域设置于所述分断区域(25F)的表层，
所述辅助导电区域(34)将所述第2阱区域(32、32B、32C、32D)和第3阱区域(33、33B、33E)电连接。
11.根据权利要求10所述的半导体装置，其中，
设置有所述辅助导电区域(34)的长度的总和为设置有所述分断区域(25F)的长度的总和的1/10以下，
设置有所述辅助导电区域(34)的长度是在与连接所述第2阱区域(32、32B、32C、32D)和所述第3阱区域(33、33B、33E)的方向交叉的方向上设置所述辅助导电区域(34)的长度，
设置有所述分断区域(25F)的长度是在与连接所述第2阱区域(32、32B、32C、32D)和所述第3阱区域(33、33B、33E)的方向交叉的方向上设置所述分断区域(25F)的长度。
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