CN110337725B - 碳化硅半导体装置以及电力变换装置 - Google Patents

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Abstract

在内置肖特基二极管的SiC‑MOSFET中，有时形成于终端部的第2阱区域双极性通电而耐压降低。在内置肖特基二极管的SiC‑MOSFET中，在形成于终端部的第2阱区域上，设置与第2阱区域肖特基连接的导电性层，使导电性层与MOSFET的源电极电连接。设置仅使导电性层和源电极连接的导电性层接触孔。

Description

碳化硅半导体装置以及电力变换装置
技术领域
本发明涉及由碳化硅构成的碳化硅半导体装置以及电力变换装置。
背景技术
已知在使用碳化硅(SiC)构成的pn二极管中持续流过正向电流即双极性电流时，在结晶中产生层叠缺陷而正向电压移位这样的可靠性上的问题。认为其原因为，由于经由pn二极管注入的少数载流子与多数载流子再结合时的再结合能量，以存在于碳化硅基板的基底面错位等为起点，作为面缺陷的层叠缺陷扩展。该层叠缺陷阻碍电流的流动，所以由于层叠缺陷的扩展，电流减少而正向电压增加，引起半导体装置的可靠性的降低。
这样的正向电压的增加在使用碳化硅的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地产生。纵型MOSFET在源-漏之间具备寄生pn二极管(体二极管)，在正向电流流过该体二极管时，在纵型MOSFET中也引起与pn二极管同样的可靠性降低。在将SiC-MOSFET的体二极管用作MOSFET的续流二极管的情况下，有时产生该MOSFET特性的降低。
作为解决如上述那样的向寄生pn二极管的正向电流通电所致的可靠性上的问题的方法之一，有如专利文献1所述，进行在寄生pn二极管中长时间流过正向电流的压力施加，测定压力施加前后的正向电压的变化，从产品排除(筛除)正向电压的变化大的元件的方法。然而，在该方法中，存在通电时间变长，在使用缺陷多的晶片时产生大量不良品这样的缺点。
另外，作为其他方法，有在MOSFET等作为单极型的晶体管的半导体装置中，将单极型的二极管作为续流二极管内置而使用的方法。例如，在专利文献2、专利文献3中，记载了作为单极型的二极管将肖特基势垒二极管(SBD：Schottky Barrier Diode)内置于MOSFET的单位单元内的方法。
在将这样的在活性区域中内置有单极型即仅通过多数载流子通电的二极管的单极型晶体管适用于碳化硅半导体装置的情况下，通过将单极型二极管的扩散电位即通电动作开始的电压设计成比pn结的扩散电位低，能够使得在续流动作时在体二极管中不流过双极性电流，抑制活性区域的单极型晶体管的特性劣化。
另外，例如如专利文献4，在形成活性区域的p型的阱区域上形成n型的沟道外延层，使该沟道外延层在阈值电压以下的栅电压下作为单极型的二极管动作，并且将该单极型的二极管的上升电压设计成比由p型的阱区域和n型的漂移层形成的pn二极管的动作电压低的MOSFET中，也能够期待与内置有SBD的MOSFET同样的效果。该MOSFET还能够称为在活性区域中内置有单极型的二极管的单极型的晶体管之一。
然而，即使在活性区域中内置有单极型二极管的单极型晶体管中，也有时在终端区域即活性区域以外的区域中，在构造上难以配置单极型二极管的地方有形成寄生pn二极管的部位。
例如，在栅垫附近、半导体装置终端部附近的区域中，形成有比源电极向外周侧突出的终端阱区域，在终端阱区域与漂移层之间形成有寄生pn二极管。而且，在该部位中，未形成肖特基电极，未形成单极型二极管。在终端阱区域中无肖特基电极，所以对由终端阱区域和漂移层形成的pn二极管施加源电极与漏电极之间的电压，在该pn二极管中流过双极性电流。
在这样的部位存在基底面错位等起点时，层叠缺陷有时扩展而晶体管的耐压降低。具体而言，在晶体管是断开状态时产生泄漏电流，有时由于泄漏电流所致的发热而元件、电路破坏。
为了避免该问题，使得在由终端阱区域和漂移层形成的pn二极管中不流过双极性电流即可，例如，在半导体装置动作的过程中将源-漏之间的施加电压限制为一定值以下即可。为此，通过扩大芯片尺寸来降低每1芯片的内置的SBD的微分电阻，降低在流过续流电流时产生的源-漏间电压即可。由此，产生芯片尺寸变大，成本增大的缺点。
另外，作为不扩大芯片尺寸而抑制由终端阱区域和漂移层形成的pn二极管的正向动作的方法，有提高在终端阱区域的各部位和源电极之间形成的通电路径的电阻的方法。在提高通电路径的电阻的方法中，有提高终端阱区域和源电极的接触电阻的方法(例如专利文献5)等。根据这样的结构，在由终端阱区域和漂移层形成的pn二极管中流过双极性电流时，由于接触电阻的电阻分量而产生电压下降，所以终端阱区域的电位与源电位背离，相应地施加到pn二极管的正向电压降低。因此，能够抑制双极性电流的通电。
进而，作为在以碳化硅为代表的宽带隙半导体装置中特别显著的现象，已知由于在开关时在阱区域中流过的位移电流而元件有时被破坏。在具有MOS构造的碳化硅半导体装置进行开关时，在面积比较大的p型的阱区域内在元件的平面方向流过位移电流，由于该位移电流和阱区域的薄层电阻，在阱区域内产生高电压。而且，在与在阱区域上隔着绝缘膜形成的电极之间引起绝缘膜的绝缘破坏，从而元件被破坏。例如，在阱区域的电位变动为50V以上，在其上隔着厚度50nm的氧化硅膜形成有电位为大致0V的栅电极的情况下，有时对氧化硅膜施加10MV/cm这样的高电场而氧化硅膜被绝缘破坏。
在以碳化硅为代表的宽带隙半导体装置中显著地产生该现象的理由基于以下的2个原因。
一个原因在于，形成于碳化硅等宽带隙半导体的p型阱区域的杂质能级比形成于硅的p型阱区域深，所以宽带隙半导体的p型阱区域的薄层电阻比硅格外高。
另一个原因在于，通过活用宽带隙半导体的绝缘破坏电场比硅半导体高而在宽带隙半导体中使用低电阻且杂质浓度高的n型漂移层，在n型漂移层与p型阱区域之间形成的pn结中形成的耗尽层的电容在宽带隙半导体中比硅非常大，其结果，在开关时流过大的位移电流。
开关速度越大，位移电流越大，在阱区域中产生的电压也越高，但作为降低由于该位移电流产生的电压的方法，例如，提出了在p型阱区域的一部分中形成低电阻的p型层的方法(例如专利文献6)。
现有技术文献
专利文献
专利文献1：日本特开2014-175412号公报
专利文献2：日本特开2003-017701号公报
专利文献3：WO2014-038110国际公开公报
专利文献4：WO2013-051170国际公开公报
专利文献5：WO2014-162969国际公开公报
专利文献6：WO2010-098294国际公开公报
发明内容
如此前说明，存在为了抑制终端阱区域中的续流动作时的双极性电流通电最好增大终端阱区域的平面方向电阻这样的课题和为了降低由于在开关时在终端阱区域等面积大的阱区域中流过的位移电流而产生的电压最好降低阱区域的平面方向电阻这样的课题。由于存在这样的二律背反的课题，此前，不知同时解决续流动作时的双极性电流降低和开关时的元件破坏防止的课题的方法。
本发明是为了解决如上述的课题而完成的，其目的在于提供一种降低续流动作时的双极性电流并且抑制开关时的元件破坏的提高可靠性的碳化硅半导体装置。
本发明提供一种碳化硅半导体装置，具备：第1导电类型的碳化硅的半导体基板；第1导电类型的漂移层，形成于半导体基板上；第2导电类型的第1阱区域，设置于漂移层的表层；第1导电类型的第1离开区域，从第1阱区域的表面在深度方向贯通而形成；第1导电类型的源区域，形成于第1阱区域的表层部；第1肖特基电极，设置于第1离开区域上，与第1离开区域肖特基接合；欧姆电极，设置于第1阱区域上，与所述第1阱区域欧姆连接；栅绝缘膜，形成于第1阱区域上；第2导电类型的第2阱区域，与第1阱区域独立地设置于漂移层的表层；栅电极，形成于第1阱区域上的栅绝缘膜上及在第2阱区域上设置的绝缘膜上；栅垫，形成于第2阱区域的上方，与栅电极连接；导电性层，在比第2阱区域的底面更上部以不与第2阱区域欧姆连接的方式形成，薄层电阻比第2阱区域低；源电极，与第1肖特基电极、欧姆电极及导电性层连接；以及导电性层接触孔，使导电性层和源电极欧姆连接，不使导电性层和第2阱区域欧姆连接。
根据本发明的碳化硅半导体装置，能够降低续流动作时双极性电流，并且能够抑制开关时的元件破坏，能够提高元件的可靠性。
附图说明
图1是从上面观察本发明的实施方式1所涉及的碳化硅半导体装置的平面示意图。
图2是本发明的实施方式1所涉及的碳化硅半导体装置的剖面示意图。
图3是本发明的实施方式1所涉及的碳化硅半导体装置的平面示意图。
图4是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的平面示意图。
图5是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图6是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的平面示意图。
图7是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的平面示意图。
图8是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图9是本发明的实施方式2所涉及的碳化硅半导体装置的剖面示意图。
图10是本发明的实施方式2所涉及的碳化硅半导体装置的剖面示意图。
图11是本发明的实施方式3所涉及的碳化硅半导体装置的剖面示意图。
图12是本发明的实施方式4所涉及的碳化硅半导体装置的剖面示意图。
图13是本发明的实施方式5所涉及的碳化硅半导体装置的剖面示意图。
图14是本发明的实施方式6所涉及的碳化硅半导体装置的剖面示意图。
图15是本发明的实施方式6所涉及的碳化硅半导体装置的剖面示意图。
图16是本发明的实施方式6所涉及的碳化硅半导体装置的平面示意图。
图17是本发明的实施方式7所涉及的碳化硅半导体装置的剖面示意图。
图18是本发明的实施方式8所涉及的碳化硅半导体装置的平面示意图。
图19是本发明的实施方式9所涉及的碳化硅半导体装置的剖面示意图。
图20是本发明的实施方式9所涉及的其他结构的碳化硅半导体装置的剖面示意图。
图21是本发明的实施方式9所涉及的其他结构的碳化硅半导体装置的平面示意图。
图22是本发明的实施方式9所涉及的其他结构的碳化硅半导体装置的平面示意图。
图23是本发明的实施方式10所涉及的碳化硅半导体装置的剖面示意图。
图24是示出本发明的实施方式11所涉及的电力变换装置的结构的示意图。
(符号说明)
10：半导体基板；20：漂移层；21：第1离开区域；22：第2离开区域；23：第3离开区域；24：第4离开区域；25：第5离开区域；30：第1阱区域；31：第2阱区域；32：接触区域；33：电场缓和层；34：辅助连接区域；37：JTE区域；40：源区域；45：碳化硅导电性层；47：导电性层；49：沟道外延层；50：栅绝缘膜；51：场绝缘膜；53：绝缘层；55：层间绝缘膜；60：栅电极；70：欧姆电极；71：第1肖特基电极；73：第2肖特基电极；80：源电极、源垫；81：栅垫；82：栅布线；84：漏电极；90：第1阱区域接触孔；91：导电性层接触孔；92：第2阱区域接触孔；93：肖特基接触孔；94：第2阱区域内肖特基接触孔；95：栅接触孔；100：电源；200；电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。
具体实施方式
以下，参照添附的附图，说明实施方式。此外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必正确地记载，能够适宜地变更。另外，在以下的说明中，对同样的构成要素附加相同的附图标记而图示，它们的名称以及功能也相同。因此，有时省略关于它们的详细的说明。
在本说明书记载的实施方式中，作为半导体装置的一个例子，以作为碳化硅(SiC)半导体装置且将第1导电类型设为n型、将第2导电类型设为p型的n沟道碳化硅MOSFET为例子进行说明。关于电位的高低的记述是针对将第1导电类型设为n型、将第2导电类型设为p型的情况的记述，在将第1导电体设为p型、将第2导电类型设为n型的情况下，电位的高低的记述也相逆。
进而，将半导体装置整体中的单位单元周期性地排列的活性区域以外的区域，在本申请中称为终端区域而进行说明。
实施方式1.
首先，说明本发明的实施方式1的碳化硅半导体装置的结构。
图1是从上面观察作为实施方式1的碳化硅半导体装置的肖特基二极管(SBD)内置碳化硅MOSFET(SBD内置SiC-MOSFET)的平面示意图。在图1中，在SiC-MOSFET的上表面的一部分形成有栅垫81，与其邻接地形成有源电极80。另外，以从栅垫81延伸的方式形成有栅布线82。
图2是示意地示出图1的从源电极80到碳化硅半导体装置的外周部的栅布线82的a-a’部分的剖面的剖面示意图。另外，图3是图1的顶视图的主要记载碳化硅半导体部分的平面示意图。
在图2中，在由n型且低电阻的碳化硅构成的半导体基板10的表面上，形成有由n型的碳化硅构成的漂移层20。在与设置有图1中说明的栅布线82的区域大致对应的位置的漂移层20的表层部，如图3所示，设置有由p型的碳化硅构成的第2阱区域31。
在设置有图1中说明的源电极80的区域的下部，在漂移层20的表层部，设置有多个由p型的碳化硅构成的第1阱区域30。在第1阱区域30各自的表层部，在从第1阱区域30的外周向内部进入预定的间隔的位置，形成有由n型的碳化硅构成的源区域40。
在各第1阱区域30的表层部的源区域40的更内侧的第1阱区域30的表层部，形成有由低电阻且p型的碳化硅构成的接触区域32，在其更内部，形成有贯通第1阱区域30的由碳化硅构成的第1离开区域21。第1离开区域21是与漂移层20相同的n型，第1离开区域21的n型杂质浓度可以与漂移层20的n型杂质浓度相同，也可以比漂移层20的n型杂质浓度更高或者更低。
在该第1离开区域21的表面侧，形成有与第1离开区域21肖特基连接的第1肖特基电极71。在此，第1肖特基电极71最好以在从上面观察时包括至少对应的第1离开区域21的方式形成。
另外，在源区域40的表面上形成有欧姆电极70，在欧姆电极70、第1肖特基电极71以及接触区域32之上，形成有与欧姆电极70、第1肖特基电极71以及接触区域32连接的源电极80。第1阱区域30能够经由低电阻的接触区域32容易地与欧姆电极70授受电子和空穴。
邻接的第1阱区域30间的漂移层20的区域成为n型的第2离开区域22。第2离开区域22的n型杂质浓度可以与漂移层20的n型杂质浓度相同，也可以比漂移层20的n型杂质浓度更高或者更低。在邻接的第1阱区域30、其之间的第2离开区域22以及各个第1阱区域30内的源区域40的表面上，形成有栅绝缘膜50，在该栅绝缘膜50上的至少第1阱区域30的上部，形成有栅电极60。将在形成有栅电极60的部位的下部，隔着栅绝缘膜50相对的第1阱区域30的表层部，称为沟道区域。
在碳化硅半导体装置的最外周的第1阱区域30的外侧形成有第2阱区域31，在第1阱区域30与第2阱区域31之间，形成有第3离开区域23。第3离开区域23是与漂移层20相同的n型，第3离开区域23的n型杂质浓度可以与漂移层20的n型杂质浓度相同，也可以比漂移层20的n型杂质浓度更高或者更低。
另外，在第2阱区域31上也形成有栅绝缘膜50，在该栅绝缘膜50的上部，形成有与形成于第1阱区域30上的栅电极60电连接的栅电极60。
在第2阱区域31的表面上的大部分的区域形成有导电性层47。导电性层47由薄层电阻比第2阱区域31低且针对p型的第2阱区域31不欧姆连接的材料构成。导电性层47跨越第2阱区域31的剖面横向的宽度的一半以上的宽度而形成。以第2阱区域31的剖面横向的宽度的一半以上的宽度形成有导电性层47的部位无需是全部剖面，也可以仅为一部分的剖面。
另外，导电性层47使用例如多晶硅材料且厚度为50nm以上、1000nm以下的例子即可。
多晶硅制的导电性层47的导电类型可以是n型也可以是p型，但在此设为n型。此外，无论多晶硅的导电性层47是n型还是p型时，称为针对由4H-SiC构成的第2阱区域31肖特基连接。
其原因为，碳化硅的价带的能量能级相比于硅处于更深的能量能级，所以在使碳化硅和多晶硅接触时，相对于多晶硅中的载流子(电子、空穴这两方的载流子)，碳化硅的价带具有大的势垒高度。
在该情况下，在将第2阱区域31与导电性层47之间的肖特基连接的扩散电位以上的电压施加到该肖特基连接部时，作为第2阱区域31的多数载流子的空穴能够向源电极80移动。相反，从源电极80经由导电性层47朝向第2阱区域31的作为第2阱区域31的多数载流子的空穴的注入能够被切断。
另外，在栅电极60与源电极80之间形成有层间绝缘膜55。进而，第2阱区域31的上方的栅电极60和栅布线82经由形成于层间绝缘膜55的栅接触孔95连接。另外，在第2阱区域31的外周侧即与第1阱区域30相反的一侧，形成有p型且碳化硅的JTE区域37。设为JTE区域37的杂质浓度低于第2阱区域31的杂质浓度。
在第2阱区域31上以及形成于其上的导电性层47上，形成有膜厚比栅绝缘膜50大的场绝缘膜51或者栅绝缘膜50。在导电性层47的表面上的栅绝缘膜50或者场绝缘膜51的一部分，形成有开口即导电性层接触孔91，经由该开口，导电性层47与形成于其上部的源电极80欧姆连接。设为导电性层接触孔91还贯通层间绝缘膜55，使导电性层47和源电极80欧姆连接，不使导电性层47和第2阱区域31连接。另外，导电性层47具有比导电性层接触孔91的径大的面积。
在此，设为第2阱区域31未与源电极80直接欧姆连接。
在活性区域中，经由贯通层间绝缘膜55以及栅绝缘膜50而形成的第1阱区域接触孔90，欧姆电极70、第1肖特基电极71以及接触区域32上的源电极80与层间绝缘膜55上的源电极80连接。
在半导体基板10的背面侧形成有漏电极84。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的制造方法。
首先，在第1主面的面方位为具有偏离角(off angle)的(0001)面、且具有4H的多型的、由n型且低电阻的碳化硅构成的半导体基板10上，通过化学气相沉积法(chemicalVapor Deposition：CVD法)，使由杂质浓度为1×1015至1×1017cm-3且n型、5至50μm的厚度的碳化硅构成的漂移层20外延生长。
接着，在漂移层20的表面的预定的区域中，通过光致抗蚀剂等，形成注入掩模，将作为p型的杂质的Al(铝)进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm程度。另外，离子注入的Al的杂质浓度是1×1017至1×1019cm-3的范围，高于漂移层20的杂质浓度。之后，去除注入掩模。通过本工序注入Al离子的区域成为第1阱区域30以及第2阱区域31。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，将作为p型的杂质浓度的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm程度。另外，离子注入的Al的杂质浓度是1×1016至1×1018cm-3的范围，高于漂移层20的杂质浓度并且低于第1阱区域30的杂质浓度。之后，去除注入掩模。通过本工序将Al离子注入的区域成为JTE区域37。同样地，通过在预定的区域以比第1阱区域30的杂质浓度高的杂质浓度将Al离子注入，形成接触区域32。
接着，以使漂移层20的表面的第1阱区域30的内侧的预定的部位开口的方式，通过光致抗蚀剂等形成注入掩模，将作为n型的杂质的N(氮)进行离子注入。设为N的离子注入深度比第1阱区域30的厚度浅。另外，设为离子注入的N的杂质浓度是1×1018至1×1021cm-3的范围，超过第1阱区域30的p型的杂质浓度。在本工序中被注入N的区域中的呈现n型的区域成为源区域40。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛中，在1300至1900℃的温度下，进行30秒至1小时的退火。通过该退火，使离子注入的N以及Al电活性化。
接着，使用CVD法、光刻技术等，在第2阱区域31上形成由n型多晶硅构成的导电性层47。另外，使用CVD法、光刻技术等，在除了与形成有第1阱区域30的区域大致对应的活性区域以外的区域的半导体层之上，形成由膜厚为0.5至2μm的氧化硅构成的场绝缘膜51。
接下来，对未被场绝缘膜51覆盖的碳化硅表面进行热氧化而形成作为期望的厚度的栅绝缘膜50的氧化硅膜。接着，在栅绝缘膜50以及场绝缘膜51上，通过减压CVD法，形成具有导电性的多晶硅膜，将其进行构图，从而形成栅电极60。接下来，通过减压CVD法，形成由氧化硅构成的层间绝缘膜55。接着，贯通层间绝缘膜55和栅绝缘膜50，形成到达活性区域内的接触区域32和源区域40的第1阱区域接触孔90，同时形成到达导电性层47的导电性层接触孔91。
接下来，在通过溅射法等形成以Ni为主成分的金属膜之后，进行600至1100℃的温度的热处理，使以Ni为主成分的金属膜和第1阱区域接触孔90内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接着，通过湿蚀刻，去除反应而形成的硅化物以外的残留的金属膜。由此，剩余的硅化物成为欧姆电极70。这样，形成欧姆电极70。
接着，通过在半导体基板10的背面(第2主面)形成以Ni为主成分的金属膜并进行热处理，在半导体基板10的背侧形成背面欧姆电极(未图示)。
接下来，使用利用光致抗蚀剂等的构图，去除第1离开区域21上的层间绝缘膜55和栅绝缘膜50，还去除成为栅接触孔95的位置的层间绝缘膜55。作为去除的方法，设为对成为肖特基界面的碳化硅层的表面不造成损害的湿蚀刻。
接着，通过溅射法等，沉积成为肖特基电极的金属膜，使用利用光致抗蚀剂等的构图，在第1阱区域接触孔90内的第1离开区域21上形成第1肖特基电极71。
接下来，通过在此前处理的基板的表面，利用溅射法或者蒸镀法形成Al等布线金属，并利用光刻技术加工成预定的形状，形成源侧的欧姆电极70、第1肖特基电极71、与导电性层47接触的源电极80以及与栅电极60接触的栅垫81和栅布线82。
进而，如果在形成于基板的背面的背面欧姆电极(未图示)的表面上形成作为金属膜的漏电极84，则形成图1～3所示的本实施方式的碳化硅半导体装置。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的动作。在此，以半导体材料是4H型的碳化硅的碳化硅半导体装置为例子进行说明。在该情况下，pn结的扩散电位是大致2V。
首先，说明续流动作的情况。
在续流动作中，相对源电压(源电极80的电压)，漏电压(漏电极84的电压)变低，在该期间产生几V的电压。在有与第2阱区域31经由欧姆电极70欧姆连接的源电极80的情况下，为了对形成于第2阱区域31与漂移层20之间的pn结施加源-漏之间的大部分电压，在由第2阱区域31和漂移层20形成的pn二极管中流过双极性电流。
然而，在本发明的碳化硅半导体装置中，第2阱区域31未与源电极80欧姆连接。另外，对导电性层47(与源电极80欧姆连接)与第2阱区域31之间的肖特基二极管，在续流动作时施加反向偏压。因此，在续流动作时，在第2阱区域31中不注入多数载流子。因此，在第2阱区域31与漂移层20之间的pn结中不流过作为正向电流的双极性电流，能够抑制pn结的层叠缺陷的扩展以及该层叠缺陷的扩展所致的绝缘耐压的降低。
此时，为了在续流动作时呈现上述效果，需要不通过续流动作时的施加电压形成向第2阱区域31的多数载流子的有效的传导路径。即，需要导电性层47与第2阱区域31之间的肖特基连接不会由于续流动作时的施加电压反向击穿，并且由第2阱区域31-第3离开区域23-第1阱区域30构成的pnp构造不会由于续流动作时的施加电压穿通。
在此，说明该穿通现象。
第2阱区域31在与邻接的第1阱区域30之间具有n型的第3离开区域23，在经由与源电极80欧姆连接的第1阱区域30的第2阱区域31的向源电极80的传导路径内，有由第1阱区域30-第3离开区域23-第2阱区域31构成的pnp构造。第2阱区域31未直接与源电极80欧姆连接。
在该pnp构造部分中，在任意的电压方向都有反向偏压的pn结，所以一般不流过电流，但在第3离开区域23的宽度短的情况下，通过施加穿通电压以上的电压而通电。
关于该穿通电压，设为第1阱区域30的p型杂质浓度和第2阱区域31的p型杂质浓度都高于第3离开区域23的n型杂质浓度，从
[式1]
d2φ/dx2＝-qN/ε的一维泊松方程式，作为x＝W的解，被导出为
[式2]
V＝qNeffctW2/(2ε)。
在此，q是元电荷，Neffct是第3离开区域23的实效杂质浓度，W是第3离开区域23的宽度，ε是碳化硅半导体的介电常数。
因此，成为即使在续流动作时第2阱区域31的电压变动，用式2计算的穿通电压也不施加到由第1阱区域30-第3离开区域23-第2阱区域31构成的pnp构造的构造即可。
接下来，说明关断动作。
在关断动作中，漏电极84的电位急剧增大，对形成于第2阱区域31与漂移层20之间的pn结施加反向偏压，耗尽层从pn结面扩展到第2阱区域31和漂移层20的两侧。此时，由于该耗尽层的扩展，第2阱区域31内的未耗尽化的区域的空穴密度增大，其经由导电性层47朝向源电极80，但在平面方向远离与源电极80接触的部位(导电性层接触孔91)的部位产生的第2阱区域31内的空穴在第2阱区域31内或者导电性层47内在芯片平面方向移动而到达源电极80。将该电流称为位移电流。开关速度(dV/dt)越大，该位移电流越大。此时，关于从第2阱区域31向导电性层47的电流，在该肖特基二极管的正向流过，所以不会在第2阱区域31与导电性层47之间产生如栅绝缘膜被绝缘破坏那样的大的电压。
另外，在本实施方式中，具备薄层电阻比第2阱区域31低的导电性层47，所以能够使由于从第2阱区域31流到源电极80的位移电流产生的电压比未设置导电性层47的情况大幅降低。
最后，说明开通动作。
在开通动作时，在断开时成为高电压的漏电极84的漏电压朝向MOSFET的导通电压急剧降低。此时，在第2阱区域31与漂移层20之间的pn结中形成的耗尽层急剧缩小。与其相伴，从源电极80朝向第2阱区域31流过与关断动作时相反的方向的位移电流。开关速度(dV/dt)越大，开通时的位移电流也越大。
朝向从与源电极80接触的部位(导电性层接触孔91)在平面方向远离的部位，平面方向的位移电流主要在薄层电阻低的导电性层47中流过。因此，能够使由于位移电流产生的电压不成为高到形成于导电性层47的上部的绝缘层被绝缘破坏的程度的电压。第2阱区域31与导电性层47之间成为反向偏压，在第2阱区域31与导电性层47之间形成耗尽层，但由于在其之间流过AC电流，所以位移电流主要在薄层电阻低的导电性层47中流过。
在此，漂移层20的载流子浓度低且导电性层47是低电阻，所以在第2阱区域31与导电性层47之间形成的每1V电压的单位面积形成的耗尽层电容大于在第2阱区域31与漂移层20之间形成的每1V电压的单位面积形成的pn结电容。由于在第2阱区域31与导电性层47之间有大的pn结电容，所以易于流过AC性的电流，在第2阱区域31中不会产生高电压而能够使AC性的位移电流从第2阱区域31流到导电性层47。
另外，对形成于第2阱区域31与导电性层47之间的肖特基二极管施加反向偏压，所以在第2阱区域31与导电性层47之间不流过DC电流。
这样，在开通动作时，在第2阱区域31中不存在DC性的电流路径。因此，在开通动作中无法对第2阱区域31注入空穴。因此，在开通动作后，与在第2阱区域31中在关断动作时DC电流经由导电性层47流到源电极80的量对应地，在第2阱区域31中空穴不足，第2阱区域31带负电。通过该带电，在第2阱区域31中产生负的电压。
此时，关于在第2阱区域31中产生的负的电荷量，作为在断开状态下被施加电场E时的漂移层20与第2阱区域31之间出现的耗尽层电荷量，能够通过高斯定律(divE＝ρ/ε、E：电场、ρ：电荷密度)，估算大致的值。
例如，如果电场E是接近碳化硅的绝缘破坏电压的2MV/cm，则在第2阱区域31中产生的耗尽层电荷的总量成为在从平面方向观察时的每单位面积约1.8μC/cm2。即使在只产生这些负的耗尽层电荷的情况下，也必须使得形成于第2阱区域31上的栅绝缘膜50等绝缘膜不被绝缘破坏。
将在开通动作后在第2阱区域31中产生的电压设为Vonpw的情况下，用下式表示Vonpw。
[式3]
Figure GDA0002168850720000161
在此，Csurround(V)是在第2阱区域31与外部区域之间形成的电容，是第2阱区域31的电压V的函数。在V是负的值时，Csurround(V)的主要的分量成为形成于第2阱区域31与导电性层47之间的耗尽层电容。另外，Qdrift是断开状态下的漂移层20的耗尽层电荷的总量。如果增大Csurround(V)，则能够将在紧接着开通动作之后在第2阱区域31中产生的负电荷充电到形成于第2阱区域31与导电性层47之间的大的耗尽层电容，能够降低Vonpw的绝对值。
在Csurround(V)的具体的构成要素中，有导电性层47与第2阱区域31之间的肖特基连接部的耗尽层电容、导电性层47与漂移层20之间的pn结的耗尽层电容、进而栅电极60或者栅垫81与第2阱区域31之间的电容等。第2阱区域31和栅电极60或者栅垫81的电容小，但除了漂移层20与第2阱区域31之间的耗尽层电容以外，还有比该耗尽层电容大的导电性层47与第2阱区域31之间的耗尽层电容，所以能够充分增大Csurround(V)，所以针对在开通时产生的负的电荷，能够将第2阱区域31的产生电压Vonpw的绝对值减小到栅绝缘膜不会被破坏的程度。
另外，即使在形成于第2阱区域31与外部区域之间的电容Csurround(V)并未充分大的情况下，通过适当地设定由第2阱区域31-第3离开区域23-第1阱区域30构成的pnp构造的穿通电压，能够抑制在第2阱区域31中产生的电压的上升。
如果设计成使由第2阱区域31-第3离开区域23-第1阱区域30构成的pnp构造的穿通电压大于从续流动作时的源-漏之间的产生电压减去pn结的扩散电位量而得到的值，并且小于形成于第2阱区域31上的绝缘膜的破坏电压，更优选成为破坏电压的一半以下，则能够防止形成于第2阱区域31上的绝缘膜的绝缘破坏。
这样，根据本实施方式的碳化硅半导体装置，在第2阱区域31上设置与第2阱区域31肖特基连接且薄层电阻比第2阱区域31低的导电性层47，经由导电性层接触孔91将导电性层47和源电极80进行欧姆连接，所以能够在MOSFET的续流动作时，抑制终端区域中的双极性动作，并且能够降低在关断、开通动作时的第2阱区域31上产生的电压，能够抑制第2阱区域31上的绝缘膜的绝缘破坏。
另外，通过将在紧接着开通动作之后在第2阱区域中产生的负电荷充电到形成于第2阱区域31与导电性层47之间的大的耗尽层电容，能够降低第2阱区域31的电压变化量，能够防止形成于第2阱区域31上的绝缘膜的绝缘破坏。
进而，虽然是辅助性的定位，但通过适当地设定形成于第2阱区域31与第1阱区域30之间的pnp构造的穿通电压，也能够防止第2阱区域31上的绝缘膜的绝缘破坏。
此外，在本实施方式中，说明为形成于第2阱区域31上的导电性层47由多晶硅形成，但作为导电性层47的材料，不限于此，也可以是其他半导体材料、Ti等与第2阱区域31肖特基连接的金属等。
另外，说明为第2阱区域31上的栅电极60在与第2阱区域31之间隔着栅绝缘膜50形成，但栅电极60与第2阱区域31之间的绝缘膜无需是栅绝缘膜50，而也可以是场绝缘膜51、其他厚度的绝缘膜。
进而，此前，说明为第2阱区域31未与源电极80欧姆连接，但第2阱区域31的一部分也可以与源电极80欧姆连接。
图4是本实施方式的碳化硅半导体装置的其他方式的、主要记载碳化硅半导体部分的平面示意图。在图4中，在第2阱区域31的一部分，形成有将第2阱区域31和源电极80进行欧姆连接的第2阱区域接触孔92。图5是示出包括形成有图4的第2阱区域接触孔92的部位的剖面的剖面示意图。在图5中，第2阱区域接触孔92贯通场绝缘膜51以及层间绝缘膜55而形成。另外，也可以在第2阱区域接触孔92的下部的第2阱区域31，设置p型杂质浓度比第2阱区域31高且低电阻的第2阱接触区域36。
第2阱区域接触孔92在第2阱区域31内的最短路径上从导电性层接触孔91在剖面横向离开10μm以上而形成。第2阱区域31内的最短路径上的导电性层接触孔91和第2阱区域接触孔92的距离更优选为50μm以上。
另外，进而，在本实施方式中，说明为第1阱区域30和第2阱区域31离开，但也可以第1阱区域30和第2阱区域31连接。另外，说明为第1阱区域30有多个，多个第1阱区域30相互离开，但也可以多个第1阱区域30彼此连接。图6示出第1阱区域30和第2阱区域31连接并且多个第1阱区域30彼此连接的情况的本实施方式的碳化硅半导体装置的平面示意图。在这样的情况下，针对第1阱区域30形成的第1阱区域接触孔90在第1阱区域30内或者第2阱区域31内的最短路径上从导电性层接触孔91在剖面横向离开10μm以上而形成。第1阱区域30内或者第2阱区域31内的最短路径上的导电性层接触孔91和第1阱区域接触孔90的距离更优选为50μm以上。
另外，即使在第1阱区域30和第2阱区域31连接的情况下，也可以与图4同样地，在第2阱区域31设置第2阱区域接触孔92。图7示出在图6所示的碳化硅半导体装置的第2阱区域31设置有第2阱区域接触孔92的情况的平面示意图。即使在该情况下，第2阱区域31内的最短路径上的导电性层接触孔91和第2阱区域接触孔92的距离为10μm以上即可，更优选为50μm以上。
在此，在如图6所示第1阱区域30和第2阱区域31在平面上连接的情况下，第2阱区域31在续流动作时的电压施加时，原则上需要从源电极80电分离。例如，设为在形成于远离源电极80连接部的位置的面积S(cm2)的区域的第2导电类型的阱区域中，在续流动作时，流过电流密度J(A/cm2)的双极性电流。此时，在将该面积S的区域与源电极80之间的路径的电阻值设为Rtot(Ω)时，使源电极80的电位成为0V时的该区域的电位Vdrop(V)成为Vdrop＝J×S×Rtot。
例如，考虑在第1阱区域30和第2阱区域31被连接的部位中，在从连接部位向第2阱区域31侧离开10μm的部位，从相应部位在与连接部位相反的方向有50μm的纵深的区域。设为在从相应部位起纵深50μm的长度的区域中流过层叠缺陷不生长的程度的电流密度例如电流密度J为5A/cm2的双极性电流。另外，假设第2阱区域31的薄层电阻Rsheet为100kΩ/sq。由此，该情况的从相应部位至连接部位的电流路径的每1μm宽度的电阻值(每1μm宽度的Rtot)成为1MΩ，流过从相应部位起纵深50μm的长度的区域量的双极性电流的合计2.5×10- 6A(J×S)，从而从相应部位到连接部位之间的Vdrop成为2.5V。在该情况下，将连接部位设为0V，由于将Vdrop和SiC的pn结的扩散电位即约2V以绝对值相加而得到的值即约4.5V，如果相应部位的续流动作时的漏电压不成为约-4.5V(使先前的绝对值的值成为负的值)，则不流过双极性电流。如果相应部位是从连接部位向第2阱区域31侧离开50μm的部位，则Vdrop成为12.5V，如果在续流动作时的漏电压不成为约-14.5V，则不流过双极性电流。
这样，在远离第1阱区域30和第2阱区域31被连接的连接部位，而在纵深方向也有第2阱区域31的情况下，产生Vdrop，如果在续流动作时漏电压在负侧不成为相当大的值，则不流过双极性电流。
因此，这样的条件的第2阱区域31视为与第1阱区域30充分电分离，在离开与第1阱区域30的连接部位而形成的第2阱区域31中，能够享受本发明的效果。
在此，更严密而言，关于活性单元内的欧姆接触部位即第1阱区域30内的欧姆电极70至连接部分的电流路径中的电压，也需要加到Rtot。例如，在从连接部分离开10μm的区域有欧姆电极70的情况下，能够在比连接部分更外侧的区域中享受本发明的效果。进而，在从连接部分起40μm外侧的区域中，能够更显著地享受本发明的效果。在该情况下，第1阱区域接触孔90和导电性层接触孔91的距离为10μm以上即可，优选为50μm以上。
另外，如图6所示，即使在第2阱区域31上形成有与源电极80的欧姆接触(第2阱区域接触孔92)的情况下，如果在第2阱区域接触孔92与导电性层接触孔91之间确保10μm以上的距离，则能够享受本发明的效果的情况与上述说明相同。即使在该情况下，如果第2阱区域接触孔92与导电性层接触孔91之间的距离是50μm以上，则也更优选。
进而，在与源电极80欧姆连接的第2阱区域31中，如果Vdrop成为约2V以上，则在例如使漏电压在负侧成为约4V的情况下，从漏电压减去Vdrop而得到的电压成为SiC的pn结的扩散电位即约2V以下，在该第2阱区域31中不流过层叠缺陷扩展的程度的电流。因此，在这样的情况下，即使该第2阱区域31处于栅垫81或者栅布线82的正下或者其附近的成为所谓终端区域的部位，并且处于从上述第1阱区域接触孔90或者第2阱区域接触孔92起10μm以内的距离，在该阱区域中也不流过层叠缺陷扩展的程度的双极性电流。
同样地，在如图6所示第1阱区域30和第2阱区域31连接的情况下，除了上述限制以外，还存在从预定的阱区域至源电极80的路径的电阻值所致的限制。设为续流电流作为例如如层叠缺陷不扩展那样的电流密度以5A/cm2的电流密度流过，并设为有从该区域至源电极80的路径的电阻值为400kΩ的10μm×10μm的区域。在该情况下，先前说明的Vdrop(V)被计算为2V。关于这样的区域，在漏电压为4V的情况下，从漏电压减去Vdrop而得到的值小于pn结的扩散电位，所以能够抑制续流动作时的双极性动作。
在本实施方式中，示出按照预定的顺序进行各离子注入的例子，但离子注入的顺序也可以适宜地变更。另外，背面的欧姆电极、表面的欧姆电极70、第1肖特基电极71的形成顺序也可以适宜地变更。
另外，关于欧姆电极70、第1肖特基电极71，说明为与源电极80独立，但也可以在发挥各自的功能的范围中使用一部分相同的材料而一次形成。
此外，说明为第1导电类型和第2导电类型分别是n型和p型，并说明为也可以与其相反，但在第1导电类型是n型且第2导电类型是p型的情况下，进一步起到效果。
进而，关于形成于第2阱区域31上的导电性层47的俯视时的面积的比值，虽未特别涉及，但由于导电性层47是还为了提高第2阱区域31的导电性而形成的，所以最好在第2阱区域31的平面方向以更宽的比例形成导电性层47，例如，可以形成于第2阱区域31的区域的面积的一半以上，更优选80％以上等。
另外，形成于第2阱区域31上的导电性层47无需一定连续地形成，也可以是在其间有间隙的形状。
此外，导电性层47以在第2阱区域31上降低平面横向的电阻为目的，所以优选为在从剖面观察时第2阱区域31的宽度的一半以上，更优选为第2阱区域31的80％以上的宽度。另外，如果最低限地导电性层47的面积大于导电性层接触孔91，则能够享受本发明的效果。
进而，在本实施方式中，说明了在活性区域有SBD内置MOSFET的例子，但也可以代替SBD内置MOSFET，而设为在p型的阱区域上形成n型的沟道外延层49，并使该沟道外延层49在阈值电压以下的栅电压下作为单极型的二极管动作，并且将该单极型的二极管的上升电压设计成比由p型的阱区域和n型的漂移层形成的pn二极管的动作电压低的MOSFET。图8示出将图2的SBD内置MOSFET置换为这样的MOSFET的MOSFET的剖面示意图。这样，即使在续流动作时在MOSFET的沟道区域中反向通电的情况下，也能够得到与SBD内置MOSFET同样的效果。
实施方式2.
在实施方式1中，示出在第2阱区域31上以直接相接的方式设置有导电性层47的碳化硅半导体装置的例子，但在本实施方式的碳化硅半导体装置中，在第2阱区域31上隔着绝缘层53设置有导电性层47。关于其他点，与实施方式1相同，所以省略详细的说明。
图9是示意地示出在实施方式1的说明中使用的图1的从源电极80到碳化硅半导体装置的外周部的栅布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图9的终端区域中，在第2阱区域31与导电性层47之间形成有绝缘层53。
绝缘层53由氧化硅材料等绝缘性材料形成即可。也可以是氮化硅、氧化铝等绝缘性材料。另外，也可以用与栅绝缘膜50相同的材料以相同的工序形成。进而，也可以与栅绝缘膜50同样地将碳化硅层进行热氧化而形成。另外，为了增大绝缘层53的上部和下部的电容耦合，绝缘层53的厚度优选不会过大，例如，如果是氧化硅材料，则是200nm厚以下等即可。
进而，绝缘层53上的导电性层47也可以用与栅电极60相同的材料以相同的工序形成。
通过用与栅绝缘膜50相同的材料以相同的工序形成绝缘层53，用与栅电极60相同的材料以相同的工序形成导电性层47，能够简化制造工序。
在用与栅绝缘膜50相同的材料以相同的工序形成绝缘层53，用与栅电极60相同的材料以相同的工序形成导电性层47的情况下，相比于实施方式1的碳化硅半导体装置的制造方法，变更以下的点即可。
此外，在实施方式1中，在形成场绝缘膜51之前，在第2阱区域31上形成导电性层47，但不进行该工序，在形成场绝缘膜51之后，在活性区域形成栅绝缘膜50、栅电极60的工序中，在第2阱区域31上分别同时形成绝缘层53、导电性层47即可。
在此，说明本实施方式的碳化硅半导体装置的动作。
在本实施方式的碳化硅半导体装置中，第2阱区域31和导电性层47隔着绝缘层53形成电容器。该电容器作为使在开通/关断时的dV/dt施加时在第2阱区域31中在平面方向流过的位移电流作为交流电流流过的电流路径发挥作用。该电容器与在实施方式1的第2阱区域31与导电性层47之间的肖特基结成为反向偏压时在它们之间的耗尽层电容同样地发挥作用，所以能够与实施方式1同样地，抑制在电压开关时由于位移电流而产生的电压。这样，通过将在刚刚关断之后在第2阱区域31产生的正的电荷充电到第2阱区域31与导电性层47之间的电容器，能够将在第2阱区域31产生的电压抑制得低，防止形成于第2阱区域31上的绝缘膜的绝缘破坏。
第2阱区域31未与源电极80欧姆连接的结构抑制在第2阱区域31中流过的双极性电流的情形与实施方式1相同。另外，第2阱区域31也可以在某个条件下与源电极80欧姆连接的情形也与实施方式1相同。
进而，在如图10的剖面示意图所示，设置连接第2阱区域31和源电极80的肖特基接触孔93，使第2阱区域31和源电极80肖特基连接时，能够更有效地降低刚刚关断动作之后的第2阱区域31的带电。
实施方式3.
在实施方式1中，示出在第2阱区域31上设置导电性层47的例子，但在本实施方式的碳化硅半导体装置中，使碳化硅材料的第2导电类型的第2阱区域31的上层部设为低电阻的第1导电类型，在该层与第2阱区域31之间形成pn结。在此，该n型的层起到与导电性层47同样的作用。关于其他点，与实施方式1相同，所以省略详细的说明。
图11是示意地示出在实施方式1的说明中使用的图1的从源电极80到碳化硅半导体装置的外周部的栅布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图11的终端区域中，在第2导电类型的第2阱区域31的上层部，形成有相比于漂移层来说电阻更低且杂质浓度更高的、由碳化硅材料构成的第1导电类型的碳化硅导电性层45。第2阱区域31和源电极80未欧姆连接。
关于碳化硅导电性层45，例如，其厚度是50nm以上1000nm以下等即可，小于第2阱区域31的厚度即可。另外，碳化硅导电性层45的杂质浓度例如是1×1017cm-3以上且1×1019cm-3以下等即可。
另外，也可以以相同的工序，以相同的厚度、杂质浓度，形成碳化硅导电性层45和源区域40。此外。当然也可以以不同的工序，以不同的厚度、不同的杂质浓度，形成碳化硅导电性层45和源区域40。
接下来，说明以相同的工序以相同的厚度、杂质浓度形成碳化硅导电性层45和源区域40的情况的本实施方式的碳化硅半导体装置的制造方法。
在实施方式1中，在形成场绝缘膜51之前，在第2阱区域31上形成导电性层47，但不进行该工序，而在用于形成源区域40的离子注入工序时，同时在第2阱区域31的上层部中形成碳化硅导电性层45即可。
通过该制造方法，能够简化碳化硅半导体装置的制造工序，能够降低制造成本。
接下来，说明本实施方式的碳化硅半导体装置的动作。
在实施方式1的碳化硅半导体装置中，在第2阱区域31与导电性层47之间形成有肖特基结，但在本实施方式的碳化硅半导体装置中，在此，形成有第2阱区域31和碳化硅导电性层45的pn结。该pn结起到与实施方式1的碳化硅半导体装置的肖特基结同样的作用。
因此，本实施方式的碳化硅半导体装置与在实施方式1中说明的例子同样地，能够在MOSFET的续流动作时抑制终端区域中的双极性动作，并且能够降低在关断、开通动作时的第2阱区域31上产生的电压，能够抑制第2阱区域31上的绝缘膜的绝缘破坏。
进而，能够比实施方式1的碳化硅半导体装置更容易地制造。
实施方式4.
在实施方式3中，说明了在第2阱区域31的上层部形成有低电阻且第1导电类型的碳化硅导电性层45的例子，但碳化硅导电性层45也可以埋入于第2阱区域31内而形成。关于其他点，与实施方式3相同，所以省略详细的说明。
图12是示意地示出在实施方式1的说明中使用的图1的从源电极80到碳化硅半导体装置的外周部的栅布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图12的终端区域中，碳化硅导电性层45形成于第2导电类型的第2阱区域31的深度方向的中央部，碳化硅导电性层45经由第1导电类型的连接区域46与第2欧姆电极72连接。
第1导电类型的连接区域46与源区域40的形成同时进行离子注入而形成即可。另外，碳化硅导电性层45通过深深地注入离子而形成即可。
根据本实施方式的碳化硅半导体装置，将碳化硅导电性层45形成于第2阱区域31的内部，所以能够增大在碳化硅导电性层45与第2阱区域31之间形成的pn二极管的面积，能够增大碳化硅导电性层45与第2阱区域31之间的耗尽层电容。
因此，能够进一步降低在第2阱区域31上产生的电压，能够进一步抑制第2阱区域31上的绝缘膜的绝缘破坏。
实施方式5.
在实施方式3中，说明了在第2阱区域31的上层部形成有低电阻且第1导电类型的碳化硅导电性层45的例子，但也可以在碳化硅导电性层45的下表面有凹凸。关于其他点，与实施方式3相同，所以省略详细的说明。
图13是示意地示出在实施方式1的说明中使用的图1的从源电极80到碳化硅半导体装置的外周部的栅布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图13的终端区域中，在碳化硅导电性层45的下表面的与第2阱区域31的连接部形成有凹凸。
关于碳化硅导电性层45的下表面的凹凸，通过预定的离子注入掩模，在碳化硅导电性层45的离子注入的前后，比碳化硅导电性层45更深地进行离子注入而形成即可。
根据本实施方式的碳化硅半导体装置，在碳化硅导电性层45的下表面形成凹凸，所以能够增大在碳化硅导电性层45与第2阱区域31之间形成的pn二极管的面积，能够增大碳化硅导电性层45与第2阱区域31之间的耗尽层电容。
因此，能够进一步降低在第2阱区域31上产生的电压，能够进一步抑制第2阱区域31上的绝缘膜的绝缘破坏。
实施方式6.
在实施方式1～5的碳化硅半导体装置的终端区域中，在第2阱区域31针对源电极80不设置欧姆接触，在第2阱区域31设置肖特基连接或者pn连接、或者经由绝缘膜电容性耦合的区域，使源电极80针对该区域欧姆连接。除此以外，也可以与活性区域的第1阱区域30同样地，在第2阱区域31的平面方向的内部形成第1导电类型的离开区域，并设置针对该离开区域肖特基连接的电极。关于其他点，与实施方式1～5相同，所以省略详细的说明。
图14是示意地示出在实施方式1的说明中使用的图1的从源电极80到碳化硅半导体装置的外周部的栅布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图14的终端区域中，在第2导电类型的第2阱区域31的平面上的内部，形成有由碳化硅构成的第1导电类型的第4离开区域24，在第4离开区域24的上部，形成有与第4离开区域24肖特基连接的第2肖特基电极73。第2肖特基电极73形成于第2阱区域内肖特基接触孔94内。关于其他点，与实施方式3相同。
在此，也可以如在图15和图16中示出其剖面示意图和平面示意图，在相同的接触孔中，形成连接实施方式1～5的导电性层47或者碳化硅导电性层45和源电极80的导电性层接触孔91以及连接第4离开区域24上的第2肖特基电极73和源电极80的第2阱区域内肖特基接触孔94。
通过如图15以及图16所示，在相同的接触孔中形成连接导电性层47或者碳化硅导电性层45和源电极80的导电性层接触孔91以及连接第4离开区域24上的第2肖特基电极73和源电极80的第2阱区域内肖特基接触孔94，能够减小形成接触孔的面积。另外，通过在第2阱区域31内部也形成第1导电类型的第4离开区域24，并形成与第4离开区域24肖特基连接的第2肖特基电极73，能够进一步提高续流动作时的双极性通电抑制能力。
根据本实施方式的碳化硅半导体装置，在第2阱区域31的平面上的内部，也与活性区域同样地设置有与漂移层20肖特基连接的构造，所以能够进一步降低在终端构造部的第2阱区域31中流过的双极性电流。
此外，在此，示出了将在第2导电类型的第2阱区域31中与漂移层20肖特基连接的构造适用于实施方式3的例子，但当然即使适用于其他实施方式也得到同样的效果。
实施方式7.
在实施方式1～6的碳化硅半导体装置的终端区域中，关于第2阱区域31的平面横向的杂质浓度，未特别说明，但其特征在于，在第2阱区域31中的、在其上部隔着栅绝缘膜50具备栅电极60的部位的上层部，具备杂质浓度比其他第2阱区域31的杂质浓度低的第2导电类型的电场缓和层33。关于其他点，与实施方式1～6相同，所以省略详细的说明。
在图17的终端区域中，在第2导电类型的第2阱区域31的在上部隔着栅绝缘膜50具备栅电极60的部位的上层部，具备杂质浓度比其他第2阱区域31的杂质浓度低的第2导电类型的电场缓和层33。图17的构造是适用于实施方式3的构造的例子。
在此，电场缓和层33的杂质浓度成为第2阱区域31的杂质浓度的一半以下等即可。
在本实施方式的碳化硅半导体装置中，通过在开通时在第2阱区域31中产生的剩余电荷所形成的电压，在栅绝缘膜50与电场缓和层33之间形成耗尽层。
即使在未形成电场缓和层33的情况下，在栅绝缘膜50与第2阱区域31之间形成耗尽层，但在本实施方式的碳化硅半导体装置中，形成有电场缓和层33，所以该耗尽层宽度大幅变大。因此，能够大幅降低通过在开通时从第2阱区域31中的剩余电荷产生的产生电压施加到栅绝缘膜50的电场，能够更大幅地提高栅绝缘膜50的可靠性。
本实施方式的碳化硅半导体装置中的电场缓和层33能够通过在形成第2阱区域31的离子注入的前后使用预定的掩模注入n型或者p型的离子来形成。
在注入p型的离子的情况下，通过首先在深的区域中进行针对第2阱区域31的区域的离子注入，接下来使用使除了电场缓和层33的区域以外的区域开口的掩模在浅的区域中注入离子的方法实现。在该情况下，向在深的区域中具有峰值的第2阱区域31的离子注入的逆行分布(retrograde profile)由于在与栅绝缘膜50相接的浅的区域中降低杂质浓度，所以原样地作为电场缓和层33发挥作用。
实施方式8.
在实施方式1～7的碳化硅半导体装置的终端区域中，主要说明了原则上活性区域内的第1阱区域30和终端构造的第2阱区域31离开，第2阱区域31未与源电极80欧姆连接的结构，但在本实施方式中，终端构造的第2阱区域31经由辅助连接区域34与第1阱区域30的一部分连接。关于其他结构，与实施方式1～7相同，所以省略详细的说明。
图18是本实施方式的碳化硅半导体装置的平面示意图，在图18中，活性区域的第1阱区域30和终端区域的第2阱区域31经由第2导电类型的辅助连接区域34连接。图18是适用于实施方式1的情况的图。
第2导电类型的辅助连接区域34通过变更离子注入掩模，与第2阱区域31形成同时形成即可。
在活性区域的第1阱区域30和终端构造的第2阱区域31被完全分离，第2阱区域31完全浮置的状态的情况下，根据条件、构造，存在第2阱区域31充电而第2阱区域31上的绝缘膜被绝缘破坏的可能性。
根据本实施方式的碳化硅半导体装置，第2阱区域31经由辅助连接区域34连接，能够更可靠地避开第2阱区域31上的绝缘膜的绝缘破坏，能够进一步提高可靠性。
此时，在图18的碳化硅半导体装置的各边中央附近的接近辅助连接区域34的区域，流过不经由第3离开区域23而通过辅助连接区域34的电流，所以有可能引起耐压劣化。对此，在图18的碳化硅半导体装置的各角部附近的接近辅助连接区域34的区域，如在实施方式1中说明，在第2阱区域31中在平面横向长长地流过电流，产生第2阱区域31的薄层电阻所致的电压下降，双极性通电被抑制。
在实施方式1的图6中，在大量的部位连接第1阱区域30和第2阱区域31，但在本实施方式中，限定第1阱区域30和第2阱区域31的连接部位，所以有可能产生耐压劣化的部位也变少。因此，双极性电流流到第2阱区域31所致的耐压劣化也被限制。
这样，根据本实施方式的碳化硅半导体装置，能够使由于第2阱区域31浮置而产生的绝缘破坏的可能性降低，并且使第2阱区域31双极性通电所致的可靠性降低成为最小限。
此外，设置辅助连接区域34的区域最好相对形成有第3离开区域23的长度更短，例如设为形成有第3离开区域23的长度的1/10以下等即可。由此，能够将产生耐压劣化的可能性降低到约1/10以下，大幅提高元件的可靠性。
实施方式9.
在实施方式1～8中，以形成于MOSFET终端区域的第2阱区域31具有导电性层接触孔91为特征，但为了享受本发明的效果，即使在第2阱区域31上无导电性层接触孔91的情况下，形成于第2阱区域31附近的导电性层47在任意部位与源电极80欧姆连接，并且第2阱区域31在从源电极80来看以高电阻连接即可。在此，设为导电性层47占据处于栅垫81的下部的第2阱区域31的面积的一半以上的面积。其他点与实施方式1等相同，所以省略详细的说明。
图19示出实施方式9的碳化硅半导体装置中的终端区域的剖面示意图。如图19所示，在本实施方式的碳化硅半导体装置中，在终端构造的比第2阱区域31更靠活性区域侧，在第1阱区域接触孔90的一部分设置有向导电性层47的连接部位。在这样的构造中，无需在第2阱区域31形成特别的接触孔，并且能够提高向第2阱区域31的向源电极的连接电阻。另外，在第2阱区域31的上部，形成有低的薄层电阻且成为与欧姆电极70相同的电位的导电性层47。通过在剖面横向宽幅地形成导电性层47，能够降低第2阱区域31的剖面横向的电阻。因此，本实施方式的碳化硅半导体装置在高速开关时，也能够降低在关断、开通动作时的第2阱区域31上产生的电压，能够抑制第2阱区域31上的绝缘膜的绝缘破坏，并且能够抑制续流动作时的双极性电流。
图20是本实施方式的碳化硅半导体装置的变形例的剖面示意图。另外，图21是本实施方式的碳化硅半导体装置的变形例的平面示意图。在图20、图21中，形成于第2阱区域31的上层部的低电阻n型的碳化硅导电性层45与形成于处于活性区域的最外周的第1阱区域30的上层部的源区域40在平面方向的一部分连接，并且第2阱区域31与第1阱区域30在平面方向连接。
第1阱区域30内的源区域40经由第1阱区域接触孔90内的欧姆电极70与源电极80欧姆连接，所以形成于第2阱区域31的上层部的碳化硅导电性层45与源电极80低电阻地欧姆连接。因此，本实施方式的碳化硅半导体装置在高速开关时，也能够降低在关断、开通动作时的第2阱区域31上产生的电压。
另外，成为与源电极80相同的电位的第1阱区域30与第2阱区域31之间通过比较高电阻的p型半导体连接，所以能够抑制在开关时在第2阱区域31中流过双极性电流。
进而，本实施方式的碳化硅半导体装置也可以是如在图22中示出其平面示意图，条纹状地形成的活性区域的第1阱区域30与终端区域的第2阱区域31连接，第1阱区域30内的源区域40与第2阱区域31内的碳化硅导电性层45连接的构造。
即使在图22所示的构造中，在第2阱区域31侧，未形成向源电极80的欧姆接触，并且形成于第2阱区域31的上层部的宽范围的碳化硅导电性层45经由第1阱区域30内的源区域40，与源电极80低电阻地欧姆连接。另外，第2阱区域31和第1阱区域30相互连接，但由于通过比较高电阻的p型半导体连接，所以能够抑制在开关时在第2阱区域31中流过双极性电流。因此，在该构造的碳化硅半导体装置中，也能够降低在高速开关时在第2阱区域31上产生的电压，能够抑制第2阱区域31上的绝缘膜的绝缘破坏。另外，能够抑制续流动作时的双极性电流。
本实施方式的碳化硅半导体装置可以称为使实施方式1～8的碳化硅半导体装置的导电性层接触孔91和第1阱区域接触孔90的功能汇集到一个接触孔的实施方式。
此外，本实施方式的碳化硅半导体装置能够通过与实施方式1～8的碳化硅半导体装置的制造工艺基本上同样的工艺制造。
实施方式10.
在实施方式1～9中，形成于MOSFET终端区域的第2阱区域31上的导电性层47或者碳化硅导电性层45未与漂移层20直接接触，但在本实施方式的碳化硅半导体装置中，在第2阱区域31的一部分有n型的离开区域，该离开区域与形成于其上的导电性层47肖特基连接。其他点与上述实施方式相同，所以省略详细的说明。
作为进一步提高本发明的效果的实施方式，在本实施方式中，如在图23示出其剖面示意图，在导电性层47的下部的第2阱区域31设置n型的第5离开区域25，使与漂移层20连接的第5离开区域25和导电性层47直接肖特基接触。在本实施方式中，能够与导电性层接触孔91的大小无关地，在第2阱区域31中形成任意的大小、任意的数量的第5离开区域25。由此，能够进一步提高终端区域中的双极性通电抑制的效果。
此外，第5离开区域25可以是与漂移层20相同的杂质浓度，也可以是不同的杂质浓度。
进而，导电性层47在第2阱区域31上宽范围地形成，所以能够经由第2阱区域31与导电性层47之间的大的耗尽层电容，使在第2阱区域31中产生的位移电流低电阻地流向源电极。因此，能够降低高速开关时在第2阱区域31产生的电压，能够抑制第2阱区域31上的绝缘膜的绝缘破坏。
此外，本实施方式的碳化硅半导体装置仅通过变更第2阱区域31形成时的离子注入时的抗蚀剂图案，能够通过与实施方式1～8的碳化硅半导体装置的制造工艺基本上同样的工艺制造。
另外，在本实施方式中，导电性层47是能够与第1导电类型的漂移层20和第2导电类型的第2阱区域31这双方进行肖特基连接的材料即可。例如，是n型、p型的多晶硅、Al、Ti等金属即可。
此外，在实施方式1～10中，将第1导电类型设为n型、将第2导电类型设为p型而进行了说明，但不限于此，即使将第1导电类型设为p型、将第2导电类型设为n型，也起到同样的效果。另外，作为n型(第1导电类型)杂质使用N，但也可以是磷或者砷。作为p型(第2导电类型)杂质使用Al，但也可以是硼或者镓。
另外，在实施方式1～10中说明的MOSFET中，栅绝缘膜50无需一定是氧化硅等氧化膜，也可以是氧化膜以外的绝缘膜或者组合氧化膜以外的绝缘膜和氧化膜而成的膜。另外，作为栅绝缘膜50使用使碳化硅热氧化而形成的氧化硅，但也可以是利用CVD法的沉积膜的氧化硅。进而，本发明还能够使用于具有超结构造的MOSFET。
另外，在上述实施方式中，说明了具有栅绝缘膜50的MOSFET，但只要是单极器件，就能够适用本发明，例如，在不具有栅绝缘膜50的JFET(Junction FET，结型场效应管)、MESFET(Metal-Semiconductor Field Effect Transistor，金属半导体场效应晶体管)中也能够使用本发明。
进而，在上述实施方式中，源侧的欧姆电极70和第1肖特基电极71分离地制作，但也可以用相同材料连续地形成，还可以用不同材料连续地形成。
另外，关于第1肖特基电极71和第2肖特基电极73，也可以用相同材料形成，还可以用不同材料形成。
另外，在上述实施方式中，使用结晶构造、主面的面方位、偏离角以及各注入条件等具体的例子进行了说明，但适用范围不限于这些数值范围。
实施方式11.
本实施方式是将上述实施方式1～10所涉及的碳化硅半导体装置适用于电力变换装置的实施方式。本发明不限定于特定的电力变换装置，但以下作为实施方式11，说明在三相的逆变器中适用本发明的情况。
图24是示出适用本实施方式所涉及的电力变换装置的电力变换系统的结构的框图。
图24所示的电力变换系统包括电源100、电力变换装置200、负载300。电源100是直流电源，向电力变换装置200供给直流电力。电源100能够由各种例子构成，例如，能够由直流系统、太阳能电池、蓄电池构成，也可以由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以由将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源100。
电力变换装置200是连接于电源100与负载300之间的三相的逆变器，将从电源100供给的直流电力变换为交流电力，向负载300供给交流电力。电力变换装置200如图24所示，具备：主变换电路201，将直流电力变换为交流电力而输出；驱动电路202，输出驱动主变换电路201的各开关元件的驱动信号；以及控制电路203，将控制驱动电路202的控制信号输出到驱动电路202。
负载300是通过从电力变换装置200供给的交流电力驱动的三相的电动机。此外，负载300不限于特定的用途，是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下，详细说明电力变换装置200。主变换电路201具备开关元件和续流二极管(未图示)，通过开关元件进行开关，将从电源100供给的直流电力变换为交流电力，供给给负载300。主变换电路201的具体的电路结构有各种例子，但本实施方式所涉及的主变换电路201是2电平的三相全桥电路，能够包括6个开关元件和与各个开关元件反并联的6个续流二极管。在主变换电路201的各开关元件中，适用上述实施方式1～6中的任意实施方式所涉及的碳化硅半导体装置。关于6个开关元件，每2个开关元件串联连接而构成上下臂，各上下臂构成全桥电路的各相(U相、V相、W相)。而且，各上下臂的输出端子即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成驱动主变换电路201的开关元件的驱动信号，并供给给主变换电路201的开关元件的控制电极。具体而言，依照来自后述控制电路203的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为断开状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为断开状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(断开信号)。
控制电路203以向负载300供给期望的电力的方式控制主变换电路201的开关元件。具体而言，根据应供给给负载300的电力，计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压调制开关元件的导通时间的PWM控制，控制主变换电路201。而且，以在各时间点向应成为导通状态的开关元件输出导通信号，向应成为断开状态的开关元件输出断开信号的方式，向驱动电路202输出控制指令(控制信号)。驱动电路202依照该控制信号，向各开关元件的控制电极输出导通信号或者断开信号作为驱动信号。
在本实施方式所涉及的电力变换装置中，作为主变换电路201的开关元件适用实施方式1～10所涉及的碳化硅半导体装置，所以能够实现低损耗并且提高高速开关的可靠性的电力变换装置。
在本实施方式中，说明了在2电平的三相逆变器中适用本发明的例子，但本发明不限于此，而能够适用于各种电力变换装置。在本实施方式中设为2电平的电力变换装置，但也可以是3电平、多电平的电力变换装置，在向单相负载供给电力的情况下也可以在单相的逆变器中适用本发明。另外，在向直流负载等供给电力的情况下，还能够在DC/DC转换器、AC/DC转换器中适用本发明。
另外，适用本发明的电力变换装置不限定于上述负载是电动机的情况，例如，能够用作放电加工机、激光加工机或者感应加热烹调器、非接触器供电系统的电源装置，进而也能够用作太阳能发电系统、蓄电系统等的功率调节器。

Claims (23)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
多个第2导电类型的第1阱区域，设置于所述漂移层的表层；
第1导电类型的第1离开区域，是使所述第1阱区域彼此离开的区域；
第1导电类型的源区域，形成于所述第1阱区域的表层部；
第1肖特基电极，设置于所述第1离开区域上，与所述第1离开区域肖特基接合；
欧姆电极，设置于所述第1阱区域上的第1阱区域接触孔内，与所述第1阱区域欧姆连接；
栅绝缘膜，形成于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域独立地设置于所述漂移层的表层；
栅电极，形成于所述第1阱区域上的所述栅绝缘膜上及在所述第2阱区域上设置的绝缘膜上；
栅垫，形成于所述第2阱区域的上方，与所述栅电极连接；
导电性层，在比所述第2阱区域的底面更上部以不与所述第2阱区域欧姆连接的方式形成，薄层电阻比所述第2阱区域低；
源电极，与所述第1肖特基电极、所述欧姆电极及所述导电性层连接；以及
导电性层接触孔，使所述导电性层和所述源电极欧姆连接，不使所述导电性层和所述第2阱区域欧姆连接。
2.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，设置于所述漂移层的表层；
第1导电类型的源区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，形成于未形成所述源区域的所述第1阱区域的表面上，第1导电类型的杂质浓度比所述源区域低；
欧姆电极，设置于所述第1阱区域上的第1阱区域接触孔内，与所述第1阱区域欧姆连接；
栅绝缘膜，形成于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域独立地设置于所述漂移层的表层；
栅电极，形成于所述第1阱区域上的所述栅绝缘膜上及在所述第2阱区域上设置的绝缘膜上；
栅垫，形成于所述第2阱区域的上方，与所述栅电极连接；
导电性层，在比所述第2阱区域的底面更上部以不与所述第2阱区域欧姆连接的方式形成，薄层电阻比所述第2阱区域低；
源电极，与所述欧姆电极及所述导电性层连接；以及
导电性层接触孔，使所述导电性层和所述源电极欧姆连接，不使所述导电性层和所述第2阱区域欧姆连接。
3.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域和所述第2阱区域离开。
4.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第2阱区域经由第2阱区域接触孔与所述源电极欧姆连接，所述导电性层接触孔和所述第2阱区域接触孔在所述第2阱区域内的最短路径上在平面方向离开10μm以上而形成。
5.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域接触孔在所述第1阱区域内或者所述第2阱区域内的最短路径上在平面方向从所述导电性层接触孔离开10μm以上而形成。
6.一种碳化硅半导体装置，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
多个第2导电类型的第1阱区域，设置于所述漂移层的表层；
第1导电类型的第1离开区域，是使所述第1阱区域彼此离开的区域；
第1导电类型的源区域，形成于所述第1阱区域的表层部；
第1肖特基电极，设置于所述第1离开区域上，与所述第1离开区域肖特基接合；
欧姆电极，设置于所述第1阱区域上，与所述第1阱区域欧姆连接；
栅绝缘膜，形成于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域的至少一个连接而设置于所述漂移层的表层；
栅电极，形成于所述第1阱区域上的所述栅绝缘膜上及在所述第2阱区域上设置的绝缘膜上；
栅垫，形成于所述第2阱区域的上方，与所述栅电极连接；
导电性层，在比所述第2阱区域的底面更上部以不与所述第2阱区域欧姆连接的方式形成，具有形成于所述栅垫的下部的第2阱区域的一半以上的面积，薄层电阻比所述第2阱区域低；以及
源电极，与所述第1肖特基电极、所述欧姆电极及所述导电性层连接，
所述第2阱区域经由所述第1阱区域上的第1阱区域接触孔与所述源电极欧姆连接。
7.一种碳化硅半导体装置，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
多个第2导电类型的第1阱区域，设置于所述漂移层的表层；
第1导电类型的源区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，形成于未形成所述源区域的所述第1阱区域的表面上，第1导电类型的杂质浓度比所述源区域低；
欧姆电极，设置于所述第1阱区域上，与所述第1阱区域欧姆连接；
栅绝缘膜，形成于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域的至少一个连接而设置于所述漂移层的表层；
栅电极，形成于所述第1阱区域上的所述栅绝缘膜上及在所述第2阱区域上设置的绝缘膜上；
栅垫，形成于所述第2阱区域的上方，与所述栅电极连接；
导电性层，在比所述第2阱区域的底面更上部以不与所述第2阱区域欧姆连接的方式形成，具有形成于所述栅垫的下部的第2阱区域的一半以上的面积，薄层电阻比所述第2阱区域低；以及
源电极，与所述欧姆电极及所述导电性层连接，
所述第2阱区域经由所述第1阱区域上的第1阱区域接触孔与所述源电极欧姆连接。
8.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述导电性层是形成于所述第2阱区域上的表层部的由第1导电类型的碳化硅构成的碳化硅导电性层。
9.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述导电性层形成于所述第2阱区域的表面上，所述导电性层和所述第2阱区域肖特基连接。
10.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述导电性层隔着绝缘层形成于所述第2阱区域上。
11.根据权利要求9所述的碳化硅半导体装置，其特征在于，
所述导电性层由多晶硅构成。
12.根据权利要求9所述的碳化硅半导体装置，其特征在于，
所述导电性层与贯通所述第2阱区域而形成的第1导电类型的第5离开区域肖特基连接。
13.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述导电性层跨越所述第2阱区域的剖面横向的宽度的一半以上的宽度而形成。
14.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的平面方向的内部具有第1导电类型的第4离开区域，在所述第4离开区域上具备与所述第4离开区域肖特基连接的第2肖特基电极，第2肖特基电极与所述源电极连接。
15.根据权利要求14所述的碳化硅半导体装置，其特征在于，
所述第2肖特基电极和所述导电性层通过与所述源电极相同的接触孔连接。
16.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述导电性层形成于所述栅垫或者所述栅电极的下方。
17.根据权利要求8所述的碳化硅半导体装置，其特征在于，
所述碳化硅导电性层被埋入到所述第2阱区域的剖面深度方向的内部。
18.根据权利要求8所述的碳化硅半导体装置，其特征在于，
在所述碳化硅导电性层的下表面具有凹凸。
19.根据权利要求1、2、6、7中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域上有隔着所述栅绝缘膜具有所述栅电极的部位，在所述第2阱区域的隔着所述栅绝缘膜与所述栅电极相对的部位具备杂质浓度比所述第2阱区域低的电场缓和层。
20.根据权利要求10所述的碳化硅半导体装置，其特征在于，
所述导电性层由多晶硅构成。
21.根据权利要求10所述的碳化硅半导体装置，其特征在于，
所述导电性层与贯通所述第2阱区域而形成的第1导电类型的第5离开区域肖特基连接。
22.根据权利要求17所述的碳化硅半导体装置，其特征在于，
在所述碳化硅导电性层的下表面具有凹凸。
23.一种电力变换装置，具备：
主变换电路，具有权利要求1至22中的任意一项所述的碳化硅半导体装置，该主变换电路变换输入的电力而输出；
驱动电路，将驱动所述碳化硅半导体装置的驱动信号输出到所述碳化硅半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出到所述驱动电路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112018006467B4 (de) 2017-12-19 2022-11-17 Mitsubishi Electric Corporation Siliciumcarbid-halbleiteranordnung und leistungswandler
DE112018006450T5 (de) 2017-12-19 2020-09-03 Mitsubishi Electric Corporation Siliciumcarbid-halbleiteranordnung und leistungswandler
CN111466032B (zh) 2017-12-19 2023-08-18 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
WO2019186853A1 (ja) * 2018-03-29 2019-10-03 新電元工業株式会社 ワイドギャップ半導体装置
JP7188210B2 (ja) * 2019-03-22 2022-12-13 三菱電機株式会社 半導体装置
JP7334638B2 (ja) 2020-02-07 2023-08-29 株式会社デンソー 半導体装置
DE112020006718T5 (de) * 2020-02-13 2022-12-01 Mitsubishi Electric Corporation Verfahren zur herstellung einer siliciumcarbid-halbleitereinheit und leistungswandlereinheit unter verwendung der siliciumcarbid-halbleitereinheit
CN111755524B (zh) * 2020-07-20 2022-06-07 西安电子科技大学 一种肖特基积累层碳化硅横向场效应晶体管及其制作方法
CN112164653B (zh) * 2020-09-25 2022-03-29 深圳基本半导体有限公司 功率器件及其基于自对准工艺的制造方法
WO2022061768A1 (zh) * 2020-09-25 2022-03-31 深圳基本半导体有限公司 功率器件及其制造方法
CN112164654B (zh) * 2020-09-25 2022-03-29 深圳基本半导体有限公司 集成肖特基二极管的功率器件及其制造方法
WO2023281669A1 (ja) * 2021-07-07 2023-01-12 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置を用いた電力変換装置
JPWO2023062951A1 (zh) * 2021-10-14 2023-04-20
CN117690970A (zh) * 2024-02-04 2024-03-12 深圳天狼芯半导体有限公司 一种碳化硅功率器件及其制作方法
CN117690972A (zh) * 2024-02-04 2024-03-12 深圳天狼芯半导体有限公司 一种碳化硅功率器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
CN102870217A (zh) * 2010-04-06 2013-01-09 三菱电机株式会社 功率用半导体装置及其制造方法
CN104425574A (zh) * 2013-08-28 2015-03-18 三菱电机株式会社 碳化硅半导体装置
WO2016194419A1 (ja) * 2015-06-04 2016-12-08 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115370A (ja) 1984-06-30 1986-01-23 Toshiba Corp 半導体装置
JPH03229469A (ja) 1990-02-05 1991-10-11 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
CN1265465C (zh) * 2001-04-04 2006-07-19 三菱电机株式会社 半导体器件
JP2003017701A (ja) 2001-07-04 2003-01-17 Denso Corp 半導体装置
JP4096569B2 (ja) * 2002-01-31 2008-06-04 株式会社デンソー 炭化珪素半導体装置とその製造方法
JP2006140372A (ja) 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2009076761A (ja) 2007-09-21 2009-04-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8723259B2 (en) * 2009-02-24 2014-05-13 Mitsubishi Electric Corporation Silicon carbide semiconductor device
CN102414818B (zh) * 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
CN102473723B (zh) * 2009-07-15 2014-12-03 三菱电机株式会社 功率用半导体装置及其制造方法
CN102217070B (zh) * 2009-09-03 2013-09-25 松下电器产业株式会社 半导体装置及其制造方法
JP5654818B2 (ja) * 2010-09-27 2015-01-14 ルネサスエレクトロニクス株式会社 パワー系半導体装置の製造方法
CN103222178A (zh) * 2010-10-29 2013-07-24 松下电器产业株式会社 逆变器
WO2013042406A1 (ja) * 2011-09-21 2013-03-28 三菱電機株式会社 電力用半導体装置
CN103141026B (zh) 2011-10-03 2014-04-02 松下电器产业株式会社 半导体装置、电力转换器及电力转换器的控制方法
DE112013004362B4 (de) 2012-09-06 2018-06-21 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2014175412A (ja) 2013-03-07 2014-09-22 Toshiba Corp 半導体基板及び半導体装置
JP5992094B2 (ja) 2013-04-03 2016-09-14 三菱電機株式会社 半導体装置
CN103311315B (zh) * 2013-05-15 2015-09-09 电子科技大学 具有肖特基接触终端的快恢复二极管
WO2014192198A1 (ja) * 2013-05-29 2014-12-04 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015176889A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
WO2015178024A1 (ja) * 2014-05-23 2015-11-26 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP6379778B2 (ja) * 2014-07-15 2018-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6424524B2 (ja) * 2014-09-08 2018-11-21 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6550995B2 (ja) * 2015-07-16 2019-07-31 富士電機株式会社 半導体装置
US11222973B2 (en) * 2016-04-11 2022-01-11 Mitsubishi Electric Corporation Semiconductor device
WO2017208734A1 (ja) * 2016-06-03 2017-12-07 富士電機株式会社 半導体装置
WO2018135147A1 (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置および半導体装置の製造方法
US11189720B2 (en) * 2017-02-24 2021-11-30 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
CN102870217A (zh) * 2010-04-06 2013-01-09 三菱电机株式会社 功率用半导体装置及其制造方法
CN104425574A (zh) * 2013-08-28 2015-03-18 三菱电机株式会社 碳化硅半导体装置
WO2016194419A1 (ja) * 2015-06-04 2016-12-08 三菱電機株式会社 半導体装置および半導体装置の製造方法

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