JP4096569B2 - 炭化珪素半導体装置とその製造方法 - Google Patents
炭化珪素半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP4096569B2 JP4096569B2 JP2002023306A JP2002023306A JP4096569B2 JP 4096569 B2 JP4096569 B2 JP 4096569B2 JP 2002023306 A JP2002023306 A JP 2002023306A JP 2002023306 A JP2002023306 A JP 2002023306A JP 4096569 B2 JP4096569 B2 JP 4096569B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- sic
- conductivity type
- film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 109
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 108
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 46
- 229920005591 polysilicon Polymers 0.000 claims description 46
- 229910001456 vanadium ion Inorganic materials 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 238000003763 carbonization Methods 0.000 claims 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- -1 aluminum ions Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は炭化珪素半導体装置に係り、詳しくは、縦型の接合型ＦＥＴ（縦型ＪＦＥＴ）に関するものである。
【０００２】
【従来の技術】
ＳｉＣを材料とした縦型ＪＦＥＴが、Technical Digest of Int'l Contf. on SiC and Related Materials-ICSCRM2001-,Tsukuba,Japan,2001 p327に開示されている。これを図２４に示す。Ｎ+ＳｉＣドレイン用基板１００の上に、Ｎ-ＳｉＣドリフト層１０１と、Ｎ+ＳｉＣソース層１０２とが順に形成されるとともに、ソース層１０２を貫通してドリフト層１０１に達するトレンチ１０３が形成され、トレンチ１０３の内部にゲート電極１０４を配置している。さらに、トレンチ１０３の内壁面に酸化膜１０５を形成している。この酸化膜１０５によってゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与える。
【０００３】
ところが、酸化膜１０５中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜に大きな電界がかかり、ゲート電極とドレイン間の耐圧が低下するという問題があった。
【０００４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、電界を緩和して耐圧を向上させることができる炭化珪素半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の炭化珪素半導体装置において、ドリフト層及びソース層のうち前記トレンチ（４）の内壁面を構成する部分にはバナジウムイオンが注入されて半絶縁領域が形成されているとともに、半絶縁領域の表面には酸化膜が形成されていることを特徴としている。よって、トレンチの内壁面に酸化膜を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。
ここで、酸化膜中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜に大きな電界がかかるが、ドリフト層及びソース層にバナジウムイオンを注入してなる半絶縁領域により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。
【０００６】
請求項２に記載のように、前記トレンチ底面における半絶縁領域の厚さを、トレンチ側面での半絶縁膜の厚さよりも厚くすると、高耐圧化がさらに可能である。あるいは、請求項３に記載のように、トレンチ底面における半絶縁領域の下に、ＳｉＣよりなる第２導電型の不純物拡散領域を形成すると、この第２導電型の不純物拡散領域とドリフト層の間のビルトインポテンシャルの差を利用してドリフト層へ空乏層を伸ばすことができるため、よりよくノーマリーオフが実現できる。
【０００７】
また、請求項４に記載のように、トレンチ内のゲート電極の上面におけるソース電極との間に酸化膜を形成すると、ゲート電極とソース電極とを電気的に分離することができる。
【０００８】
請求項５に記載の炭化珪素半導体装置において、トレンチの内壁面には、第２導電型のエピタキシャル膜が形成されているとともに、第２導電型のエピタキシャル膜の表面には、酸化膜が形成されていることを特徴としている。よって、トレンチの内壁面に酸化膜を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。ここで、酸化膜中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜に大きな電界がかかるが、ＳｉＣよりなる第２導電型のエピタキシャル膜により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。
【０００９】
請求項６に記載のように、トレンチ底面におけるエピタキシャル膜の下にドリフト層にバナジウムイオンを注入してなる半絶縁領域またはＳｉＣよりなる第２導電型の不純物拡散領域を形成するとよい。特に、トレンチの底部に半絶縁領域を形成すると、高耐圧化がさらに可能である。また、ＳｉＣよりなる第２導電型の不純物拡散領域を形成すると、よりよくノーマリーオフが実現できる。
【００１０】
請求項７に記載のように、トレンチ内のゲート電極および第２導電型のエピタキシャル膜の上面におけるソース電極との間に酸化膜を形成するとよい。このようにすると、ゲート電極とソース電極とを電気的に分離することができる。
【００１５】
請求項８に記載の炭化珪素半導体装置の製造方法により、請求項４に記載の炭化珪素半導体装置を得ることができる。よって、アイソレーションがセルフアラインで形成することができるようになる。
【００１６】
請求項９に記載の炭化珪素半導体装置の製造方法により、請求項７に記載の炭化珪素半導体装置を得ることができる。よって、アイソレーションがセルフアラインで形成することができるようになる。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００２０】
図１には、本実施の形態における炭化珪素半導体装置（縦型ＪＦＥＴ）の縦断面図を示す。
図１において、ＳｉＣよりなるＮ+型ドレイン用基板１の上に、ＳｉＣよりなるＮ-型のドリフト層２と、ＳｉＣよりなるＮ+型のソース層３とが順に形成されている。また、ソース層３を貫通してドリフト層２に達するトレンチ４が形成されている。さらに、トレンチ４の内部にポリシリコンゲート電極５が配置されている。
【００２１】
トレンチ４の内壁面には酸化膜（ＳｉＯ2膜）６が形成されている。このように、トレンチ４の内壁面に酸化膜６を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。
【００２２】
また、酸化膜６の外周側に半絶縁領域７が形成されている。半絶縁領域７はバナジウムイオンを拡散したもの（バナジウムイオン拡散領域）である。トレンチ底面におけるバナジウムイオン拡散領域７ｂの厚さは、トレンチ側面でのバナジウムイオン拡散領域７ａの厚さよりも厚くなっている。ここで、酸化膜６中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜６に大きな電界がかかるが、酸化膜６の外周側に形成したバナジウムイオン拡散領域（半絶縁領域）７により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。さらに、半絶縁領域７はトレンチ底面における半絶縁領域７ｂがトレンチ側面での半絶縁領域７ａよりも厚くなっており、これにより、ドレイン電極とゲート電極間の高耐圧化がさらに可能となる。図１の構成はノーマリーオフとする場合に特に適している。
【００２３】
また、ソース層３の上面にはソース電極８が形成されている。基板１の裏面（下面）にはドレイン電極９が形成されている。トレンチ４の内部のポリシリコンゲート電極５の上面におけるソース電極８との間には酸化膜１０が形成されている。これにより、ゲート電極５とソース電極８とが電気的に分離されている。
【００２４】
次に、炭化珪素半導体装置の製造方法について説明する。
図２，３は製造工程の説明のための縦断面図である。
まず、図２（ａ）に示すように、Ｎ+型ＳｉＣ基板１を用意し、エピタキシャル成長法により、その上にＮ-ドリフト層２とＮ+ソース層３を連続して形成する。このように、基板１上にＮ-ドリフト層２とＮ+ソース層３とを順に形成する。そして、図２（ｂ）に示すように、ソース層３を貫通してドリフト層２に達するトレンチ４を形成する。これにはＲＩＥ法を用いる。
【００２５】
その後、図２（ｃ）に示すように、トレンチ４の内壁面（側面と底面）にバナジウムをイオン注入する。このとき、トレンチ底面に対しては垂直方向から強いエネルギーにてイオンを注入するとともに、トレンチ側面に対しては斜め方向から弱いエネルギーにてイオンを注入する。これにより、トレンチ底面におけるバナジウムイオン拡散領域７ｂは、トレンチ側面でのバナジウムイオン拡散領域７ａよりも厚くなる。
【００２６】
さらに、図３（ａ）に示すように、トレンチ４内の壁面に熱酸化膜（ＳｉＯ2膜）６を形成する。このとき、バナジウムイオンの拡散領域７の表面に熱酸化膜を形成することになり、膜厚の厚い熱酸化膜を形成することができる（広義には、イオン拡散層の表面に熱酸化膜を形成することにより厚い膜厚を形成することができる）。
【００２７】
このように、トレンチ４の内壁面に酸化膜６が、また、当該酸化膜６の外周側にバナジウムイオン拡散領域（半絶縁領域）７が位置するように、当該膜６および領域７を形成する。
【００２８】
そして、図３（ｂ）に示すように、ポリシリコン膜５をトレンチ４内が埋め込まれるように成膜し、さらに、エッチバックしてソース層３の上面のポリシリコン膜５を取り除く。このようにして、トレンチ４の内部にゲート電極となるポリシリコン膜５を埋め込む。
【００２９】
さらに、図３（ｃ）に示すように、８００℃程度の熱酸化によりトレンチ４の内部のポリシリコン膜５の表面を熱酸化膜１０で覆う。このとき、ポリシリコンは酸化温度が低く、ＳｉＣは酸化温度が高いので、当該熱酸化をポリシリコンの酸化温度とＳｉＣの酸化温度との中間温度で行うようにする。このようにすると、セルフアラインでトレンチ開口部を塞ぐ酸化膜１０を形成することができる。つまり、トレンチ４内においてポリシリコン膜５が露出するとともにソース層３の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行うとポリシリコン膜５の上面に自己整合的に熱酸化膜１０を形成することができる。よって、アイソレーションがセルフアラインで形成することができるようになる。従って、セルサイズを微細化する場合に有利である。
【００３０】
その後、図１に示すように、熱酸化膜１０上を含めたソース層３の上に金属膜を形成してソース電極８とするとともに、基板１の裏面に金属膜を形成してドレイン電極９とする。
【００３１】
図１においてはトレンチ４の内壁面に酸化膜６を形成するとともに、酸化膜６の外周側に半絶縁領域７を形成し、この領域７はトレンチ底面における半絶縁領域７ｂはトレンチ側面での半絶縁領域７ａよりも厚くしたが、図４に示すように、トレンチ底面において半絶縁領域を厚くする代わりにアルミニウムイオンを拡散した領域１１を形成してもよい。詳しくは、例えばアルミニウムをイオン注入した後、バナジウムをイオン注入することにより作製することができる。このようにして、アルミニウムを拡散すると、即ち、トレンチ４底面における半絶縁領域７の下にＳｉＣよりなるＰ型の不純物拡散領域１１を形成すると、このＰ型の不純物拡散領域１１とドリフト層２の間のビルトインポテンシャルの差を利用してドリフト層２へ空乏層を伸ばすことができるため、よりよくノーマリーオフが実現できる。
【００３２】
また、図１の構成に対し図５に示すように、トレンチ側面および底面において酸化膜６の外周側に均等な厚さの半絶縁領域（バナジウムイオン拡散領域）７を形成してもよい。特にノーマリオンタイプにする場合に好ましい。
【００３３】
なお、図１でのトレンチ４内の酸化膜６を無くし図６のようにすることも可能であり、さらに、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、図６に示すようにＰ型であっても図７に示すようにＮ型であってもよい。特に図６の構成はノーマリオフタイプにする場合に好ましい。Ｐ型では、Ｐ型のポリシリコンとＳｉＣの間の静電ポテンシャルの差が大きくなり、Ｎ-ドリフト側に空乏層を大きく伸ばすことが可能であるからである。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３４】
図８には、本実施の形態における炭化珪素半導体装置の縦断面図を示す。
図８において、トレンチ４の内壁面には酸化膜６が形成されている。また、図１でのバナジウムイオン拡散領域７の代わりに図８においては、酸化膜６の外周側にはＳｉＣよりなるＰ+型のエピタキシャル膜２０が形成されている。よって、トレンチ４の内壁面に酸化膜６を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。ここで、酸化膜中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜６に大きな電界がかかるが、酸化膜６の外周側に形成したＰ+型エピタキシャル膜２０により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。
【００３５】
さらに、トレンチ４底面におけるエピタキシャル膜２０の下には半絶縁領域２１が形成されている。半絶縁領域２１は、バナジウムイオンを拡散したもの（バナジウムイオン拡散領域）である。このように、トレンチ４の底部にバナジウムを拡散すると、高耐圧化がさらに可能である。
【００３６】
また、トレンチ４内のポリシリコンゲート電極５およびＰ+型エピタキシャル膜２０の上面におけるソース電極８との間には酸化膜２２が形成されている。
次に、炭化珪素半導体装置の製造方法について説明する。
【００３７】
図９，１０は製造工程の説明のための縦断面図である。
まず、図２（ａ），（ｂ）を用いて説明したように、Ｎ+型ＳｉＣ基板１の上にエピタキシャル成長法によりＮ-ドリフト層２とＮ+ソース層３とを順に形成する。さらに、ＲＩＥ法によりソース層３を貫通してドリフト層２に達するトレンチ４を形成する。
【００３８】
その後、図９（ａ）に示すように、トレンチ４の底面にバナジウムをイオン注入してバナジウムイオン拡散領域２１を形成する。
さらに、図９（ｂ）に示すように、トレンチ４内の壁面にＳｉＣよりなるＰ+型のエピタキシャル膜２０を形成する。詳しくは、トレンチ４内を含めたソース層３の上面にＰ+エピ層２０を形成し、さらに、ソース層３の上面のエピ膜２０をエッチバックにより除去する。そして、図９（ｃ）に示すように、エピタキシャル膜２０の内面、即ち、トレンチ４内の壁面に熱酸化膜（ＳｉＯ2膜）６を形成する。
【００３９】
このように、トレンチ４の内壁面に酸化膜６が、また、当該酸化膜６の外周側にＳｉＣよりなるＰ+型のエピタキシャル膜２０が位置するように、当該両膜６，２０を形成する。つまり、トレンチ４の内壁面にＳｉＣよりなるＰ+型のエピタキシャル膜２０が位置するように、また、当該エピタキシャル膜２０の内側に酸化膜６が位置するように、当該両膜６，２０を形成する。
【００４０】
そして、図１０（ａ）に示すように、ポリシリコン膜５をトレンチ４内が埋め込まれるように成膜し、さらに、エッチバックしてソース層３の上面のポリシリコン膜５を取り除く。このように、トレンチ４の内部にゲート電極となるポリシリコン膜５を埋め込む。
【００４１】
さらに、図１０（ｂ）に示すように、８００℃程度の熱酸化によりトレンチ４の内部のポリシリコン膜５の表面を熱酸化膜２２ａで覆う。さらに、図１０（ｃ）に示すように、ＬＤＤ法によりエピ層２０の上も酸化膜２２ｂで覆う。つまり、基板上（ソース層３上）にＬＴＯ膜を全面に形成するとともにこのＬＴＯ膜に対し異方性エッチングを行い（エッチバックし）、熱酸化膜２２ａにサイドウォールを残すことによりエピ膜２０の上を酸化膜２２ｂで覆うようにする。このようにして、トレンチ４内においてポリシリコン膜５が露出するとともにソース層３の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行いポリシリコン膜５の上面に自己整合的に熱酸化膜２２ａを形成し、さらに、Ｐ型のエピタキシャル膜２０上を覆うように、ＬＤＤ法により熱酸化膜２２ａに対し酸化膜によるサイドウォール２２ｂを形成する。よって、アイソレーションがセルフアラインで形成することができるようになる。
【００４２】
その後、図８に示すように、酸化膜２２（２２ａ，２２ｂ）の上を含めたソース層３の上に金属膜を形成してソース電極８とするとともに、基板１の裏面に金属膜を形成してドレイン電極９とする。
【００４３】
図８においてはトレンチ４の内壁面に酸化膜６を形成するとともに、酸化膜６の外周側にＰ+型ＳｉＣ膜２０を形成し、トレンチ底面における膜２０の下にバナジウムイオン拡散領域２１を形成したが、図１１に示すように、トレンチ底面における膜２０の下にアルミニウムイオン拡散領域２３を形成してもよい。このようにアルミニウムを拡散すると、即ち、トレンチ４底面におけるエピタキシャル膜２０の下にＳｉＣよりなるＰ型の不純物拡散領域２３を形成すると、このＰ型の不純物拡散領域２３とドリフト層の間のビルトインポテンシャルの差を利用してドリフト層へ空乏層を伸ばすことができるため、よりよくノーマリーオフが実現できる。
【００４４】
また、図８の構成に対し図１２に示すように、トレンチ底面においてバナジウムイオン拡散領域２１を設けなくしてもよい。
なお、Ｐ型エピ膜２０ではなく、図１３に示すように、イオン注入または熱拡散によるＰ型不純物拡散領域２４とすることも可能である。具体的には、例えばアルミやボロンやカーボンのイオン注入または熱拡散により形成する。
【００４５】
また、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、Ｐ型であってもＮ型であってもよい。
（第３の実施の形態）
次に、第３の実施の形態を、第１，２の実施の形態との相違点を中心に説明する。
【００４６】
図１４には、本実施の形態における炭化珪素半導体装置の縦断面図を示す。
第２実施形態での図８の酸化膜６が無く、図１４において、トレンチ４の内壁面にＳｉＣよりなるＰ+型のエピタキシャル膜３０が形成されている。つまり、ポリシリコンゲート電極５とＰ+型エピタキシャル膜３０との界面が形成されている。よって、ポリシリコンゲート電極５とＰ+エピ膜３０の間のショットキーバリアによりリークを抑えることができる。また、蓄積チャネルは形成されないが、この構造については以下のメリットがある。隣り合うトレンチ間での側面における空乏層の広がりをコントロールすることにより電流制御ができ、オフ特性を得るためにトレンチ側面を有効に利用することができるため深いトレンチを形成する必要がなくなる。そのため、深いトレンチ４内にＳｉＣのエピ層成長を行う必要がなくプロセスが容易となる。また、トレンチ深さを浅くでき、これにより、低オン抵抗化を図ることができる。このようにして、電界を緩和することができ、耐圧を向上させることができる。
【００４７】
また、トレンチ４底面におけるエピタキシャル膜３０の下に半絶縁領域３１が形成されている。半絶縁領域３１はバナジウムイオンを拡散したもの（バナジウムイオン拡散領域）である。さらに、トレンチ４内のゲート電極５およびＰ+型エピタキシャル膜３０の上面におけるソース電極８との間には酸化膜２２が形成されている。
【００４８】
製造工程としては、トレンチ４を形成した後において、トレンチ４の底面にバナジウムイオン拡散領域３１を形成し（図９（ａ）参照）、トレンチ４の内壁面にＰ+型エピタキシャル膜３０を形成すればよい。その後は、図１０（ａ）〜（ｃ）のごとく、トレンチ４の内部にゲート電極となるポリシリコン膜５を埋め込み、トレンチ４内においてポリシリコン膜５が露出するとともにソース層３の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行いポリシリコン膜５の上面に自己整合的に熱酸化膜２２ａを形成する。よって、アイソレーションがセルフアラインで形成することができるようになる。さらに、Ｐ型エピタキシャル膜３０上を覆うように、ＬＤＤ法により熱酸化膜２２ａに対し酸化膜によるサイドウォール２２ｂを形成する。そして、酸化膜２２ａ，２２ｂ上を含めたソース層３の上にソース電極８を形成する。
【００４９】
図１４に代わる構成を以下、説明する。
バナジウムイオン拡散領域３１の代わりに、図１５に示すように、トレンチ底面におけるエピタキシャル膜３０の下にアルミニウムイオン拡散領域（ＳｉＣよりなるＰ型の不純物拡散領域）３２を形成してもよい。
【００５０】
図１６に示すように、図１４でのバナジウムイオン拡散領域３１を無くしてもよい。
なお、Ｐ型エピ膜３０ではなく、図１７に示すようにイオン注入または熱拡散による不純物拡散領域３３とすることも可能である。具体的には、例えば、アルミニウムやボロンやカーボンのイオン注入または熱拡散により形成する。
【００５１】
また、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、Ｐ型であってもＮ型であってもよい。
（第４の実施の形態）
次に、第４の実施の形態を、第３の実施の形態との相違点を中心に説明する。
【００５２】
図１８には、本実施の形態における炭化珪素半導体装置の縦断面図を示す。
図１４に比べ図１８においては、ポリシリコンゲート電極５への金属原子の拡散領域４０にてゲート電極５とＰ+型エピタキシャル膜３０との間にオーミックコンタクトをとっている。オーミックコンタクトによってデバイスのダイナミック特性が向上する。また、図１４の酸化膜２２に代わり、図１８ではＬＴＯ膜４３を形成している。
【００５３】
次に、炭化珪素半導体装置の製造方法について説明する。
図１９，２０は製造工程の説明のための縦断面図である。
まず、図２（ａ），（ｂ）を用いて説明したように、Ｎ+型ＳｉＣ基板１の上にエピタキシャル成長法によりＮ-ドリフト層２とＮ+ソース層３とを順に形成する。さらに、ＲＩＥ法によりソース層３を貫通してドリフト層２に達するトレンチ４を形成する。
【００５４】
その後、図１９（ａ）に示すように、トレンチ４の底面にバナジウムをイオン注入してバナジウムイオン拡散領域３１を形成する。さらに、図１９（ｂ）に示すように、トレンチ４内の壁面にＳｉＣよりなるＰ+型のエピタキシャル膜３０を形成する。詳しくは、トレンチ４内を含めたソース層３の上面にＰ+エピ層３０を形成し、さらに、ソース層３の上面のエピ膜３０をエッチバックにより除去する。
【００５５】
そして、図１９（ｃ）に示すように、トレンチ４の内部にゲート電極となるポリシリコン膜５をトレンチ４内が埋め込まれるように成膜し、さらに、エッチバックしてソース層３の上面のポリシリコン膜５を取り除く。
【００５６】
さらに、図２０（ａ）に示すように、ポリシリコン膜５の上面における中央部分に、金属膜としてのアルミ膜４１とニッケル膜４２の積層体を配置する。さらに、アニールを行って金属（４１，４２）をポリシリコン膜５内に拡散させる。これにより、ポリシリコンゲート電極５内においてＰ+型エピ膜３０に達する金属原子の拡散領域４０が形成される。つまり、アニールを行ってポリシリコン膜５とＰ+型エピタキシャル膜３０との界面に達する金属原子の拡散領域４０を形成する。その結果、ポリシリコンゲート電極５はＰ+型エピ膜３０に対しオーミックコンタクトがとられる。
【００５７】
その後、図２０（ｂ）に示すように、ＬＴＯ膜４３を成膜し、ソースコンタクト部を開口する。つまり、トレンチ４の内部のポリシリコン膜５およびＰ+型エピ膜３０の上面をＬＴＯ膜４３で覆う。さらに、図１８に示すように、ソース層３の上面に金属膜を形成してソース電極８とするとともに、基板１の裏面に金属膜を形成してドレイン電極９とする。
【００５８】
金属原子の拡散領域４０を形成するための原子源としての金属膜４１，４２をゲート配線材として用いることができる。
本実施形態の応用例として、バナジウムイオン拡散領域３１の代わりに図２１に示すように、アルミニウムイオン拡散領域４４を形成してもよい。また、図２２に示すように、トレンチ底部に拡散領域を設けないようにしてもよい。
【００５９】
なお、Ｐ型エピ膜３０ではなく、図２３に示すように、イオン注入または熱拡散によるＰ型不純物拡散領域４５とすることも可能である。具体的には、例えば、アルミやボロンやカーボンのイオン注入または熱拡散により形成する。
【００６０】
また、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、Ｐ型であってもＮ型であってもよい。
【図面の簡単な説明】
【図１】第１の実施の形態における炭化珪素半導体装置の縦断面図。
【図２】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図４】別例の炭化珪素半導体装置の縦断面図。
【図５】別例の炭化珪素半導体装置の縦断面図。
【図６】別例の炭化珪素半導体装置の縦断面図。
【図７】別例の炭化珪素半導体装置の縦断面図。
【図８】第２の実施の形態における炭化珪素半導体装置の縦断面図。
【図９】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１１】別例の炭化珪素半導体装置の縦断面図。
【図１２】別例の炭化珪素半導体装置の縦断面図。
【図１３】別例の炭化珪素半導体装置の縦断面図。
【図１４】第３の実施の形態における炭化珪素半導体装置の縦断面図。
【図１５】別例の炭化珪素半導体装置の縦断面図。
【図１６】別例の炭化珪素半導体装置の縦断面図。
【図１７】別例の炭化珪素半導体装置の縦断面図。
【図１８】第４の実施の形態における炭化珪素半導体装置の縦断面図。
【図１９】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２１】別例の炭化珪素半導体装置の縦断面図。
【図２２】別例の炭化珪素半導体装置の縦断面図。
【図２３】別例の炭化珪素半導体装置の縦断面図。
【図２４】従来技術を説明するための炭化珪素半導体装置の縦断面図。
【符号の説明】
１…Ｎ+型ドレイン用基板、２…Ｎ-型ドリフト層、３…Ｎ+型ソース層３、４…トレンチ、５…ポリシリコンゲート電極、６…酸化膜、７…バナジウムイオン拡散領域、７ａ…バナジウムイオン拡散領域、７ｂ…バナジウムイオン拡散領域、８…ソース電極、９…ドレイン電極、１０…酸化膜、２０…Ｐ+型エピタキシャル膜、２２…酸化膜、３０…Ｐ+型エピタキシャル膜、３１…バナジウムイオン拡散領域、３２…アルミニウムイオン拡散領域、４０…金属原子拡散領域。
【発明の属する技術分野】
本発明は炭化珪素半導体装置に係り、詳しくは、縦型の接合型ＦＥＴ（縦型ＪＦＥＴ）に関するものである。
【０００２】
【従来の技術】
ＳｉＣを材料とした縦型ＪＦＥＴが、Technical Digest of Int'l Contf. on SiC and Related Materials-ICSCRM2001-,Tsukuba,Japan,2001 p327に開示されている。これを図２４に示す。Ｎ+ＳｉＣドレイン用基板１００の上に、Ｎ-ＳｉＣドリフト層１０１と、Ｎ+ＳｉＣソース層１０２とが順に形成されるとともに、ソース層１０２を貫通してドリフト層１０１に達するトレンチ１０３が形成され、トレンチ１０３の内部にゲート電極１０４を配置している。さらに、トレンチ１０３の内壁面に酸化膜１０５を形成している。この酸化膜１０５によってゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与える。
【０００３】
ところが、酸化膜１０５中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜に大きな電界がかかり、ゲート電極とドレイン間の耐圧が低下するという問題があった。
【０００４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、電界を緩和して耐圧を向上させることができる炭化珪素半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の炭化珪素半導体装置において、ドリフト層及びソース層のうち前記トレンチ（４）の内壁面を構成する部分にはバナジウムイオンが注入されて半絶縁領域が形成されているとともに、半絶縁領域の表面には酸化膜が形成されていることを特徴としている。よって、トレンチの内壁面に酸化膜を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。
ここで、酸化膜中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜に大きな電界がかかるが、ドリフト層及びソース層にバナジウムイオンを注入してなる半絶縁領域により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。
【０００６】
請求項２に記載のように、前記トレンチ底面における半絶縁領域の厚さを、トレンチ側面での半絶縁膜の厚さよりも厚くすると、高耐圧化がさらに可能である。あるいは、請求項３に記載のように、トレンチ底面における半絶縁領域の下に、ＳｉＣよりなる第２導電型の不純物拡散領域を形成すると、この第２導電型の不純物拡散領域とドリフト層の間のビルトインポテンシャルの差を利用してドリフト層へ空乏層を伸ばすことができるため、よりよくノーマリーオフが実現できる。
【０００７】
また、請求項４に記載のように、トレンチ内のゲート電極の上面におけるソース電極との間に酸化膜を形成すると、ゲート電極とソース電極とを電気的に分離することができる。
【０００８】
請求項５に記載の炭化珪素半導体装置において、トレンチの内壁面には、第２導電型のエピタキシャル膜が形成されているとともに、第２導電型のエピタキシャル膜の表面には、酸化膜が形成されていることを特徴としている。よって、トレンチの内壁面に酸化膜を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。ここで、酸化膜中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜に大きな電界がかかるが、ＳｉＣよりなる第２導電型のエピタキシャル膜により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。
【０００９】
請求項６に記載のように、トレンチ底面におけるエピタキシャル膜の下にドリフト層にバナジウムイオンを注入してなる半絶縁領域またはＳｉＣよりなる第２導電型の不純物拡散領域を形成するとよい。特に、トレンチの底部に半絶縁領域を形成すると、高耐圧化がさらに可能である。また、ＳｉＣよりなる第２導電型の不純物拡散領域を形成すると、よりよくノーマリーオフが実現できる。
【００１０】
請求項７に記載のように、トレンチ内のゲート電極および第２導電型のエピタキシャル膜の上面におけるソース電極との間に酸化膜を形成するとよい。このようにすると、ゲート電極とソース電極とを電気的に分離することができる。
【００１５】
請求項８に記載の炭化珪素半導体装置の製造方法により、請求項４に記載の炭化珪素半導体装置を得ることができる。よって、アイソレーションがセルフアラインで形成することができるようになる。
【００１６】
請求項９に記載の炭化珪素半導体装置の製造方法により、請求項７に記載の炭化珪素半導体装置を得ることができる。よって、アイソレーションがセルフアラインで形成することができるようになる。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００２０】
図１には、本実施の形態における炭化珪素半導体装置（縦型ＪＦＥＴ）の縦断面図を示す。
図１において、ＳｉＣよりなるＮ+型ドレイン用基板１の上に、ＳｉＣよりなるＮ-型のドリフト層２と、ＳｉＣよりなるＮ+型のソース層３とが順に形成されている。また、ソース層３を貫通してドリフト層２に達するトレンチ４が形成されている。さらに、トレンチ４の内部にポリシリコンゲート電極５が配置されている。
【００２１】
トレンチ４の内壁面には酸化膜（ＳｉＯ2膜）６が形成されている。このように、トレンチ４の内壁面に酸化膜６を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。
【００２２】
また、酸化膜６の外周側に半絶縁領域７が形成されている。半絶縁領域７はバナジウムイオンを拡散したもの（バナジウムイオン拡散領域）である。トレンチ底面におけるバナジウムイオン拡散領域７ｂの厚さは、トレンチ側面でのバナジウムイオン拡散領域７ａの厚さよりも厚くなっている。ここで、酸化膜６中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜６に大きな電界がかかるが、酸化膜６の外周側に形成したバナジウムイオン拡散領域（半絶縁領域）７により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。さらに、半絶縁領域７はトレンチ底面における半絶縁領域７ｂがトレンチ側面での半絶縁領域７ａよりも厚くなっており、これにより、ドレイン電極とゲート電極間の高耐圧化がさらに可能となる。図１の構成はノーマリーオフとする場合に特に適している。
【００２３】
また、ソース層３の上面にはソース電極８が形成されている。基板１の裏面（下面）にはドレイン電極９が形成されている。トレンチ４の内部のポリシリコンゲート電極５の上面におけるソース電極８との間には酸化膜１０が形成されている。これにより、ゲート電極５とソース電極８とが電気的に分離されている。
【００２４】
次に、炭化珪素半導体装置の製造方法について説明する。
図２，３は製造工程の説明のための縦断面図である。
まず、図２（ａ）に示すように、Ｎ+型ＳｉＣ基板１を用意し、エピタキシャル成長法により、その上にＮ-ドリフト層２とＮ+ソース層３を連続して形成する。このように、基板１上にＮ-ドリフト層２とＮ+ソース層３とを順に形成する。そして、図２（ｂ）に示すように、ソース層３を貫通してドリフト層２に達するトレンチ４を形成する。これにはＲＩＥ法を用いる。
【００２５】
その後、図２（ｃ）に示すように、トレンチ４の内壁面（側面と底面）にバナジウムをイオン注入する。このとき、トレンチ底面に対しては垂直方向から強いエネルギーにてイオンを注入するとともに、トレンチ側面に対しては斜め方向から弱いエネルギーにてイオンを注入する。これにより、トレンチ底面におけるバナジウムイオン拡散領域７ｂは、トレンチ側面でのバナジウムイオン拡散領域７ａよりも厚くなる。
【００２６】
さらに、図３（ａ）に示すように、トレンチ４内の壁面に熱酸化膜（ＳｉＯ2膜）６を形成する。このとき、バナジウムイオンの拡散領域７の表面に熱酸化膜を形成することになり、膜厚の厚い熱酸化膜を形成することができる（広義には、イオン拡散層の表面に熱酸化膜を形成することにより厚い膜厚を形成することができる）。
【００２７】
このように、トレンチ４の内壁面に酸化膜６が、また、当該酸化膜６の外周側にバナジウムイオン拡散領域（半絶縁領域）７が位置するように、当該膜６および領域７を形成する。
【００２８】
そして、図３（ｂ）に示すように、ポリシリコン膜５をトレンチ４内が埋め込まれるように成膜し、さらに、エッチバックしてソース層３の上面のポリシリコン膜５を取り除く。このようにして、トレンチ４の内部にゲート電極となるポリシリコン膜５を埋め込む。
【００２９】
さらに、図３（ｃ）に示すように、８００℃程度の熱酸化によりトレンチ４の内部のポリシリコン膜５の表面を熱酸化膜１０で覆う。このとき、ポリシリコンは酸化温度が低く、ＳｉＣは酸化温度が高いので、当該熱酸化をポリシリコンの酸化温度とＳｉＣの酸化温度との中間温度で行うようにする。このようにすると、セルフアラインでトレンチ開口部を塞ぐ酸化膜１０を形成することができる。つまり、トレンチ４内においてポリシリコン膜５が露出するとともにソース層３の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行うとポリシリコン膜５の上面に自己整合的に熱酸化膜１０を形成することができる。よって、アイソレーションがセルフアラインで形成することができるようになる。従って、セルサイズを微細化する場合に有利である。
【００３０】
その後、図１に示すように、熱酸化膜１０上を含めたソース層３の上に金属膜を形成してソース電極８とするとともに、基板１の裏面に金属膜を形成してドレイン電極９とする。
【００３１】
図１においてはトレンチ４の内壁面に酸化膜６を形成するとともに、酸化膜６の外周側に半絶縁領域７を形成し、この領域７はトレンチ底面における半絶縁領域７ｂはトレンチ側面での半絶縁領域７ａよりも厚くしたが、図４に示すように、トレンチ底面において半絶縁領域を厚くする代わりにアルミニウムイオンを拡散した領域１１を形成してもよい。詳しくは、例えばアルミニウムをイオン注入した後、バナジウムをイオン注入することにより作製することができる。このようにして、アルミニウムを拡散すると、即ち、トレンチ４底面における半絶縁領域７の下にＳｉＣよりなるＰ型の不純物拡散領域１１を形成すると、このＰ型の不純物拡散領域１１とドリフト層２の間のビルトインポテンシャルの差を利用してドリフト層２へ空乏層を伸ばすことができるため、よりよくノーマリーオフが実現できる。
【００３２】
また、図１の構成に対し図５に示すように、トレンチ側面および底面において酸化膜６の外周側に均等な厚さの半絶縁領域（バナジウムイオン拡散領域）７を形成してもよい。特にノーマリオンタイプにする場合に好ましい。
【００３３】
なお、図１でのトレンチ４内の酸化膜６を無くし図６のようにすることも可能であり、さらに、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、図６に示すようにＰ型であっても図７に示すようにＮ型であってもよい。特に図６の構成はノーマリオフタイプにする場合に好ましい。Ｐ型では、Ｐ型のポリシリコンとＳｉＣの間の静電ポテンシャルの差が大きくなり、Ｎ-ドリフト側に空乏層を大きく伸ばすことが可能であるからである。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３４】
図８には、本実施の形態における炭化珪素半導体装置の縦断面図を示す。
図８において、トレンチ４の内壁面には酸化膜６が形成されている。また、図１でのバナジウムイオン拡散領域７の代わりに図８においては、酸化膜６の外周側にはＳｉＣよりなるＰ+型のエピタキシャル膜２０が形成されている。よって、トレンチ４の内壁面に酸化膜６を形成したことにより、ゲートリークに対して大きなバリアになり、ターンオン、オフ特性に影響を与えることができる。ここで、酸化膜中では電界強度がＳｉＣ中に比べて３倍になるので、酸化膜６に大きな電界がかかるが、酸化膜６の外周側に形成したＰ+型エピタキシャル膜２０により電界を分担し緩和することができ、耐圧を向上させることができる。また、デバイスがオン状態のとき、トレンチ間で蓄積型のチャネルが形成でき、低オン抵抗化が可能となる。
【００３５】
さらに、トレンチ４底面におけるエピタキシャル膜２０の下には半絶縁領域２１が形成されている。半絶縁領域２１は、バナジウムイオンを拡散したもの（バナジウムイオン拡散領域）である。このように、トレンチ４の底部にバナジウムを拡散すると、高耐圧化がさらに可能である。
【００３６】
また、トレンチ４内のポリシリコンゲート電極５およびＰ+型エピタキシャル膜２０の上面におけるソース電極８との間には酸化膜２２が形成されている。
次に、炭化珪素半導体装置の製造方法について説明する。
【００３７】
図９，１０は製造工程の説明のための縦断面図である。
まず、図２（ａ），（ｂ）を用いて説明したように、Ｎ+型ＳｉＣ基板１の上にエピタキシャル成長法によりＮ-ドリフト層２とＮ+ソース層３とを順に形成する。さらに、ＲＩＥ法によりソース層３を貫通してドリフト層２に達するトレンチ４を形成する。
【００３８】
その後、図９（ａ）に示すように、トレンチ４の底面にバナジウムをイオン注入してバナジウムイオン拡散領域２１を形成する。
さらに、図９（ｂ）に示すように、トレンチ４内の壁面にＳｉＣよりなるＰ+型のエピタキシャル膜２０を形成する。詳しくは、トレンチ４内を含めたソース層３の上面にＰ+エピ層２０を形成し、さらに、ソース層３の上面のエピ膜２０をエッチバックにより除去する。そして、図９（ｃ）に示すように、エピタキシャル膜２０の内面、即ち、トレンチ４内の壁面に熱酸化膜（ＳｉＯ2膜）６を形成する。
【００３９】
このように、トレンチ４の内壁面に酸化膜６が、また、当該酸化膜６の外周側にＳｉＣよりなるＰ+型のエピタキシャル膜２０が位置するように、当該両膜６，２０を形成する。つまり、トレンチ４の内壁面にＳｉＣよりなるＰ+型のエピタキシャル膜２０が位置するように、また、当該エピタキシャル膜２０の内側に酸化膜６が位置するように、当該両膜６，２０を形成する。
【００４０】
そして、図１０（ａ）に示すように、ポリシリコン膜５をトレンチ４内が埋め込まれるように成膜し、さらに、エッチバックしてソース層３の上面のポリシリコン膜５を取り除く。このように、トレンチ４の内部にゲート電極となるポリシリコン膜５を埋め込む。
【００４１】
さらに、図１０（ｂ）に示すように、８００℃程度の熱酸化によりトレンチ４の内部のポリシリコン膜５の表面を熱酸化膜２２ａで覆う。さらに、図１０（ｃ）に示すように、ＬＤＤ法によりエピ層２０の上も酸化膜２２ｂで覆う。つまり、基板上（ソース層３上）にＬＴＯ膜を全面に形成するとともにこのＬＴＯ膜に対し異方性エッチングを行い（エッチバックし）、熱酸化膜２２ａにサイドウォールを残すことによりエピ膜２０の上を酸化膜２２ｂで覆うようにする。このようにして、トレンチ４内においてポリシリコン膜５が露出するとともにソース層３の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行いポリシリコン膜５の上面に自己整合的に熱酸化膜２２ａを形成し、さらに、Ｐ型のエピタキシャル膜２０上を覆うように、ＬＤＤ法により熱酸化膜２２ａに対し酸化膜によるサイドウォール２２ｂを形成する。よって、アイソレーションがセルフアラインで形成することができるようになる。
【００４２】
その後、図８に示すように、酸化膜２２（２２ａ，２２ｂ）の上を含めたソース層３の上に金属膜を形成してソース電極８とするとともに、基板１の裏面に金属膜を形成してドレイン電極９とする。
【００４３】
図８においてはトレンチ４の内壁面に酸化膜６を形成するとともに、酸化膜６の外周側にＰ+型ＳｉＣ膜２０を形成し、トレンチ底面における膜２０の下にバナジウムイオン拡散領域２１を形成したが、図１１に示すように、トレンチ底面における膜２０の下にアルミニウムイオン拡散領域２３を形成してもよい。このようにアルミニウムを拡散すると、即ち、トレンチ４底面におけるエピタキシャル膜２０の下にＳｉＣよりなるＰ型の不純物拡散領域２３を形成すると、このＰ型の不純物拡散領域２３とドリフト層の間のビルトインポテンシャルの差を利用してドリフト層へ空乏層を伸ばすことができるため、よりよくノーマリーオフが実現できる。
【００４４】
また、図８の構成に対し図１２に示すように、トレンチ底面においてバナジウムイオン拡散領域２１を設けなくしてもよい。
なお、Ｐ型エピ膜２０ではなく、図１３に示すように、イオン注入または熱拡散によるＰ型不純物拡散領域２４とすることも可能である。具体的には、例えばアルミやボロンやカーボンのイオン注入または熱拡散により形成する。
【００４５】
また、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、Ｐ型であってもＮ型であってもよい。
（第３の実施の形態）
次に、第３の実施の形態を、第１，２の実施の形態との相違点を中心に説明する。
【００４６】
図１４には、本実施の形態における炭化珪素半導体装置の縦断面図を示す。
第２実施形態での図８の酸化膜６が無く、図１４において、トレンチ４の内壁面にＳｉＣよりなるＰ+型のエピタキシャル膜３０が形成されている。つまり、ポリシリコンゲート電極５とＰ+型エピタキシャル膜３０との界面が形成されている。よって、ポリシリコンゲート電極５とＰ+エピ膜３０の間のショットキーバリアによりリークを抑えることができる。また、蓄積チャネルは形成されないが、この構造については以下のメリットがある。隣り合うトレンチ間での側面における空乏層の広がりをコントロールすることにより電流制御ができ、オフ特性を得るためにトレンチ側面を有効に利用することができるため深いトレンチを形成する必要がなくなる。そのため、深いトレンチ４内にＳｉＣのエピ層成長を行う必要がなくプロセスが容易となる。また、トレンチ深さを浅くでき、これにより、低オン抵抗化を図ることができる。このようにして、電界を緩和することができ、耐圧を向上させることができる。
【００４７】
また、トレンチ４底面におけるエピタキシャル膜３０の下に半絶縁領域３１が形成されている。半絶縁領域３１はバナジウムイオンを拡散したもの（バナジウムイオン拡散領域）である。さらに、トレンチ４内のゲート電極５およびＰ+型エピタキシャル膜３０の上面におけるソース電極８との間には酸化膜２２が形成されている。
【００４８】
製造工程としては、トレンチ４を形成した後において、トレンチ４の底面にバナジウムイオン拡散領域３１を形成し（図９（ａ）参照）、トレンチ４の内壁面にＰ+型エピタキシャル膜３０を形成すればよい。その後は、図１０（ａ）〜（ｃ）のごとく、トレンチ４の内部にゲート電極となるポリシリコン膜５を埋め込み、トレンチ４内においてポリシリコン膜５が露出するとともにソース層３の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行いポリシリコン膜５の上面に自己整合的に熱酸化膜２２ａを形成する。よって、アイソレーションがセルフアラインで形成することができるようになる。さらに、Ｐ型エピタキシャル膜３０上を覆うように、ＬＤＤ法により熱酸化膜２２ａに対し酸化膜によるサイドウォール２２ｂを形成する。そして、酸化膜２２ａ，２２ｂ上を含めたソース層３の上にソース電極８を形成する。
【００４９】
図１４に代わる構成を以下、説明する。
バナジウムイオン拡散領域３１の代わりに、図１５に示すように、トレンチ底面におけるエピタキシャル膜３０の下にアルミニウムイオン拡散領域（ＳｉＣよりなるＰ型の不純物拡散領域）３２を形成してもよい。
【００５０】
図１６に示すように、図１４でのバナジウムイオン拡散領域３１を無くしてもよい。
なお、Ｐ型エピ膜３０ではなく、図１７に示すようにイオン注入または熱拡散による不純物拡散領域３３とすることも可能である。具体的には、例えば、アルミニウムやボロンやカーボンのイオン注入または熱拡散により形成する。
【００５１】
また、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、Ｐ型であってもＮ型であってもよい。
（第４の実施の形態）
次に、第４の実施の形態を、第３の実施の形態との相違点を中心に説明する。
【００５２】
図１８には、本実施の形態における炭化珪素半導体装置の縦断面図を示す。
図１４に比べ図１８においては、ポリシリコンゲート電極５への金属原子の拡散領域４０にてゲート電極５とＰ+型エピタキシャル膜３０との間にオーミックコンタクトをとっている。オーミックコンタクトによってデバイスのダイナミック特性が向上する。また、図１４の酸化膜２２に代わり、図１８ではＬＴＯ膜４３を形成している。
【００５３】
次に、炭化珪素半導体装置の製造方法について説明する。
図１９，２０は製造工程の説明のための縦断面図である。
まず、図２（ａ），（ｂ）を用いて説明したように、Ｎ+型ＳｉＣ基板１の上にエピタキシャル成長法によりＮ-ドリフト層２とＮ+ソース層３とを順に形成する。さらに、ＲＩＥ法によりソース層３を貫通してドリフト層２に達するトレンチ４を形成する。
【００５４】
その後、図１９（ａ）に示すように、トレンチ４の底面にバナジウムをイオン注入してバナジウムイオン拡散領域３１を形成する。さらに、図１９（ｂ）に示すように、トレンチ４内の壁面にＳｉＣよりなるＰ+型のエピタキシャル膜３０を形成する。詳しくは、トレンチ４内を含めたソース層３の上面にＰ+エピ層３０を形成し、さらに、ソース層３の上面のエピ膜３０をエッチバックにより除去する。
【００５５】
そして、図１９（ｃ）に示すように、トレンチ４の内部にゲート電極となるポリシリコン膜５をトレンチ４内が埋め込まれるように成膜し、さらに、エッチバックしてソース層３の上面のポリシリコン膜５を取り除く。
【００５６】
さらに、図２０（ａ）に示すように、ポリシリコン膜５の上面における中央部分に、金属膜としてのアルミ膜４１とニッケル膜４２の積層体を配置する。さらに、アニールを行って金属（４１，４２）をポリシリコン膜５内に拡散させる。これにより、ポリシリコンゲート電極５内においてＰ+型エピ膜３０に達する金属原子の拡散領域４０が形成される。つまり、アニールを行ってポリシリコン膜５とＰ+型エピタキシャル膜３０との界面に達する金属原子の拡散領域４０を形成する。その結果、ポリシリコンゲート電極５はＰ+型エピ膜３０に対しオーミックコンタクトがとられる。
【００５７】
その後、図２０（ｂ）に示すように、ＬＴＯ膜４３を成膜し、ソースコンタクト部を開口する。つまり、トレンチ４の内部のポリシリコン膜５およびＰ+型エピ膜３０の上面をＬＴＯ膜４３で覆う。さらに、図１８に示すように、ソース層３の上面に金属膜を形成してソース電極８とするとともに、基板１の裏面に金属膜を形成してドレイン電極９とする。
【００５８】
金属原子の拡散領域４０を形成するための原子源としての金属膜４１，４２をゲート配線材として用いることができる。
本実施形態の応用例として、バナジウムイオン拡散領域３１の代わりに図２１に示すように、アルミニウムイオン拡散領域４４を形成してもよい。また、図２２に示すように、トレンチ底部に拡散領域を設けないようにしてもよい。
【００５９】
なお、Ｐ型エピ膜３０ではなく、図２３に示すように、イオン注入または熱拡散によるＰ型不純物拡散領域４５とすることも可能である。具体的には、例えば、アルミやボロンやカーボンのイオン注入または熱拡散により形成する。
【００６０】
また、トレンチ４の内部に埋め込むポリシリコンゲート電極５に関して、その導電型は、Ｐ型であってもＮ型であってもよい。
【図面の簡単な説明】
【図１】第１の実施の形態における炭化珪素半導体装置の縦断面図。
【図２】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図４】別例の炭化珪素半導体装置の縦断面図。
【図５】別例の炭化珪素半導体装置の縦断面図。
【図６】別例の炭化珪素半導体装置の縦断面図。
【図７】別例の炭化珪素半導体装置の縦断面図。
【図８】第２の実施の形態における炭化珪素半導体装置の縦断面図。
【図９】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１１】別例の炭化珪素半導体装置の縦断面図。
【図１２】別例の炭化珪素半導体装置の縦断面図。
【図１３】別例の炭化珪素半導体装置の縦断面図。
【図１４】第３の実施の形態における炭化珪素半導体装置の縦断面図。
【図１５】別例の炭化珪素半導体装置の縦断面図。
【図１６】別例の炭化珪素半導体装置の縦断面図。
【図１７】別例の炭化珪素半導体装置の縦断面図。
【図１８】第４の実施の形態における炭化珪素半導体装置の縦断面図。
【図１９】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２１】別例の炭化珪素半導体装置の縦断面図。
【図２２】別例の炭化珪素半導体装置の縦断面図。
【図２３】別例の炭化珪素半導体装置の縦断面図。
【図２４】従来技術を説明するための炭化珪素半導体装置の縦断面図。
【符号の説明】
１…Ｎ+型ドレイン用基板、２…Ｎ-型ドリフト層、３…Ｎ+型ソース層３、４…トレンチ、５…ポリシリコンゲート電極、６…酸化膜、７…バナジウムイオン拡散領域、７ａ…バナジウムイオン拡散領域、７ｂ…バナジウムイオン拡散領域、８…ソース電極、９…ドレイン電極、１０…酸化膜、２０…Ｐ+型エピタキシャル膜、２２…酸化膜、３０…Ｐ+型エピタキシャル膜、３１…バナジウムイオン拡散領域、３２…アルミニウムイオン拡散領域、４０…金属原子拡散領域。
Claims (9)
- ＳｉＣよりなる第１導電型のドレイン用基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる高濃度な第１導電型のソース層（３）とが順に形成されているとともに、前記ソース層（３）を貫通してドリフト層（２）に達するトレンチ（４）が形成され、さらに、このトレンチ（４）の内部にゲート電極（５）を配した炭化珪素半導体装置であって、
前記ドリフト層（２）及び前記ソース層（３）のうち前記トレンチ（４）の内壁面を構成する部分にはバナジウムイオンが注入されて半絶縁領域（７）が形成されているとともに、前記半絶縁領域（７）の表面には酸化膜（６）が形成されていることを特徴とする炭化珪素半導体装置。 - 前記トレンチ（４）底面における半絶縁領域（７ｂ）の厚さは、トレンチ（４）側面での半絶縁領域（７ａ）の厚さよりも厚いことを特徴とする請求項１に記載の炭化珪素半導体装置。
- 前記トレンチ（４）底面における半絶縁領域（７ｂ）の下には、ＳｉＣよりなる第２導電型の不純物拡散領域（１１）が形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- 前記トレンチ（４）内のゲート電極（５）の上面におけるソース電極（８）との間には、酸化膜（１０）が形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- ＳｉＣよりなる第１導電型のドレイン用基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる高濃度な第１導電型のソース層（３）とが順に形成されているとともに、前記ソース層（３）を貫通してドリフト層（２）に達するトレンチ（４）が形成され、さらに、このトレンチ（４）の内部にゲート電極（５）を配した炭化珪素半導体装置であって、
前記トレンチ（４）の内壁面には、第２導電型のエピタキシャル膜（２０）が形成されているとともに、前記第２導電型のエピタキシャル膜（２０）の表面には、酸化膜（６）が形成されていることを特徴とする炭化珪素半導体装置。 - 前記トレンチ（４）底面におけるエピタキシャル膜（２０）の下には、前記ドリフト層（２）にバナジウムイオンが注入されてなる半絶縁領域（２１）またはＳｉＣよりなる第２導電型の不純物拡散領域（２３）が形成されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
- 前記トレンチ（４）内のゲート電極（５）および第２導電型のエピタキシャル膜（２０）の上面におけるソース電極（８）との間には、酸化膜（２２）が形成されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
- ＳｉＣよりなる第１導電型のドレイン用基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる高濃度な第１導電型のソース層（３）とが順に形成されているとともに、前記ソース層（３）を貫通してドリフト層（２）に達するトレンチ（４）が形成され、さらに、このトレンチ（４）の内部にゲート電極（５）を配した炭化珪素半導体装置の製造方法であって、
ＳｉＣよりなる第１導電型のドレイン用基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる高濃度な第１導電型のソース層（３）とを順に形成する工程と、
前記ソース層（３）を貫通してドリフト層（２）に達するトレンチ（４）を形成する工程と、
前記トレンチ（４）の内壁面にバナジウムイオンを注入して半絶縁領域（７）を形成する工程と、
前記半絶縁領域（７）の表面に酸化膜（６）形成する工程と、
前記トレンチ（４）の内部にゲート電極となるポリシリコン膜（５）を埋め込む工程と、
前記トレンチ（４）内においてポリシリコン膜（５）が露出するとともに前記ソース層 （３）の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行いポリシリコン膜（５）の上面に自己整合的に熱酸化膜（１０）を形成する工程と、
前記熱酸化膜（１０）上を含めた前記ソース層（３）の上にソース電極（８）を形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。 - ＳｉＣよりなる第１導電型のドレイン用基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる高濃度な第１導電型のソース層（３）とが順に形成されているとともに、前記ソース層（３）を貫通してドリフト層（２）に達するトレンチ（４）が形成され、さらに、このトレンチ（４）の内部にゲート電極（５）を配した炭化珪素半導体装置の製造方法であって、
ＳｉＣよりなる第１導電型のドレイン用基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる高濃度な第１導電型のソース層（３）とを順に形成する工程と、
前記ソース層（３）を貫通してドリフト層（２）に達するトレンチ（４）を形成する工程と、
前記トレンチ（４）の内壁面にＳｉＣよりなる第２導電型のエピタキシャル膜（２０）を形成する工程と、
前記第２導電型のエピタキシャル膜（２０）の表面に酸化膜（６）を形成する工程と、
前記トレンチ（４）の内部にゲート電極となるポリシリコン膜（５）を埋め込む工程と、
前記トレンチ（４）内においてポリシリコン膜（５）が露出するとともに前記ソース層（３）の上面が露出する状態でポリシリコンが酸化する温度とＳｉＣが酸化する温度の間の温度にて熱酸化を行いポリシリコン膜（５）の上面に自己整合的に熱酸化膜（２２ａ）を形成する工程と、
前記ソース層（３）上の全面に酸化膜を形成するとともに該酸化膜に対して異方性エッチングを行って前記熱酸化膜にサイドウォールを残すことにより前記エピタキシャル膜（２０）の上に酸化膜（２２ｂ）を形成する工程と、
前記酸化膜（２２ａ、２２ｂ）上を含めた前記ソース層（３）の上にソース電極（８）を形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002023306A JP4096569B2 (ja) | 2002-01-31 | 2002-01-31 | 炭化珪素半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002023306A JP4096569B2 (ja) | 2002-01-31 | 2002-01-31 | 炭化珪素半導体装置とその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007310739A Division JP4900212B2 (ja) | 2007-11-30 | 2007-11-30 | 炭化珪素半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224277A JP2003224277A (ja) | 2003-08-08 |
| JP4096569B2 true JP4096569B2 (ja) | 2008-06-04 |
Family
ID=27746051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002023306A Expired - Fee Related JP4096569B2 (ja) | 2002-01-31 | 2002-01-31 | 炭化珪素半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4096569B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4564362B2 (ja) * | 2004-01-23 | 2010-10-20 | 株式会社東芝 | 半導体装置 |
| JP4696471B2 (ja) * | 2004-05-24 | 2011-06-08 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP4857527B2 (ja) * | 2004-05-24 | 2012-01-18 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP4046140B1 (ja) * | 2006-11-29 | 2008-02-13 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| US8575687B2 (en) | 2007-05-30 | 2013-11-05 | Rohm Co., Ltd. | Semiconductor switch device |
| WO2008149799A1 (ja) * | 2007-05-30 | 2008-12-11 | Rohm Co., Ltd. | 半導体装置 |
| US8217419B2 (en) | 2007-06-15 | 2012-07-10 | Rohm Co., Ltd. | Semiconductor device |
| US8350270B2 (en) | 2008-03-07 | 2013-01-08 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
| JP5621198B2 (ja) * | 2009-03-04 | 2014-11-05 | 日産自動車株式会社 | 半導体装置 |
| US8823089B2 (en) * | 2011-04-15 | 2014-09-02 | Infineon Technologies Ag | SiC semiconductor power device |
| JP2015056492A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
| JP6237046B2 (ja) * | 2013-09-25 | 2017-11-29 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP6337726B2 (ja) | 2014-09-29 | 2018-06-06 | 株式会社デンソー | 半導体装置およびその製造方法 |
| CN115274855A (zh) * | 2017-02-24 | 2022-11-01 | 三菱电机株式会社 | 碳化硅半导体装置以及电力变换装置 |
| JP6750590B2 (ja) * | 2017-09-27 | 2020-09-02 | 株式会社デンソー | 炭化珪素半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174977A (ja) * | 1985-09-30 | 1987-07-31 | Toshiba Corp | 薄膜静電誘導トランジスタおよびその製造方法 |
| JP3189543B2 (ja) * | 1993-12-22 | 2001-07-16 | 日産自動車株式会社 | 半導体装置 |
| JPH09172187A (ja) * | 1995-12-19 | 1997-06-30 | Hitachi Ltd | 接合型電界効果半導体装置およびその製造方法 |
| JP3848700B2 (ja) * | 1996-05-10 | 2006-11-22 | 株式会社イオン工学研究所 | 炭化ケイ素半導体装置 |
| JP3575331B2 (ja) * | 1999-05-17 | 2004-10-13 | 日産自動車株式会社 | 電界効果トランジスタ |
-
2002
- 2002-01-31 JP JP2002023306A patent/JP4096569B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003224277A (ja) | 2003-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4123636B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP3959856B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP4738562B2 (ja) | 半導体装置の製造方法 | |
| JP2662217B2 (ja) | 垂直ゲート半導体装置及びその製造方法 | |
| JP4192281B2 (ja) | 炭化珪素半導体装置 | |
| JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
| US8174066B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR100958421B1 (ko) | 전력 소자 및 그 제조방법 | |
| US9276067B2 (en) | SiC semiconductor device and manufacturing method thereof | |
| JP4096569B2 (ja) | 炭化珪素半導体装置とその製造方法 | |
| JP4595144B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP3575331B2 (ja) | 電界効果トランジスタ | |
| JP2001284584A (ja) | 半導体装置及びその製造方法 | |
| JP2011512677A (ja) | 半導体素子構造及び関連プロセス | |
| JP3704007B2 (ja) | 半導体装置及びその製造方法 | |
| US9853099B1 (en) | Double diffused metal oxide semiconductor device and manufacturing method thereof | |
| JP4990458B2 (ja) | 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ | |
| JPH1126758A (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| CN114744049B (zh) | 碳化硅mosfet半导体器件及制作方法 | |
| JP2850852B2 (ja) | 半導体装置 | |
| JP3642768B2 (ja) | 横型高耐圧半導体装置 | |
| JPH09129868A (ja) | 半導体装置及びその製造方法 | |
| JP4900212B2 (ja) | 炭化珪素半導体装置とその製造方法 | |
| JPH1197689A (ja) | 半導体装置 | |
| JP4000669B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040413 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050912 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080303 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |