JP3575331B2 - 電界効果トランジスタ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタに関し、特にパワーＭＯＳＦＥＴの耐圧を向上させ、オン抵抗を低減する技術に関するものである。
【０００２】
【従来の技術】
従来のＳｉＣ（炭化珪素）電界効果トランジスタとしては、例えば、特開平９−７４１９３号公報に記載されたものがある。図１７は上記従来例の構造を示す断面図である。
図１７において、高濃度Ｎ^＋型ＳｉＣ基板１０の上にＮ型ＳｉＣエピタキシャル領域２０が形成されている。さらに該Ｎ型ＳｉＣエピタキシャル領域２０の上にＰ型ＳｉＣエピタキシャル領域６５が形成され、該Ｐ型ＳｉＣエピタキシャル領域６５内に溝５５およびＮ^＋型ＳｉＣソース領域４０が形成されている。また、前記溝５５の側壁にエピタキシャルによるＮ型ＳｉＣ領域３５が形成され、前記溝５５内にはゲート絶縁膜７０を介してゲート電極８０が形成されている。そして、前記ゲート電極８０とは層間絶縁膜９０により絶縁されてソース電極１００が形成されている。また、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１１０が形成されている。
【０００３】
このＳｉＣ電界効果トランジスタは、ドレイン電極１１０とソース電極１００との間に電圧が印加された状態で、ゲート電極８０に電圧が印加されると、ゲート電極８０に対向したＮ型ＳｉＣ領域３５の表面にＮ型蓄積層のチャネル領域が形成され、ドレイン電極１１０からソース電極１００に電流が流れる。
【０００４】
【発明が解決しようとする課題】
しかし、図１７に示した従来例においては、ドレイン電極１１０に高電圧が印可されたとき、溝５５の底部のゲート絶縁膜７０に電圧が加わるのでドレイン耐圧の高耐圧化には限界があった。また、溝５５の側壁にＮ型ＳｉＣ領域３５をエピタキシャル法によって形成するので、プロセス工程が複雑となっていた。そして、トレンチエッチングした溝５５の側壁に均質で欠陥の少ないエピタキシャルによるＮ型ＳｉＣ領域３５を形成するのが困難であり、かつ、トレンチエッチングの際に受けるダメージの影響によってチャネル抵抗を低減するのが困難であった。
【０００５】
本発明は、上記のごとき問題点を解決するためになされたものであり、ドレイン耐圧を向上することが容易で、かつプロセス工程が簡単な電界効果トランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項１に記載の発明においては、Ｓｉよりもバンドギャッブの広いワイドバンドギャップ半導体基体の一主面の所定の領域にＵ字型の溝が形成され、該溝内にゲート絶縁膜（例えば図１の７０）によって前記ワイドバンドギャップ半導体基体と絶縁されてゲート電極（例えば図１の８０）が形成されている、いわゆるＵゲート電極構造を有しており、前記溝の側壁と対向して第２導電型の半導体領域（例えば図１の６０）が形成されており、該第２導電型の半導体領域と前記ゲート絶縁膜との間に前記ワイドバンドギャップ半導体基体とは濃度の異なるチャネル領域が形成されるように構成している。なお、上記のＳｉよりもバンドギャッブの広いワイドバンドギャップ半導体とは、例えば請求項６に記載のようにＳｉＣ（炭化珪素）である。
【０００７】
上記のように構成したことにより、チャネル領域は溝の外側に形成されるので、トレンチエッチングによるダメージを受けた溝の側壁にエピタキシャルによってチャネル領域を形成する必要がなくなる。そのためチャネル領域の膜質向上によるチャネル抵抗の低減が可能であり、かつ製造工程が容易となる。また、溝に沿って形成された第２導電型の半導体領域から伸びる空乏層によってゲート絶縁膜にかかる電圧がシールドされるので、ドレイン耐圧を向上させることが出来る。
【０００８】
また、請求項２に記載の発明においては、ワイドバンドギャップ半導体基体に第２の溝が形成され、該第２の溝に沿って、前記第２導電型の半導体領域を形成したものである。
【０００９】
また、請求項３に記載の発明においては、ワイドバンドギャップ半導体基体とは濃度の異なるチャネル領域が形成され、かつワイドバンドギャップ半導体基体に第２の溝が形成され、該第２の溝に沿って、前記第２導電型の半導体領域を形成したものである。
【００１０】
また、請求項４に記載の発明においては、請求項１乃至請求項３の何れかにおいて、第２導電型の半導体領域をＵゲート電極よりも深く形成したものである。このように構成したことにより、ゲート絶縁膜にかかる電圧を、よりシールドし易くなるので、ドレイン耐圧の向上が容易となる。
【００１１】
また、請求項５に記載の発明においては、Ｕ字型の溝の底部に接して、第２の第２導電型半導体領域を形成し、該第２導電型半導体領域をソース電極に接続したものである。このように構成したことにより、ソース電極が接地されると上記第２の第２導電型半導体領域も０電位になるので、ドレイン電極に高電圧が印可されてもゲート絶縁膜にかかる電圧が、よりシールドされやすくなり、そのためドレイン耐圧の向上が容易となる。
【００１２】
また、請求項６においては、Ｓｉよりもバンドギャッブの広いワイドバンドギャップ半導体としてＳｉＣを用いたものである。
【００１３】
本発明においては、トレンチエッチングによるダメージを受けた溝の側壁にエピタキシャルによってチャネル領域を形成する必要がなくなるので、チャネル領域の膜質向上によるチャネル抵抗の低減が可能であり、かつ製造工程が容易となる。また、溝に沿って形成された第２導電型の半導体領域から伸びる空乏層によってゲート絶縁膜にかかる電圧がシールドされるので、ドレイン耐圧を向上させることが出来る。また、ワイドバンドギャップ半導体基体とは濃度の異なるチャネル領域を形成したことにより、トランジスタがターンオンするゲートしきい値電圧を独立に設計しやすくなる。
【００１４】
また、請求項２においては、第２の溝からの拡散によって第２導電型の半導体領域を形成することにより、ゲート電極より深い第２導電型の半導体領域を容易に形成することが出来る。
【００１５】
また、請求項３においては、請求項１の効果に加えて、第２の溝からの拡散によって第２導電型の半導体領域を形成することにより、ゲート電極より深い第２導電型の半導体領域を容易に形成することが出来る。
【００１６】
また、請求項４においては、ゲート絶縁膜にかかる電圧を、よりシールドし易くなるので、ドレイン耐圧の向上が容易となる。
【００１７】
また、請求項５においては、ドレイン電極に高電圧が印可されてもゲート絶縁膜にかかる電圧が、よりシールドされやすくなり、そのためドレイン耐圧の向上が容易となる。
【００１８】
【発明の実施の形態】
以下、本発明を図面に基づいて説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態を示す断面図である。
まず構成を説明する。図１において、Ｎ^＋型ＳｉＣ基板１０上にＮ型ＳｉＣエピタキシャル領域２０が形成されている。さらに該Ｎ型ＳｉＣエピタキシャル領域２０の一主面側の所定の領域にＮ^＋型ＳｉＣソース領域４０、Ｐ型ＳｉＣ領域６０、および溝５５が形成されている。該溝５５の内部にゲート絶縁膜７０を介してゲート電極８０が形成されている。さらに、層間絶縁膜９０によってゲート電極８０と絶縁されて、ソース電極１００が形成されている。また、Ｎ^＋型ＳｉＣ基板１０の裏面にドレイン電極１１０が形成されている。
【００１９】
以下、動作を説明する。
上記の構造で、ゲート電極８０に電圧が印可されていない状態では、ゲート電極とＰ型ＳｉＣ領域６０との間のＮ型ＳｉＣエピタキシャル領域２０は、Ｐ型ＳｉＣ領域６０とＮ型ＳｉＣエピタキシャル領域２０との間のビルトインポテンシャルにより多数キャリアが空乏化しており、ドレイン電極１１０とソース電極１００との間は電流が非導通状態となる。特にＳｉＣのようなバンドギャップの大きい半導体では、ＰＮ接合のビルトインポテンシャルが大きく、電流が非導通状態となるような設計がし易い。
【００２０】
次に、ドレイン電極１１０とソース電極１００との間に電圧が印可された状態で、ゲート電極８０に電圧が印可されると、ゲート電極８０と対向しているＮ型ＳｉＣエピタキシャル領域２０の表面にＮ型蓄積層のチャネルが形成され、ドレイン電極からソース電極に電流が流れる。このとき、チャネル領域を蓄積層型で形成しているので、反転層型のチャネルに比べて電子の移動度が向上し、チャネル抵抗を低減できるといった効果が得られる。
【００２１】
次に作用を説明する。
【００２２】
ドレイン電極１１０とソース電極１００との間に高電圧が印可された場合、凹型の溝５５に沿って形成されたＰ型ＳｉＣ領域６０から伸びる空乏層によってゲート絶縁膜７０にかかる電圧がシールドされる。このとき、Ｐ型ＳｉＣ領域６０を凹型の溝５５より深く形成することにより、ゲート絶縁膜７０にかかる電圧を、よりシールドし易くなる。その結果、ドレイン耐圧の向上が容易となる。また、チャネル領域は溝の外側に形成されたＮ型ＳｉＣエピタキシャル領域２０によって形成されているので、チャネル領域をトレンチエッチング後の溝の側壁にエピタキシャルにより形成する必要がないので、チャネル領域の膜質向上によるチャネル抵抗の低減が可能であり、かつ製造工程が容易となる。
【００２３】
次に、本発明の第１の実施の形態の製造方法を説明する。
図２〜図７は本発明の第１の実施の形態の製造工程を示す断面図である。
まず、図２の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０^１４〜１０^１８ｃｍ^−３、厚さが０．１μｍ〜数十μｍのＮ型ＳｉＣエピタキシャル領域２０を形成する。
次に、図３の工程においては、例えば酸化膜よりなる絶縁膜１２０をマスクとして、例えばイオン注入技術により不純物濃度が１×１０^１５〜１０^２１ｃｍ^−３、深さが０．１μｍ〜数μｍのＰ型ＳｉＣ領域６０を形成する。
次に、図４の工程においては、例えば酸化膜よりなる絶縁膜１３０をマスクとして、例えばイオン注入技術により不純物濃度が１×１０^１８〜１０^２１ｃｍ^−３、深さが０．１μｍ〜数μｍのＮ^＋型ＳｉＣソース領域４０を形成する。こののち、絶縁膜１３０を除去して、例えぱＡｒ雰囲気中で９００℃〜１８００℃の熱処理を行うことにより、Ｐ型ＳｉＣ領域６０とＮ^＋型ＳｉＣソース領域４０を活性化する。
次に、図５の工程においては、例えば絶縁膜１４０をマスクとして、例えばドライエッチング技術により溝５５を形成する。
次に、図６の工程においては、溝５５の内部に、例えば厚さが１００Å〜３０００Åの酸化膜よりなるゲート絶縁膜７０と、例えば多結晶シリコンよりなるゲート電極８０と、層間絶縁膜９０とを形成する。このとき、Ｎ型ＳｉＣエピタキシャル領域２０が空乏化するような仕事関数の値を有するゲート電極材料を選択すれば、電圧が印可されない状態でチャネルをオフし易くなる。
次に、図７の工程においては、ソース電極１００を形成する。その後、Ｎ^＋型ＳｉＣ基板１０の裏面にドレイン電極１１０を形成して、図１に示す本発明の電界効果トランジスタが得られる。
【００２４】
以上説明してきたように第１の実施の形態によれば、ドレイン電極１１０とソース電極１００との間に高電圧が印可された場合、Ｐ型ＳｉＣ領域６０から伸びる空乏層によってゲート絶縁膜７０にかかる電界がシールドされるので、ドレイン耐圧の向上が容易となる。また、チャネル領域を溝５５の側壁にエピタキシャル成長で形成する必要がないので、チャネル領域へのプロセス形成上のダメージが少なく、かつ製造工程が容易となる。
【００２５】
なお、図１の構成において、Ｐ型シリコンとＮ型シリコンを全て逆にすれば、ＰチャネルＭＯＳになる。
また、本実施の形態においては、Ｎ^＋型のＳｉＣ基板１０を用いているが、Ｐ^＋型のＳｉＣ基板を用いて（他の領域の導電型は図１のままとする）ドレイン電極１１０からホールを注入するように構成することにより、ドレイン耐圧が数ｋＶ以上のトランジスタで、オン抵抗を低減することが可能になる。
また、図１においては、ドレイン電極１１０を基板の裏面に形成しているが、Ｎ型ＳｉＣエピタキシャル領域２０の主面側にドレイン電極１１０を形成してもよい。
【００２６】
（第２の実施の形態）
次に、図８は本発明第２の実施の形態を示す断面図である。
図８においては、Ｎ型ＳｉＣエピタキシャル領域２０の所定の領域に別の溝５０が形成されており、該溝５０に沿ってＰ型ＳｉＣ領域６０が形成されている。ＳｉＣにおいては不純物が高温でも拡散しにくく、深い接合が形成しにくくかった。しかし、図８に記載したように溝５０からの拡散によってＰ型ＳｉＣ領域６０を形成することにより、ゲート電極８０より深いＰ型ＳｉＣ領域６０を容易に形成することが出来る。
【００２７】
次に、第２の実施の形態の製造方法を説明する。
図９〜図１４は本発明の第２の実施の形態の製造工程を示す断面図である。
まず、図９の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０^１４〜１０^１８ｃｍ^−３、厚さが０．１μｍ〜数十μｍのＮ型ＳｉＣエピタキシャル領域２０を形成する。さらに不純物濃度が１×１０^１８〜１０^２１ｃｍ^−３、厚さが０．１μｍ〜数μｍのＮ^＋型ＳｉＣソース領域４０を例えばエピタキシャルにより形成する。
【００２８】
次に、図１０の工程においては、例えば酸化膜よりなる絶縁膜１３０をマスクとして、例えばドライエッチング技術により溝５０を形成する。
次に、図１１の工程においては、例えばイオン注入技術により不純物濃度が１×１０^１５〜１０^２１ｃｍ^−３のＰ型ＳｉＣ領域６０を形成する。こののち、絶縁膜１３０を除去して、例えばＡｒ雰囲気中で９００℃〜１８００℃の熱処理を行うことにより、Ｐ型ＳｉＣ領域６０を活性化する。
次に、図１２の工程においては、例えば酸化膜よりなる絶縁膜１４０をマスクとして、例えばドライエッチング技術により溝５５を形成する。
次に、図１３の工程においては、溝５５の内部に、例えば厚さが１００Å〜３０００Åの酸化膜よりなるゲート絶縁膜７０と、例えば多結晶シリコンよりなるゲート電極８０と、層間絶縁膜９０とを形成する。
次に、図１４の工程においては、ソース電極１００を形成する。その後、Ｎ^＋型ＳｉＣ基板１０の裏面にドレイン電極１１０を形成して、図８に示す第２の実施の形態の電界効果トランジスタが得られる。
【００２９】
以上説明してきたように、第２の実施の形態においては、溝５０に沿ってＰ型ＳｉＣ領域６０を形成するので、不純物が高温でも拡散しにくいＳｉＣにおいても、ゲート電極８０より深いＰ型ＳｉＣ領域６０を容易に形成することが出来る。この構造により、ドレイン電極に高電圧が印可されてもゲート絶縁膜にかかる電圧がシールドされやすいので、ドレイン耐圧の向上が容易となる。
【００３０】
（第３の実施の形態）
次に、図１５は本発明の第３の実施の形態を示す断面図である。
図１５においては、チャネル領域がＮ型ＳｉＣエピタキシャル領域２０と濃度の異なるＮ型ＳｉＣ領域３０によって形成されている。これにより、チャネル領域となるＮ型ＳｉＣ領域３０の濃度をＮ型ＳｉＣエピタキシャル領域２０とは独立に設定可能なので、トランジスタがターンオンするゲートしきい値電圧を独立に設計しやすくなる。
【００３１】
（第４の実施の形態）
次に、図１６は本発明の第４の実施の形態を示す断面図である。
図１６においては、溝５５の底部にＰ型ＳｉＣ領域７５が形成されている。このＰ型ＳｉＣ領域７５はソース電極１００と接続されており、ソース電極１００が接地されると０電位になるので、ドレイン電極１１０に高電圧が印可されてもゲート絶縁膜７０にかかる電圧が、よりシールドされやすくなり、そのためドレイン耐圧の向上が容易となる。なお、図１６においては、Ｐ型ＳｉＣ領域７５とソース電極１００との接続部分は、図示の都合上、記載されていないが、例えば、図面の奥行き方向に設けられた溝（図示せず）に沿ってソース電極１００を下方に伸ばすか、または該溝を介してＰ型ＳｉＣ領域７５とソース電極１００との接続部を設ければよい。
【００３２】
また、これまでの説明では、Ｓｉよりバンドギャッブの広いワイドバンドギャップ半導体としてＳｉＣ半導体を用いた場合を例示したが、ワイドバンドギャップ半導体としては、例えばＣ（炭素）半導体を用いることも出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図。
【図２】図１の実施の形態の製造方法を一部を示す断面図。
【図３】図１の実施の形態の製造方法を他の一部を示す断面図。
【図４】図１の実施の形態の製造方法を他の一部を示す断面図。
【図５】図１の実施の形態の製造方法を他の一部を示す断面図。
【図６】図１の実施の形態の製造方法を他の一部を示す断面図。
【図７】図１の実施の形態の製造方法を他の一部を示す断面図。
【図８】本発明の第２の実施の形態を示す断面図。
【図９】図２の実施の形態の製造方法を一部を示す断面図。
【図１０】図２の実施の形態の製造方法を他の一部を示す断面図。
【図１１】図２の実施の形態の製造方法を他の一部を示す断面図。
【図１２】図２の実施の形態の製造方法を他の一部を示す断面図。
【図１３】図２の実施の形態の製造方法を他の一部を示す断面図。
【図１４】図２の実施の形態の製造方法を他の一部を示す断面図。
【図１５】本発明の第３の実施の形態を示す断面図。
【図１６】本発明の第４の実施の形態を示す断面図。
【図１７】従来のＳｉＣ電界効果トランジスタの一例の断面図。
【符号の説明】
１０…Ｎ^＋型ＳｉＣ基板 ２０…Ｎ型ＳｉＣエピタキシャル領域
３０、３５…Ｎ型ＳｉＣ領域 ４０…Ｎ^＋型ＳｉＣソース領域
５０、５５…溝 ６０…Ｐ型ＳｉＣ領域
６５…Ｐ型ＳｉＣエピタキシャル領域 ７０…ゲート絶縁膜
７５…Ｐ型ＳｉＣ領域 ８０…ゲート電極
９０…層間絶縁膜 １００…ソース電極
１１０…ドレイン電極 １２０、１３０、１４０…絶縁膜

Claims (6)

1. Ｓｉよりもバンドギャップの広い第１導電型のワイドバンドギャップ半導体基体中に形成されたドレイン領域ならびにソース領域と、ゲート電圧によって伝導度が変調されるチャンネル領域と、を具備した電界効果トランジスタにおいて、
   前記ワイドバンドギャップ半導体基体の一主面の所定の領域にＵ字型の溝が形成され、該溝内にゲート絶縁膜によって前記ワイドバンドギャップ半導体基体と絶縁され、かつ前記ゲート絶縁膜と接してゲート電極が形成されている、いわゆるＵゲート電極構造を有しており、前記溝の外側に、前記溝の側壁と対向し、かつ前記溝と間隔を開けて第２導電型の半導体領域が形成されており、該第２導電型の半導体領域と前記ゲート絶縁膜との間の前記ワイドバンドギャップ半導体基体中に前記ワイドバンドギャップ半導体基体とは濃度の異なるチャネル領域が形成されていることを特徴とする電界効果トランジスタ。
2. Ｓｉよりもバンドギャップの広い第１導電型のワイドバンドギャップ半導体基体中に形成されたドレイン領域ならびにソース領域と、ゲート電圧によって伝導度が変調されるチャンネル領域と、を具備した電界効果トランジスタにおいて、
   前記ワイドバンドギャップ半導体基体の一主面の所定の領域にＵ字型の溝が形成され、該溝内にゲート絶縁膜によって前記ワイドバンドギャップ半導体基体と絶縁され、かつ前記ゲート絶縁膜と接してゲート電極が形成されている、いわゆるＵゲート電極構造を有しており、前記溝の外側に、前記溝の側壁と対向し、かつ前記溝と間隔を開けて第２導電型の半導体領域が形成されており、該第２導電型の半導体領域と前記ゲート絶縁膜との間の前記ワイドバンドギャップ半導体基体中にチャネル領域が形成され、かつ前記ワイドバンドギャップ半導体基体に第２の溝が形成され、該第２の溝に沿って、前記第２導電型の半導体領域が形成されていることを特徴とする電界効果トランジスタ。
3. 前記ワイドバンドギャップ半導体基体に第２の溝が形成され、該第２の溝に沿って、前記第２導電型の半導体領域が形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
4. 前記第２導電型の半導体領域が、前記Ｕゲート電極よりも深く形成されていることを特徴とする請求項１乃至請求項３の何れかに記載の電界効果トランジスタ。
5. 前記Ｕ字型の溝の底部に接して、第２の第２導電型半導体領域が形成され、該第２導電型半導体領域がソース電極に接続されていることを特徴とする請求項１乃至請求項４の何れかに記載の電界効果トランジスタ。
6. 前記ワイドバンドギャップ半導体基体がＳｉＣよりなることを特徴とする請求項１乃至請求項５の何れかに記載の電界効果トランジスタ。

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