JP7132207B2 - トレンチ下部にオフセットを有するＳｉＣ半導体デバイス - Google Patents

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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Description

広バンドギャップ半導体デバイスは、少なくとも２ｅＶ又は少なくとも３ｅＶのバンドギャップを有する半導体材料に基づき、及び従来のシリコンベースの半導体デバイスと比較して、より低いオン抵抗、高温での動作、より低いスイッチング損失、及びより低い漏れ電流を可能にする。広バンドギャップ材料に基づく半導体デバイスは、隣り合うトレンチゲート構造間の半導体材料から形成されたメサ部分の２つの対向する長手方向メサ側壁の一方においてのみトランジスタチャネルを制御するストライプ状トレンチゲート電極を備えたトランジスタセルを含み得る。
トレンチゲートを備えたＳｉＣ半導体デバイスのデバイス特性を向上させ、及びそのようなデバイスの応用範囲をさらに拡大することが望ましい。
本開示は、第１の面からＳｉＣ半導体本体内に延在するトレンチを含む半導体デバイスに関する。トレンチは、第１の側壁と、第１の側壁に対向する第２の側壁と、トレンチ下部とを有する。ゲート電極であり得る電極は、トレンチ内に配置され、且つゲート誘電体であり得るトレンチ誘電体によって半導体本体から電気的に絶縁される。第１の導電型の本体領域は、第１の側壁に隣接する。第１の導電型のシールド構造は、第２の側壁及びトレンチ下部の少なくとも一部に隣接する。トレンチ下部の第１のセクション及びトレンチ下部の第２のセクションは、第１の面から、第１の面に対向するＳｉＣ半導体本体の第２の面へと延在する垂直方向に沿って垂直オフセットだけ互いにずれている。
本開示は、半導体デバイスを製造する方法にも関する。本方法は、第１の面からＳｉＣ半導体本体内に第１のトレンチを形成することを含む。本方法は、第１のトレンチの下部を通して、第１の導電型のドーパントをＳｉＣ半導体本体内に導入することにより、ＳｉＣ半導体本体に第１の導電型のシールド構造を形成することをさらに含む。本方法は、第１の面からＳｉＣ半導体本体内に第２のトレンチを形成することをさらに含み、第２のトレンチは、ＳｉＣ半導体本体内へと第１のトレンチよりも深く延在し、及び第１のトレンチと第２のトレンチとは、横方向に互いに一体化し、それにより、第２のトレンチのトレンチ下部の第２のセクションをＳｉＣ半導体本体において第２のトレンチのトレンチ下部の第１のセクションよりも深くに配置する。
当業者は、以下の詳細な説明を読むことで及び添付の図面を見ることにより、追加の特徴及び利点を認識するであろう。
添付の図面は、本発明のさらなる理解をもたらすために含まれ、本明細書に組み込まれ且つ本明細書の一部を構成する。図面は、実施形態を図示し、詳細な説明と共に本発明の原理の説明に役立つ。本発明の他の実施形態及び意図される利点は、以下の詳細な説明を参照することにより、よりよく理解されるようになるため、容易に認識されるであろう。
トレンチ下部に垂直オフセットを有する半導体デバイスを示すためのＳｉＣ半導体本体の断面図である。 トレンチの側壁及び下部側に隣接するシールド構造を示すためのＳｉＣ半導体本体の断面図である。 下部側にオフセットを有するソース領域を示すためのＳｉＣ半導体本体の断面図である。 ソース領域が位置する側壁に対向する側壁においてトレンチに隣接するソース領域の導電型の領域を示すためのＳｉＣ半導体本体の断面図である。 トレンチ下部においてトレンチ側壁における厚さよりも大きい厚さを有するトレンチ誘電体を示すためのＳｉＣ半導体本体の断面図である。 トレンチ下部において丸味を帯びた角部を有するトレンチを示すためのＳｉＣ半導体本体の断面図である。 本体領域に隣接する電流拡散ゾーンを示すためのＳｉＣ半導体本体の断面図である。 並列に電気的に接続されたトランジスタセルを示すためのＳｉＣ半導体本体の概略上面図及び断面図である。 並列に電気的に接続されたトランジスタセルを示すためのＳｉＣ半導体本体の概略上面図及び断面図である。 ＳｉＣ半導体本体に半導体デバイスを製造する方法を示すための概略フローチャートである。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。 半導体デバイスを製造する方法のプロセス特徴を示すためのＳｉＣ半導体本体の概略断面図である。
以下の詳細な説明では、本明細書の一部を形成し、且つ本開示を実施することができる特定の実施形態の図示として示される添付の図面が参照される。他の実施形態を利用することができ、及び本発明の範囲から逸脱することなく構造的又は論理的変更形態がなされ得ることが理解される。例えば、ある実施形態に関して図示又は記載される特徴は、またさらなる実施形態をもたらすために、他の実施形態に対して又は他の実施形態と併せて使用することができる。本開示は、そのような変更形態及び変形形態を含むことが意図されている。例は、添付の請求項の範囲を限定するものと解釈されない特定の言語を用いて記載される。図面は、一定の縮尺ではなく、単なる例示目的のものである。明瞭さのために、別段の言明のない限り、異なる図面における同じ要素は、同様の参照符号で示されている。
「有する」、「含有する」、「包含する」、「含む」などの用語は、非限定的であり、これらの用語は、記載された構造、要素又は特徴の存在を示すが、追加の要素又は特徴の存在を除外しない。冠詞「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が明らかにそうでないことを示さない限り、単数だけでなく複数も含むことが意図される。
「電気的に接続された」という用語は、電気接続された要素間の永続的な低オーミック接続（例えば、関連する要素間の直接的接触又は金属及び／若しくは高濃度にドープされた半導体を介した低オーミック接続）を表す。「電気結合された」という用語は、信号伝送に適した１つ又は複数の介在要素が、電気結合された要素（例えば、低オーミック接続を第１の状態で、且つ高オーミック電気減結合を第２の状態で一時的に提供する要素）間に存在し得ることを含む。
図面は、ドーピングの型「ｎ」又は「ｐ」の隣に「－」又は「＋」を示すことにより、相対ドーピング濃度を示す。例えば、「ｎ－」は、「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりも高いドーピング濃度を有する。同じ相対ドーピング濃度のドーピング領域が必ずしも同じ絶対ドーピング濃度を有するとは限らない。例えば、２つの異なる「ｎ」ドーピング領域が同じ又は異なる絶対ドーピング濃度を有し得る。
本明細書に使用される「水平」という用語は、半導体基板又は本体の第１の面又は主面と実質的に平行な配向を表すことを意図する。これは、例えば、ウエハ又はダイの面であり得る。
本明細書に使用される「垂直」という用語は、実質的に第１の面と直角に、すなわち半導体基板又は本体の第１の面の法線方向と平行に配置された配向を表すことを意図する。
本明細書では、半導体基板又は半導体本体の第２の面は、下側面又は裏側面によって形成されると見なされ、第１の面は、半導体基板の上面、前面、又は主面によって形成されると見なされる。従って、本明細書に使用される「上」及び「下」という用語は、ある構造的特徴の別の構造的特徴に対する相対的位置を表す。
本明細書では、ｐドープは、第１の導電型と呼ばれ、ｎドープは、第２の導電型と呼ばれる。代替的に、半導体デバイスは、第１の導電型がｎドープとなり、及び第２の導電型がｐドープとなり得るように逆のドーピング関係を有して形成され得る。
図１は、半導体デバイス１０００を示すためのＳｉＣ半導体本体１００の一部の概略断面図である。
トレンチ１０２は、第１の面１０４からＳｉＣ半導体本体１００内に延在する。トレンチは、第１の側壁１０６と、第１の側壁１０６に対向する第２の側壁１０８と、トレンチ下部１１０とを有する。電極１１２は、トレンチ１０２内に配置され、且つトレンチ誘電体１１４によって半導体本体１００から電気的に絶縁される。１つのみの電極１１２をトレンチ１０２内に配置することが可能である。電極１１２は、ゲート電極であり得、及びトレンチ誘電体１１４は、ゲート誘電体であり得る。
第１の導電型の本体領域１１８が第１の側壁１０６に隣接する。第１の導電型のシールド構造１２０が第２の側壁１０８及びトレンチ下部１１０の少なくとも一部に隣接する。第１の面１０４から、第１の面１０４に対向するＳｉＣ半導体本体１００の第２の面１２２へと延在する垂直方向ｙに沿って、トレンチ下部１１０の第１のセクション１１０１及びトレンチ下部１１０の第２のセクション１１０２が垂直オフセット（高さ又は距離）ｈだけ互いにずれている。垂直オフセットｈは、例えば１０ｎｍ～１００ｎｍの範囲であり得る。
シールド構造１２０は、例えば、第１のセクション１１０１と第１の側壁１０６との間の遷移に位置するトレンチ角部において、トレンチ誘電体１１４の電界強度を制限することにより、ブロッキング状況下で半導体デバイス１０００の所望の信頼性の達成を可能にすることができる。最大電界強度がトレンチ下部１１０の下のシールド構造１２０の部分に位置し得るため、シールド構造１２０の深さの延長は、トレンチ角部における電界強度の減少を可能にすることができ、それによってデバイスの信頼性が向上する。従って、トレンチ下部１１０の第１のセクション１１０１と、トレンチ下部１１０の第２のセクション１１０２との間の垂直オフセットｈを設けることにより、第１の側壁１０６のトレンチ角部からシールド構造１２０内の最大電界強度の位置までの距離を増加させることができ、それにより、向上したデバイスの信頼性を可能にする。
第２の導電型のソース領域１２１は、第１の側壁１０６に隣接する。
１つ又は複数の実施形態では、半導体デバイス１０００は、トランジスタセルを含み得、及びＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）、例えば、例として金属ゲートを備えたＦＥＴ、並びにドープされた半導体材料に基づくゲートを備えたＦＥＴに関する通常の意味におけるＭＯＳＦＥＴ（金属酸化物半導体ＦＥＴ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、又はＭＣＤ（ＭＯＳ制御ダイオード）であり得る。
１つ又は複数の実施形態では、ＳｉＣ半導体本体１００の材料は、２Ｈ－ＳｉＣ（２ＨポリタイプのＳｉＣ）、６Ｈ－ＳｉＣ、又は１５Ｒ－ＳｉＣである。１つ又は複数のさらなる実施形態では、ＳｉＣ半導体本体１００の半導体材料は、４Ｈポリタイプの炭化ケイ素（４Ｈ－ＳｉＣ）である。
第１の側壁１０６は、第１の面１０４に対して垂直であり得、又は第１の面１０４までの距離が増加するにつれてテーパー状になり得る。１つ又は複数の実施形態では、第１の側壁１０６の側壁面は、高電荷担体移動度を提供する主結晶面、例えば（１１－２０）結晶面によって形成される。
電極１１２は、ゲート電極であり得、且つ高濃度にドープされた多結晶シリコン材料及び／若しくは金属含有材料を含み得、又は高濃度にドープされた多結晶シリコン材料及び／若しくは金属含有材料から構成され得る。
１つ又は複数の実施形態では、トレンチ下部１１０の第２のセクション１１０２は、ＳｉＣ半導体本体１００においてトレンチ下部１１０の第１のセクション１１０１よりも深くに配置される。従って、トレンチ下部１１０の第１のセクション１１０１と、第１の面１０４における基準面との間の垂直距離は、トレンチ下部１１０の第２のセクション１１０２と基準面との間の垂直距離よりも小さい。
１つ又は複数の実施形態では、電極１１２の下部の第２のセクション１１２２は、ＳｉＣ半導体本体１００において、垂直方向ｙに沿って電極１１２の下部の第１のセクション１１２１よりも深くに配置される。従って、電極１１２の下部の第１のセクション１１２１と、電極１１２の下部の第２のセクション１１２２とは、例えば、トレンチ下部１１０の第１のセクション１１０１と、トレンチ下部１１０の第２のセクション１１０２との間の垂直オフセットｈに対応する垂直オフセットだけ互いにずれている。
図２に示される概略断面図を参照すると、１つ又は複数の実施形態では、シールド構造１２０は、第１の導電型のシールド領域１２０１と、第１の導電型の接続領域１２０２とを含む。接続領域１２０２は、シールド領域１２０１と第１の面１０４との間に配置される。シールド構造１２０のドーピング濃度プロファイル（図２の右側の例示的図示を参照されたい）は、ＳｉＣ半導体本体１００においてトレンチ下部１１０よりも深くに位置する垂直方向ｙに沿ったピークＰを有する。
１つ又は複数の実施形態では、トレンチ下部１１０の第１のセクション１１０１と、シールド領域のピークＰとの間の垂直距離ｄｖ１は、例えば、２００ｎｍ～８００ｎｍ、又は３００ｎｍ～５００ｎｍの範囲である。
図３に示された概略断面図を参照すると、１つ又は複数の実施形態では、ソース領域１２１の第１の部分１２１１は、トレンチ１０２の第１の側壁１０６と、ソース領域１２１の第２の部分１２１２との間に配置され、及び第２の部分１２１２の下部は、ＳｉＣ半導体本体１００において、垂直方向ｙに沿って第１の部分１２１１の下部よりも深くに配置される。ソース領域１２１の第１の部分１２１１の下部と、ソース領域１２１の第２の部分１２１２の下部との間の垂直距離ｄｖ２は、垂直オフセットｈに対応し得る。
図１～３に示される実施形態では、シールド構造１２０は、第１の面１０４において第２の側壁１０８に隣接する。図１～３に示される実施形態では、シールド構造１２０は、第１の面１０４にさらに隣接する。従って、ソース領域１２１は、第２の側壁１０８に存在せず、及び電極１１２における電圧を変更することにより、第１の側壁１０６においてチャネル伝導度がオン及びオフに切り替えられるのみでよい。
図４の概略断面図を参照すると、半導体デバイス１０００は、第２の側壁１０８及び第１の面１０４に隣接する第２の導電型の領域１２４をさらに含む。主結晶面に対する異なる配向により、第２の側壁１０８上に形成されるトレンチ誘電体１１４の一部の半導体界面は、２つの側壁に沿って形成される反転チャネルの閾値電圧及び電荷担体移動度が異なるように、第１の側壁１０６上に形成されるトレンチ誘電体１１４の一部よりも多くの電荷担体の界面状態を含有し得る。閾値電圧の狭い規格値を可能にするために、ソース領域１２１は、一般的に、主結晶面（例えば、（１１－２０）結晶面）である第１の側壁１０６に沿ってのみ形成され、主結晶面に対して傾斜した第２の側壁１０８に沿った反転チャネルの形成は、一般的に、第２の側壁１０８に沿ったソース領域の形成を省くことによって抑制される。加えて、第１の側壁１０６に沿ってのみソース領域１２１を形成することは、本体領域１１８に対する接触構造と、ＦＥＴにおけるドレイン電位に対して又はＩＧＢＴにおけるコレクタ電位に対してトレンチ誘電体１１４をシールドする他の構造とに関するオーバレイ許容範囲を緩和することができる。
一方、少なくとも第２の側壁１０８の一部にも沿った全体にもかかわらず、第２の導電型の領域１２４を形成することは、他のデバイスパラメータへの悪影響なしにゲート－ソース間静電容量Ｃｇｓを増加させることを可能にする。
図５の概略断面図を参照すると、トレンチ下部１１０に隣接するトレンチ誘電体１１４の第１のパートの第１の厚さｔ１は、第１の側壁１０６に隣接するトレンチ誘電体１１４の第２のパートの第２の厚さｔ２よりも大きい。第１の厚さｔ１は、厚さｔ２よりも少なくとも１．１、１．５、２、若しくは３倍、又はさらに３を超える倍数で大きいことができる。１つ又は複数の実施形態では、第２の厚さｔ２は、少なくとも４０ｎｍ、少なくとも６０ｎｍ、少なくとも８０ｎｍ、又はさらに８０ｎｍよりも大きい。第１の側壁１０６における厚さと比較して、トレンチ下部１１０におけるトレンチ誘電体１１４の厚さを増加させることは、第１の側壁１０６におけるトレンチ誘電体１１４に関連したデバイスパラメータ（例えば、閾値電圧）、及びトレンチ下部１１０におけるトレンチ誘電体１１４に関連したデバイスパラメータ（例えば、第１の側壁１０６におけるトレンチ下部１１０の角部によって生じるデバイスの信頼性に対する影響）の独立調整を可能にする。
図６の概略断面図を参照すると、１つ又は複数の実施形態では、トレンチ誘電体１１４とＳｉＣ半導体本体１００との間の界面は、トレンチ下部１１０の第１のセクション１１０１と、第１の側壁１０６との間の遷移において丸味を帯びる。１つ又は複数の実施形態では、曲率半径Ｒは、第１の側壁１０６に隣接するトレンチ誘電体１１４の厚さｔの少なくとも２倍であり、すなわち、Ｒ＞２×ｔの関係が成立する。トレンチ角部を丸くすることは、トレンチ１０２を形成する際のプロセス技術によって生じ得る欠点の抑制又は減少を可能にすることができる。このような欠点の一例は、例えば、漏れ電流の増加及び／又は絶縁破壊によりデバイスの信頼性を低下させ得るテーパーの精度に関するエッチングプロセスの許容範囲による、角部におけるトレンチ誘電体の厚さの減少となり得る。１つ又は複数の実施形態では、曲率半径は、例えば第１及び第２の側壁１０６、１０８の異なるテーパー角により、トレンチの両角部間で異なり得る。
図７の概略断面図を参照すると、１つ又は複数の実施形態では、半導体デバイス１０００は、第２の導電型の電流拡散ゾーン１２６と、第２の導電型のドリフトゾーン１２８とをさらに含む。電流拡散ゾーン１２６は、本体領域１１８とドリフトゾーン１２８との間に配置される。電流拡散ゾーン１２６は、本体領域１１８及びシールド構造１２０に隣接し、及び電流拡散ゾーン１２６の平均正味ドーピング濃度は、ドリフトゾーン１２８の平均正味ドーピング濃度よりも大きい。１つ又は複数の実施形態では、ドリフトゾーン１２８の平均正味ドーピング濃度は、１つ又は複数のフィールド停止ゾーン又は第２の面１２２における接触に対する接触特性を向上させるための高濃度にドープされた接触ゾーンを除き、１０１５ｃｍ－３～５×１０１６ｃｍ－３の範囲内である。１つ又は複数の実施形態では、電流拡散ゾーン１２６の平均正味ドーピング濃度は、ドリフトゾーン１２８の平均正味ドーピング濃度よりも少なくとも１桁又は２桁以上大きい。これは、例えば半導体デバイス１０００のオン抵抗の低減に関して有益である、ドリフトゾーン１２８とチャネル領域との間の向上した電気相互接続を可能にすることができる。
図８Ａ及び８Ｂの概略上面図及び断面図を参照すると、半導体デバイス１０００は、並列に電気的に接続されたトランジスタセルＴＣを含む。図８Ａ、８Ｂに例示的設計で図示されるが、トランジスタセルのそれぞれの１つは、例えば図１～７を参照して上記に示された実施形態の何れかに示されるようなトランジスタセルユニットの設計を有し得る。半導体デバイス１０００は、ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）、例えば、例として金属ゲートを備えたＦＥＴ、及び半導体材料によるゲートを備えたＦＥＴに関する通常の意味におけるＭＯＳＦＥＴ（金属酸化物半導体ＦＥＴ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、又はＭＣＤ（ＭＯＳ制御ダイオード）であり得、又はそれを含み得る。
第１の面１０４は、同一平面上にある面セクションを含み得る。第１の面１０４は、主結晶面と一致し得、又は絶対値が少なくとも２°及び最大で１２°（例えば、約４°）であり得る軸外角度αだけ主結晶面に対して傾斜し得る。
図示された実施形態では、＜０００１＞結晶軸は、軸外角度α＞０だけ法線に対して傾斜しており、及び＜１１－２０＞結晶軸は、軸外角度αだけ水平平面に対して傾斜している。＜１－１００＞結晶軸は、断面平面に直交する。
１つ又は複数の実施形態では、第１の面１０４は、鋸歯状であり得、及び互いに対して変位し、且つ軸外角度αだけ水平平面に対して傾斜した平行な第１の面セクションと、第１の面セクションに対して傾斜し、且つ鋸歯状の第１の面１０４の断面ラインが鋸形ラインに近似するように第１の面セクションを接続する第２の面セクションとを含む。第１の面１０４は、単位セル面積当たり垂直オフセットだけ互いにずれている２つの面セクションも含み得る。
ＳｉＣ半導体本体１００の裏側では、第２の面１２２が第１の面１０４と平行に延在し得る。第１の面１０４と、第２の面１２２との間のＳｉＣ半導体本体１００の全厚さは、数十μｍ～数百μｍの範囲内であり得る。第１の面１０４に対する法線は垂直方向ｙを規定し、及び第１の面１０４と平行な方向は水平方向である。
ドリフトゾーン１２８は、第２の面１２２に直接隣接する高濃度にドープされた接触構造１３０と隣接し得る。
高濃度にドープされた接触構造１３０は、ＳｉＣ基板であり得るか又はＳｉＣ基板を含み得、及び第２の面１２２に直接隣接する第２の負荷電極１３２とオーミック接触を形成する。接触構造１３０における平均ドーパント濃度は、第２の負荷電極１３２とのオーミック接触を確実にするために十分に高く設定される。半導体デバイス１０００がＩＧＦＥＴであるか又はＩＧＦＥＴを含む場合、接触構造１３０は、ドリフトゾーン１２８と同じ導電型を有する。半導体デバイス１０００がＩＧＢＴである場合、接触構造１３０は、ドリフトゾーン１２８の相補導電型を有するか、又は両方の導電型のゾーンを含む。
ドリフトゾーン１２８は、例えば、接触構造１３０上にエピタキシーによって成長される層に形成され得る。ドリフトゾーン１２８における平均正味ドーパント濃度は、例えば１０１５ｃｍ－３～５×１０１６ｃｍ－３の範囲内であり得る。さらなるドープされた領域、例えば、フィールド停止ゾーン、ドリフトゾーン１２８の導電型のバリアゾーン、又はカウンタードープ領域がドリフトゾーン１２８と接触構造１３０との間に配置され得る。
ドリフトゾーン１２８が接触構造１３０に直接隣接し得るか、又はドリフトゾーン１２８と単極ホモ接合を形成するバッファ層がドリフトゾーン１２８と接触構造１３０との間に配置され得、バッファ層の垂直延在部は、例えば、約１μｍ前後又は数μｍであり得、及びバッファ層の平均ドーパント濃度は、例として、３×１０１７ｃｍ－３～１０１８ｃｍ－３の範囲内であり得る。バッファ層は、ＳｉＣ半導体本体１００における機械的ストレスを緩和させ、及び／又は電界プロファイルの設定に貢献することができる。
トランジスタセルＴＣは、ＳｉＣ半導体本体１００のメサ部分１３６が、隣り合うトレンチ構造１３４を分離するように、第１の面１０４から半導体本体１００内に延在するトレンチ構造１３４に沿って形成される。
第１の水平方向に沿ったトレンチ構造１３４の長手方向延在部は、第１の水平方向に直交する第２の水平方向に沿った横延在部よりも大きい。トレンチ構造１３４は、トランジスタセル領域の一方の側から反対側へと延在する長いストライプであり得、トレンチ構造１３４の長さは、例えば、最大数ミリメートルであり得る。他の実施形態によれば、複数の分離されたトレンチ構造１３４が、トランジスタセル領域の一方の側から反対側へと延在するラインに沿って形成され得、又はトレンチ構造１３４は、メサ部分１３６がグリッドのメッシュに形成されるグリッドを形成し得る。
トレンチ構造１３４は、下部において、例えば図６を参照して図示及び記載されたように丸味を帯び得る。
トレンチ構造１３４は、等しく離間され得、等しい幅を有し得、及び規則的なパターンを形成し得、トレンチ構造１３４のピッチ（中心間距離）は、１μｍ～１０μｍ（例えば、２μｍ～５μｍ）の範囲内であり得る。トレンチ構造１３４の垂直延在部は、０．３μｍ～５μｍの範囲内（例えば、０．５μｍ～２μｍの範囲内）であり得る。
トレンチ構造１３４は、第１の面１０４に対して垂直であり得、又は第１の面１０４までの距離が増加するにつれてテーパー状になり得る。例えば、垂直方向に対するトレンチ構造１３４のテーパー角は、軸外角度に等しいことができ、又は２つの対向する長手方向側壁１０６、１０８の少なくとも第１の側壁１０６が、高い電荷担体移動度を提供する主結晶面（例えば、（１１－２０）結晶面）によって形成されるように、±１度以下だけ軸外角度から逸脱することができる。第１の側壁１０６に対向する第２の側壁１０８は、軸外角度αの２倍だけ、例えば４度以上だけ（例えば、約８度だけ）主結晶面に対して傾斜し得る。第１及び第２の側壁１０６、１０８は、中間メサ部分の長手方向両側にあり、及び２つの異なる隣り合うトレンチ構造１３４に直接隣接する。
トレンチ構造１３４は、電極１１２、例えば、高濃度にドープされた多結晶シリコン層及び／又は金属含有層を含み得るか、又はそれから構成され得る導電ゲート電極を含む。電極１１２は、例えばエッジ終端エリアのある場所で互いに及びゲート端子Ｇに電気的に接続され得る。
トレンチ構造１３４は、トレンチ誘電体１１４、例えば、トレンチ構造１３４の少なくとも一方の側に沿って、電極１１２をＳｉＣ半導体本体１００から分離するゲート誘電体をさらに含む。トレンチ誘電体１１４は、半導体誘電体、例えば、熱成長若しくは堆積された半導体酸化物（例えば、酸化ケイ素）、半導体窒化物（例えば、堆積若しくは熱成長された窒化ケイ素）、半導体酸窒化物（例えば、酸窒化ケイ素）、他の堆積された誘電体材料、又はそれらの任意の組み合わせを含み得るか、又はそれから構成され得る。トレンチ誘電体１１４は、例えば１．０Ｖ～８Ｖの範囲内のトランジスタセルＴＣの閾値電圧のために形成され得る。
トレンチ構造１３４は、電極１１２及びトレンチ誘電体１１４のみを含み得、又は電極１１２及びトレンチ誘電体１１４に加えてさらなる導電性及び／又は誘電体構造を含み得る。
メサ部分１３６は、第１の面１０４に配向したソース領域１２１を含む。ソース領域１２１は、第１の面１０４に直接隣接し得、及びそれぞれのメサ部分１３６の第１の側壁１０６に直接隣接し得る。メサ部分１３６は、ソース領域１２１をドリフトゾーン１２８から分離する本体領域１１８をさらに含む。本体領域１１８は、ドリフトゾーン１２８と第１のｐｎ接合ｐｎ１を形成し、及びソース領域１２１と第２のｐｎ接合ｐｎ２を形成する。本体領域１１８は、第１の側壁１０６に直接隣接する。本体領域１１８の垂直延在部は、トランジスタセルＴＣのチャネル長さに対応し、及び例えば０．２μｍ～１．５μｍの範囲内であり得る。ソース領域１２１及び本体領域１１８は、共に前面側で第１の負荷電極１３８に電気的に接続される。
第１の負荷電極１３８は、ＩＧＦＥＴのソース端子Ｓ、ＭＣＤのアノード端子、又はＩＧＢＴのエミッタ端子であり得る第１の負荷端子を形成し得、又は第１の負荷端子に電気的に接続若しくは結合され得る。裏面の第２の負荷電極１３２は、ＩＧＦＥＴのドレイン端子Ｄ、ＭＣＤのカソード端子、又はＩＧＢＴのコレクタ端子であり得る第２の負荷端子を形成し得、又は第２の負荷端子に電気的に接続若しくは結合され得る。
シールド構造１２０は、本体領域１１８及び第２の側壁１０８を分離し得る。シールド構造１２０は、例えば図１及び２を参照して記載及び図示されるように、１つ、２つ、又はそれよりも多いサブ領域を含み得る。シールド構造１２０の導電型の高濃度にドープされた接触領域が、シールド構造１２０と第１の面１０４における接触構造とのオーミック接触を向上させる又は可能にするために第１の面１０４に配置され得る。
１つ又は複数の実施形態では、トランジスタセルＴＣは、ｐドープ本体領域１１８、ｎドープソース領域１２１及びｎドープドリフトゾーン１２８を備えたｎチャネルＦＥＴセルである。別の実施形態によれば、トランジスタセルＴＣは、ｎドープ本体領域１１８、ｐドープソース領域１２１及びｐドープドリフトゾーン１２８を備えたｐチャネルＦＥＴセルである。
トレンチ誘電体１１４は、本体領域１１８の一部を電極１１２と容量結合する。電極１１２における電位が半導体デバイス１０００の閾値電圧を上回るか又は下回る場合、電界は、本体領域１１８における少数電荷担体がトレンチ誘電体１１４に沿って反転チャネルを形成することを生じさせ、反転チャネルは、ソース領域１２１をドリフトゾーン１２８と接続し、それによって半導体デバイス１０００をオンにする。オン状態では、負荷電流は、第１の負荷電極１３８と第２の負荷電極１３２との間の第１の側壁１０６にほぼ沿って、ＳｉＣ半導体本体１００中を流れる。それと同時に、シールド構造１２０におけるより高いドーパント濃度は、第２の側壁１０８に沿った反転チャネルの形成を抑制する。
図９は、半導体デバイスを製造する方法２０００を示す概略フローチャートである。
方法２０００は、一連の行為又は事象として図示及び以下に説明されるが、このような行為又は事象の図示された順序付けは、限定的な意味で解釈されるものではないことが認識されるであろう。例えば、一部の行為は、異なる順序で、且つ／又は本明細書に図示及び／若しくは記載されたものとは別の他の行為若しくは事象と同時に生じ得る。加えて、全ての図示された行為が、本明細書における開示の実施形態の１つ又は複数の態様の実施に必要とされるわけではない。また、本明細書に描かれた行為の１つ又は複数は、１つ又は複数の別の行為及び／又は段階で実行され得る。図１Ａ～８Ｂを参照して上記で提供された情報が同様に当てはまる。
図９を参照すると、プロセス特徴Ｓ１００は、例えばパターニングされたハードマスクを用いたエッチングプロセスにより、第１の面からＳｉＣ半導体本体内に第１のトレンチを形成することを含む。第１のトレンチの深さは、例えば１０ｎｍ～１００ｎｍの範囲であるように設定され得る。
プロセス特徴Ｓ１１０は、第１のトレンチの下部を通して、第１の導電型のドーパントをＳｉＣ半導体本体内に導入することにより、ＳｉＣ半導体本体に第１の導電型のシールド構造を形成することを含む。ドーパントは、例えば１回又は複数回のイオン注入により、ＳｉＣ半導体本体内に導入され得る。例えば１７００℃～１８００℃の範囲の温度での熱処理によるドーパントの活性化が後に続き得る。
プロセス特徴Ｓ１２０は、第１の面からＳｉＣ半導体本体内に第２のトレンチを形成することを含み、第２のトレンチは、ＳｉＣ半導体本体内へと第１のトレンチよりも深く延在し、及び第１のトレンチと第２のトレンチとは、横方向に互いに一体化し、それにより、第２のトレンチのトレンチ下部の第２のセクションをＳｉＣ半導体本体において第２のトレンチのトレンチ下部の第１のセクションよりも深くに配置する。
図１０Ａ～１０Ｉは、半導体デバイス、例えば図１～８Ｂに描かれた実施形態に示された半導体デバイス１０００を製造する方法を示す概略断面図を指す。
図１０Ａの概略断面図を参照すると、ハードマスク層１４０（例えば、酸化物層などの誘電体層）は、例えば堆積プロセスにより、ＳｉＣ半導体本体１００の第１の面１０４上に形成される。ハードマスク層１４０の厚さは、後の処理段階で後に続き得る高エネルギーイオン注入プロセスにおいてイオンを阻止するように選択され得る。１つ又は複数の実施形態では、マスク層の厚さは、例えば２μｍ～１０μｍの範囲であり得る。
図１０Ｂの概略断面図を参照すると、レジストマスク層は、ハードマスク層１４０上に形成され、及びリソグラフィパターニングされ、それによってレジストマスク１４２を形成する。
図１０Ｃの概略断面図を参照すると、ハードマスク層１４０は、レジストマスク１４２を用いたエッチングプロセスにより、ハードマスク１４４へとパターニングされる。
図１０Ｄの概略断面図を参照すると、第１のトレンチ１４６は、例えばエッチングプロセスにより、第１の面１０４からＳｉＣ半導体本体１００内に形成される。ハードマスク層１４０のパターニング及び第１のトレンチ１４６の形成は、例えば共通のエッチングプロセスにおいて実行され得る。第１のトレンチ１４６の深さｄ１は、例えば１０ｎｍ～１００ｎｍの範囲であるように設定され得る。
図１０Ｅの概略断面図を参照すると、シールド領域のドーパントは、例えば、ドーパントの種（例えば、ｐ型ドーピングの場合、アルミニウム（Ａｌ）又はホウ素（Ｂ））に応じて１ＭｅＶ～６ＭｅＶの範囲のイオン注入エネルギーを設定することによる高エネルギーイオン注入プロセスにより、ハードマスク１４４の開口部を通して及び第１のトレンチ１４６の下部を通して、ＳｉＣ半導体本体１００内に導入される。
図１０Ｆの概略断面図を参照すると、さらなるドーパントは、マスクイオン注入プロセスによってＳｉＣ半導体本体１００内に導入され、それにより、例えばソース領域１２１、本体領域１１８、及び接続領域１２０２を形成する。図１０Ｆに図示されないさらなる領域、例えば図７に示される電流拡散ゾーン１２６が形成され得る。
図１０Ｇの概略断面図を参照すると、パターニングされたマスク１４８（例えば、図１０Ａ及び１０Ｂを参照して記載されたようなハードマスク、又はパターニングされたレジストマスク）は、第１の面１０４上に形成される。その後、第２のトレンチ１５０は、第１の面１０４からＳｉＣ半導体本体１００内へと形成される。第２のトレンチ１５０は、ＳｉＣ半導体本体１００内へと第１のトレンチ１４６よりも深く延在する。第１のトレンチ１４６及び第２のトレンチ１５０は、横方向に互いに一体化し、それにより、第２のトレンチ１５０のトレンチ下部１１０の第２のセクション１１０２をＳｉＣ半導体本体１００において第２のトレンチ１５０のトレンチ下部１１０の第１のセクション１１０１よりも深くに配置する。第２のトレンチ１５０は、例えば図１～８Ｂに示された実施形態を参照して記載されたトレンチ１０２に対応し得る。垂直方向ｙに対する第１の側壁１０６のテーパー角は、軸外角度に等しいことができ、又は第１の側壁１０６が、高い電荷担体移動度を提供する主結晶面（例えば、（１１－２０）結晶面）によって形成されるように、±１度以下だけ軸外角度から逸脱することができる。第１の側壁１０６に対向する第２の側壁１０８は、軸外角度αの２倍だけ、例えば４度以上だけ（例えば、約８度だけ）主結晶面に対して傾斜し得る。
図１０Ｈの概略断面図を参照すると、トレンチ下部と、側壁１０６、１０８との間の遷移における角部１５２は、例えば、水素（Ｈ２）又はアルゴン（Ａｒ）雰囲気などの非酸化及び非窒化雰囲気中の高温アニーリングプロセスによって丸味を帯びる。高温アニーリングプロセスは、１４００℃～１６００℃の温度範囲において数分間（例えば、２～２０分の範囲内で）実行され得る。高温アニーリングプロセスは、第１の側壁１０６をさらに（１１－２０）結晶面とより近くアライメントさせることができる。
図１０Ｉの概略断面図を参照すると、トレンチ誘電体１１４は、例えば層堆積プロセス及び／又は熱酸化によって形成される。層堆積は、例えば熱酸化と比較して、結晶面のより少ない又はゼロの依存性という利点を提供することができる。トレンチ誘電体１１４の形成前に形成された任意選択の犠牲誘電体（例えば、犠牲酸化物）は、部分的又は完全に除去され得る。例として、犠牲誘電体の一部は、例えば角部１５２に残り得る。トレンチ誘電体１１４は、例えば図５の実施形態に示されるように、異なる厚さを有するトレンチ誘電体部分を得るために、２回以上の層堆積プロセスによっても形成され得る。一例として、誘電体は、高密度プラズマ（ＨＤＰ）プロセスによって形成され、その後、第１及び第２の側壁１０６、１０８から除去され得、それにより、第１及び第２の側壁１０６、１０８と比較してトレンチ下部１１０においてより大きい厚さを有するトレンチ誘電体１１４が生じる。電極１１２は、高濃度にドープされた半導体材料及び／又は金属の層堆積によって形成され得る。
半導体デバイスを仕上げるために、さらなる公知のプロセスが続き得る。
以下では、本明細書に記載される半導体デバイス及び／又は方法のさらなる実施形態が説明される。
少なくとも１つの実施形態によれば、半導体デバイスは、第１の面からＳｉＣ半導体本体内に延在するトレンチであって、第１の側壁と、第１の側壁に対向する第２の側壁と、トレンチ下部とを有するトレンチを含む。半導体デバイスは、トレンチ内に配置され、且つゲート誘電体によってＳｉＣ半導体本体から電気的に絶縁されるゲート電極をさらに含む。この実施形態では、半導体デバイスは、第１の側壁に隣接する第１の導電型の本体領域と、第２の側壁及びトレンチ下部の少なくとも一部に隣接する第１の導電型のシールド構造とをさらに含む。第１の面から、第１の面に対向するＳｉＣ半導体本体の第２の面へと延在する垂直方向に沿って、トレンチ下部の第１のセクション及びトレンチ下部の第２のセクションは、垂直オフセットだけ互いにずれている。
半導体デバイスの少なくとも１つの実施形態によれば、シールド構造は、第１の導電型のシールド領域と、第１の導電型の接続領域とを含み、接続領域は、シールド領域と第１の面との間に配置され、シールド領域のドーピング濃度プロファイルは、ＳｉＣ半導体本体においてトレンチ下部よりも深くに位置する垂直方向に沿ったピークを有する。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ下部の第１のセクションと、シールド領域のピークとの間の垂直距離は、２００ｎｍ～８００ｎｍの範囲である。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ下部の第２のセクションは、ＳｉＣ半導体本体においてトレンチ下部の第１のセクションよりも深くに配置される。
半導体デバイスの少なくとも１つの実施形態によれば、垂直オフセットは、１０ｎｍ～１００ｎｍの範囲である。
半導体デバイスの少なくとも１つの実施形態によれば、ゲート電極の下部の第２のセクションは、ＳｉＣ半導体本体において、垂直方向に沿ってゲート電極の下部の第１のセクションよりも深くに配置される。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、本体領域と第１の面との間に第２の導電型のソース領域を含む。ソース領域の第１の部分は、トレンチの第１の側壁と、ソース領域の第２の部分との間に配置され、及び第２の部分の下部は、ＳｉＣ半導体本体において、垂直方向に沿って第１の部分の下部よりも深くに配置される。
半導体デバイスの少なくとも１つの実施形態によれば、ソース領域の第１の部分の下部と、ソース領域の第２の部分の下部との間の垂直距離は、トレンチ下部の第１のセクションと、トレンチ下部の第２のセクションとの間の垂直距離に対応する。
半導体デバイスの少なくとも１つの実施形態によれば、シールド構造は、第１の面において第２の側壁に隣接する。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、第２の側壁及び第１の面に隣接する第２の導電型の領域を含む。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ下部に隣接するゲート誘電体の第１のパートの厚さは、第１及び第２の側壁に隣接するゲート誘電体の第２のパートの厚さよりも大きい。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、第２の導電型の電流拡散ゾーンと、第２の導電型のドリフトゾーンとを含む。電流拡散ゾーンは、本体領域とドリフトゾーンとの間に配置される。電流拡散ゾーンは、本体領域及びシールド構造に隣接し得る。電流拡散ゾーンの平均正味ドーピング濃度は、ドリフトゾーンの平均正味ドーピング濃度よりも大きいことができる。
半導体デバイスの少なくとも１つの実施形態によれば、ＳｉＣ半導体本体は、４Ｈ－ＳｉＣ半導体本体であり、及び第１の側壁の側壁面は、（１１－２０）である。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、電気的に並列に接続された複数のトランジスタセルを含む。複数のトランジスタセルのそれぞれ１つは、トレンチ、ゲート誘電体、ゲート電極、及びシールド構造を含む。
少なくとも１つの実施形態によれば、半導体デバイスを製造する方法は、第１の面からＳｉＣ半導体本体内に第１のトレンチを形成するステップと、第１のトレンチの下部を通して、第１の導電型のドーパントをＳｉＣ半導体本体内に導入することにより、ＳｉＣ半導体本体に第１の導電型のシールド構造を形成するステップと、第１の面からＳｉＣ半導体本体内に第２のトレンチを形成するステップとを含む。第２のトレンチは、ＳｉＣ半導体本体内へと第１のトレンチよりも深く延在し、及び第１のトレンチと第２のトレンチとは、横方向に互いに一体化し、それにより、第２のトレンチのトレンチ下部の第２のセクションをＳｉＣ半導体本体において第２のトレンチのトレンチ下部の第１のセクションよりも深くに配置する。
半導体デバイスを製造する方法の少なくとも１つの実施形態によれば、第１のトレンチを形成することは、パターニングされたハードマスクによって覆われたＳｉＣ半導体本体をエッチングすることを含む。
半導体デバイスを製造する方法の少なくとも１つの実施形態によれば、第１のトレンチの深さは、１０ｎｍ～１００ｎｍの範囲であるように設定される。
半導体デバイスを製造する方法の少なくとも１つの実施形態によれば、シールド構造を形成することは、１ＭｅＶ～６ＭｅＶの範囲のイオン注入エネルギーでの少なくとも１回のイオン注入により、第１の導電型のドーパントをＳｉＣ半導体本体内に導入することを含む。
半導体デバイスを製造する方法の少なくとも１つの実施形態によれば、シールド構造を形成することは、第１の導電型のシールド領域を形成することと、第１の導電型の接続領域を形成することとを含み、接続領域は、シールド領域と第１の面との間に配置され、第１の面と直角な垂直方向に沿ったシールド領域のドーピング濃度プロファイルは、ピークを有するように設定され、及びピークは、ＳｉＣ半導体本体において第２のトレンチのトレンチ下部よりも深くに設定される。
半導体デバイスを製造する方法の少なくとも１つの実施形態によれば、トレンチ下部の第１のセクションと、シールド領域のピークとの間の垂直距離は、２００ｎｍ～８００ｎｍの範囲であるように設定される。
半導体デバイスを製造する方法の少なくとも１つの実施形態によれば、方法は、ＳｉＣ半導体本体内に第２のトレンチを形成する前にソース領域を形成することと、第２のトレンチの第１及び第２の側壁とトレンチ下部とにゲート誘電体でライニングを施すことと、第２のトレンチ内にゲート電極を形成することとを含む。
本明細書に記載した方法は、本明細書に記載したような半導体デバイスの製造に使用することができる。すなわち、本方法との関連で開示された全ての特徴は、半導体デバイスに関しても開示することができ、その逆も同様である。
本明細書に具体的な実施形態を図示及び記載したが、本発明の範囲から逸脱することなく、図示及び記載された具体的な実施形態の代わりに様々な代替形態及び／又は均等な実装形態を代用し得ることを当業者は理解するであろう。本出願は、本明細書で説明した具体的な実施形態のあらゆる改変形態又は変形形態を包含することが意図される。従って、本発明は、請求項及びその均等物によってのみ限定されるものとする。
１００ 半導体本体
１０２ トレンチ
１０４ 第１の面
１０６ 第１の側壁
１０８ 第２の側壁
１１０ トレンチ下部
１１２ 電極
１１４ トレンチ誘電体
１１８ 本体領域
１２０ シールド構造
１２１ ソース領域
１２２ 第２の面
１２４ 領域
１２６ 電流拡散ゾーン
１２８ ドリフトゾーン
１３０ 接触構造
１３２ 第２の負荷電極
１３４ トレンチ構造
１３６ メサ部分
１３８ 第１の負荷電極
１４０ ハードマスク層
１４２ レジストマスク
１４４ ハードマスク
１４６ 第１のトレンチ
１４８ マスク
１５０ 第２のトレンチ
１５２ 角部
１０００ 半導体デバイス
１１０１ トレンチ下部の第１のセクション
１１０２ トレンチ下部の第２のセクション
１１２１ 電極の下部の第１のセクション
１１２２ 電極の下部の第２のセクション
１２０１ シールド領域
１２０２ 接続領域
１２１１ ソース領域の第１の部分
１２１２ ソース領域の第２の部分
２０００ 半導体デバイスを製造する方法
ｄ１ 第１のトレンチの深さ
ｄｖ１ トレンチ下部の第１のセクションとシールド領域のピークとの間の垂直距離
ｄｖ２ ソース領域の第１の部分の下部とソース領域の第２の部分の下部との間の垂直距離
ｈ 垂直オフセット
Ｐ ピーク
ｔ１ 第１の厚さ
ｔ２ 第２の厚さ
ＴＣ トランジスタセル
ｙ 垂直方向

Claims (15)

  1. 半導体デバイスであって、
    第１の面からＳｉＣ半導体本体内に延在するトレンチであって、第１の側壁と、前記第１の側壁に対向する第２の側壁と、トレンチ下部とを有するトレンチと、
    前記トレンチ内に配置され、且つゲート誘電体によって前記ＳｉＣ半導体本体から電気的に絶縁されるゲート電極と、
    前記第１の側壁に隣接する第１の導電型の本体領域と、
    前記第２の側壁及び前記トレンチ下部の少なくとも一部に隣接する前記第１の導電型のシールド構造と
    を含み、
    前記第１の面から、前記第１の面に対向する前記ＳｉＣ半導体本体の第２の面へと延在する垂直方向に沿って、前記トレンチ下部の第１のセクション及び前記トレンチ下部の第２のセクションは、垂直オフセットだけ互いにずれており、
    前記ゲート電極の下部の第２のセクションは、前記ＳｉＣ半導体本体において、前記垂直方向に沿って前記ゲート電極の前記下部の第１のセクションよりも深くに配置され、
    前記トレンチ下部の前記第２のセクションは、前記ＳｉＣ半導体本体において前記トレンチ下部の前記第１のセクションよりも深くに配置され、
    前記トレンチ下部の前記第２のセクションは、前記トレンチ下部と前記第２の側壁との遷移部分に位置するトレンチ角部に直接隣接し、
    前記シールド構造は、前記トレンチ下部の前記第２のセクションおよび前記トレンチ下部と前記第２の側壁との前記遷移部分に位置する前記トレンチ角部に直接隣接する、半導体デバイス。
  2. 前記トレンチ下部の前記第１のセクションは、前記トレンチ下部と前記第１の側壁との遷移部分に位置するトレンチ角部に直接隣接する、請求項１に記載の半導体デバイス。
  3. 前記トレンチ下部の前記第１のセクションは、前記トレンチ下部の前記第２のセクションに直接隣接する、請求項１または２に記載の半導体デバイス。
  4. 前記トレンチは、ストライプ状であり、かつ、セル領域の一方の側から反対側へと延在する、請求項１から３の何れか一項に記載の半導体デバイス。
  5. 前記シールド構造は、前記第１の導電型のシールド領域と、前記第１の導電型の接続領域とを含み、前記接続領域は、前記シールド領域と前記第１の面との間に配置され、前記シールド領域のドーピング濃度プロファイルは、前記ＳｉＣ半導体本体において前記トレンチ下部よりも深くに位置する前記垂直方向に沿ったピークを有する、請求項１から４の何れか一項に記載の半導体デバイス。
  6. 前記トレンチ下部の前記第１のセクションと、前記シールド領域の前記ピークとの間の垂直距離は、２００ｎｍ～８００ｎｍの範囲である、請求項５に記載の半導体デバイス。
  7. 前記垂直オフセットは、１０ｎｍ～１００ｎｍの範囲である、請求項１から６の何れか一項に記載の半導体デバイス。
  8. 前記本体領域と前記第１の面との間に第２の導電型のソース領域をさらに含み、前記ソース領域の第１の部分は、前記トレンチの前記第１の側壁と、前記ソース領域の第２の部分との間に配置され、及び前記第２の部分の下部は、前記ＳｉＣ半導体本体において、前記垂直方向に沿って前記第１の部分の下部よりも深くに配置される、請求項１から７の何れか一項に記載の半導体デバイス。
  9. 前記ソース領域の前記第１の部分の前記下部と、前記ソース領域の前記第２の部分の前記下部との間の垂直距離は、前記トレンチ下部の前記第１のセクションと、前記トレンチ下部の前記第２のセクションとの間の垂直距離に対応する、請求項８に記載の半導体デバイス。
  10. 前記シールド構造は、前記第１の面において前記第２の側壁に隣接する、請求項１から９の何れか一項に記載の半導体デバイス。
  11. 前記第２の側壁及び前記第１の面に隣接する前記第２の導電型の領域をさらに含む、請求項８または９に記載の半導体デバイス。
  12. 前記トレンチ下部に隣接する前記ゲート誘電体の第１のパートの厚さは、前記第１及び第２の側壁に隣接する前記ゲート誘電体の第２のパートの厚さよりも大きい、請求項１から１１の何れか一項に記載の半導体デバイス。
  13. 前記第２の導電型の電流拡散ゾーンと、前記第２の導電型のドリフトゾーンとをさらに含み、前記電流拡散ゾーンは、前記本体領域と前記ドリフトゾーンとの間に配置され、且つ前記電流拡散ゾーンは、前記本体領域及び前記シールド構造に隣接し、及び前記電流拡散ゾーンの平均正味ドーピング濃度は、前記ドリフトゾーンの平均正味ドーピング濃度よりも大きい、請求項８、９または１１の何れか一項に記載の半導体デバイス。
  14. 前記ＳｉＣ半導体本体は、４Ｈ－ＳｉＣ半導体本体であり、及び前記第１の側壁の側壁面は、（１１－２０）である、請求項１から１３の何れか一項に記載の半導体デバイス。
  15. 電気的に並列に接続された複数のトランジスタセルをさらに含み、前記複数のトランジスタセルのそれぞれの１つは、前記トレンチ、前記ゲート誘電体、前記ゲート電極、及び前記シールド構造を含む、請求項１から１４の何れか一項に記載の半導体デバイス。

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