WO2014122919A1 - 絶縁ゲート型炭化珪素半導体装置及びその製造方法 - Google Patents

絶縁ゲート型炭化珪素半導体装置及びその製造方法 Download PDF

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泰宏 香川
梨菜 田中
裕 福井
三浦　成久
阿部　雄次
昌之 今泉
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三菱電機株式会社
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    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Definitions

  • the present invention relates to an insulated gate silicon carbide semiconductor device having a trench gate structure.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • One of insulated gate semiconductor devices for power control is a trench MOSFET in which a gate electrode is embedded in a semiconductor layer.
  • an electric field is also applied to a silicon oxide film as a gate insulating film when a high voltage is applied.
  • the highest electric field is applied to the silicon oxide film at the bottom of the trench in which the gate electrode is embedded.
  • a method of forming a p-type protective diffusion layer in the n-type drift layer in contact with the bottom of the trench has been proposed. (For example, refer to Patent Document 1).
  • the p-type protective diffusion layer is electrically connected to the p-type first base region in which the channel region is formed by the p-type second base region formed in the n-type drift layer in contact with the trench sidewall. Connected to each other and the potential is fixed. Since the trench side wall surface on which the second base region is formed becomes a p-type region, the MOS characteristics deteriorate. That is, the trench side wall surface in which the second base region is formed almost does not function as a channel, so that the channel density of the trench MOSFET decreases and the on-resistance of the trench MOSFET increases.
  • the present invention has been made in order to solve the above-described problem, and an insulated gate silicon carbide semiconductor device capable of relaxing an electric field applied to a gate insulating film to which a high voltage is applied and suppressing an increase in on-resistance, and It aims at providing the manufacturing method.
  • An insulated gate silicon carbide semiconductor device includes a protective diffusion layer provided in contact with the bottom of the trench, and a second base region connecting the protective diffusion layer and the first base region,
  • the base region 2 is formed on a surface parallel to the ⁇ 0001> direction and in contact with a trench sidewall surface having a trench off angle larger than 0 ° in the ⁇ 0001> direction.
  • the insulated gate type silicon carbide semiconductor device includes the protective diffusion layer at the bottom of the trench, the second base region for relaxing the electric field of the gate insulating film at the bottom of the trench and fixing the potential of the protective diffusion layer
  • the trench sidewall surface having a trench off angle greater than 0 ° in the ⁇ 0001> direction on the surface parallel to the ⁇ 0001> direction, the MOS characteristics being inferior to the surface parallel to the ⁇ 0001> direction among the trench sidewall surfaces.
  • FIG. 1 is a top view showing a part of the trench MOSFET according to the first embodiment.
  • the source electrode, the interlayer insulating film, and the contact hole that cover the cell are not shown so that the configuration of the trench MOSFET cell can be easily understood.
  • FIG. 2 is a cross-sectional view of the trench MOSFET according to the first embodiment.
  • a trench MOSFET using silicon carbide will be described as a gate insulating silicon carbide semiconductor device.
  • FIG. 1 nine cells 20 indicated by a region surrounded by a dotted line are arranged in a lattice shape in FIG. 1.
  • the AA sectional view indicated by the alternate long and short dash line corresponds to FIG. 2A
  • the BB sectional view indicated by the two-dot chain line corresponds to FIG.
  • the off direction 21 of the silicon carbide substrate 1 shown in FIG. 1 is the ⁇ 11-20> direction in the present embodiment, and a cross section of the trench sidewall 24 parallel to the off direction 21 is shown in FIG.
  • the trench sidewalls perpendicular to the off direction 21 are an off-upstream trench sidewall 22 and an off-downstream trench sidewall 23, which are shown in FIG.
  • First base region 3 of the second conductivity type is formed in epitaxial layer 2 made of silicon carbide of the first conductivity type grown on the main surface of silicon carbide substrate 1 of the first conductivity type.
  • the region where the second conductivity type first base region 3 is not formed becomes the drift layer 2 a.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the polytype of the n-type silicon carbide substrate 1 is 4H. That is, n-type (first conductivity type) 4H—SiC (4H-type silicon carbide) is used for the silicon carbide substrate 1.
  • the main surface of silicon carbide substrate 1 to be used is a (0001) plane or a (000-1) plane having an off angle ⁇ 1 larger than 0 ° in off direction 21. That is, the silicon carbide substrate 1 is either an Si substrate off substrate or a C surface off substrate.
  • the off direction 21 is the ⁇ 11-20> direction
  • the off angle ⁇ 1 is 4 °
  • the main surface of the silicon carbide substrate 1 is provided with an off angle of 4 ° in the ⁇ 11-20> direction.
  • a case of the (0001) plane will be described as an example.
  • a source region 4 of the first conductivity type (n-type) is formed in the first base region 3 located on the surface side of the drift layer 2a.
  • a trench 5 in which a gate electrode 7 is embedded is formed in the epitaxial layer 2 so as to penetrate the source region 4 and the first base region 3. That is, the bottom of the trench 5 reaches the drift layer 2 a below the first base region 3.
  • a gate insulating film 6 that is a silicon oxide film is provided on the inner wall of the trench 5 along the shape of the trench 5. Further, a gate electrode 7 is buried in the inside surrounded by the inner wall of the trench 5 via a gate insulating film 6.
  • a second conductive type (p-type) protective diffusion layer 13 is formed in a region of the drift layer 2a in contact with the bottom of the trench 5.
  • the protective diffusion layer 13 promotes depletion of the n-type (first conductivity type) region of the drift layer 2 a when the trench MOSFET is turned off, and reduces the electric field concentration on the bottom of the trench 5, thereby reducing the gate insulating film 6. The electric field applied to is reduced, and the gate insulating film 6 is prevented from being destroyed.
  • An interlayer insulating film 8 is formed on the surface of the epitaxial layer 2 so as to cover the gate electrode 7.
  • a contact hole 81 reaching the source region 4 and the first base region 3 is formed in the interlayer insulating film 8.
  • the contact hole corresponds to a region surrounded by a dotted line.
  • a source electrode 9 disposed on the interlayer insulating film 8 is formed so as to fill the contact hole 81 and is connected to the source region 4 and the first base region 3.
  • the contact hole 81 is not shown in FIG.
  • the contact hole 81 whose cross section is shown in FIG. 2 is a rectangular space in a top view.
  • the drain electrode 10 is formed on the back surface of the silicon carbide substrate 1.
  • the gate electrodes 7 are arranged in a lattice shape in a top view.
  • the protective diffusion layer 13 extends in a lattice shape in the drift layer 2 a at the bottom of the trench 5 in which the gate electrode 7 is embedded (not shown).
  • each of the sections (cell 20) partitioned by the gate electrode 7 functions as a trench MOSFET.
  • the trench MOSFET is composed of an active region in which the cell 20 is arranged and a termination region other than that, and in this embodiment, the protective diffusion layer 13 is provided in all the trenches 5 in the active region. Therefore, the protective diffusion layer 13 is provided in the trench 5 of all the cells 20 in the active region.
  • the trench 5 is formed in the cell 20 and is in contact with at least one of the four surfaces serving as the trench sidewalls, and as shown in FIG. 2B, the first base region 3 and the protective diffusion layer 13
  • a p-type (second conductivity type) second base region 14 is formed to electrically connect the two.
  • the trench side wall surface with which the second base region 14 is in contact corresponds to one side of the four sides where the gate insulating film 6 of the square cell 20 is formed in FIG. 1 and corresponds to the off-upstream trench side wall 22. ing.
  • the second base region 14 is formed on the trench sidewall surface on the right side of the trench 5 as viewed in FIG. 2 (b). Of the surface orthogonal to the off direction 21 of the cell 20, the second base region 14 is provided on the off upstream trench sidewall 22.
  • the second base region 14 is formed on the off-upstream trench sidewall 22 in the trench sidewall surface orthogonal to the off direction 21, but on the off-downstream trench sidewall 23. It may be formed. That is, in the present embodiment, the trench side wall is composed of the trench side wall 24 parallel to the off direction, the off upstream side trench side wall 22 and the off downstream side trench side wall 23, but in contact with the trench side wall 24 parallel to the off direction. It is sufficient that the second base region 14 is not formed.
  • the trench sidewall surface on which the second base region 14 is formed is a characteristic part of the present embodiment, and details will be described later.
  • the second base region 14 is formed in contact with the off-upstream trench sidewall 22 of the trench 5, and the p-type (second conductivity type) second base region 14 is the first base region.
  • the drift layer 2a Provided in the drift layer 2a so as to be in contact with the bottom of the region 3, the protective diffusion layer 13 and the off-upstream trench sidewall 22, and the p-type (second conductivity type) protective diffusion layer 13 and the p-type (second conductivity).
  • the first base region 3 of the mold) is electrically connected.
  • the first base region 3 is connected to the source electrode 9 at the surface of the epitaxial layer 2 and is a p-type (second conductivity type) protective diffusion located at the bottom of the trench 5 of all the cells 20 in the active region.
  • the layer 13 is electrically connected to the source electrode 9 via the p-type (second conductivity type) second base region 14 and the p-type (second conductivity type) first base region 3. . Therefore, since the protective diffusion layer 13 is not in an electrically floating state (floating state), the potential is stabilized.
  • the second base region 14 and the gate electrode 7 are insulated by the gate insulating film 6.
  • the protective diffusion layer 13 is provided on the bottom of the trench 5 of all the cells 20 in the active region. Therefore, the electric field applied to the gate insulating film 6 at the bottom of all the trenches 5 located in the active region of the trench MOSFET can be relaxed, and the dielectric breakdown of the gate insulating film 6 when a high voltage is applied can be suppressed. .
  • silicon carbide is a wide band gap semiconductor, it can realize a high breakdown voltage characteristic compared with silicon.
  • a voltage is applied to the trench MOSFET using silicon carbide such that the electric field strength at the pn junction between the p-type first base region 3 and the n-type drift layer 2a causes an avalanche.
  • the strength is equivalent to the dielectric breakdown electric field strength of the silicon oxide film.
  • the protective diffusion layer 13 is formed at the bottom of all the cells 20 in the active region, that is, all the trenches 5, the electric field applied to the gate insulating film 6 at the bottom of the trench 5.
  • the strength can be sufficiently relaxed. That is, it is possible to prevent the dielectric breakdown from occurring in the gate insulating film 6 at the bottom of the trench 5 where the protective diffusion layer 13 is not formed in a trench MOSFET using silicon carbide that is required to operate particularly under a high voltage. it can.
  • the protective diffusion layer 13 is formed only at the bottom of the trench 5 of a part of the cells 20 in the active region, the electric field strength applied to the gate insulating film 6 at the bottom of the trench 5 is reduced to some extent. And the effects of the present embodiment can be obtained.
  • the electric field strength of the gate insulating film 6 is moderated to some extent.
  • the number of cells 20 in which the protective diffusion layer 13 and the second base region 14 are formed is reduced in the active region, an increase in on-resistance can be further suppressed.
  • the second base region 14 is always formed in the cell 20 provided with the protective diffusion layer 13.
  • the protective diffusion layer 13 and the source electrode 9 can be electrically connected.
  • the protective diffusion layer 13 When the protective diffusion layer 13 is provided at the bottom of the trench 5 of all the cells 20 in the active region as in the present embodiment, it is in contact with a part of one surface of the sidewall of the trench 5 of all the cells 20 in the active region.
  • a second base region 14 is formed. That is, in the present embodiment, the protective diffusion layer 13 and the second base region 14 are provided for each trench 5 in the active region.
  • the distance from the bottom of the first base region 3 to the bottom of the source region 4 is the channel length.
  • the off-upstream trench sidewall 22 in which the second base region 14 is formed has the second base region 14 formed up to the bottom of the trench 5, from the bottom of the second base region 14 to the bottom of the source region 4. Is the channel length. Therefore, the channel length is longer than that of other trench sidewalls, the inversion channel layer is not sufficiently formed, and does not function as a path for electrons to flow, or even if the inversion channel layer is formed, the resistance in the channel region ( Channel resistance) is higher than other trench sidewall surfaces. That is, when the second base region 14 is formed, the channel resistance increases, and the resistance (on resistance) when the trench MOSFET is turned on increases.
  • the voltage of the drain electrode 10 rapidly increases, for example, from several volts to several hundred volts, so that the second conductivity type protective diffusion layer 13 is turned on. And a displacement current flows into the protective diffusion layer 13 through a parasitic capacitance between the first conductivity type region of the drift layer 2a. At this time, a voltage drop occurs in the resistance component between the protective diffusion layer 13 and the first base region 3. That is, a voltage drop occurs around the trench 5, and an electric field is applied to the gate insulating film 6. When this increases, dielectric breakdown of the gate insulating film 6 occurs. The magnitude of the displacement current is determined by the area of the protective diffusion layer 13 and the variation (dV / dt) of the drain voltage (V) with respect to time (t).
  • the path through which the current flows in the protective diffusion layer 13 is shortened, and the resistance value between the protective diffusion layer 13 and the first base region 3 is reduced. It is effective to do.
  • the p-type (second conductivity type) protective diffusion layer 13 located at the bottom of the trench 5 of all the cells 20 in the active region is the p-type (second conductivity type) second base.
  • the source electrode 9 is electrically connected through the region 14 and the p-type (second conductivity type) first base region 3. For this reason, even if a displacement current is generated, it can flow from the protective diffusion layer 13 through the second base region 14 and the first base region 3 to the source electrode 9.
  • the protective diffusion layer 13 and the source electrode 9 can be electrically connected at least for each cell 20. Therefore, the distance between the protective diffusion layer 13 and the first base region 3 can be shortened, and a large number of connection paths can be secured between the protective diffusion layer 13 and the source electrode 9. That is, since the distance of the path through which the displacement current flows through the protective diffusion layer 13 to the source electrode 9 can be shortened, the voltage drop around the trench 5 can be suppressed and the electric field applied to the gate insulating film 6 can be reduced. Therefore, it is possible to prevent the gate insulating film 6 from being destroyed due to the displacement current and obtain a highly reliable trench MOSFET.
  • the second base region 14 is provided for each cell 20 in a lattice shape, the current path in the protective diffusion layer 13 becomes shorter as the cell size (cell pitch) in the section divided by the gate electrode 7 becomes smaller. A higher effect can be obtained. Therefore, according to the present embodiment, it is possible to achieve both high reliability and large capacity of the trench MOSFET by reducing the cell pitch.
  • the trench sidewall surface on which the second base region 14 which is a feature of the present embodiment is formed will be described.
  • the MOS characteristics differ depending on the surface orientation of the trench side wall surface where the channel region is formed. That is, the channel resistance varies depending on the plane orientation in which the channel region is formed. Therefore, the relationship between the main surface of silicon carbide substrate 1 and the trench side wall surface where second base region 14 is formed becomes important.
  • the side wall of the trench 5 is formed at 90 ° with respect to the surface of the epitaxial layer 2. That is, the sidewall of trench 5 is formed at an angle of 90 ° with respect to the main surface of silicon carbide substrate 1.
  • the trench side wall 24 parallel to the off direction 21 of the silicon carbide substrate 1 is shown in the AA cross-sectional view of FIG. 1, and the angle relationship with the silicon carbide substrate 1 is schematically shown in FIG. Shown in
  • the off direction 21 is a direction perpendicular to the sectional view of FIG. 3A
  • the trench sidewall 24 parallel to the off direction is perpendicular to the (0001) plane and parallel to the ⁇ 11-20> direction. It becomes the (1-100) plane or the (-1100) plane.
  • the (0001) plane inclined by 90 ° in the ⁇ 1-100> direction is the (1-100) plane
  • the (000-1) plane inclined by 90 ° in the ⁇ 1-100> direction ( -1100) plane is the (1-100) plane
  • the (000-1) plane inclined by 90 ° in the ⁇ 1-100> direction ( -1100) plane is the (1-100) plane
  • the (000-1) plane inclined by 90 ° in the ⁇ 1-100> direction ( -1100) plane indicates either the (1-100) plane or the ( ⁇ 1100) plane. It is known that the (1-100) plane and the (000-1) plane are equivalent in MOS characteristics.
  • the trench sidewall perpendicular to the off direction 21 is shown in the BB cross section in FIG. 1, and the relationship with the silicon carbide substrate 1 is schematically shown in FIG.
  • the main surface of silicon carbide substrate 1 is a surface having an off angle of 4 ° in the off direction 21 from the (0001) plane. Therefore, the off-upstream trench sidewall 22 is a surface in which the (0001) plane is tilted by 86 ° in the ⁇ 11-20> direction, and the (11-20) plane is tilted by 4 ° in the ⁇ 0001> direction by 4 ° off (11 -20) surface.
  • the off-downstream trench side wall 23 is a surface in which the (000-1) plane is tilted by 86 ° in the ⁇ 11-20> direction, and the ( ⁇ 1-120) plane is tilted by 4 ° in the ⁇ 0001> direction. It becomes the off ( ⁇ 1 ⁇ 120) plane.
  • the (11-20) plane is a plane obtained by inclining the (0001) plane by 90 ° in the ⁇ 11-20> direction
  • the (-1-120) plane is the (000-1) plane ⁇ 11-20>. It is a surface inclined by 90 ° in the direction.
  • the ⁇ 11-20 ⁇ plane indicates either the (11-20) plane or the (-1-120) plane.
  • the ⁇ 0001 ⁇ plane indicates either the (0001) plane or the (000-1) plane.
  • the MOS characteristics are good when the inversion channel layer is formed on any of the planes parallel to the ⁇ 0001> direction.
  • the MOS characteristics refer to characteristics in which channel resistance is low and threshold voltage is low.
  • the MOS characteristics are improved when the trench sidewall is formed on a ⁇ 1-100 ⁇ plane or a ⁇ 11-20 ⁇ plane parallel to the ⁇ 0001> direction. .
  • MOS characteristics deteriorate from a plane parallel to the direction. Normally, the deterioration of the MOS characteristics larger the trench off-angle ⁇ 2 is large.
  • the four trench sidewall surfaces of the cell 20 in the trench MOSFET are (1-100) plane and ( ⁇ 1100) plane, 4 ° off (11 ⁇ ) inclined at a trench off angle of 4 ° in the ⁇ 0001> direction. 20) having a 4 ° off ( ⁇ 1 ⁇ 120) plane opposite to the plane.
  • the second base region 14 it is desirable to form the second base region 14 so as to be in contact with the off-downstream trench sidewall 23 or the off-upstream trench sidewall 22 that is inclined by 4 ° from the ⁇ 11-20 ⁇ plane.
  • the second base region 14 is provided on the off-upstream trench sidewall 22 that is the 4 ° off (11-20) plane.
  • the second base region 14 may be provided on the off-downstream trench sidewall 23 which is the 120) plane.
  • the second base region 14 is formed on the surface parallel to the ⁇ 0001> direction and having the trench off angle ⁇ 2 ( ⁇ 2 > 0 °) in the ⁇ 0001> direction. It only has to be formed.
  • the second base region 14 is a trench side wall 24 parallel to the off direction, which is a ⁇ 1-100 ⁇ plane with good MOS characteristics, and a 4 ° off (11-20) plane with slightly degraded MOS characteristics. It is formed on either the off upstream trench sidewall 22 or the off downstream trench sidewall 23 which is a 4 ° off ( ⁇ 1 ⁇ 120) plane.
  • the second base region 14 is not formed on the surface with good MOS characteristics among the four sides of the trench side wall, so that the increase in on-resistance due to the second base region 14 is minimized. Can be suppressed.
  • the trench side wall surface where the second base region 14 is formed hardly functions as a channel region, the characteristics of the inverted channel layer are determined by the characteristics of the remaining three surfaces where the second base region 14 is not formed.
  • two surfaces use the trench sidewalls 24 parallel to the off direction, which have the same characteristics, so that variations in gate threshold voltage and drain current due to the surface orientation are suppressed, and inversion in each cell 20
  • the difference in on-state channel characteristics for each surface on which the channel layer is formed can be reduced. Therefore, current concentration on a specific trench sidewall can be suppressed.
  • 4 to 13 are process diagrams. 4A to 13B correspond to the sectional views of the regions corresponding to the AA section and the BB section in FIG. 1, respectively.
  • epitaxial layer 2 is formed on silicon carbide substrate 1.
  • an n-type (first conductivity type) and low-resistance silicon carbide substrate 1 having a polytype of 4H is prepared, and an n-type (first conductivity) is formed thereon by a chemical vapor deposition (CVD) method.
  • Type) epitaxial layer 2 was epitaxially grown.
  • the epitaxial layer 2 has an n-type (first conductivity type) impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and a thickness of 5 to 50 ⁇ m.
  • a p-type (second conductivity type) first base region 3 and an n-type (first conductivity type) source region 4 are formed by ion-implanting a predetermined dopant into the surface of the epitaxial layer 2.
  • the p-type (second conductivity type) first base region 3 is formed by ion implantation of aluminum (Al) which is a p-type (second conductivity type) impurity.
  • Al aluminum
  • the depth of Al ion implantation is about 0.5 to 3 ⁇ m within a range not exceeding the thickness of the epitaxial layer 2.
  • the impurity concentration of Al to be implanted is higher than the n-type (first conductivity type) impurity concentration of the epitaxial layer 2.
  • the region of the epitaxial layer 2 deeper than the Al implantation depth becomes the drift layer 2a. That is, the region in the epitaxial layer 2 where the p-type (second conductivity type) first base region 3 is not formed is the drift layer 2a.
  • the first base region 3 may be formed by epitaxial growth. Also in this case, the impurity concentration and thickness of the first base region 3 are the same as those formed by ion implantation.
  • the n-type (first conductivity type) source region 4 is formed by ion-implanting nitrogen (N), which is an n-type (first conductivity type) impurity, into the surface of the first base region 3.
  • N ion-implanting nitrogen
  • the source region 4 is formed in a lattice pattern corresponding to the layout of the gate electrode 7 (trench 5) to be formed later. Therefore, when the gate electrode 7 is formed, the source region 4 is disposed on both sides of the gate electrode 7.
  • the ion implantation depth of N is made shallower than the thickness of the first base region 3.
  • the impurity concentration of N to be implanted is higher than the p-type (second conductivity type) impurity concentration of the first base region 3 and is set in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • Al which is a p-type (second conductivity type) impurity, is ion-implanted into the surface of the epitaxial layer 2 through the first implantation mask 16, thereby forming a p-type (second conductivity type).
  • a second base region 14 is formed. The second base region 14 is formed on one of the four sides of the trench sidewall formed in the cell 20 thereafter.
  • FIG. 6 is a top view for explaining the method for manufacturing the trench MOSFET according to the present embodiment.
  • ion implantation is performed in a region where the off-upstream trench sidewall 22 of the cell 20 is formed to form the second base region 14.
  • the second base region 14 straddles the off-upstream trench sidewall 22 where the second base region 14 is formed, as shown in FIG. And is formed in a lattice pattern in accordance with the arrangement of the cells 20.
  • the width of the second base region 14 is formed to have a width of 0.3 ⁇ m or more from the off-upstream trench sidewall 22 forming the second base region 14 to the inside of the cell 20.
  • the relationship between the impurity concentration of Al implanted to form the second base region 14 and the depth of the second base region 14 and the effect will be described below.
  • the p-type (second conductivity type) impurity concentration of the second base region 14 is higher than the p-type (second conductivity type) impurity concentration of the first base region 3 and the p-type (second conductivity) of the protective diffusion layer 13. 2 conductivity type) higher than the impurity concentration.
  • the second base region 14 is completely depleted before a high voltage is applied when the trench MOSFET is off and the protective diffusion layer 13 causes avalanche, so that the protective diffusion layer 13 and the first base region 3 are depleted. Can be prevented from being lost.
  • the resistance of the second base region 14 can be reduced, and therefore, due to the displacement current when the trench MOSFET is turned off. The effect of preventing the dielectric breakdown of the gate insulating film 6 is easily obtained.
  • the impurity concentration of the second base region 14 is high, the bottom of the second base region 14 is formed shallower toward the surface of the epitaxial layer 2 than the bottom of the protective diffusion layer 13. It is necessary to prevent the second base region 14 from avalanche before 13 and lowering the breakdown voltage of the trench MOSFET.
  • the impurity concentration of the second base region 14 is higher than the impurity concentration of the first base region 3, and preferably higher than the impurity concentration of the protective diffusion layer 13, and the depth of the second base region 14 is the trench. It is desirable that the depth is not less than 5 and not more than the depth of the protective diffusion layer 13.
  • an etching mask is deposited on the surface of the epitaxial layer 2 to a thickness of about 1 to 2 ⁇ m, and a resist mask 12 made of a resist material is formed thereon.
  • the resist mask 12 is formed in a pattern in which the formation region of the trench 5 is opened by photolithography. Since the trench 5 has a lattice shape, the resist mask 12 has a matrix pattern obtained by inverting it.
  • the etching mask is patterned by reactive ion etching (RIE) processing using the resist mask 12 as a mask. That is, the pattern of the resist mask 12 is transferred to the silicon oxide film 11. The patterned silicon oxide film 11 becomes a mask in the etching process for forming the next trench 5.
  • RIE reactive ion etching
  • a trench 5 penetrating the source region 4 and the first base region 3 is formed in the epitaxial layer 2 by RIE using the patterned etching mask as a mask.
  • the depth of the trench 5 is not less than the depth of the first base region 3 and not more than the depth of the second base region 14, and is about 0.5 to 3 ⁇ m.
  • the trench side wall surface parallel to the ⁇ 11-20> direction which is the off direction 21 shown in FIG. 9A, is the trench side wall 24 parallel to the off direction, and the off side shown in FIG.
  • the trench side wall surface perpendicular to the ⁇ 11-20> direction, which is the direction 21 is the trench side wall surface on the off upstream side
  • the trench side wall surface on the off downstream side is the off downstream side trench side wall 23.
  • a second implantation mask 15 having a pattern (similar to the resist mask 12) having an opening in the trench 5 is formed, and ion implantation using the second implantation mask 15 as a mask forms a p-type (first layer).
  • (2 conductivity type) protective diffusion layer 13 is formed.
  • Al is used as a p-type (second conductivity type) impurity.
  • the protective diffusion layer 13 is implanted to a depth in contact with the bottom of the second base region 14 in order to connect to the second base region 14.
  • an etching mask that is patterned when the trench 5 is formed and used as a mask during etching may be used as it is.
  • the manufacturing process can be simplified and the cost can be reduced by sharing an etching mask used as a mask during etching as an implantation mask.
  • the silicon oxide film 11 is used in place of the second implantation mask 15, the thickness of the etching mask or the trench so that the silicon oxide film 11 having a certain thickness remains after the trench 5 is formed. It is necessary to adjust the etching conditions when forming 5.
  • annealing is performed to activate the N and Al ions implanted in the above process using a heat treatment apparatus.
  • This annealing is performed in an inert gas atmosphere such as argon (Ar) gas under conditions of 1300 to 1900 ° C. and 30 seconds to 1 hour.
  • the gate insulating film 6 is deposited by the low pressure CVD method, and they are patterned or etched back.
  • the gate insulating film 6 and the gate electrode 7 are formed inside the trench 5.
  • the silicon oxide film to be the gate insulating film 6 may be formed on the surface of the epitaxial layer 2 by a thermal oxidation method, or may be formed on the epitaxial layer 2 and inside the trench 5 by a deposition method.
  • an interlayer insulating film 8 is formed on the entire surface of the epitaxial layer 2 by low pressure CVD, and after covering the gate electrode 7, the interlayer insulating film 8 is patterned to thereby form the source region 4 and the second region.
  • a contact hole 81 reaching one base region 3 is formed.
  • a region surrounded by a dotted line corresponds to the contact hole 81.
  • an electrode material such as an Al alloy is deposited on the epitaxial layer 2 to form the source electrode 9 on the interlayer insulating film 8 and in the contact hole 81. Further, by depositing an electrode material such as an Al alloy on the lower surface of the silicon carbide substrate 1 to form the drain electrode 10, the trench MOSFET having the configuration shown in FIG. 2 is obtained.
  • the second base region 14 is not formed in the plane orientation having the best MOS characteristics among the trench side wall surfaces.
  • the rise in on-resistance due to can be minimized. That is, in the trench MOSFET according to the present embodiment, the side wall where the trench off angle ⁇ 2 at which the channel resistance is low is 0 ° functions as a channel and maintains the low channel resistance. It is possible to effectively suppress an increase in on-resistance due to.
  • the protective diffusion layer 13 and the source electrode 9 can be electrically connected for each cell 20. . Further, the distance between the protective diffusion layer 13 and the first base region 3 can be shortened, and a large number of connection paths can be secured between the protective diffusion layer 13 and the source electrode 9. Therefore, the dielectric breakdown of the gate insulating film 6 due to the displacement current at turn-off can be suppressed.
  • the protective diffusion layer 13 is provided at the bottom of the trench 5 of all the cells 20 in the active region. Therefore, the electric field of the gate insulating film 6 at the bottom of all the trenches 5 in the active region can be relaxed, and the dielectric breakdown of the gate insulating film 6 when a high voltage is applied can be suppressed.
  • the trench type MOSFET in which epitaxial layer 2 and silicon carbide substrate 1 have the same first conductivity type has been described.
  • epitaxial layer 2 and silicon carbide substrate 1 have different conductivity types.
  • the present invention can also be applied to a trench type IGBT.
  • the epitaxial layer 2 shown in FIG. 1 is of the first conductivity type n-type
  • the silicon carbide substrate 1 is of the second conductivity type p-type, resulting in a trench IGBT configuration.
  • the source region 4 and source electrode 9 of the trench MOSFET correspond to the emitter region and emitter electrode of the trench IGBT, respectively
  • the drain electrode 10 corresponds to the collector electrode.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the surface having an off angle on the (0001) plane is used as the main surface of silicon carbide substrate 1, but the surface having an off angle on (000-1) plane is used in silicon carbide substrate 1. It may be used as a main surface. That is, a surface with an off angle on the ⁇ 0001 ⁇ plane may be used as the main surface of silicon carbide substrate 1.
  • the ⁇ 0001 ⁇ plane indicates either the (0001) plane or the (000-1) plane.
  • the off-angle is set to 4 °, but an angle larger than 0 ° may be provided. If the ⁇ 0001 ⁇ plane has an off angle greater than 0 °, one of the plane orientations of the trench sidewalls is a plane parallel to the ⁇ 0001> direction and a trench off angle ⁇ 2 in the ⁇ 0001> direction. is there.
  • epitaxial layer 2 is directly grown on the surface of silicon carbide substrate 1, but it may be grown via a buffer layer.
  • two trench sidewalls are formed in a direction parallel to the off direction 21, and the second base region 14 is not formed on the trench sidewall 24 parallel to the off direction.
  • the gate electrode 7 is arranged in the lattice-like cells 20, but even in other cell arrangements, the effect of the present invention can be obtained if the trench sidewall has a plurality of surfaces. Can be obtained.
  • the off direction 21 of the silicon carbide substrate 1 is the ⁇ 11-20> direction, but may be a direction parallel to the ⁇ 0001 ⁇ plane, such as the ⁇ 1-100> direction.
  • FIG. FIG. 14 is a schematic diagram showing a relationship between the angle between the main surface of silicon carbide substrate 1 and the trench sidewall surface of the insulated gate silicon carbide semiconductor device having the trench gate structure according to the second embodiment of the present invention.
  • the second embodiment is characterized in that the second base region 14 is formed on the surface having the largest trench off angle ⁇ 2 when the trench side wall is tapered. The rest is the same as in the first embodiment.
  • the present embodiment when there is a difference in the trench off angle ⁇ 2 depending on the surface orientation of the trench side wall, such as when the trench side wall is tapered, the surface having the largest trench off angle ⁇ 2 , that is, the channel resistance is the largest.
  • a second base region 14 is formed on the surface to constitute a trench type MOSFET that can suppress an increase in on-resistance to a minimum.
  • FIG. 14 corresponds to FIG. 3 of the first embodiment, and shows the angle between the main surface of silicon carbide substrate 1 and the trench side wall surface when the trench side wall has a taper angle ⁇ 4 in the second embodiment. It is the figure which showed the relationship etc. typically.
  • the trench sidewall is tapered so that the width of the trench expands from the bottom toward the top.
  • FIG. 14A is a diagram schematically showing a case where the trench sidewall 24 parallel to the off direction of FIG. 3A has a taper angle ⁇ 4 .
  • FIG. 14B schematically shows a case where the trench sidewall perpendicular to the off direction in FIG. 3B has a taper angle ⁇ 4 .
  • the taper angle ⁇ of several degrees may be obtained depending on the process even if the angle of 90 ° with respect to the epitaxial layer 2 is targeted. 4 may be formed. As shown in FIG. 14, in the present embodiment, it is assumed that a taper angle ⁇ 4 is generated with respect to a plane having an angle of 90 ° with respect to the epitaxial layer 2.
  • Figure 14 off direction parallel to the trench sidewalls 24 in (a) is the taper angle theta 4, the ⁇ 1-100 ⁇ plane, so that the trench off angle theta 2 of the angle equal to the taper angle theta 4 is provided.
  • the off-downstream trench sidewall 23 is provided with a trench off angle ⁇ 2 of (86 ° + ⁇ 4 ) on the (000-1) plane due to the taper angle ⁇ 4 .
  • the off-upstream trench sidewall 22 has the (11-20) plane inclined (4 ° + ⁇ 4 ) in the ⁇ 0001> direction, so the trench off angle ⁇ 2 is (4 ° + ⁇ 4 ). Further, since the off-downstream trench sidewall 23 is tilted by (4 ° ⁇ 4 ) in the ⁇ 0001> direction by the ( ⁇ 1 ⁇ 120) plane, the trench off angle ⁇ 2 is (4 ° ⁇ 4 ).
  • the surface orientation of the trench sidewall is the ⁇ 1-100 ⁇ plane with a trench off angle ⁇ 2 equal to the taper angle ⁇ 4, and (4 ° ⁇ ⁇ 4 )
  • the ⁇ 11-20 ⁇ plane has an equal trench off angle ⁇ 2 .
  • the off-upstream trench side wall 22 having the largest trench off angle ⁇ 2 and the off of (4 ° + ⁇ 4 ) on the ⁇ 1 ⁇ 120 ⁇ plane has the worst MOS characteristics. Therefore, in the present embodiment, it is desirable to provide the second base region 14 on the off-upstream trench sidewall 22.
  • the second base region 14 is provided on the surface with the largest trench off angle ⁇ 2 .
  • the second base region 14 is formed on the surface having the worst MOS characteristics when the plurality of surfaces of the trench sidewalls have different MOS characteristics due to different trench-off angles ⁇ 2. An increase in the on-resistance of the MOSFET can be minimized.
  • the case where the trench 5 has a taper has been described.
  • a plurality of surfaces having different MOS characteristics due to the trench off angle ⁇ 2 differ depending on the structure of the cell 20 and the off direction 21.
  • this embodiment can be implemented in the same manner when the sidewalls are provided.
  • FIG. 15 is a top view of a part of an insulated gate silicon carbide semiconductor device having a trench gate structure according to the third embodiment of the present invention as seen from above.
  • FIG. 15 of the third embodiment is a modification of FIG. 6 in the first embodiment, and is a modification of the region where the second base region 14 is formed in FIG. The rest is the same as in the first embodiment. According to this embodiment, the electric field applied to the gate insulating film 6 can be further relaxed.
  • the second base region 14 is reduced along the side wall surface of the off-upstream trench side wall 22 and expanded toward the inner side of the cell 20 as compared with the second base region 14 shown in FIG. 6. Has been.
  • the electric field applied to the gate insulating film 6 on the trench side wall surface where the second base region 14 is not formed can be relaxed by the depletion layer extending from the second base region 14.
  • the second MOSFET region is turned off when the trench MOSFET is off.
  • the depletion layer extending from the second base region 14 has a greater effect of reducing the electric field applied to the off-downstream trench sidewall 23 and the gate insulating film 6 formed on the trench sidewall 24 parallel to the off direction. This is due to the effect of the second base region 14 approaching the off-downstream trench sidewall 23 and the effect of increasing the region close to the second base region 14 in the trench sidewall 24 parallel to the off direction. is there.
  • the distance from the second base region 14 shown in FIG. 15 to the trench sidewall 24 parallel to the off direction is the first distance 25
  • the distance from the second base region 14 to the off-downstream trench sidewall 23 is The second distance 26 is assumed.
  • FIG. 16A is a sectional view taken along the line AA in FIG. 15, and FIG. FIG. 16B shows a case where the channel region is not formed on the off-upstream trench sidewall 22 where the second base region 14 is formed.
  • FIG. 16B shows a case where the channel region is not formed on the off-upstream trench sidewall 22 where the second base region 14 is formed.
  • the angle at which electrons spread with respect to the vertical direction (the direction from the top to the bottom) flowing from the channel region to the drain electrode 10 is defined as a spread angle ⁇ 3 .
  • spreading angle theta 3 is 40 to 50 degrees.
  • the path 19 through which the electrons flow is a region shown in FIG. If the second base region 14 exists in the path 19 through which electrons flow at the spread angle ⁇ 3 , the flow of electrons is obstructed by the second base region 14, and the effective volume in which electrons flow is reduced. This leads to an increase in resistance.
  • the distance from the bottom of the first base region 3 to the bottom of the second base region 14 is a third distance 27.
  • the first distance 25 in FIGS. 15 and 16A is desirably (third distance 27) ⁇ (tan ⁇ 3 ) or more.
  • the first distance 25 is smaller than (third distance 27) ⁇ (tan ⁇ 3 )
  • the second base region 14 is formed so as to inhibit the path 19 through which electrons flow, and thus the on-resistance is reduced. To rise.
  • the first distance 25 is too large, the resistance of the second base region 14 becomes high, and there is a problem that the gate insulating film 6 is easily destroyed due to the voltage drop due to the displacement current. Therefore, when the first distance 25 is equal to (third distance 27) ⁇ (tan ⁇ 3 ), the effect of preventing the increase of the on-resistance and increasing the reliability of the gate insulating film 6 is most greatly obtained.
  • the second distance 26 in FIGS. 15 and 16B is preferably (third distance 27) ⁇ (tan ⁇ 3 ) or more.
  • the second distance 26 is smaller than the (third distance 27) ⁇ (tan ⁇ 3 )
  • the second base region 14 is formed so as to inhibit the path 19 through which electrons flow, and thus the on-resistance is reduced. To rise.
  • the second distance 26 is excessively increased, the resistance of the second base region 14 is increased, and there is a problem in that the gate insulating film 6 is easily destroyed due to the voltage drop due to the displacement current. Therefore, when the second distance 26 is equal to (third distance 27) ⁇ (tan ⁇ 3 ), the effect of preventing the increase of the on-resistance and increasing the reliability of the gate insulating film 6 is most greatly obtained.
  • FIG. 17 and 18 are cross-sectional views showing a part of the method for manufacturing the insulated gate silicon carbide semiconductor device having the trench gate structure according to the fourth embodiment of the present invention.
  • the fourth embodiment is characterized in that the second base region 14 is formed by oblique ion implantation. The rest is the same as in the first to third embodiments. If this embodiment is used, the cost for manufacturing the trench MOSFET can be reduced.
  • FIG. 17 and 18 show a partial cross section of the method for manufacturing a trench MOSFET in the fourth embodiment.
  • FIG. 17 is a diagram illustrating a process for forming the second conductive type (p-type) protective diffusion layer 13 described with reference to FIG. 10 in the first embodiment by ion implantation.
  • the second base region 14 in FIG. 5 in Embodiment 1 is not implanted.
  • the p-type second base region is formed on the off-upstream trench sidewall 22 by oblique ion implantation of Al in FIG. 18 using the same first implantation mask 16. 14 is formed.
  • the oblique ion implantation is performed by tilting ⁇ 11-20>, which is the off direction 21, with an angle ⁇ ion .
  • Al ions are not implanted into the trench sidewall 24 parallel to the off direction shown in FIG. 17A, and Al ions are implanted only into the off-upstream trench sidewall 22 shown in FIG. Is done.
  • Al ions are implanted only into the off-upstream trench sidewall 22; however, oblique implantation may be performed so that only the off-downstream trench sidewall 23 is implanted with Al ions.
  • the ion implantation angle ⁇ ion is an angle between the direction perpendicular to the surface of the epitaxial layer 2 and the ion implantation direction.
  • the case where the angle ⁇ ion of ion implantation is 0 ° corresponds to the first embodiment.
  • the p-type second base region 14 can be formed.
  • the Al ions are not implanted up to the protective diffusion layer 13 and the second base region 14 and the protective diffusion layer 13 are not connected.
  • the second base region 14 can be implanted using the same implantation mask as that used to form the protective diffusion layer 13, so that the implantation mask manufacturing process can be reduced. The process can be omitted.
  • patterning alignment is not required when the implantation mask is manufactured twice, there is no problem of displacement during patterning alignment.
  • the implantation depth may be shallower than in the first embodiment, so that the implantation time is reduced and the implantation mask is made thinner. Connect and facilitate the process.
  • FIG. FIG. 19 is a cross sectional view showing a part of the method for manufacturing the insulated gate silicon carbide semiconductor device having the trench gate structure according to the fifth embodiment of the present invention.
  • the fifth embodiment is characterized in that oblique ion implantation is performed when the second base region 14 is formed in the first to third embodiments. The rest is the same as in the first to third embodiments. If this embodiment is used, a trench MOSFET having lower on-resistance and higher reliability of the gate insulating film 6 can be obtained.
  • FIG. 19A corresponds to the AA cross-sectional view in FIG. 15, and FIG. 19B corresponds to the BB cross-sectional view in FIG.
  • FIG. 20 shows a cross-sectional view of an on-state of a trench MOSFET manufactured using this embodiment. It can be seen that this embodiment makes it difficult to inhibit the path 19 through which electrons flow.
  • the second base region 14 is formed on the off-upstream trench sidewall 22, but the side of the second base region 14 that faces the off-upstream trench sidewall 22 in the cross-sectional view of FIG. 20. However, an inclination is provided in the same direction as the path 19 through which electrons flow.
  • the second base region 14 can be brought closer to the off-downstream trench side wall 23 in the cell 20 on the surface side of the second base region 14,
  • the electric field of the gate insulating film 6 can be further relaxed while suppressing the increase.
  • FIG. 21 is a top view showing a part of an insulated gate silicon carbide semiconductor device having a trench gate structure according to the sixth embodiment of the present invention.
  • the sixth embodiment is characterized in that the second base region 14 is provided at the position of the end portion of the trench side wall surface with a trench off angle larger than 0 ° in the top view. The rest is the same as in the first to fifth embodiments. If this embodiment is used, a trench MOSFET having a small malfunction can be obtained.
  • the second base region 14 shown in FIG. 21 is provided at the end of the off-upstream trench sidewall 22 corresponding to the position of the corner of the cell 20 as shown in FIG. 6 in the first embodiment. Different from the second base region 14. As can be seen from the top view of FIG. 21, the corners of the trench 5 correspond to the end portions of the respective sidewalls of the trench. That is, in FIG. 21, the second base region 14 is provided at the position of the intersection of the trenches 5 serving as a contact point between adjacent cells. In the present embodiment, the second base region 14 is provided across adjacent cells.
  • FIG. 22 is a sectional view of an insulated gate silicon carbide semiconductor device having a trench gate structure according to the sixth embodiment. 22A corresponds to the CC cross-sectional view in FIG. 21, and FIG. 22B corresponds to the DD cross-sectional view in FIG.
  • FIG. 23 shows the drain current characteristics with respect to the gate voltage for explaining the effect of the insulated gate silicon carbide semiconductor device having the trench gate structure according to the sixth embodiment.
  • the characteristic in the case where this embodiment is used is indicated by a solid line, and the characteristic in a conventional case where this embodiment is not used is indicated by a dotted line.
  • the on-current is generated in the region where the second base region 14 is formed. It is possible to suppress the flow and suppress the generation of a drain current peak that causes a malfunction.
  • the second base region 14 When the second base region 14 is formed at the end of the off-upstream trench sidewall 22 as in the present embodiment, the second base region 14 extends in the off direction 21 as seen in the top view of FIG. Due to the thickness, the second base region 14 may be formed at the end of the trench sidewall 24 parallel to the off direction. As a result, the second base region 14 is formed on the trench sidewall 24 parallel to the off direction in the cross-sectional view of FIG.
  • the channel region is reduced by forming the second base region 14. Accordingly, it is desirable that the thickness of the second base region 14 in the off direction 21 is thin so that the second base region 14 is not formed as much as possible on the trench sidewall 24 parallel to the off direction.
  • the second base region 14 is also formed on the trench sidewall 24 parallel to the off direction having a trench off angle ⁇ 2 equal to the taper angle ⁇ 4. Will be formed. Even in this case, the second base region 14 formed at the end of the off-upstream trench sidewall 22 having the largest trench off angle ⁇ 2 is formed on the trench sidewall 24 parallel to the off direction. It should be greater than 14. In this case, the trench off angle theta 2 is the smallest off downstream trench sidewalls 23 by the second base region 14 is not formed, it is possible to suppress the increase in on-resistance.
  • malfunction can be suppressed while obtaining an effect of suppressing an increase in on-resistance due to the second base region 14.
  • an electric field is applied to the corner of the cell 20 even when the trench MOSFET is turned off.
  • the electric field on the side wall of the trench 5 at the position corresponding to the corner of the cell 20 where the second base region 14 is provided is relaxed, and the reliability of the gate insulating film 6 is further improved. An effect is also obtained.

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Abstract

　ゲート絶縁膜の電界を緩和し、オン抵抗の増大を抑制できる、絶縁ゲート型炭化珪素半導体装置及びその製造方法を提供する。　主面が０°より大きいオフ角が設けられた｛０００１｝面である４Ｈ型の炭化珪素基板１上に第１導電型のドリフト層２ａと、ドリフト層２ａの表層側に第２導電型の第１のベース領域３と、第１導電型のソース領域４と、トレンチ５と、トレンチ側壁にゲート絶縁膜６と、トレンチ５の底部に接してドリフト層２ａ内に設けられた第２導電型の保護拡散層１３と、保護拡散層１３と第１のベース領域１３を接続するために、トレンチ側壁の複数の面のうち一面の少なくとも一部に接して設けられた第２導電型の第２のベース領域１４と、を備え、第２のベース領域１４が接するトレンチ側壁面が、＜０００１＞方向に平行な面に＜０００１＞方向に０°より大きいトレンチオフ角が付いた面であることを特徴とする。

Description

絶縁ゲート型炭化珪素半導体装置及びその製造方法
　この発明は、トレンチゲート構造の絶縁ゲート型炭化珪素半導体装置に関するものである。
　パワーエレクトロニクス分野において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置が広く使用されている。電力制御用の絶縁ゲート型半導体装置の一つに、ゲート電極が半導体層に埋め込まれて形成されたトレンチ型ＭＯＳＦＥＴがある。
　従来のトレンチ型ＭＯＳＦＥＴでは、高電圧印加時にはゲート絶縁膜であるシリコン酸化膜にも電界が印加される。ここで、トレンチ形状に沿ってトレンチ内部に形成されているシリコン酸化膜のうち、ゲート電極が埋め込まれたトレンチ底部のシリコン酸化膜に最も高い電界が印加される。トレンチ底部のシリコン酸化膜に印加される電界を緩和するために、トレンチ底部に接するｎ型のドリフト層にｐ型の保護拡散層を形成する方法が提案されている。（例えば、特許文献１参照）。
　ここで、ｐ型の保護拡散層は、トレンチ側壁に接するｎ型のドリフト層に形成されたｐ型の第２のベース領域により、チャネル領域が形成されるｐ型の第１のベース領域と電気的に接続されて電位が固定されている。第２のベース領域が形成されるトレンチ側壁面はｐ型領域となるため、ＭＯＳ特性が劣化する。つまり、第２のベース領域が形成されたトレンチ側壁面はチャネルとしてほぼ機能しなくなるため、トレンチ型ＭＯＳＦＥＴのチャネル密度が小さくなり、トレンチ型ＭＯＳＦＥＴのオン抵抗が増大してしまう。
特開２００４－３１１７１６号公報
　炭化珪素すなわちＳｉＣ（Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ）を用いたトレンチ型ＭＯＳＦＥＴでは、ＭＯＳ界面の品質がシリコンを用いたトレンチ型ＭＯＳＦＥＴに比べて悪いため、オン抵抗に占めるチャネル抵抗の割合が大きい。そのため、炭化珪素を用いたトレンチ型ＭＯＳＦＥＴにおいて、チャネル密度の低下によるオン抵抗の増大はシリコンに比べて非常に大きいことが問題となる。従って、炭化珪素を用いたトレンチ型ＭＯＳＦＥＴにおいて、第２のベース領域を形成する際にオン抵抗をできるだけ増大させないことが望まれる。
　この発明は、上述のような問題を解決するためになされたもので、高電圧印加のゲート絶縁膜に印加される電界を緩和し、オン抵抗の増大を抑制できる絶縁ゲート型炭化珪素半導体装置及びその製造方法を提供することを目的とする。
　この発明に係る絶縁ゲート型炭化珪素半導体装置は、トレンチ底部に接して設けられた保護拡散層と、この保護拡散層と第１のベース領域とを接続する第２のベース領域とを備え、第２のベース領域は＜０００１＞方向に平行な面に、＜０００１＞方向に０°より大きいトレンチオフ角が付いたトレンチ側壁面に接して形成されることを特徴とする。
　本発明における絶縁ゲート型炭化珪素半導体装置は、トレンチ底部に保護拡散層を備えるのでトレンチ底部のゲート絶縁膜の電界を緩和でき、かつ、保護拡散層の電位を固定するための第２のベース領域を、トレンチ側壁面のうち、＜０００１＞方向に平行な面よりＭＯＳ特性が劣る、＜０００１＞方向に平行な面に＜０００１＞方向に０°より大きいトレンチオフ角が付いたトレンチ側壁面に形成するので、オン抵抗の増大を抑制することができる。
この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの一部を示す上面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの炭化珪素基板の主面とトレンチ側壁との角度の関係を示す模式図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、ソース領域形成までを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、第２のベース領域形成までを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法を説明するための上面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、トレンチのエッチングマスク形成を説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、トレンチのエッチングマスクを形成するまでを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、トレンチ形成までを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、保護拡散層形成までを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、ゲート絶縁膜形成までを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、コンタクトホール形成までを説明するための断面図である。 この発明の実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち完成までを説明するための断面図である。 この発明の実施の形態２に係るトレンチ型ＭＯＳＦＥＴの一部を示す上面図である。 この発明の実施の形態２に係るトレンチ型ＭＯＳＦＥＴのオン状態における電子の流れる経路を説明するための断面図である。 この発明の実施の形態３に係るトレンチ型ＭＯＳＦＥＴの炭化珪素基板の主面とトレンチ側壁との角度の関係を示す模式図である。 この発明の実施の形態４に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、保護拡散層形成を説明するための断面図である。 この発明の実施の形態４に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、第２のベース領域形成を説明するための断面図である。 この発明の実施の形態５に係るトレンチ型ＭＯＳＦＥＴの製造方法のうち、第２のベース領域形成を説明するための断面図である。 この発明の実施の形態５に係るトレンチ型ＭＯＳＦＥＴのオン状態における電子の流れる経路を説明するための断面図である。 この発明の実施の形態６に係るトレンチ型ＭＯＳＦＥＴの一部を示す上面図である。 この発明の実施の形態６に係るトレンチ型ＭＯＳＦＥＴを示す断面図である。 この発明の実施の形態６に係るトレンチ型ＭＯＳＦＥＴの効果を説明するための、ゲート電圧に対するドレイン電流の特性を示す。
実施の形態１．
　まず、この発明の実施の形態１におけるゲート絶縁型炭化珪素半導体装置の構成を説明する。図１は、実施の形態１に係るトレンチ型ＭＯＳＦＥＴの一部を示す上面図である。なお、図１では、トレンチ型ＭＯＳＦＥＴのセルの構成が分かりやすいように、セルの上を覆っているソース電極、層間絶縁膜及びコンタクトホールの図示は省略している。図２は、実施の形態１に係るトレンチ型ＭＯＳＦＥＴの断面図である。本実施の形態ではゲート絶縁型炭化珪素半導体装置として、炭化珪素を用いたトレンチ型ＭＯＳＦＥＴについて説明する。
　図１中、点線で囲まれた領域で示される１つのセル２０が、図１においては格子状に９つ並んでいる。図１で、一点鎖線で示されるＡ－Ａ断面図が図２（ａ）で、二点鎖線で示されるＢ－Ｂ断面図が図２（ｂ）に対応する。図１において示される炭化珪素基板１のオフ方向２１は本実施の形態では＜１１－２０＞方向とし、オフ方向２１に平行なトレンチ側壁２４の断面は図２（ａ）で示される。また、オフ方向２１に垂直なトレンチ側壁はオフ上流側トレンチ側壁２２とオフ下流側トレンチ側壁２３であり、図２（ｂ）で示される。
　本実施の形態に係るトレンチ型ＭＯＳＦＥＴの１つのセル２０の構成を、図１及び図２を参照して説明する。第１導電型の炭化珪素基板１の主面上に成長された第１導電型の炭化珪素からなるエピタキシャル層２に、第２導電型の第１のベース領域３が形成されている。第１導電型のエピタキシャル層２のうち、第２導電型の第１のベース領域３が形成されていない領域がドリフト層２ａとなる。
　尚、本実施の形態では第１導電型をｎ型、第２導電型をｐ型とする。
　ここで、ｎ型の炭化珪素基板１のポリタイプは４Ｈとする。つまり、炭化珪素基板１にはｎ型（第１導電型）の４Ｈ－ＳｉＣ（４Ｈ型の炭化珪素）を用いる。
　さらに、用いる炭化珪素基板１の主面は、オフ方向２１に０°より大きいオフ角θ１を有する（０００１）面あるいは（０００－１）面である。つまり、炭化珪素基板１は、Ｓｉ面のオフ基板もしくはＣ面のオフ基板のいずれかとする。本実施の形態では、オフ方向２１を＜１１－２０＞方向、オフ角θ１を４°とし、炭化珪素基板１の主面は、＜１１－２０＞方向に４°のオフ角が設けられた（０００１）面である場合を例に説明する。
　ドリフト層２ａの表面側に位置する第１のベース領域３内には第１導電型（ｎ型）のソース領域４が形成されている。エピタキシャル層２には、ソース領域４と第１のベース領域３を貫通するように、ゲート電極７が埋め込まれるトレンチ５が形成される。つまりトレンチ５の底部は、第１のベース領域３より下方のドリフト層２ａに達している。トレンチ５の内壁には、トレンチ５の形状に沿ってシリコン酸化膜であるゲート絶縁膜６が設けられている。さらに、トレンチ５の内壁で囲まれたその内部には、ゲート絶縁膜６を介してゲート電極７が埋め込まれている。
　ドリフト層２ａにおけるトレンチ５の底部に接する領域には、第２導電型（ｐ型）の保護拡散層１３が形成されている。保護拡散層１３は、トレンチ型ＭＯＳＦＥＴのオフ時にドリフト層２ａのｎ型（第１導電型）領域の空乏化を促進すると共に、トレンチ５の底部への電界集中を緩和することによってゲート絶縁膜６に印加される電界を低減し、ゲート絶縁膜６の破壊を防止する。
　エピタキシャル層２の表面には、ゲート電極７を覆うように層間絶縁膜８が形成されている。層間絶縁膜８には、ソース領域４および第１のベース領域３に達するコンタクトホール８１が形成されている。図２において、コンタクトホールは点線で囲まれた領域に相当する。層間絶縁膜８上に配設されたソース電極９は当該コンタクトホール８１を埋めるように形成され、ソース領域４及び第１のベース領域３に接続される。尚、既に上述したとおり、図１ではエピタキシャル層２上の層間絶縁膜８、ソース電極９、コンタクトホール８１の図示を省略しているので、図１ではコンタクトホール８１が示されていないが、図２に断面が示されたコンタクトホール８１は、上面視で矩形の空間となっている。
　ドレイン電極１０は、炭化珪素基板１の裏面に形成される。
　図１に示すように、ゲート電極７は、上面視で格子状に配設されている。保護拡散層１３もゲート電極７と同様に、ゲート電極７が埋め込まれたトレンチ５の底部のドリフト層２ａ内に、格子状に延在している（図示せず）。トレンチ型ＭＯＳＦＥＴの活性領域内に設けられるセル２０では、ゲート電極７で区切られた区画（セル２０）のそれぞれがトレンチ型ＭＯＳＦＥＴとして機能する。
　つまり、トレンチ型ＭＯＳＦＥＴはセル２０が配置される活性領域とそれ以外の終端領域とから構成され、本実施の形態では活性領域内の全てのトレンチ５に保護拡散層１３が設けられる。そのため、活性領域の全てのセル２０のトレンチ５に保護拡散層１３が設けられる。
　本実施の形態では、セル２０にトレンチ５が形成され、トレンチ側壁となる四面のうち少なくとも一面に接して、図２（ｂ）に示すように、第１のベース領域３と保護拡散層１３とを電気的に接続するｐ型（第２導電型）の第２のベース領域１４が形成されている。第２のベース領域１４が接するトレンチ側壁面は、図１においては四角形のセル２０のゲート絶縁膜６が形成される４辺のうちの１辺に相当し、オフ上流側トレンチ側壁２２に相当している。
　図２（ａ）及び（ｂ）においても、第２のベース領域１４が形成されているのはトレンチ５の図２（ｂ）に向かって右側のトレンチ側壁面であることが分かる。セル２０のオフ方向２１と直交する面のうち、オフ上流側トレンチ側壁２２に第２のベース領域１４が設けられている。
　本実施の形態の図２（ｂ）ではオフ方向２１と直交するトレンチ側壁面のうち、オフ上流側トレンチ側壁２２に第２のベース領域１４が形成されているが、オフ下流側トレンチ側壁２３に形成されていても良い。つまり、本実施の形態では、トレンチ側壁は、オフ方向と平行なトレンチ側壁２４とオフ上流側トレンチ側壁２２とオフ下流側トレンチ側壁２３とからなるが、オフ方向と平行なトレンチ側壁２４に接して第２のベース領域１４が形成されていなければ良い。第２のベース領域１４が形成されるトレンチ側壁面については本実施の形態の特徴となる部分であり、詳細は後で述べる。
　図２（ｂ）において第２のベース領域１４はトレンチ５のオフ上流側トレンチ側壁２２に接して形成されており、ｐ型（第２導電型）の第２のベース領域１４は第１のベース領域３の底部と、保護拡散層１３とオフ上流側トレンチ側壁２２とに接するようにドリフト層２ａ内に設けられ、ｐ型（第２導電型）の保護拡散層１３とｐ型（第２導電型）の第１のベース領域３とを電気的に接続する構造となっている。
　第１のベース領域３はエピタキシャル層２の表面にてソース電極９と接続されており、活性領域内の全てのセル２０のトレンチ５の底部に位置するｐ型（第２導電型）の保護拡散層１３は、ｐ型（第２導電型）の第２のベース領域１４とｐ型（第２導電型）の第１のベース領域３とを介して、ソース電極９と電気的に接続される。よって、保護拡散層１３は電気的に浮いた状態（フローティング状態）でないので、電位が安定化されている。尚、第２のベース領域１４とゲート電極７との間はゲート絶縁膜６によって絶縁されている。
　本実施の形態では、活性領域内の全てのセル２０のトレンチ５の底部に対して保護拡散層１３を設ける。そのため、トレンチ型ＭＯＳＦＥＴの活性領域内に位置する全てのトレンチ５の底部のゲート絶縁膜６に印加される電界を緩和でき、高電圧印加時のゲート絶縁膜６の絶縁破壊を抑制することができる。
　ここで、炭化珪素はワイドバンドギャップ半導体であるので、シリコンに比べて高耐圧特性が実現できる。炭化珪素を用いたトレンチ型ＭＯＳＦＥＴにｐ型の第１のベース領域３とｎ型のドリフト層２ａとのｐｎ接合における電界強度がアバランシェを起こす程度の電圧を印加したとき、ゲート絶縁膜６の電界強度がシリコン酸化膜の絶縁破壊電界強度と同等になる。
　そのため炭化珪素を用いたトレンチ型ＭＯＳＦＥＴでは活性領域内の全てのセル２０、つまり全てのトレンチ５の底部に保護拡散層１３を形成すれば、トレンチ５の底部のゲート絶縁膜６に印加される電界強度を十分に緩和することができる。つまり、特に高電圧下での動作が要求される炭化珪素を用いたトレンチ型ＭＯＳＦＥＴで、保護拡散層１３の形成されていないトレンチ５底部のゲート絶縁膜６で絶縁破壊を起こすことを防ぐことができる。
　しかし、活性領域内の一部のセル２０のトレンチ５の底部にのみ保護拡散層１３が形成されていても、トレンチ５の底部のゲート絶縁膜６に印加される電界強度がある程度緩和される効果は得られ、本実施の形態の効果も得られる。
　たとえば、数百～１ｋＶなどそれほど高耐圧動作が要求されないトレンチ型ＭＯＳＦＥＴであれば、ゲート絶縁膜６の電界強度の緩和がある程度得られればよい。その場合、活性領域内で、保護拡散層１３及び第２のベース領域１４が形成されるセル２０の数が少なくなるので、オン抵抗の増大もより抑制できる。
　ただし、保護拡散層１３が設けられたセル２０には、必ず第２のベース領域１４が形成される。
　本実施の形態の構成によれば、少なくとも各セル２０ごとに第２のベース領域１４を設けているので、保護拡散層１３とソース電極９とを電気的に接続することができる。
　本実施の形態のように活性領域内の全てのセル２０のトレンチ５の底部に保護拡散層１３を設ける場合、活性領域内の全てのセル２０のトレンチ５の側壁の一面の一部に接して第２のベース領域１４が形成される。つまり、本実施の形態では活性領域内のトレンチ５ごとに保護拡散層１３と第２のベース領域１４が設けられる。
　次に、炭化珪素を用いたトレンチ型ＭＯＳＦＥＴの動作を簡単に説明する。ゲート電極７にしきい値電圧以上の正電圧が印加されると、第１のベース領域３のうちゲート電極７の側面（チャネル領域）に反転チャネル層が形成される。この反転チャネル層は、ソース領域４からドリフト層２ａへとキャリアとしての電子が流れる経路となる。反転チャネル層を通ってソース領域４からドリフト層２ａへ流れ込んだ電子は、ドレイン電極１０の正電圧により生じた電界に従い、炭化珪素基板１を通過してドレイン電極１０に到達する。このようにしてトレンチ型ＭＯＳＦＥＴは、ドレイン電極１０からソース電極９へとオン電流を流すことができるようになる。この状態がＭＯＳＦＥＴのオン状態である。
　ここで、第２のベース領域１４が形成されたオフ上流側トレンチ側壁２２以外のトレンチ側壁面のチャネル領域では、第１のベース領域３の底部からソース領域４の底部までの距離がチャネル長となる。第２のベース領域１４が形成されたオフ上流側トレンチ側壁２２はトレンチ５の底部辺りまで第２のベース領域１４が形成されており、第２のベース領域１４の底部からソース領域４の底部までの距離がチャネル長となる。そのため、他のトレンチ側壁面に比べてチャネル長が長くなり、反転チャネル層が十分形成されずに、電子が流れる経路として機能しないか、若しくは反転チャネル層が形成されたとしてもチャネル領域における抵抗（チャネル抵抗）が、他のトレンチ側壁面に比べて高くなる。つまり、第２のベース領域１４が形成されるとチャネル抵抗が高くなり、トレンチ型ＭＯＳＦＥＴのオン時の抵抗（オン抵抗）が増大してしまう。
　一方、ゲート電極７にしきい値電圧よりも低い電圧が印加されているときは、チャネル領域に反転チャネル層が形成されないため、ドレイン電極１０とソース電極９との間には電流が流れない。この状態がトレンチ型ＭＯＳＦＥＴのオフ状態である。オフ状態ではオン状態に比べてはるかに高いドレイン電圧が印加される。
　ここで、トレンチ型ＭＯＳＦＥＴがオン状態からオフ状態へとターンオフするとき、例えば、数Ｖから数百Ｖへなど、ドレイン電極１０の電圧が急激に上昇するため、第２導電型の保護拡散層１３とドリフト層２ａの第１導電型の領域との間の寄生容量を介して、変位電流が保護拡散層１３に流れ込む。このとき、保護拡散層１３と第１のベース領域３との間の抵抗成分に電圧降下が生じる。つまり、トレンチ５の周辺に電圧降下が生じ、ゲート絶縁膜６に電界が印加される。これが大きくなるとゲート絶縁膜６の絶縁破壊が起こる。変位電流の大きさは、保護拡散層１３の面積とドレイン電圧（Ｖ）の時間（ｔ）に対する変動（ｄＶ／ｄｔ）とによって決まる。
　変位電流に起因するゲート絶縁膜６の破壊を防止する上で、保護拡散層１３内を電流が流れる経路を短くし、保護拡散層１３と第１のベース領域３との間の抵抗値を小さくすることが有効である。
　本実施の形態では、活性領域内の全てのセル２０のトレンチ５の底部に位置するｐ型（第２導電型）の保護拡散層１３は、ｐ型（第２導電型）の第２のベース領域１４とｐ型（第２導電型）の第１のベース領域３とを介して、ソース電極９と電気的に接続される。このため、変位電流が発生しても、保護拡散層１３から第２のベース領域１４と第１のベース領域３を通って、ソース電極９へ流れることができる。
　また、本実施の形態によれば、少なくとも各セル２０ごとに、保護拡散層１３とソース電極９とを電気的に接続することができる。そのため、保護拡散層１３と第１のベース領域３の距離を短くすることができ、かつ、保護拡散層１３とソース電極９間において多数の接続経路を確保することができる。つまり、変位電流が保護拡散層１３を通ってソース電極９へ流れる経路の距離を短くできるので、トレンチ５の周辺の電圧降下を抑制し、ゲート絶縁膜６に印加される電界を小さくできる。従って、変位電流に起因するゲート絶縁膜６の破壊を防ぎ、信頼性の高いトレンチ型ＭＯＳＦＥＴを得ることができる。
　また、第２のベース領域１４は格子状の各セル２０ごとに設けるため、ゲート電極７で区切られた区間のセルサイズ（セルピッチ）が小さくなるほど保護拡散層１３中の電流経路は短くなるため、より高い効果が得られる。従って、本実施の形態によれば、セルピッチを小さくすることによってトレンチ型ＭＯＳＦＥＴの高信頼性化および大容量化の両方を実現することができる。
　ここで、本実施の形態の特徴である第２のベース領域１４が形成されるトレンチ側壁面について述べる。炭化珪素を用いたトレンチ型ＭＯＳＦＥＴでは、チャネル領域が形成されるトレンチ側壁面の面方位によってＭＯＳ特性が異なる。つまり、チャネル領域がどの面方位に形成されるかによって、チャネル抵抗が異なる。そのため、炭化珪素基板１の主面と第２のベース領域１４が形成されるトレンチ側壁面との関係などが重要になる。
　図２に示すセル２０の断面図において、トレンチ５の側壁がエピタキシャル層２の表面に対して、９０°に形成された場合を考える。つまり、トレンチ５の側壁は、炭化珪素基板１の主面に対して９０°の角度で形成される。
　このとき、炭化珪素基板１のオフ方向２１と平行なトレンチ側壁２４は、図１のＡ－Ａ断面視で示されるが、炭化珪素基板１との角度の関係を図３（ａ）に模式的に示す。ここで、オフ方向２１は図３（ａ）の断面視と垂直な方向であるので、オフ方向と平行なトレンチ側壁２４は（０００１）面に垂直で、＜１１－２０＞方向に平行な、（１－１００）面もしくは（－１１００）面となる。
　ここで、（０００１）面を＜１－１００＞方向へ９０°傾けた面が（１－１００）面で、（０００－１）面を＜１－１００＞方向へ９０°傾けた面が（－１１００）面となる。｛１１００｝面は、（１－１００）面または（－１１００）面のいずれかの面であることを示す。ＭＯＳ特性は（１－１００）面と（０００－１）面は同等であることが知られている。
　一方、オフ方向２１と垂直なトレンチ側壁は、図１におけるＢ－Ｂ断面視で示されるが、炭化珪素基板１との関係を図３（ｂ）に模式的に示す。図３（ｂ）では、炭化珪素基板１の主面は（０００１）面からオフ方向２１にオフ角４°が設けられた面である。そのため、オフ上流側トレンチ側壁２２は（０００１）面を＜１１－２０＞方向へ８６°傾けた面であり、（１１－２０）面を＜０００１＞方向へ４°傾けた４°オフ（１１－２０）面となる。また、オフ下流側トレンチ側壁２３は（０００―１）面を＜１１－２０＞方向へ８６°傾けた面であり、（－１－１２０）面を＜０００１＞方向へ４°傾けた４°オフ（―１―１２０）面となる。
　ここで、（１１－２０）面は（０００１）面を＜１１－２０＞方向へ９０°傾けた面であり、（－１－１２０）面は（０００－１）面を＜１１－２０＞方向へ９０°傾けた面である。｛１１―２０｝面は、（１１－２０）面または（－１－１２０）面のいずれかの面であることを示す。
　ちなみに、｛０００１｝面は、（０００１）面または（０００－１）面のいずれかの面であることを示す。
　炭化珪素を用いたＭＯＳデバイスにおいて、反転チャネル層が＜０００１＞方向に平行な面のいずれかに形成された場合が、ＭＯＳ特性が良好であることが分かっている。ここでいうＭＯＳ特性は、チャネル抵抗が低く、しきい値電圧が低くなる特性をいう。
　本実施の形態ではセル２０が格子状であるので、トレンチ側壁が＜０００１＞方向に平行な面の｛１－１００｝面または｛１１－２０｝面に形成された場合にＭＯＳ特性が良くなる。
　炭化珪素を用いたＭＯＳデバイスにおいて反転チャネル層が＜０００１＞方向に平行な面に＜０００１＞方向へトレンチオフ角θ２（θ２＞０°）が付いた面に形成されるとき、＜０００１＞方向に平行な面よりＭＯＳ特性が劣化する。通常、トレンチオフ角θ２が大きいほどＭＯＳ特性の劣化は大きい。
　本実施の形態では、トレンチ型ＭＯＳＦＥＴにおけるセル２０の４つのトレンチ側壁面は（１－１００）面と（―１１００）面、＜０００１＞方向へトレンチオフ角４°傾いた４°オフ（１１－２０）面とその反対側の４°オフ（－１－１２０）面を有する。
　従って、｛１１－２０｝面から４°傾けた面である、オフ下流側トレンチ側壁２３もしくはオフ上流側トレンチ側壁２２に接するように第２のベース領域１４を形成することが望ましい。チャネル抵抗の大幅な増大につながる第２のベース領域１４を、チャネル抵抗が元々高いトレンチ側壁面に形成することで、トレンチ型ＭＯＳＦＥＴのオン抵抗増大を最小限に抑えることができる。
　本実施の形態の図２（ｂ）では、４°オフ（１１－２０）面であるオフ上流側トレンチ側壁２２に第２のベース領域１４が設けられているが、４°オフ（―１―１２０）面であるオフ下流側トレンチ側壁２３に第２のベース領域１４が設けられても良い。
　つまり、４つの面を有するトレンチ側壁のうち、＜０００１＞方向に平行な面に＜０００１＞方向へトレンチオフ角θ２（θ２＞０°）が付いた面に第２のベース領域１４が形成されれば良い。
　上記構成によって、第２のベース領域１４はＭＯＳ特性の良い｛１－１００｝面であるオフ方向と平行なトレンチ側壁２４と、ＭＯＳ特性が若干劣化した４°オフ（１１－２０）面であるオフ上流側トレンチ側壁２２もしくは４°オフ（－１－１２０）面であるオフ下流側トレンチ側壁２３のいずれかに形成される
　本実施の形態の構成によれば、トレンチ側壁の四面のうち、ＭＯＳ特性が良い面には第２のベース領域１４を形成しないので、第２のベース領域１４によるオン抵抗の上昇を最小限に抑えることができる。
　さらに、第２のベース領域１４が形成されたトレンチ側壁面はチャネル領域としてほとんど機能しないので、反転チャネル層の特性は第２のベース領域１４が形成されていない残り三面の特性によって決まる。反転チャネル層が形成される三面のうち二面は、特性が同等なオフ方向と平行なトレンチ側壁２４を用いるため、面方位によるゲート閾値電圧、ドレイン電流のばらつきを抑制し、各セル２０における反転チャネル層の形成される面ごとのオン状態のチャネル特性の差を低減できる。したがって、特定のトレンチ側壁面への電流集中を抑制することができる。
　以下、図１及び図２に示したトレンチ型ＭＯＳＦＥＴの製造方法を説明する。図４～図１３はその工程図である。これら図４～図１３における各図の（ａ）及び（ｂ）は、それぞれ図１におけるＡ－Ａ断面及びＢ－Ｂ断面に対応する領域の断面視に対応している。
　図４において、まず、炭化珪素基板１上にエピタキシャル層２を形成する。ここでは４Ｈのポリタイプを有するｎ型（第１導電型）で低抵抗の炭化珪素基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型（第１導電型）のエピタキシャル層２をエピタキシャル成長させた。エピタキシャル層２のｎ型（第１導電型）不純物濃度は１×１０１５ｃｍ－３～１×１０１７ｃｍ－３、厚さは５～５０μｍとした。
　次に、エピタキシャル層２の表面に所定のドーパントをイオン注入することにより、ｐ型（第２導電型）の第１のベース領域３およびｎ型の（第１導電型）ソース領域４を形成する。ここでは、ｐ型（第２導電型）の第１のベース領域３をｐ型（第２導電型）不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５～３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型（第１導電型）不純物濃度より高くする。このとき、Ａｌの注入深さよりも深いエピタキシャル層２の領域がドリフト層２ａとなる。つまり、ｐ型（第２導電型）の第１のベース領域３が形成されないエピタキシャル層２内の領域がドリフト層２ａである。
　尚、第１のベース領域３はエピタキシャル成長によって形成してもよい。その場合も第１のベース領域３の不純物濃度および厚さは、イオン注入によって形成する場合と同等とする。
　ｎ型（第１導電型）のソース領域４は、ｎ型（第１導電型）不純物である窒素（Ｎ）を第１のベース領域３の表面にイオン注入することにより形成する。ソース領域４は、図１のように、この後形成されるゲート電極７（トレンチ５）のレイアウトに対応する格子状のパターンで形成される。従って、ゲート電極７が形成されたとき、ゲート電極７の両側にソース領域４が配設される。Ｎのイオン注入深さは、第１のベース領域３の厚さより浅くする。注入するＮの不純物濃度は、第１のベース領域３のｐ型（第２導電型）不純物濃度よりも高くし、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲とする。
　次に、図５において、第１の注入マスク１６を介してｐ型（第２導電型）不純物であるＡｌをエピタキシャル層２の表面にイオン注入することにより、ｐ型（第２導電型）の第２のベース領域１４を形成する。第２のベース領域１４はセル２０にこの後形成されるトレンチ側壁の四面のうち、一面に形成される。
　図６は本実施の形態に係るトレンチ型ＭＯＳＦＥＴの製造方法を説明するための上面図である。本実施の形態では、図６に示されるように、セル２０のオフ上流側トレンチ側壁２２が形成される領域にイオン注入が行われて第２のベース領域１４が形成される。
　第２のベース領域１４は、この後形成されるトレンチ５のレイアウトに対応して、図６に示されるように、第２のベース領域１４が形成されるオフ上流側トレンチ側壁２２をまたぐように形成され、セル２０の配置に合わせて格子状のパターンで形成される。また、第２のベース領域１４の幅は第２のベース領域１４を形成するオフ上流側トレンチ側壁２２からセル２０の内側へ０．３μｍ以上の幅を有するように形成する。
　以下に、第２のベース領域１４を形成するために注入するＡｌの不純物濃度及び第２のベース領域１４の深さと効果の関係について示す。第２のベース領域１４のｐ型（第２導電型）不純物濃度は、第１のベース領域３のｐ型（第２導電型）不純物濃度より高く、かつ、保護拡散層１３のｐ型（第２導電型）不純物濃度よりも高くする。この場合、トレンチ型ＭＯＳＦＥＴがオフの時に高電圧が印加されて保護拡散層１３がアバランシェを起こす前に、第２のベース領域１４が完全に空乏化し、保護拡散層１３と第１のベース領域３との接続が消失することを防ぐことができる。
　さらに、第２のベース領域１４のｐ型（第２導電型）不純物濃度が高いと、第２のベース領域１４の抵抗を小さくすることができるため、トレンチ型ＭＯＳＦＥＴがターンオフする際の変位電流によるゲート絶縁膜６の絶縁破壊を防ぐ効果が得られやすい。しかし、第２のベース領域１４の不純物濃度が高い場合は、保護拡散層１３の底部よりも第２のベース領域１４の底部をエピタキシャル層２の表面に向かって浅く形成することで、保護拡散層１３よりも先に第２のベース領域１４がアバランシェを起こしてトレンチ型ＭＯＳＦＥＴの耐圧が低下することを防ぐ必要がある。
　従って、第２のベース領域１４の不純物濃度は第１のベース領域３の不純物濃度より高く、好ましくは、保護拡散層１３の不純物濃度より高いほうが望ましく、第２のベース領域１４の深さはトレンチ５の深さ以上で、保護拡散層１３の深さ以下であることが望ましい。
　続いて、図７のように、エピタキシャル層２の表面にエッチングマスクを１～２μｍ程度の厚さで堆積し、その上にレジスト材からなるレジストマスク１２を形成する。レジストマスク１２は、フォトリソグラフィ技術により、トレンチ５の形成領域を開口したパターンに形成される。トレンチ５が格子状なので、レジストマスク１２はそれを反転したマトリクス状のパターンとなる。
　そして、図８において、レジストマスク１２をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）処理により、エッチングマスクをパターニングする。つまりレジストマスク１２のパターンがシリコン酸化膜１１に転写される。パターニングされたシリコン酸化膜１１は次のトレンチ５を形成するエッチング工程におけるマスクとなる。
　次に、図９で、パターニングされたエッチングマスクをマスクとするＲＩＥにより、エピタキシャル層２にソース領域４および第１のベース領域３を貫通するトレンチ５を形成する。トレンチ５の深さは、第１のベース領域３の深さ以上であり、第２のベース領域１４の深さ以下とし、０．５～３μｍ程度とする。
　トレンチ５のうち、図９（ａ）で示されるオフ方向２１である＜１１－２０＞方向と平行なトレンチ側壁面を、オフ方向と平行なトレンチ側壁２４、図９（ｂ）で示されるオフ方向２１である＜１１－２０＞方向に垂直なトレンチ側壁面で、オフ上流側のトレンチ側壁面をオフ上流側トレンチ側壁２２、オフ下流側のトレンチ側壁面をオフ下流側トレンチ側壁２３としている。
　その後、図１０で、トレンチ５の部分を開口したパターン（レジストマスク１２と同様）の第２の注入マスク１５を形成し、それをマスクにするイオン注入により、トレンチ５の底部にｐ型（第２導電型）の保護拡散層１３を形成する。ここではｐ型（第２導電型）不純物としてＡｌを用いる。保護拡散層１３は第２のベース領域１４と接続するために、第２のベース領域１４の底部と接する深さに注入する。なお、第２の注入マスク１５の代わりに、トレンチ５の形成の際にパターニングされ、エッチング時にマスクとして用いられたエッチングマスクをそのまま使用してもよい。その場合は、エッチング時にマスクとして用いたエッチングマスクを注入マスクとして共用することにより、製造工程の簡略化およびコスト削減を図ることができる。ただし、第２の注入マスク１５の代わりにシリコン酸化膜１１を使用する場合は、トレンチ５を形成した後、ある程度の厚さのシリコン酸化膜１１が残存するように、エッチングマスクの厚さや、トレンチ５を形成するときのエッチング条件を調整する必要がある。
　図１０の第２の注入マスク１５を除去した後、熱処理装置を用いて、上記の工程でイオン注入したＮおよびＡｌを活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００～１９００℃、３０秒～１時間の条件で行う。
　そして、図１１で、トレンチ５の内側を含むエピタキシャル層２の全面にゲート絶縁膜６を形成した後、ゲート電極７となるポリシリコンを減圧ＣＶＤ法により堆積し、それらをパターニングまたはエッチバックすることにより、トレンチ５内部にゲート絶縁膜６およびゲート電極７を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化法により形成してもよいし、エピタキシャル層２上及びトレンチ５の内側に堆積法により形成してもよい。
　続いて、図１２では、減圧ＣＶＤ法により、エピタキシャル層２の表面全面に層間絶縁膜８を形成し、ゲート電極７を覆った後、層間絶縁膜８をパターニングすることで、ソース領域４および第１のベース領域３に達するコンタクトホール８１を形成する。図１２中、点線で囲まれた領域がコンタクトホール８１に相当する。
　最後に、図１３では、エピタキシャル層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜８上並びにコンタクトホール８１内に、ソース電極９を形成する。さらに、炭化珪素基板１の下面にＡｌ合金等の電極材を堆積してドレイン電極１０を形成することにより、図２に示した構成のトレンチ型ＭＯＳＦＥＴが得られる。
　本実施の形態を用いて作製した炭化珪素を用いたトレンチ型ＭＯＳＦＥＴでは、トレンチ側壁面のうちＭＯＳ特性が最も良い面方位には第２のベース領域１４を形成しないので、第２のベース領域１４によるオン抵抗の上昇を最小限に抑えることができる。すなわち、本実施の形態に係るトレンチ型ＭＯＳＦＥＴは、チャネル抵抗が低くなるトレンチオフ角θ２が０°である側壁はチャネルとして機能し、その低いチャネル抵抗を維持するので、第２のベース領域１４によるオン抵抗の上昇を効果的に抑えることができる。
　また、本実施の形態によれば、各セル２０ごとに第２のベース領域１４を設けているので、各セル２０ごとに保護拡散層１３とソース電極９とを電気的に接続することができる。また、保護拡散層１３と第１のベース領域３の距離を短くすることができ、かつ、保護拡散層１３とソース電極９間において多数の接続経路を確保することができる。そのため、ターンオフ時の変位電流によるゲート絶縁膜６の絶縁破壊を抑制することができる。
　さらに、本実施の形態を用いれば、活性領域内の全てのセル２０のトレンチ５の底部に保護拡散層１３を設けている。そのため、活性領域内の全てのトレンチ５の底部におけるゲート絶縁膜６の電界を緩和でき、高電圧印加時のゲート絶縁膜６の絶縁破壊を抑制することができる。
　本実施の形態では、エピタキシャル層２と炭化珪素基板１とが同じ第１導電型を有する構造のトレンチ型ＭＯＳＦＥＴについて述べたが、エピタキシャル層２と炭化珪素基板１とが異なる導電型を有する構造のトレンチ型ＩＧＢＴに対しても適用可能である。例えば、図１に示したエピタキシャル層２が第１導電型のｎ型である構成に対し、炭化珪素基板１を第２導電型のｐ型にすればトレンチ型ＩＧＢＴの構成となる。その場合、トレンチ型ＭＯＳＦＥＴのソース領域４およびソース電極９は、それぞれトレンチ型ＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ドレイン電極１０はコレクタ電極に対応することになる。
　さらに、本実施の形態では、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としても良い。
　また、本実施の形態では（０００１）面にオフ角が付いた面を炭化珪素基板１の主面として用いたが、（０００－１）面にオフ角が付いた面を炭化珪素基板１の主面として用いても良い。つまり｛０００１｝面にオフ角が付いた面を炭化珪素基板１の主面として用いればよい。｛０００１｝面は、（０００１）面または（０００－１）面のいずれかであることを示す。
　本実施の形態ではオフ角は４°としたが、０°より大きい角度が付いていれば良い。｛０００１｝面に０°より大きいオフ角が付いていれば、トレンチ側壁の面方位のいずれかは＜０００１＞方向に平行な面に、＜０００１＞方向にトレンチオフ角θ２が付くからである。
　また、本実施の形態では炭化珪素基板１の表面上に直接エピタキシャル層２が成長されているが、バッファ層を介して成長されていても良い。
　本実施の形態では、オフ方向２１と平行な方向にトレンチ側壁を二面形成し、オフ方向と平行なトレンチ側壁２４には第２のベース領域１４を形成していない。このように、トレンチ側壁面のうち、少なくとも一面はオフ方向２１と平行であることが望ましい。オフ方向２１と平行な面のトレンチオフ角θ２は必ず０°となるので、ＭＯＳ特性の良好な＜０００１＞方向に平行な面にチャネル領域が形成できるからである。
　また、本実施の形態ではゲート電極７は格子状のセル２０にて配置されているが、その他のセル配置であっても、トレンチ側壁が複数の面を有していれば本発明の効果を得ることが出来る。
　つまり、セル２０が格子状でない場合でも、｛０００１｝面にオフ角が付いた面を炭化珪素基板１の主面に用いると、トレンチ側壁の複数の面のうち少なくとも一面は、＜０００１＞方向に平行な面にトレンチオフ角θ２が付いた面が生じる。この面は、＜０００１＞方向に平行な面に比べてＭＯＳ特性が劣化するため、＜０００１＞方向に平行な面にトレンチオフ角θ２が付いた面方位であるトレンチ側壁面に第２のベース領域１４が形成されれば、本実施の形態の効果が得られる。
　さらに、本実施の形態１では炭化珪素基板１のオフ方向２１は＜１１－２０＞方向としたが、＜１－１００＞方向など、｛０００１｝面と平行な方向であればよい。
実施の形態２．
　図１４は、本発明の実施の形態２に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の炭化珪素基板１の主面とトレンチ側壁面との角度との関係を示す模式図である。本実施の形態２は、トレンチ側壁にテーパがある場合などに、トレンチオフ角θ２が最も大きい面に第２のベース領域１４を形成することを特徴とする。それ以外については、実施の形態１と同様である。本実施の形態によれば、トレンチ側壁にテーパがある場合など、トレンチ側壁の面方位によってトレンチオフ角θ２に違いがある場合、トレンチオフ角θ２が最も大きい面、つまりチャネル抵抗が最も大きい面に第２のベース領域１４を形成して、オン抵抗の上昇を最小限に抑えることができるトレンチ型ＭＯＳＦＥＴを構成するものである。
　図１４は、本実施の形態１の図３に対応して、本実施の形態２でトレンチ側壁にテーパ角θ４がある場合の、炭化珪素基板１の主面とトレンチ側壁面との角度の関係などを模式的に示した図である。図１４のように、本実施の形態２では、トレンチの幅が底部から上部に向かって拡がるように、トレンチ側壁にテーパが設けられている。
　図１４（ａ）は、図３（ａ）のオフ方向と平行なトレンチ側壁２４が、テーパ角θ４を有する場合を模式的に示す図である。
　図１４（ｂ）は、図３（ｂ）のオフ方向に垂直なトレンチ側壁が、テーパ角θ４を有する場合を模式的に示す図である。
　実施の形態１の製造方法で説明したように、トレンチ５をエッチングで形成する際には、エピタキシャル層２に対して９０°の角度を目標にしても、プロセスによっては、数度のテーパ角θ４を有するテーパができてしまう場合がある。図１４のように、本実施の形態では、エピタキシャル層２に対して９０°の角度を有する面に対して、テーパ角θ４が発生するとする。
　図１４（ａ）のオフ方向と平行なトレンチ側壁２４は、テーパ角θ４により、｛１－１００｝面に、テーパ角θ４と等しい角度のトレンチオフ角θ２が設けられることになる。
　図１４（ｂ）のオフ上流側トレンチ側壁２２は、テーパ角θ４により、（０００１）面に、（８６°―θ４）の角度のトレンチオフ角θ２が設けられることになる。さらに、オフ下流側トレンチ側壁２３は、テーパ角θ４により、（０００－１）面に、（８６°＋θ４）の角度のトレンチオフ角θ２が設けられることになる。
　つまり、オフ上流側トレンチ側壁２２は（１１－２０）面を＜０００１＞方向に（４°＋θ４）傾けているので、トレンチオフ角θ２は（４°＋θ４）である。また、オフ下流側トレンチ側壁２３は（―１―１２０）面を＜０００１＞方向に（４°―θ４）傾けているので、トレンチオフ角θ２は（４°―θ４）である。
　トレンチ側壁にテーパ角θ４がある場合、トレンチ側壁の面方位は、テーパ角θ４と等しい角度のトレンチオフ角θ２の付いた｛１－１００｝面と、（４°±θ４）と等しいトレンチオフ角θ２の付いた｛１１－２０｝面となる。
　ここで、トレンチオフ角θ２が最も大きい、｛－１－１２０｝面に（４°＋θ４）のオフが付いたオフ上流側トレンチ側壁２２が最もＭＯＳ特性が悪い。そのため、本実施の形態では、第２のベース領域１４は、オフ上流側トレンチ側壁２２に設けることが望ましい。
　つまり、トレンチ側壁の複数の面が、テーパ等によりトレンチオフ角θ２が異なる面方位を示す場合、トレンチオフ角θ２が最も大きい面に第２のベース領域１４を設ける。
　本実施の形態では、トレンチ側壁の複数の面が、トレンチオフ角θ２が異なるためにＭＯＳ特性が異なる場合に、最もＭＯＳ特性の悪い面に第２のベース領域１４を形成するので、トレンチ型ＭＯＳＦＥＴのオン抵抗の増大を最低限に抑制することができる。
　本実施の形態ではトレンチ５にテーパがある場合を述べたが、テーパ以外にも、セル２０の構造やオフ方向２１によって、トレンチオフ角θ２が異なるためにＭＯＳ特性が異なる複数の面をトレンチ側壁が有する場合には、本実施の形態を同様に実施できることは言うまでも無い。
　尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態３．
　図１５は、本発明の実施の形態３に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の一部を上面から見た上面図である。本実施の形態３の図１５は、実施の形態１における図６の変形例であり、図６における第２のベース領域１４が形成される領域を変形したものである。それ以外については、実施の形態１と同様である。本実施の形態により、ゲート絶縁膜６に印加される電界をより緩和することができる。
　図１５において、第２のベース領域１４は、図６に示される第２のベース領域１４に比べ、オフ上流側トレンチ側壁２２の側壁面に沿って縮小され、セル２０の内側方向に向かって拡大されている。
　このようにすることによって、第２のベース領域１４から伸びる空乏層によって第２のベース領域１４を形成しないトレンチ側壁面のゲート絶縁膜６に印加される電界を緩和することができる。
　図１５のように、第２のベース領域１４がオフ上流側トレンチ側壁２２に形成され、第２のベース領域１４をセル２０の内側に向けて延ばすと、トレンチ型ＭＯＳＦＥＴがオフ状態のときに第２のベース領域１４から伸びる空乏層が、オフ下流側トレンチ側壁２３や、オフ方向と平行なトレンチ側壁２４に形成されたゲート絶縁膜６に印加される電界を緩和する効果が大きくなる。これは、第２のベース領域１４がオフ下流側トレンチ側壁２３に近づくことによる効果、及び、オフ方向と平行なトレンチ側壁２４のうち第２のベース領域１４に近い領域が増加することによる効果である。
　ここで、図１５で示される第２のベース領域１４からオフ方向と平行なトレンチ側壁２４までの距離を第１の距離２５、第２のベース領域１４からオフ下流側トレンチ側壁２３までの距離を第２の距離２６とする。
　図１５におけるＡ－Ａ断面視を図１６（ａ）、Ｂ－Ｂ断面視を図１６（ｂ）とする。図１６（ｂ）では、第２のベース領域１４が形成されるオフ上流側トレンチ側壁２２にはチャネル領域が形成されない場合を示している。図１６の断面視において、トレンチ型ＭＯＳＦＥＴがオン状態のとき、チャネル領域からドリフト層２ａに注入された電子は、ドリフト層２ａ内で横方向へ拡がりながらドレイン電極１０へ向かって流れる。図１６のように、チャネル領域からドレイン電極１０へ流れる縦方向（上から下へ向かう方向）の向きに対して、電子が拡がる角度を拡がり角度θ３とする。例えば、ドリフト層２ａの第１不純物濃度がほぼ一定である場合、拡がり角度θ３は４０～５０度である。電子がドリフト層２ａ内を流れるとき、電子が流れる経路１９は、図１６で示される領域になる。拡がり角度θ３で電子が流れる経路１９内に、第２のベース領域１４が存在すると、電子の流れが第２のベース領域１４によって阻害され、電子が流れる実効的な体積が減少するため、オン抵抗の増加につながる。　
　ここで、第１のベース領域３の底部から第２のベース領域１４の底部までの距離を第３の距離２７とする。
　図１５及び図１６（ａ）中の第１の距離２５は、（第３の距離２７）×（ｔａｎθ３）以上であることが望ましい。第１の距離２５が（第３の距離２７）×（ｔａｎθ３）より小さい場合、電子が流れる経路１９を阻害するように第２のベース領域１４が形成されることになるため、オン抵抗が上昇する。
　第１の距離２５を大きくしすぎると、第２のベース領域１４の抵抗が高くなってしまうため、変位電流による電圧降下の影響でゲート絶縁膜６が破壊されやすくなるという問題がある。従って、第１の距離２５が（第３の距離２７）×（ｔａｎθ３）と等しいときに、オン抵抗の上昇を防ぎ、ゲート絶縁膜６の信頼性を高める効果が最も大きく得られる。
　また、図１５及び図１６（ｂ）中の第２の距離２６は（第３の距離２７）×（ｔａｎθ３）以上であることが望ましい。第２の距離２６が（第３の距離２７）×（ｔａｎθ３）より小さい場合、電子が流れる経路１９を阻害するように第２のベース領域１４が形成されることになるため、オン抵抗が上昇する。
　しかし、第２の距離２６を大きくしすぎると、第２のベース領域１４の抵抗が高くなってしまうため、変位電流による電圧降下の影響でゲート絶縁膜６が破壊されやすくなるという問題がある。従って、第２の距離２６が（第３の距離２７）×（ｔａｎθ３）と等しいときに、オン抵抗の上昇を防ぎ、ゲート絶縁膜６の信頼性を高める効果が最も大きく得られる。
　尚、本発明の実施の形態３では本発明の実施の形態１または２と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態４．
　図１７及び図１８は本発明の実施の形態４に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の製造方法の一部を示す断面図である。本実施の形態４は、第２のベース領域１４を斜めイオン注入によって形成することを特徴とする。それ以外については、実施の形態１～３と同様である。本実施の形態を用いれば、トレンチ型ＭＯＳＦＥＴの作製にかかるコストが削減できる。
　実施の形態４におけるトレンチ型ＭＯＳＦＥＴの製造方法の一部の断面を図１７及び１８に示す。図１７は実施の形態１における図１０で説明した、第２導電型（ｐ型）の保護拡散層１３をイオン注入により形成するプロセスを説明する図である。尚、本実施の形態では実施の形態１における図５の第２のベース領域１４の注入を行わない。図１７で保護拡散層１３を形成した後、同じ第１の注入マスク１６を用いて、図１８で、Ａｌを斜めイオン注入することによりオフ上流側トレンチ側壁２２にｐ型の第２のベース領域１４を形成する。
　図１７のように、斜めイオン注入はオフ方向２１である＜１１－２０＞に角度θｉｏｎの傾斜を付けて行う。こうすることで、図１７（ａ）で示されるオフ方向と平行なトレンチ側壁２４にはＡｌイオンは注入されず、図１７（ｂ）で示されるオフ上流側トレンチ側壁２２にのみＡｌイオンが注入される。図１７（ｂ）ではオフ上流側トレンチ側壁２２にのみＡｌイオンが注入されているが、オフ下流側トレンチ側壁２３にのみＡｌイオン注入が行われるように斜め注入を行っても良い。
　ここで、イオン注入の角度θｉｏｎは、エピタキシャル層２の表面に垂直な方向と、イオン注入方向との角度である。イオン注入の角度θｉｏｎが０°の場合が、実施の形態１に相当する。イオン注入の角度θｉｏｎは、ｔａｎθｉｏｎ＝（トレンチ５の開口幅）／（注入マスク１５の厚さ＋トレンチ５の深さ）となる条件の角度以下とすることによって、オフ上流側トレンチ側壁２２にｐ型の第２のベース領域１４を形成することができる。
　この範囲以外であると、Ａｌイオンが保護拡散層１３まで注入されずに、第２のベース領域１４と保護拡散層１３が接続されないためである。
　本実施の形態を用いると、保護拡散層１３を形成するときと同一の注入用マスクを用いて第２のベース領域１４の注入を行うことができるため、注入用マスクの作製工程が削減でき、プロセスが省略できる。また、注入用マスクを２回作製する場合のパターニング合わせが必要でないので、パターニング合わせ時のずれの問題が生じない。
　本実施の形態を用いると、第２のベース領域１４を形成するために高エネルギー注入を行う必要がない。つまり、オフ上流側トレンチ側壁２２にトレンチ側壁面から注入を行うので、実施の形態１に比べて注入深さが浅くてもよいため、注入時間が削減され、また、注入用マスクの薄膜化につながり、プロセスが容易化される。
　尚、本発明の実施の形態４では本発明の実施の形態１から３と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態５．
　図１９は本発明の実施の形態５に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の製造方法の一部を示す断面図である。本実施の形態５は、実施の形態１から３において、第２のベース領域１４を形成する際に斜めイオン注入を行うことを特徴とする。それ以外については、実施の形態１から３と同様である。本実施の形態を用いれば、オン抵抗がより低く、ゲート絶縁膜６の信頼性がより高いトレンチ型ＭＯＳＦＥＴを得ることができる。
　実施の形態５におけるトレンチ型ＭＯＳＦＥＴは、実施の形態１における図５で説明した第２のベース領域１４の注入を行う際に、図１９のようにオフ方向２１である＜１１－２０＞方向に傾斜を設けた斜めイオン注入を行う。尚、図１９（ａ）は図１５におけるＡ－Ａ断面視に相当し、図１９（ｂ）は図１５におけるＢ－Ｂ断面視に対応する。
　本実施の形態を用いて作製したトレンチ型ＭＯＳＦＥＴのオン状態の断面図を図２０に示す。本実施の形態によって、電子が流れる経路１９を阻害しにくくなることが分かる。本実施の形態では、オフ上流側トレンチ側壁２２に第２のベース領域１４が形成されているが、図２０の断面視において、第２のベース領域１４のオフ上流側トレンチ側壁２２に対向する辺が、電子が流れる経路１９と同じ方向に傾斜が設けられる。
　したがって、本実施の形態によれば、第２のベース領域１４の表面側では、セル２０内のオフ下流側トレンチ側壁２３に、第２のベース領域１４をより近づけることができるため、オン抵抗の増加を抑制しつつ、よりゲート絶縁膜６の電界を緩和することができる。
　尚、本発明の実施の形態５では本発明の実施の形態１から３と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態６．
　図２１は、本発明の実施の形態６に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の一部を示す上面図である。本実施の形態６は、０°より大きいトレンチオフ角が付いたトレンチ側壁面の上面視における端部の位置に第２のベース領域１４が設けられたことを特徴とする。それ以外については、実施の形態１から５と同様である。本実施の形態を用いれば、誤動作の小さいトレンチ型ＭＯＳＦＥＴを得ることができる。
　図２１で示される第２のベース領域１４が、セル２０の角部の位置に対応する、オフ上流側トレンチ側壁２２の端部に設けられている点が、実施の形態１における図６に示される第２のベース領域１４と異なる。尚、図２１の上面視から分かるように、トレンチ５の角部は、各トレンチ側壁の端部に相当する。つまり、図２１では、第２のベース領域１４は、隣り合うセルの接点となるトレンチ５の交差点の位置に設けられている。尚、本実施の形態では隣同士のセルに跨って第２のベース領域１４が設けられている。
　図２２に、本実施の形態６に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の断面図を示す。図２２（ａ）は図２１におけるＣ－Ｃ断面図に、図２２（ｂ）は図２１におけるＤ－Ｄ断面図に相当する。
　図２３に、本実施の形態６に係るトレンチゲート構造の絶縁ゲート型炭化珪素半導体装置の効果を説明するための、ゲート電圧に対するドレイン電流の特性を示す。図２３において、本実施の形態を用いた場合の特性を実線で示し、本実施の形態を用いない従来の場合の特性を点線で示す。ゲート電圧を印加したとき、上面視においてトレンチ５の角部となる位置に電界が集中するため、角部以外のトレンチ側壁部と比較して角部のトレンチ側壁部では低いゲート電圧において反転チャネル層が形成され、角部以外と比較してオン電流が低いゲート電圧で流れる。すなわち、同じゲート電圧が印加されていても、トレンチ側壁の端部と端部以外では、実質的に印加されるゲート電界が異なる。このように、トレンチ側壁の端部において、低いゲート電圧でオン電流が流れ始める結果、図２３において点線で示される特性の様に、ドレイン電流の立ち上がり部分においてコブ（ピーク）が発生する。ピークが大きい程、誤動作の原因となり、好ましくない。
　本実施の形態では、オフ上流側トレンチ側壁２２のうち、オン電流が早く流れ始める端部に第２のベース領域１４を形成したので、第２のベース領域１４が形成された領域でオン電流が流れるのを抑制し、誤動作の原因となるドレイン電流のピーク発生を抑制することが可能となる。
　尚、本実施の形態のようにオフ上流側トレンチ側壁２２の端部に第２のベース領域１４を形成する場合、図２１の上面視のように、オフ方向２１へ第２のベース領域１４が厚みを有するため、オフ方向と平行なトレンチ側壁２４の端部に第２のベース領域１４が形成されてしまう場合がある。その結果、図２２（ａ）の断面視では、オフ方向と平行なトレンチ側壁２４に第２のベース領域１４が形成されている。
　オフ方向と平行なトレンチ側壁２４はチャネル特性が良好な面方位を有するので、第２のベース領域１４が形成されることによってチャネル領域が縮小されてしまうのは好ましくない。従って、オフ方向２１への第２のベース領域１４の厚みは、第２のベース領域１４がオフ方向と平行なトレンチ側壁２４に出来るだけ形成されないように薄くすることが望ましい。
　例えば、図１４で示されるように、トレンチ５がテーパ角θ４を有する場合、テーパ角θ４と等しいトレンチオフ角θ２を有するオフ方向と平行なトレンチ側壁２４にも第２のベース領域１４が形成されてしまう。この場合でも、トレンチオフ角θ２が最も大きいオフ上流側トレンチ側壁２２の端部に形成される第２のベース領域１４が、オフ方向と平行なトレンチ側壁２４に形成される第２のベース領域１４よりも大きくなるようにする。尚、この場合、トレンチオフ角θ２が最も小さいオフ下流側トレンチ側壁２３には第２のベース領域１４が形成されないことによっても、オン抵抗の増加をより抑制することができる。
　本実施の形態では、第２のベース領域１４によるオン抵抗の増加を抑制する効果を得ながら、誤動作を抑制することが出来る。
　また、セル２０の角部は、トレンチＭＯＳＦＥＴがオフ動作の際にも最も電界が印加される。本実施の形態を用いれば、第２のベース領域１４が設けられた、セル２０の角部に対応する位置のトレンチ５の側壁の電界が緩和され、ゲート絶縁膜６の信頼性をより向上する効果も得られる。
　尚、本発明の実施の形態６では本発明の実施の形態１から５と相違する部分について説明し、同一または対応する部分についての説明は省略した。
　１　炭化珪素基板、２　エピタキシャル層、２ａ　ドリフト層、３　第１のベース領域、４　ソース領域、５　トレンチ、６　ゲート絶縁膜、７　ゲート電極、８　層間絶縁膜、９　ソース電極、１０　ドレイン電極、１１　エッチングマスク、１２　レジストマスク、１３　保護拡散層、１４　第２のベース領域、１５　第２の注入マスク、１６　第１の注入マスク、２０　セル、２１　オフ方向、２２　オフ上流側トレンチ側壁、２３　オフ下流側トレンチ側壁、２４　オフ方向と平行なトレンチ側壁、２５　第１の距離、２６　第２の距離、２７　第３の距離、８１　コンタクトホール。

Claims (15)

  1. 　主面が０°より大きいオフ角が設けられた｛０００１｝面である４Ｈ型の炭化珪素基板と、
    　前記炭化珪素基板上に設けられた第１導電型のドリフト層と、
    　前記ドリフト層の表面側に位置する第２導電型の第１のベース領域と、
    　前記第１のベース領域内に位置する第１導電型のソース領域と、
    　前記第１のベース領域と前記ソース領域を貫通し、複数の面からなるトレンチ側壁を有するトレンチと、
    　前記トレンチ内の前記トレンチ側壁に形成されたゲート絶縁膜と、
    　前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    　前記トレンチの底部に接して前記ドリフト層内に設けられた第２導電型の保護拡散層と、
    　前記保護拡散層の一部と、前記第１のベース領域の一部と、前記トレンチ側壁の前記複数の面のうち一面の少なくとも一部とに接して、前記ドリフト層内に設けられた第２導電型の第２のベース領域と、
    　を備え、
    　前記第２のベース領域が接する前記トレンチ側壁の前記一面が、＜０００１＞方向に平行な面に＜０００１＞方向に０°より大きいトレンチオフ角が付いた面であること
    　を特徴とする絶縁ゲート型炭化珪素半導体装置。
  2. 　前記第２のベース領域が接する前記トレンチ側壁の前記一面が、前記トレンチ側壁の前記複数の面のうち、最も大きい前記トレンチオフ角が付いた面であること
    　を特徴とする請求項１に記載の絶縁ゲート型炭化珪素半導体装置。
  3. 　前記第２のベース領域と前記保護拡散層とを、活性領域内の全ての前記トレンチごとに備えたこと
    　を特徴とする請求項１または２に記載の絶縁ゲート型炭化珪素半導体装置。
  4. 　前記第１のベース領域と前記第２のベース領域との深さの差を第３の距離、炭化珪素中を＜０００１＞方向に拡散する電子が＜０００１＞方向から拡がる拡がり角度をθ３とし、前記第２のベース領域と前記第２のベース領域が形成されないトレンチ側壁面との距離が数１で示される距離以上であること
    　を特徴とする請求項１乃至３のいずれか１項に記載の絶縁ゲート型炭化珪素半導体装置。
    Figure JPOXMLDOC01-appb-M000001
  5. 　前記活性領域が、格子状もしくは六角形状のセルの集合で構成されること
    　を特徴とする請求項１乃至３のいずれか１項に記載の絶縁ゲート型炭化珪素半導体装置。
  6. 　前記ソース領域及び前記第１のベース領域の表面の一部にソース電極と、
    　前記炭化珪素基板の裏面にドレイン電極と、
    　を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の絶縁ゲート型炭化珪素半導体装置。
  7. 　前記第１導電型がｎ型で、第２導電型がｐ型であること
    　を特徴とする請求項１乃至６のいずれか１項に記載の絶縁ゲート型炭化珪素半導体装置。
  8. 　前記絶縁ゲート型炭化珪素半導体装置がトレンチ型ＭＯＳＦＥＴもしくはトレンチ型ＩＧＢＴのいずれか一方であること
    　を特徴とする請求項１乃至７のいずれか１項に記載の絶縁ゲート型炭化珪素半導体装置。
  9. 　主面が０°より大きいオフ角が設けられた｛０００１｝面である４Ｈ型の炭化珪素基板と、
    　前記炭化珪素基板上に設けられた第１導電型のドリフト層と、
    　前記ドリフト層の表面側に位置する第２導電型の第１のベース領域と、
    　前記第１のベース領域内に位置する第１導電型のソース領域と、
    　前記第１のベース領域と前記ソース領域を貫通し、複数の面からなるトレンチ側壁を有するトレンチと、
    　前記トレンチ内の前記トレンチ側壁に形成されたゲート絶縁膜と、
    　前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    　前記トレンチの底部に接して前記ドリフト層内に設けられた第２導電型の保護拡散層と、
    　前記保護拡散層の一部と、前記第１のベース領域の一部と、前記トレンチ側壁の前記複数の面のうち一面の端部と、に接して、前記ドリフト層内に設けられた第２導電型の第２のベース領域と、
    　を備え、
    　前記第２のベース領域が接する前記トレンチ側壁の前記一面が、＜０００１＞方向に平行な面に＜０００１＞方向に０°より大きいトレンチオフ角が付いた面であること
    　を特徴とする絶縁ゲート型炭化珪素半導体装置。
  10. 　前記第２のベース領域が接する前記トレンチ側壁の前記一面が、前記トレンチ側壁の前記複数の面のうち、最も大きい前記トレンチオフ角が付いた面であること
    　を特徴とする請求項９に記載の絶縁ゲート型炭化珪素半導体装置。
  11. 　前記第２のベース領域と前記保護拡散層とを、活性領域内の全ての前記トレンチごとに備えたこと
    　を特徴とする請求項９または１０に記載の絶縁ゲート型炭化珪素半導体装置。
  12. 　主面が０°より大きいオフ角が設けられた｛０００１｝面である４Ｈ型の炭化珪素基板上に、第１導電型のドリフト層となる第１導電型のエピタキシャル層を成長する工程と、
    　前記エピタキシャル層の表層部に第２導電型の第１のベース領域を形成する工程と、
    　前記第１のベース領域の表層部に第１導電型のソース領域を形成する工程と、
    　前記第１のベース領域と前記ソース領域を貫通するトレンチをエッチングにより形成する工程と、
    　前記トレンチの底部に接して前記ドリフト層内に第２導電型の保護拡散層を形成する工程と、
    　前記保護拡散層の一部と、前記第１のベース領域の一部と、前記トレンチ側壁の複数の面のうち＜０００１＞方向に０°より大きいトレンチオフ角が付いた＜０００１＞方向に平行な一面とに接して、前記ドリフト層内に第２導電型の第２のベース領域を形成する工程と、
    　前記トレンチ内のトレンチ側壁にゲート絶縁膜を形成する工程と、
    　前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
    　を備えた絶縁ゲート型炭化珪素半導体装置の製造方法。
  13. 　前記トレンチをエッチングにより形成する工程で用いられるエッチングマスクを、前記保護拡散層を形成する工程で用いられる第２の注入マスクとして用いること
    　を特徴とする請求項１２に記載の絶縁ゲート型炭化珪素半導体装置の製造方法。
  14. 　前記保護拡散層を形成する工程で用いられる第２の注入マスクを、前記第２のベース領域を形成する工程で用いられる第１の注入マスクとして用い、斜めイオン注入を行って前記第２のベース領域を形成すること
    　を特徴とする請求項１２または１３に記載の絶縁ゲート型炭化珪素半導体装置の製造方法。
  15. 　前記第２のベース領域を形成する工程で、斜めイオン注入を行って前記第２のベース領域を形成すること
    　を特徴とする請求項１２または１３に記載の絶縁ゲート型炭化珪素半導体装置の製造方法。
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