WO2017094339A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
layer
trench
angle
semiconductor device
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梨菜 田中
裕 福井
勝俊 菅原
丈晴 黒岩
泰宏 香川
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三菱電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the technology disclosed in this specification relates to a silicon carbide semiconductor device, for example, a silicon carbide semiconductor device having a trench gate.
  • MOSFET metal-oxide-semiconductor field-effect transistor
  • MOSFET metal-oxide-semiconductor field-effect transistor
  • a trench gate type MOSFET in which a trench is formed on the surface of a semiconductor wafer and a side surface of the trench is used as a channel has been put into practical use.
  • the cell pitch can be reduced by forming the gate structure in the trench. Therefore, the performance of the device can be improved.
  • SiC-MOSFET silicon carbide
  • SiC substrate used when manufacturing this type of device is often provided with an off-angle in the crystal plane.
  • each side wall surface of the trench usually has a different angle from the crystal axis (see, for example, Patent Document 1).
  • each sidewall surface of the trench is usually a surface having a different angle from the crystal axis. It becomes.
  • the on-current and the threshold voltage differ depending on the crystal plane on the side wall surface of the trench. In this case, there is a problem that current variation occurs in the element surface, and the operation stability of the element and the reliability of the element are impaired.
  • the technology disclosed in the present specification is for solving the problems described above, and is a trench gate type silicon carbide semiconductor device manufactured on a silicon carbide semiconductor substrate having an off angle.
  • the present invention relates to a silicon carbide semiconductor device that can suppress variations in on-current and threshold value due to crystal planes.
  • a silicon carbide semiconductor device includes a silicon carbide drift layer of a first conductivity type formed on an upper surface of a silicon carbide semiconductor substrate having an off angle, and the silicon carbide drift layer.
  • a body region of a second conductivity type formed on the upper surface of the first source region, a source region of the first conductivity type partially formed on a surface layer of the body region, and the body region from the upper surface of the source region.
  • a plurality of trenches reaching the silicon carbide drift layer, a gate insulating film formed on a wall surface inside each of the trenches, and a gate electrode formed covering the gate insulating film inside each of the trenches A source electrode formed to cover the source region, a drain electrode formed on the lower surface side of the silicon carbide drift layer, and a lower surface of the body region.
  • a depletion suppression layer of a first conductivity type having an impurity concentration higher than that of the silicon carbide drift layer wherein the depletion suppression layer is located between the plurality of trenches in plan view, A distance between the depletion suppression layer and one of the trenches adjacent to the depletion suppression layer is adjacent to the depletion suppression layer and the depletion suppression layer in a direction with an off-angle of the silicon semiconductor substrate. This is different from the distance between the other trench.
  • a silicon carbide semiconductor device includes a silicon carbide drift layer of a first conductivity type formed on an upper surface of a silicon carbide semiconductor substrate having an off angle, and the silicon carbide drift layer.
  • a body region of a second conductivity type formed on the upper surface of the first source region, a source region of the first conductivity type partially formed on a surface layer of the body region, and the body region from the upper surface of the source region.
  • a plurality of trenches reaching the silicon carbide drift layer, a gate insulating film formed on a wall surface inside each of the trenches, and a gate electrode formed covering the gate insulating film inside each of the trenches A source electrode formed to cover the source region, a drain electrode formed on the lower surface side of the silicon carbide drift layer, and a lower surface of the body region.
  • a depletion suppression layer of a first conductivity type having an impurity concentration higher than that of the silicon carbide drift layer wherein the depletion suppression layer is located between the plurality of trenches in plan view, and the depletion
  • the crystallization suppression layer includes a first layer located on the lower side of the crystal plane inclined by the off angle from the upper surface of the silicon carbide drift layer, and an off angle portion of the first layer from the upper surface of the silicon carbide drift layer. And a second layer located on the side of the tilted crystal plane, and the first layer has a higher impurity concentration than the second layer.
  • a silicon carbide semiconductor device includes a silicon carbide drift layer of a first conductivity type formed on an upper surface of a silicon carbide semiconductor substrate having an off angle, and the silicon carbide drift layer.
  • a body region of a second conductivity type formed on the upper surface of the first source region, a source region of the first conductivity type partially formed on a surface layer of the body region, and the body region from the upper surface of the source region.
  • a plurality of trenches reaching the silicon carbide drift layer, a gate insulating film formed on a wall surface inside each of the trenches, and a gate electrode formed covering the gate insulating film inside each of the trenches A source electrode formed to cover the source region, a drain electrode formed on the lower surface side of the silicon carbide drift layer, and a lower surface of the body region.
  • a depletion suppression layer of a first conductivity type having an impurity concentration higher than that of the silicon carbide drift layer wherein the depletion suppression layer is located between the plurality of trenches in plan view, A distance between the depletion suppression layer and one of the trenches adjacent to the depletion suppression layer is adjacent to the depletion suppression layer and the depletion suppression layer in a direction with an off-angle of the silicon semiconductor substrate. This is different from the distance between the other trench.
  • the distance between the depletion suppression layer and the side wall surface of the trench according to the crystal plane by adjusting the distance between the depletion suppression layer and the side wall surface of the trench according to the crystal plane, the difference in on-current in the side wall surface of each trench is suppressed, and the silicon carbide semiconductor device internal Current variation and threshold voltage variation can be suppressed. Therefore, a stable and highly reliable silicon carbide semiconductor device can be obtained.
  • a silicon carbide semiconductor device includes a silicon carbide drift layer of a first conductivity type formed on an upper surface of a silicon carbide semiconductor substrate having an off angle, and the silicon carbide drift layer.
  • a body region of a second conductivity type formed on the upper surface of the first source region, a source region of the first conductivity type partially formed on a surface layer of the body region, and the body region from the upper surface of the source region.
  • a plurality of trenches reaching the silicon carbide drift layer, a gate insulating film formed on a wall surface inside each of the trenches, and a gate electrode formed covering the gate insulating film inside each of the trenches A source electrode formed to cover the source region, a drain electrode formed on the lower surface side of the silicon carbide drift layer, and a lower surface of the body region.
  • a depletion suppression layer of a first conductivity type having an impurity concentration higher than that of the silicon carbide drift layer wherein the depletion suppression layer is located between the plurality of trenches in plan view, and the depletion
  • the crystallization suppression layer includes a first layer located on the lower side of the crystal plane inclined by the off angle from the upper surface of the silicon carbide drift layer, and an off angle portion of the first layer from the upper surface of the silicon carbide drift layer. And a second layer located on the side of the tilted crystal plane, and the first layer has a higher impurity concentration than the second layer.
  • FIG. 2 is a plan view in the case where the cell structure illustrated in FIG. 1 is arranged in a lattice shape, and a part of the configuration is shown in a transparent manner.
  • FIG. 2 is a plan view when the cell structure illustrated in FIG.
  • FIG. 1 is a cross-sectional view schematically illustrating a configuration for realizing a silicon carbide semiconductor device according to the present embodiment.
  • the upward direction of the paper is the [0001] direction with an off angle ⁇
  • the right direction of the paper is the [11-20] direction with an off angle ⁇
  • the forward direction of the paper is [1]. -100] direction.
  • a silicon carbide semiconductor device includes an n-type silicon carbide semiconductor substrate 1 and an n-type impurity concentration formed on the upper surface of the silicon carbide semiconductor substrate 1 and lower than that of the silicon carbide semiconductor substrate 1.
  • N-type silicon carbide drift layer 2 having n and a plurality of n-type source regions 3 partially formed on the surface of silicon carbide drift layer 2 and having an n-type impurity concentration higher than that of silicon carbide drift layer 2
  • a plurality of p-type body contact regions 4 having a high p-type impurity concentration, which are partially formed on the surface of silicon carbide drift layer 2 and located between source regions 3 in plan view;
  • a p-type body region 5 formed at a position in contact with the lower surface of source region 3 and the lower surface of body contact region 4, and a plurality of troughs formed through the body region 5 from the surface of silicon carbide drift layer 2 And a wrench 7.
  • the silicon carbide semiconductor device further includes a gate insulating film 9 formed on the inner wall surface of each trench 7 and a gate electrode 10 formed so as to cover the gate insulating film 9 inside each trench 7.
  • An interlayer insulating film 50 is formed to cover the gate electrode 10.
  • a source electrode 11 is formed across the upper surface of each body contact region 4 and the upper surface of each source region 3.
  • a drain electrode 12 is formed on the back surface of silicon carbide semiconductor substrate 1.
  • N-type depletion suppression having an impurity concentration higher than that of silicon carbide drift layer 2 is provided on the lower surface of p-type body region 5 which is an active region, that is, in the vicinity of the boundary surface between body region 5 and silicon carbide drift layer 2.
  • Layer 6 is formed.
  • the depletion suppression layer 6 is located between two adjacent trenches 7 in plan view.
  • the depletion suppression layer 6 is formed away from the first side wall surface 13 of one trench 7 by a first distance X1.
  • the first side wall surface 13 in one trench 7 is a side wall surface on the side close to the depletion suppression layer 6.
  • the depletion suppression layer 6 is formed from the second side wall surface 14 located on the opposite side of the first side wall surface 13 of the other trench 7, that is, the other trench 7 sandwiching the depletion suppression layer 6. 2 apart from each other by a distance X2.
  • the second side wall surface 14 in the other trench 7 is a side wall surface closer to the depletion suppression layer 6.
  • the second distance X2 is a distance shorter than the first distance X1.
  • FIG. 2 is a diagram schematically illustrating the relationship of the crystal planes of the trenches of the silicon carbide semiconductor device according to the present embodiment.
  • the upward direction of the paper is the [0001] direction
  • the right direction of the paper is the [11-20] direction
  • the forward direction of the paper is the [1-100] direction.
  • the surface 17 is a (0001) surface
  • the surface 18 is a (0001) surface with an off angle ⁇ , that is, the upper surface of the silicon carbide drift layer 2
  • the surface 19 is a (11-20) surface.
  • the surface 20 is a (11-20) surface with an off angle ⁇
  • the surface 21 is a ( ⁇ 1-120) surface with an off angle ⁇ .
  • the angle 22 is the off angle ⁇ .
  • the structure illustrated in FIG. 1 is formed on silicon carbide semiconductor substrate 1 having an off angle ⁇ in the [11-20] direction, as in FIG. Therefore, the first side wall surface 13 of the trench 7 is a (11-20) surface with an off angle ⁇ , and the second side wall surface 14 opposite to the first side wall surface 13 has an off angle ⁇ . It becomes the (-1-120) plane.
  • FIG. 18 is a diagram schematically illustrating the relationship between the crystal planes of the trenches in the silicon carbide semiconductor device according to the present embodiment. 18 illustrates the same structure as that illustrated in FIG. 2 with reference to surface 18 in FIG. 2, that is, the upper surface of silicon carbide drift layer 2.
  • first sidewall surface 13 (surface 20 in FIG. 2) of trench 7 which is the (11-20) surface with off angle ⁇ is a crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2. It is a side wall surface in the upward direction.
  • second sidewall surface 14 (surface 21 in FIG. 2) of trench 7 which is a ( ⁇ 1 ⁇ 120) surface with an off angle ⁇ is a crystal inclined by the off angle from the upper surface of silicon carbide drift layer 2. It is a side wall surface in the direction which goes down the surface.
  • 3 to 5 are cross-sectional views for illustrating the method for manufacturing the silicon carbide semiconductor device according to the present embodiment. 3 to 5, the upper direction of the paper is the [0001] direction with an off angle ⁇ , the right direction of the paper is the [11-20] direction with an off angle ⁇ , and the front direction of the paper. Is the [1-100] direction.
  • an n-type silicon carbide layer to be the silicon carbide drift layer 2 is formed on the upper surface of the n-type silicon carbide semiconductor substrate 1 by an epitaxial growth method.
  • source region 3, body contact region 4, body region 5, and depletion suppression layer 6 are formed on the surface of silicon carbide drift layer 2 by ion implantation or epitaxial growth, respectively.
  • the source region 3 is formed by donor impurities having a concentration of about 1 ⁇ 10 19 cm ⁇ 3 .
  • the body contact region 4 is formed by acceptor impurities having a concentration of about 1 ⁇ 10 20 cm ⁇ 3 .
  • the acceptor impurity concentration in the body region 5 is preferably about 1 ⁇ 10 14 cm ⁇ 3 or more and about 1 ⁇ 10 18 cm ⁇ 3 or less, and the concentration and thickness may not be uniform.
  • the depletion suppression layer 6 desirably has a concentration of about 1 ⁇ 10 17 or more and about 5 ⁇ 10 17 cm ⁇ 3 or less, and a thickness of about 0.3 ⁇ m.
  • a trench 7 is formed by etching so as to penetrate the source region 3 and the body region 5.
  • the trench 7 formed so as to penetrate the center of the source region 3 is depleted from the position where the first sidewall surface 13 formed on the (11-20) surface with the off angle ⁇ is formed.
  • the suppression layer 6 is separated from the depletion suppression layer 6 from the position where the second side wall surface 14 formed on the ( ⁇ 1 ⁇ 120) plane with the off angle ⁇ is separated by the first distance X1.
  • the second distance X2 is shorter than the first distance X1. When the second distance X2 is 0, the second side wall surface 14 comes into contact with the depletion suppression layer 6. Further, the order of the steps for forming the trench 7 may be changed.
  • the gate insulating film 9 is formed on the inner wall surface of the trench 7, and the gate electrode 10 is further formed inside the trench 7.
  • a source electrode 11 is formed across the upper surface of each body contact region 4 and the upper surface of each source region 3.
  • drain electrode 12 is formed on the back surface of silicon carbide semiconductor substrate 1.
  • FIG. 6 is a plan view in the case where the cell structure illustrated in FIG. 1 is arranged in a lattice shape, and a part of the configuration is shown in a transparent manner.
  • FIG. 7 is a plan view in the case where the cell structure illustrated in FIG. 1 is arranged in a stripe shape, and a part of the configuration is shown in a transparent manner. 6 and 7, the forward direction of the paper is the [0001] direction with an off angle ⁇ , the right direction of the paper is the [11-20] direction with an off angle ⁇ , and the downward direction of the paper. Is the [1-100] direction.
  • each cell When the cells are arranged in a grid pattern as illustrated in FIG. 6, each cell may not be aligned, and each cell may have a polygonal shape or a shape in which the corner of the cell has a curvature. .
  • the source region 3 and the body contact region 4 When arranged in a lattice shape as illustrated in FIG. 6, the source region 3 and the body contact region 4 are formed in an island shape. Further, in the case where they are arranged in a stripe shape as illustrated in FIG. 7, the source region 3 and the body contact region 4 are formed in a stripe shape.
  • body region 5 is formed below source region 3 and body contact region 4 at a position overlapping source region 3 and body contact region 4 in plan view.
  • the side surface of the source region 3 is in contact with the side wall surface of the trench 7 formed in a lattice shape or a stripe shape.
  • a termination region is formed on the outer periphery of the pattern region where the cell structure is formed.
  • As the termination region for example, a p-type impurity layer formed on the element surface or a p-type impurity layer formed on the bottom surface of a trench formed by etching is assumed.
  • a depletion suppression layer 6 is formed on the lower surface of the body region 5 which is an active region. The depletion suppression layer 6 is positioned so that the distance from the trench 7 varies depending on the crystal plane.
  • the distance from the first sidewall surface 13 corresponding to the (11-20) plane with the off angle ⁇ of the trench 7 to the depletion suppression layer 6 is the first.
  • the distance from the second sidewall surface 14 corresponding to the ( ⁇ 1 ⁇ 120) plane with the off angle ⁇ to the depletion suppression layer 6 is the second distance X2.
  • the second distance X2 is shorter than the first distance X1.
  • the distance from the third sidewall surface 15 corresponding to the (1-100) plane perpendicular to these two surfaces to the depletion suppression layer 6 is defined as a third distance X3, and is orthogonal to these two surfaces ( ⁇
  • the distance from the fourth sidewall surface 16 corresponding to the (1100) plane to the depletion suppression layer 6 is a fourth distance X4.
  • the third distance X3 and the fourth distance X4 are values between the first distance X1 and the second distance X2, that is, longer than the second distance X2, and the first distance X1. Shorter distance.
  • the third distance X3 and the fourth distance X4 are preferably equal, but may be different values.
  • the second distance X2 is shorter than the first distance X1.
  • the distance from the third sidewall surface 15 of the trench 7 to the depletion suppression layer 6 Is the third distance X3, and the distance from the fourth sidewall surface 16 to the depletion suppression layer 6 is the fourth distance X4.
  • the third distance X3 and the fourth distance X4 are preferably equal, but may be different values. This is because when the stripe direction is the left-right direction of the paper surface, the stripe is parallel to the off-angled direction, so that the side wall surface of the trench 7 is not affected by the off-angle.
  • FIG. 11 is a diagram illustrating the result of calculating the relationship between the threshold voltage of the silicon carbide semiconductor device according to the present embodiment and the distance between the depletion suppression layer 6 and the side wall surface of the trench 7.
  • the vertical axis represents the ratio of the calculated threshold voltage to the maximum value as a percentage
  • the horizontal axis represents the side wall surfaces of the depletion suppression layer 6 and the trench 7 on the lower surface of the body region 5.
  • FIG. 12 also shows the calculated relationship between the on-resistance and the distance between the depletion suppression layer 6 and the side wall surface of the trench 7 when the gate voltage of the silicon carbide semiconductor device according to the present embodiment is 15V.
  • FIG. 12 is a diagram illustrating the result of calculating the relationship between the saturation current of the silicon carbide semiconductor device according to the present embodiment and the distance between the depletion suppression layer 6 and the side wall surface of the trench 7.
  • the vertical axis represents the ratio of the calculated saturation current to the maximum value as a percentage
  • the horizontal axis represents the depletion suppression layer 6 on the lower surface of the body region 5 and the sidewall surface of the trench 7. The distance between them is [ ⁇ m].
  • the body region 5 has a p-type impurity concentration of 3 ⁇ 10 17 cm ⁇ 3 and the depletion suppression layer 6 has an n-type impurity concentration of 5 ⁇ 10 17 cm ⁇ 3.
  • 5 is formed so that the distance between the depletion suppression layer 6 on the lower surface of 5 and the side wall surface of the trench 7 is about 0.1 ⁇ m or more and about 0.5 ⁇ m or less.
  • the threshold voltage of the silicon carbide semiconductor device increases as the distance between the depletion suppression layer 6 and the sidewall surface of the trench 7 increases.
  • the rate of change is small in the region where the distance between the depletion suppression layer 6 and the sidewall surface of the trench 7 is 0.3 ⁇ m or more. This is because when the depletion suppression layer 6 is formed in the vicinity of the trench 7, the profile of the channel region formed on the side wall surface of the trench 7 is affected.
  • the on-resistance of the silicon carbide semiconductor device similarly increases as the distance between the depletion suppression layer 6 and the sidewall surface of the trench 7 increases. However, a clear saturation tendency as in the case illustrated in FIG. 11 is not observed.
  • the depletion layer greatly extends from the body region 5 in the region where the depletion suppression layer 6 is not formed. Therefore, if the depletion suppression layer 6 is not formed in the vicinity of the side wall surface of the trench 7, the on-current path is narrowed and the on-resistance is increased. If the distance between the depletion suppression layer 6 and the side wall surface of the trench 7 is long, the region where the depletion layer extends is expanded, and the on-resistance increases.
  • the saturation current value of the silicon carbide semiconductor device decreases as the distance between the depletion suppression layer 6 and the sidewall surface of the trench 7 increases.
  • the rate of change decreases when the distance between the depletion suppression layer 6 and the side wall surface of the trench 7 is about 0.5 ⁇ m or more.
  • the influence of the depletion suppression layer 6 on each characteristic of the silicon carbide semiconductor device is as follows.
  • the distance between the depletion suppression layer 6 and the side wall surface of the trench 7 is about 0.3 ⁇ m depending on the crystal plane under the structural conditions described above.
  • the optimum distance between the depletion suppression layer 6 and the sidewall surface of the trench 7 and the desired change rate of each characteristic of the silicon carbide semiconductor device differ depending on the structural conditions of the elements used, and therefore, from FIG. It is not restricted to what is illustrated by FIG.
  • the channel characteristics change depending on the arrangement of depletion suppression layer 6, so the distance between depletion suppression layer 6 and the side wall surface of trench 7 is adjusted.
  • the on-characteristic can be controlled, and the current variation in the element surface due to the off-angle ⁇ can be reduced.
  • FIG. 8 is a cross-sectional view schematically illustrating a configuration for realizing the silicon carbide semiconductor device according to the present embodiment.
  • the upward direction of the paper is the [0001] direction with an off angle ⁇
  • the right direction of the paper is the [11-20] direction with an off angle ⁇
  • the forward direction of the paper is [1]. -100] direction.
  • a silicon carbide drift is formed on the lower surface of p-type body region 5 that is an active region, that is, near the boundary surface between body region 5 and silicon carbide drift layer 2.
  • An n-type depletion suppression layer 6A having an impurity concentration higher than that of layer 2 is formed.
  • Depletion suppression layer 6A has an n-type high concentration layer 23 having an impurity concentration higher than that of silicon carbide drift layer 2, and an impurity concentration lower than that of high concentration layer 23 and higher than that of silicon carbide drift layer 2. And a low concentration layer 24.
  • a low concentration layer 24 is located in the vicinity of the first side wall surface 13 of the trench 7. Further, the high concentration layer 23 is located in the vicinity of the second side wall surface 14 of the trench 7.
  • silicon carbide drift layer 2 may be interposed between high concentration layer 23 and low concentration layer 24. Silicon carbide drift layer 2 may be interposed between high concentration layer 23 and second side wall surface 14. Further, silicon carbide drift layer 2 may be interposed between low concentration layer 24 and first side wall surface 13.
  • body contact region 4 and source region 3 are formed on the surface of silicon carbide drift layer 2, and body region 5 is formed at a position in contact with the lower surface of source region 3 and the lower surface of body contact region 4.
  • a mask extending from the upper surface of the body contact region 4 to the upper surface of the source region 3 is formed.
  • the mask has an opening in a part of the region from the upper surface of the body contact region 4 to the upper surface of the source region 3 in the [ ⁇ 1-120] direction with an off angle ⁇ .
  • the opening is formed on the upper surface of the source region 3 up to the position of the second sidewall surface 14 of the trench 7 formed in a later step.
  • the opening is formed on the upper surface of the source region 3 to a position further away from the position of the second side wall surface 14 of the trench 7 formed in a later step by the second distance X2.
  • ion implantation is performed from above the mask to below the body region 5 to form a high concentration layer 23 having a first impurity concentration higher than that of the silicon carbide drift layer 2.
  • the mask is removed. Then, a mask extending from the upper surface of the body contact region 4 to the upper surface of the source region 3 is formed.
  • the mask has an opening in a part of the region from the upper surface of the body contact region 4 to the upper surface of the source region 3 in the [11-20] direction with an off angle ⁇ .
  • the opening is formed on the upper surface of the source region 3 up to the position of the first side wall surface 13 of the trench 7 formed in a later step.
  • the opening is formed on the upper surface of the source region 3 to a position further away from the position of the first side wall surface 13 of the trench 7 formed in a later step by the first distance X1.
  • ion implantation is performed from above the mask to below the body region 5 to form a low concentration layer 24 having a second impurity concentration lower than that of the high concentration layer 23 and higher than that of the silicon carbide drift layer 2. To do.
  • the high concentration layer 23 and the low concentration layer 24 may be formed by epitaxial growth with the same positional relationship on the surface of the silicon carbide drift layer 2. Further, the manufacturing order of the high concentration layer 23 and the low concentration layer 24 may be reversed.
  • FIG. 14 is a diagram illustrating the result of calculating the relationship between the threshold voltage of the silicon carbide semiconductor device according to the present embodiment and the n-type impurity concentration of depletion suppression layer 6A.
  • the vertical axis represents the percentage of the calculated threshold voltage with respect to the maximum value as a percentage
  • the horizontal axis represents the n-type impurity concentration [cm ⁇ 3 ] of the depletion suppression layer 6A. is there.
  • FIG. 15 is a diagram illustrating the result of calculating the relationship between the on-resistance and the n-type impurity concentration of depletion suppression layer 6A when the gate voltage of the silicon carbide semiconductor device according to the present embodiment is 15V. It is.
  • FIG. 14 the vertical axis represents the percentage of the calculated threshold voltage with respect to the maximum value as a percentage
  • the horizontal axis represents the n-type impurity concentration [cm ⁇ 3 ] of the depletion suppression layer 6A.
  • FIG. 16 is a diagram illustrating the result of calculating the relationship between the saturation current of the silicon carbide semiconductor device according to the present embodiment and the n-type impurity concentration of depletion suppression layer 6A.
  • the vertical axis represents the percentage of the calculated saturation current with respect to the maximum value
  • the horizontal axis represents the n-type impurity concentration [cm ⁇ 3 ] of the depletion suppression layer 6A.
  • the p-type impurity concentration in the body region 5 is 3 ⁇ 10 17 cm ⁇ 3
  • the n-type impurity concentration in the depletion suppression layer 6A is about 1.5 ⁇ 10 17 cm ⁇ 3 or more. And about 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the threshold voltage of the silicon carbide semiconductor device decreases as the impurity concentration of the depletion suppression layer 6A increases. This is because the higher the impurity concentration of the depletion suppression layer 6A, the greater the influence on the profile of the nearby channel region, and the lower the effective carrier concentration.
  • the on-resistance of the silicon carbide semiconductor device similarly decreases as the impurity concentration of the depletion suppression layer 6A increases. However, the rate of change is low in regions where the impurity concentration is high.
  • the saturation current value of the silicon carbide semiconductor device greatly increases as the impurity concentration of the depletion suppression layer 6A increases.
  • high concentration layer 23 that promotes the flow of current is formed on the crystal plane having a high threshold voltage or on-resistance.
  • a low concentration layer 24 that suppresses the flow of current is formed on a crystal plane with low resistance.
  • FIG. 9 is a cross-sectional view schematically illustrating a configuration for realizing the silicon carbide semiconductor device according to the present embodiment.
  • the upward direction of the paper is the [0001] direction with an off angle ⁇
  • the right direction of the paper is the [11-20] direction with an off angle ⁇
  • the forward direction of the paper is [1]. -100] direction.
  • trench bottom protective layer 8 having a conductivity type opposite to silicon carbide drift layer 2 is formed on the bottom of trench 7.
  • the structure described above can be manufactured by the following manufacturing method.
  • the bottom surface of the trench 7 is about 5 ⁇ 10 17 cm ⁇ 3 or more and about 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the trench bottom protective layer 8 is formed by the acceptor impurity.
  • the trench bottom protective layer 8 may be formed by ion implantation, but may be formed by epitaxially growing the trench 7 in the trench 7 after the trench 7 is formed deeper than the trench bottom protective layer 8.
  • the electric field spreading in the silicon carbide drift layer 2 is concentrated on the bottom surface of the trench 7. Since the gate insulating film 9 is formed on the bottom surface of the trench 7, if a high electric field is applied to the bottom surface of the trench 7, a load is applied to the gate insulating film 9, which may lead to deterioration of reliability or device breakdown. .
  • a layer having a high impurity concentration such as the depletion suppression layer 6 is formed in the silicon carbide drift layer 2
  • the electric field strength of the silicon carbide semiconductor device increases, and the breakdown voltage of the silicon carbide semiconductor device may decrease.
  • a trench bottom protective layer 8 having a conductivity type opposite to that of silicon carbide drift layer 2 is formed on the bottom of trench 7, so that the electric field concentrates on trench bottom protective layer 8.
  • the bottom surface of the trench 7 is not directly exposed to the electric field spreading around the depletion suppression layer 6. And since the depletion layer spreads in the silicon carbide drift layer 2 from the trench bottom face protective layer 8, the electric field strength in the silicon carbide drift layer 2 is also reduced.
  • the trench bottom protective layer 8 may be electrically connected to the source electrode 11. As a result, the capacitance between the gate and the drain can be reduced and the switching characteristics can be improved. At the same time, extension of the depletion layer from trench bottom surface protective layer 8 can be promoted, and the electric field relaxation effect inside the silicon carbide semiconductor device can be enhanced. As described above, by forming trench bottom protective layer 8, the reliability of gate insulating film 9 and the breakdown voltage of the silicon carbide semiconductor device can be improved.
  • FIG. 10 is a cross-sectional view schematically illustrating a configuration for realizing the silicon carbide semiconductor device according to the present embodiment.
  • the upward direction of the paper is the [0001] direction with an off angle ⁇
  • the right direction of the paper is the [11-20] direction with an off angle ⁇
  • the forward direction of the paper is [1]. -100] direction.
  • n-type depletion suppression layer 6 ⁇ / b> B having an impurity concentration higher than that of silicon carbide drift layer 2 is formed on the lower surface of body region 5.
  • the depletion suppression layer 6 ⁇ / b> B is located in contact with the first side wall surface 13 of the trench 7 and is spaced from the second side wall surface 14 of the trench 7.
  • trench bottom protective layer 8 ⁇ / b> A having a conductivity type opposite to silicon carbide drift layer 2 is formed on the bottom surface of trench 7.
  • the upper end of trench bottom protective layer 8A is deeper than the lower end of the depletion layer extending from body region 5 into depletion suppression layer 6B and shallower than the lower end of the depletion layer extending from body region 5 into silicon carbide drift layer 2. To position.
  • body contact region 4 and source region 3 are formed on the surface of silicon carbide drift layer 2, and body region 5 is formed at a position in contact with the lower surface of source region 3 and the lower surface of body contact region 4.
  • a mask extending from the upper surface of the body contact region 4 to the upper surface of the source region 3 is formed.
  • the mask has an opening in a part of the region from the upper surface of the body contact region 4 to the upper surface of the source region 3 in the [11-20] direction with an off angle ⁇ .
  • the opening is formed on the upper surface of the source region 3 up to the position of the first side wall surface 13 of the trench 7 formed in a later step.
  • depletion suppression layer 6B having an impurity concentration higher than that of the silicon carbide drift layer 2.
  • the depletion suppression layer 6B may be formed at the same position by epitaxial growth.
  • the trench bottom protective layer 8A is ion-implanted or epitaxially grown so that the upper end of the trench bottom protective layer 8A is located deeper than the depth Y1 described later and shallower than the depth Y2 described later. It is formed by.
  • the order of the steps for forming the depletion suppression layer 6B may be reversed.
  • an on-current path is formed between the p-type body region 5 and the trench bottom surface protective layer 8A.
  • the silicon carbide drift layer 2 sandwiched between the p-type regions has a junction field effect transistor (JFET). Resistance is increased due to the effect.
  • JFET junction field effect transistor
  • the width of the depletion layer extending from the p-type region to the n-type region at the pn junction between the p-type region and the n-type region can be estimated by the following equation (1).
  • the width ln of the depletion layer in the n-type region is calculated based on the p-type impurity concentration, the n-type impurity concentration, and the voltage (on voltage) applied between the drain electrode 12 and the source electrode 11 in the on state. Is done.
  • N a is the acceptor concentration in the body region 5
  • N d is the donor concentration in the depletion suppression layer 6B or the silicon carbide drift layer 2
  • epsilon s semiconductor dielectric constant is the elementary charge
  • [Phi bi is the diffusion potential
  • V a is the applied bias (on-voltage).
  • the diffusion potential ⁇ bi can be obtained using Expression (2) described below.
  • k represents Boltzmann's constant
  • T is temperature
  • n i is the intrinsic carrier density, respectively.
  • the position of the lower end of the depletion layer is positioned below the lower surface of the body region 5 by ln1.
  • the position of the lower end of the depletion layer extending from below the body region 5 to the depletion suppression layer 6B is defined as a depth Y1.
  • the width of the depletion layer extending from the lower surface of the body region 5 to the silicon carbide drift layer 2 is ln2
  • the position of the lower end of the depletion layer is positioned ln2 below the lower surface of the body region 5.
  • the position of the lower end of the depletion layer extending from the lower surface of body region 5 to silicon carbide drift layer 2 is defined as depth Y2.
  • FIG. 17 is a cross-sectional view illustrating, in an enlarged manner, the periphery of the trench in the configuration for realizing the silicon carbide semiconductor device according to the present embodiment.
  • the upper direction of the paper is the [0001] direction with an off angle ⁇
  • the right direction of the paper is the [11-20] direction with an off angle ⁇
  • the forward direction of the paper is [1]. -100] direction.
  • the upper end of the trench bottom protective layer 8A is located deeper than the depth Y1, and thus from the depth Y1.
  • An on-current path is formed at a deeper position.
  • the upper end of trench bottom protective layer 8A is located shallower than depth Y2, and therefore second sidewall surface 14 and silicon carbide semiconductor substrate 1 Are separated by a depletion layer extending from the trench bottom protective layer 8A and a depletion layer extending from the body region 5. Therefore, no on-current flows.
  • the depletion suppression layer 6B is formed at a position in contact with the (11-20) plane with the off angle ⁇ . Further, below the body region 5 on the ( ⁇ 1 ⁇ 120) plane with the off angle ⁇ , the silicon carbide drift layer 2 is formed at a position in contact with the ( ⁇ 1 ⁇ 120) plane with the off angle ⁇ . The And the depth of the trench 7 is
  • a silicon carbide semiconductor device having an off angle in which the main surface of silicon carbide semiconductor substrate 1 is inclined from the (0001) plane in the [11-20] direction has been described.
  • the main surface of silicon carbide semiconductor substrate 1 and the crystal axis orientation with an off angle are not limited thereto. Therefore, when main surface of silicon carbide semiconductor substrate 1 is not the (0001) plane, or when it has an off angle inclined in a direction other than the [11-20] direction, first sidewall surface 13 of trench 7 is off.
  • the second side wall surface 14 also has the off angle ⁇ ( ⁇ 1 ⁇ 120). It is not a surface but parallel to the first side wall surface 13 and is a surface on the opposite side across the gate electrode 10.
  • the off angle ⁇ only needs to be larger than 0 °, and the value of the off angle ⁇ is not particularly limited.
  • the silicon carbide semiconductor device includes a first conductivity type silicon carbide drift layer 2, a second conductivity type body region 5, and a first conductivity type source region. 3, a plurality of trenches 7, a gate insulating film 9, a gate electrode 10, a source electrode 11, a drain electrode 12, and a depletion suppression layer 6 of a first conductivity type.
  • Silicon carbide drift layer 2 is formed on the upper surface of silicon carbide semiconductor substrate 1 having an off angle.
  • Body region 5 is formed on the upper surface of silicon carbide drift layer 2.
  • the source region 3 is partially formed on the surface layer of the body region 5.
  • a plurality of trenches 7 penetrates body region 5 from the upper surface of source region 3 and reaches silicon carbide drift layer 2.
  • the gate insulating film 9 is formed on the inner wall surface of each trench 7.
  • the gate electrode 10 is formed so as to cover the gate insulating film 9 inside each trench 7.
  • the source electrode 11 is formed so as to cover the source region 3.
  • Drain electrode 12 is formed on the lower surface side of silicon carbide drift layer 2.
  • Depletion suppression layer 6 is formed on the lower surface of body region 5 and has a higher impurity concentration than silicon carbide drift layer 2. Further, the depletion suppression layer 6 is located between the plurality of trenches 7 in a plan view. Further, in the direction with the off-angle of silicon carbide semiconductor substrate 1, the distance between depletion suppression layer 6 and one trench 7 adjacent to depletion suppression layer 6 is the depletion suppression layer 6 and depletion suppression. The distance between the other trench 7 adjacent to the layer 6 is different.
  • the silicon carbide semiconductor device includes the trench bottom surface protective layer 8 of the second conductivity type formed on the bottom surface of the trench 7. According to such a configuration, since a high electric field is suppressed from being applied to the bottom surface of the trench 7, the electric field strength applied to the gate insulating film 9 can be reduced, and the reliability of the gate insulating film 9 is improved. Can be made.
  • depletion suppression layer 6 is located between one trench 7 adjacent in the downward direction of the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2. The distance is shorter than the distance between the other adjacent trench 7 in the direction of rising the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2. According to such a configuration, the current path in the vicinity of the channel region formed on the first side wall surface 13 that is a crystal plane where current easily flows is narrowed by not forming the depletion suppression layer 6 in the vicinity. Can do.
  • the current path in the vicinity of the channel region formed on the second side wall surface 14 that is a crystal plane in which current does not easily flow can be widened by forming the depletion suppression layer 6 in the vicinity. Therefore, the difference in on-current at the side wall surface of each trench 7 can be suppressed, and current variations and threshold voltage variations in the silicon carbide semiconductor device can be suppressed.
  • the depletion suppression layer 6B is separated from one of the adjacent trenches 7 in the downward direction of the crystal plane inclined by the off angle from the upper surface of the silicon carbide drift layer 2.
  • Depletion suppression layer 6 ⁇ / b> B is positioned in contact with the other adjacent trench 7 in the upward direction of the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2.
  • the upper surface of the trench bottom protective layer 8A is deeper than the lower end of the depletion layer extending from the body region 5 into the depletion suppression layer 6B.
  • the upper surface of trench bottom protective layer 8A is shallower than the lower end of the depletion layer extending from body region 5 into silicon carbide drift layer 2.
  • the voltage is equal to the threshold voltage of the field effect transistor formed on the side wall surface of trench 7 in the direction above the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2.
  • the silicon carbide semiconductor device includes a first conductivity type silicon carbide drift layer 2, a second conductivity type body region 5, and a first conductivity type.
  • a source region 3, a plurality of trenches 7, a gate insulating film 9, a gate electrode 10, a source electrode 11, a drain electrode 12, and a depletion suppression layer 6A of the first conductivity type are provided.
  • Silicon carbide drift layer 2 is formed on the upper surface of silicon carbide semiconductor substrate 1 having an off angle.
  • Body region 5 is formed on the upper surface of silicon carbide drift layer 2.
  • the source region 3 is partially formed on the surface layer of the body region 5.
  • a plurality of trenches 7 penetrates body region 5 from the upper surface of source region 3 and reaches silicon carbide drift layer 2.
  • the gate insulating film 9 is formed on the inner wall surface of each trench 7.
  • the gate electrode 10 is formed so as to cover the gate insulating film 9 inside each trench 7.
  • the source electrode 11 is formed so as to cover the source region 3.
  • Drain electrode 12 is formed on the lower surface side of silicon carbide drift layer 2.
  • Depletion suppression layer 6 ⁇ / b> A is formed on the lower surface of body region 5 and has a higher impurity concentration than silicon carbide drift layer 2. Further, the depletion suppression layer 6A is located between the plurality of trenches 7 in a plan view. Further, the depletion suppression layer 6A includes a first layer and a second layer. Here, the high concentration layer 23 corresponds to the first layer. The low concentration layer 24 corresponds to the second layer.
  • High concentration layer 23 is located on the lower side of the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2.
  • Low concentration layer 24 is located on the higher concentration layer 23 on the upper side of the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2.
  • the high concentration layer 23 has a higher impurity concentration than the low concentration layer 24.
  • the low-concentration layer 24 is located on the first side wall surface 13 side, which is a crystal plane where current easily flows, and the high-concentration is on the second side wall surface 14 side, which is a crystal plane where current does not easily flow.
  • the distance between high concentration layer 23 and one trench 7 adjacent in the downward direction of the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2. is shorter than the distance between the low-concentration layer 24 and the other trench 7 adjacent in the direction of rising the crystal plane inclined by the off angle from the upper surface of the silicon carbide drift layer 2. According to such a configuration, by adjusting the distance between the first sidewall surface 13 and the low concentration layer 24 and the distance between the second sidewall surface 14 and the high concentration layer 23, respectively. The difference in on-current on the side wall surface of trench 7 can be suppressed, and the current variation and the threshold voltage variation in the silicon carbide semiconductor device can be suppressed.
  • the trench bottom protective layer 8 is electrically connected to the source electrode 11. According to such a configuration, the switching characteristic can be improved by reducing the capacitance between the gate and the drain. Further, the extension of the depletion layer extending from the trench bottom protective layer 8 can be promoted, the electric field in the silicon carbide drift layer 2 can be relaxed, and the electric field strength applied to the gate insulating film 9 can be reduced.
  • silicon carbide semiconductor substrate 1 has an off angle inclined from the (0001) plane in the [11-20] axial direction. Further, the side wall surface of trench 7 in the direction lowering the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2 is the (-1-120) plane. Further, the side wall surface of trench 7 in the direction of the crystal plane inclined by the off angle from the upper surface of silicon carbide drift layer 2 is the (11-20) plane. According to such a configuration, by adjusting the distance between the depletion suppression layer 6 and the side wall surface of the trench 7 according to the crystal plane, the difference in on-current at the side wall surface of each trench 7 is suppressed, and silicon carbide is obtained. Variations in current and threshold voltage in the semiconductor device can be suppressed.
  • the off-angle in silicon carbide semiconductor substrate 1 is not less than 1 ° and not more than 10 °. According to such a configuration, by adjusting the distance between the depletion suppression layer 6 and the side wall surface of the trench 7 according to the crystal plane, the difference in on-current at the side wall surface of each trench 7 is suppressed, and silicon carbide is obtained. Variations in current and threshold voltage in the semiconductor device can be suppressed.
  • the impurity concentration of the first conductivity type of the depletion suppression layer 6 is 1 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3. It is as follows. According to such a configuration, since the width of the depletion layer extending below the body region 5 can be effectively suppressed, the thickness of the depletion suppression layer 6 can be reduced.
  • each component is a conceptual unit, and one component consists of a plurality of structures, one component corresponds to a part of the structure, and a plurality of components. And the case where the components are provided in one structure.
  • each component includes a structure having another structure or shape as long as the same function is exhibited.
  • the material when a material name or the like is described without being particularly specified, the material contains other additives, for example, an alloy or the like unless a contradiction arises. Shall be included.
  • the semiconductor substrate is n-type, but it may be p-type. That is, in the embodiment described above, the MOSFET is described as an example of the silicon carbide semiconductor device, but the example of the silicon carbide semiconductor device is an insulated gate bipolar transistor (ie, IGBT). Can also be assumed.
  • IGBT insulated gate bipolar transistor
  • a layer of a conductivity type opposite to the drift layer is located on the lower surface of the drift layer, but the layer located on the lower surface of the drift layer is the lower surface of the drift layer. It may be a newly formed layer, or a substrate on which a drift layer is formed as in the embodiment described above.

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Abstract

結晶面によるオン電流のばらつきおよびしきい値のばらつきを抑制することができる炭化珪素半導体装置に関する。炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板１の上面に形成される炭化珪素ドリフト層２と、ボディ領域５と、ソース領域３と、複数のトレンチ７と、ゲート絶縁膜９と、ゲート電極１０と、ソース電極１１と、ドレイン電極１２と、空乏化抑制層６とを備える。空乏化抑制層は、平面視において複数のトレンチに挟まれて位置し、炭化珪素半導体基板のオフ角が付いた方向において、空乏化抑制層と空乏化抑制層に隣接する一方のトレンチとの間の距離が、空乏化抑制層と空乏化抑制層に隣接する他方のトレンチとの間の距離とは異なる。

Description

炭化珪素半導体装置
　本願明細書に開示される技術は、炭化珪素半導体装置に関し、たとえば、トレンチゲートを有する炭化珪素半導体装置に関するものである。
　電力用スイッチング素子として電力用の金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわちＭＯＳＦＥＴ）が広く用いられる（以下、パワーＭＯＳＦＥＴと称する場合がある）。そのうち、チャネル幅密度を向上させるために、半導体ウエハの表面にトレンチを形成し当該トレンチの側面をチャネルとして利用する、トレンチゲート型のＭＯＳＦＥＴが実用化されている。トレンチゲート型のＭＯＳＦＥＴでは、トレンチ内にゲート構造が形成されることにより、セルピッチの縮小が可能となる。したがって、デバイスの性能を向上させることができる。
　近年では高耐圧であり、かつ、低損失である次世代パワーデバイスとして、炭化珪素（ＳｉＣ）を用いたトレンチゲート型のＳｉＣ－ＭＯＳＦＥＴが注目されている。この種のデバイスを製造する際に用いられるＳｉＣ基板は、結晶面にオフ角が設けられることが多い。オフ角を有するＳｉＣ基板にトレンチが形成されると、通常、トレンチのそれぞれの側壁面は結晶軸からの角度が異なる面となる（たとえば、特許文献１を参照）。
特開２０１１－１００９６７号公報
　たとえば、特許文献１に例示されるような、オフ角を有する４Ｈ－ＳｉＣ基板を用いて製造されたトレンチゲート型のＭＯＳＦＥＴでは、通常、トレンチのそれぞれの側壁面は結晶軸からの角度が異なる面となる。トレンチゲート型のＳｉＣ－ＭＯＳＦＥＴはトレンチの側壁面にチャネルが形成されるため、トレンチの側壁面における結晶面の違いによって、オン電流およびしきい値電圧が異なる。そうすると、素子面内で電流のばらつきが生じ、素子の動作安定性および素子の信頼性が損なわれるという問題があった。
　本願明細書に開示される技術は、以上に記載されたような問題を解決するためのものであり、オフ角を有する炭化珪素半導体基板上に製造されたトレンチゲート型の炭化珪素半導体装置であり、結晶面によるオン電流のばらつきおよびしきい値のばらつきを抑制することができる炭化珪素半導体装置に関するものである。
　本願明細書に開示される技術の一の態様に関する炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の上面に形成される第１の導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層の上面に形成される第２の導電型のボディ領域と、前記ボディ領域の表層に部分的に形成される第１の導電型のソース領域と、前記ソース領域の上面から前記ボディ領域を貫通して前記炭化珪素ドリフト層に達する複数のトレンチと、それぞれの前記トレンチの内部の壁面に形成されるゲート絶縁膜と、それぞれの前記トレンチの内部において前記ゲート絶縁膜を覆って形成されるゲート電極と、前記ソース領域を覆って形成されるソース電極と、前記炭化珪素ドリフト層の下面側に形成されるドレイン電極と、前記ボディ領域の下面に形成され、かつ、前記炭化珪素ドリフト層よりも不純物濃度が高い第１の導電型の空乏化抑制層とを備え、前記空乏化抑制層は、平面視において複数の前記トレンチに挟まれて位置し、前記炭化珪素半導体基板のオフ角が付いた方向において、前記空乏化抑制層と前記空乏化抑制層に隣接する一方の前記トレンチとの間の距離が、前記空乏化抑制層と前記空乏化抑制層に隣接する他方の前記トレンチとの間の距離とは異なるものである。
　本願明細書に開示される技術の別の態様に関する炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の上面に形成される第１の導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層の上面に形成される第２の導電型のボディ領域と、前記ボディ領域の表層に部分的に形成される第１の導電型のソース領域と、前記ソース領域の上面から前記ボディ領域を貫通して前記炭化珪素ドリフト層に達する複数のトレンチと、それぞれの前記トレンチの内部の壁面に形成されるゲート絶縁膜と、それぞれの前記トレンチの内部において前記ゲート絶縁膜を覆って形成されるゲート電極と、前記ソース領域を覆って形成されるソース電極と、前記炭化珪素ドリフト層の下面側に形成されるドレイン電極と、前記ボディ領域の下面に形成され、かつ、前記炭化珪素ドリフト層よりも不純物濃度が高い第１の導電型の空乏化抑制層とを備え、前記空乏化抑制層は、平面視において複数の前記トレンチに挟まれて位置し、前記空乏化抑制層は、前記炭化珪素ドリフト層の上面からオフ角分傾斜した結晶面の下る側に位置する第１の層と、前記第１の層の、前記炭化珪素ドリフト層の上面からオフ角分傾斜した結晶面の上る側に位置する第２の層とを有し、前記第１の層は、前記第２の層よりも不純物濃度が高いものである。
　本願明細書に開示される技術の一の態様に関する炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の上面に形成される第１の導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層の上面に形成される第２の導電型のボディ領域と、前記ボディ領域の表層に部分的に形成される第１の導電型のソース領域と、前記ソース領域の上面から前記ボディ領域を貫通して前記炭化珪素ドリフト層に達する複数のトレンチと、それぞれの前記トレンチの内部の壁面に形成されるゲート絶縁膜と、それぞれの前記トレンチの内部において前記ゲート絶縁膜を覆って形成されるゲート電極と、前記ソース領域を覆って形成されるソース電極と、前記炭化珪素ドリフト層の下面側に形成されるドレイン電極と、前記ボディ領域の下面に形成され、かつ、前記炭化珪素ドリフト層よりも不純物濃度が高い第１の導電型の空乏化抑制層とを備え、前記空乏化抑制層は、平面視において複数の前記トレンチに挟まれて位置し、前記炭化珪素半導体基板のオフ角が付いた方向において、前記空乏化抑制層と前記空乏化抑制層に隣接する一方の前記トレンチとの間の距離が、前記空乏化抑制層と前記空乏化抑制層に隣接する他方の前記トレンチとの間の距離とは異なるものである。このような構成によれば、空乏化抑制層とトレンチの側壁面との距離を結晶面に応じて調整することにより、それぞれのトレンチの側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。したがって、安定し、かつ、信頼性の高い炭化珪素半導体装置を得ることができる。
　本願明細書に開示される技術の別の態様に関する炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の上面に形成される第１の導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層の上面に形成される第２の導電型のボディ領域と、前記ボディ領域の表層に部分的に形成される第１の導電型のソース領域と、前記ソース領域の上面から前記ボディ領域を貫通して前記炭化珪素ドリフト層に達する複数のトレンチと、それぞれの前記トレンチの内部の壁面に形成されるゲート絶縁膜と、それぞれの前記トレンチの内部において前記ゲート絶縁膜を覆って形成されるゲート電極と、前記ソース領域を覆って形成されるソース電極と、前記炭化珪素ドリフト層の下面側に形成されるドレイン電極と、前記ボディ領域の下面に形成され、かつ、前記炭化珪素ドリフト層よりも不純物濃度が高い第１の導電型の空乏化抑制層とを備え、前記空乏化抑制層は、平面視において複数の前記トレンチに挟まれて位置し、前記空乏化抑制層は、前記炭化珪素ドリフト層の上面からオフ角分傾斜した結晶面の下る側に位置する第１の層と、前記第１の層の、前記炭化珪素ドリフト層の上面からオフ角分傾斜した結晶面の上る側に位置する第２の層とを有し、前記第１の層は、前記第２の層よりも不純物濃度が高いものである。このような構成によれば、空乏化抑制層とトレンチの側壁面との距離を結晶面に応じて調整することにより、それぞれのトレンチの側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。したがって、安定し、かつ、信頼性の高い炭化珪素半導体装置を得ることができる。
　本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
実施の形態に関する、炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する炭化珪素半導体装置の、トレンチの結晶面の関係を概略的に例示する図である。 実施の形態に関する、炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法を説明するための断面図である。 図１に例示されるセル構造が格子状に配置された場合の平面図であり、一部の構成が透過して図示されるものである。 図１に例示されるセル構造がストライプ状に配置された場合の平面図であり、一部の構成が透過して図示されるものである。 実施の形態に関する、炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する炭化珪素半導体装置のしきい値電圧の、空乏化抑制層とトレンチの側壁面との間の距離に対する関係性を計算した結果を例示する図である。 実施の形態に関する炭化珪素半導体装置のゲート電圧が１５Ｖである場合におけるオン抵抗の、空乏化抑制層とトレンチの側壁面との間の距離に対する関係性を計算した結果を例示する図である。 実施の形態に関する炭化珪素半導体装置の飽和電流の、空乏化抑制層とトレンチの側壁面との間の距離に対する関係性を計算した結果を例示する図である。 実施の形態に関する炭化珪素半導体装置のしきい値電圧の、空乏化抑制層のｎ型の不純物濃度に対する関係性を計算した結果を例示する図である。 実施の形態に関する炭化珪素半導体装置のゲート電圧が１５Ｖである場合におけるオン抵抗の、空乏化抑制層のｎ型の不純物濃度に対する関係性を計算した結果を例示する図である。 実施の形態に関する炭化珪素半導体装置の飽和電流の、空乏化抑制層のｎ型の不純物濃度に対する関係性を計算した結果を例示する図である。 実施の形態に関する、炭化珪素半導体装置を実現するための構成のうち、トレンチ周辺を拡大して例示する断面図である。 実施の形態に関する、炭化珪素半導体装置の、トレンチの結晶面の関係を概略的に例示する図である。
　以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を省略する場合がある。
　また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　＜第１の実施の形態＞
　以下、本実施の形態に関する炭化珪素半導体装置について説明する。なお、以下では、第１の導電型がｎ型であり、第２の導電型がｐ型であるとして説明する。
　＜炭化珪素半導体装置の構成について＞
　図１は、本実施の形態に関する炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。図１では、紙面の上方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。
　図１に例示されるように、炭化珪素半導体装置は、ｎ型の炭化珪素半導体基板１と、炭化珪素半導体基板１の上面に形成された、炭化珪素半導体基板１よりも低いｎ型の不純物濃度を有するｎ型の炭化珪素ドリフト層２と、炭化珪素ドリフト層２の表面に部分的に形成された、炭化珪素ドリフト層２よりも高いｎ型の不純物濃度を有する複数のｎ型のソース領域３と、炭化珪素ドリフト層２の表面に部分的に形成され、かつ、平面視においてソース領域３に挟まれて位置する、高いｐ型の不純物濃度を有する複数のｐ型のボディコンタクト領域４と、ソース領域３の下面およびボディコンタクト領域４の下面に接触する位置に形成されたｐ型のボディ領域５と、炭化珪素ドリフト層２の表面からボディ領域５を貫通して形成された複数のトレンチ７とを備える。
　さらに、炭化珪素半導体装置は、それぞれのトレンチ７の内部の壁面に形成されたゲート絶縁膜９と、それぞれのトレンチ７の内部においてゲート絶縁膜９を覆って形成されたゲート電極１０とを備える。ゲート電極１０を覆って、層間絶縁膜５０が形成される。それぞれのボディコンタクト領域４の上面とそれぞれのソース領域３の上面とに亘って、ソース電極１１が形成される。また、炭化珪素半導体基板１の裏面にはドレイン電極１２が形成される。
　活性領域であるｐ型のボディ領域５の下面、すなわち、ボディ領域５と炭化珪素ドリフト層２との境界面付近には、炭化珪素ドリフト層２よりも高い不純物濃度を有するｎ型の空乏化抑制層６が形成される。空乏化抑制層６は、平面視において隣接する２つのトレンチ７の間に位置する。空乏化抑制層６は、一方のトレンチ７の第１の側壁面１３から第１の距離Ｘ１だけ離間して形成される。ここで、一方のトレンチ７における第１の側壁面１３は、空乏化抑制層６に近い側の側壁面である。また、空乏化抑制層６は、他方のトレンチ７、すなわち、空乏化抑制層６を挟むもう１つのトレンチ７の、第１の側壁面１３の反対側に位置する第２の側壁面１４から第２の距離Ｘ２だけ離間して形成される。ここで、他方のトレンチ７における第２の側壁面１４は、空乏化抑制層６に近い側の側壁面である。また、第２の距離Ｘ２は、第１の距離Ｘ１よりも短い距離である。
　図２は、本実施の形態に関する炭化珪素半導体装置の、トレンチの結晶面の関係を概略的に例示する図である。図２では、紙面の上方向が［０００１］方向であり、紙面の右方向が［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。
　また、面１７が（０００１）面であり、面１８がオフ角θが付いた（０００１）面、すなわち、炭化珪素ドリフト層２の上面であり、面１９が（１１－２０）面であり、面２０がオフ角θが付いた（１１－２０）面であり、そして、面２１がオフ角θが付いた（－１－１２０）面である。また、角度２２がオフ角θである。
　図１に例示された構造は、図２と同様、［１１－２０］方向にオフ角θが付いた炭化珪素半導体基板１上に形成される。そのため、トレンチ７の第１の側壁面１３はオフ角θが付いた（１１－２０）面となり、第１の側壁面１３とは反対側の第２の側壁面１４はオフ角θが付いた（－１－１２０）面となる。
　図１８は、本実施の形態に関する炭化珪素半導体装置の、トレンチの結晶面の関係を概略的に例示する図である。図１８では、図２における面１８、すなわち、炭化珪素ドリフト層２の上面を基準として、図２に例示される構造と同じ構造が例示される。
　図２に例示されるように、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面、たとえば、面１７の下る方向は、紙面の左方向である。同様に、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面、たとえば、面１７の上る方向は、紙面の右方向である。したがって、オフ角θが付いた（１１－２０）面であるトレンチ７の第１の側壁面１３（図２における面２０）は、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る方向における側壁面である。同様に、オフ角θが付いた（－１－１２０）面であるトレンチ７の第２の側壁面１４（図２における面２１）は、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る方向における側壁面である。
　＜炭化珪素半導体装置の製造方法について＞
　以上に記載された構造は、以下のような製造方法で製造することができる。図３から図５は、本実施の形態に関する炭化珪素半導体装置の製造方法を説明するための断面図である。図３から図５では、紙面の上方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。
　まず、図３に例示されるように、ｎ型の炭化珪素半導体基板１の上面に炭化珪素ドリフト層２となるｎ型の炭化珪素層をエピタキシャル成長法で形成する。その後、図４に例示されるように、炭化珪素ドリフト層２の表面に、イオン注入またはエピタキシャル成長により、ソース領域３、ボディコンタクト領域４、ボディ領域５、および、空乏化抑制層６をそれぞれ形成する。この際、ソース領域３は、濃度が１×１０１９ｃｍ－３程度であるドナー不純物によって形成される。また、ボディコンタクト領域４は、濃度が１×１０２０ｃｍ－３程度であるアクセプター不純物によって形成される。また、ボディ領域５のアクセプター不純物濃度は、１×１０１４ｃｍ－３程度以上、かつ、１×１０１８ｃｍ－３程度以下であることが好ましく、濃度および厚みは均一でなくてもよい。空乏化抑制層６は、濃度が１×１０１７程度以上、かつ、５×１０１７ｃｍ－３程度以下であることが望ましく、厚みは０．３μｍ程度である。
　その後、図５に例示されるように、ソース領域３とボディ領域５とを貫通するように、エッチングによりトレンチ７を形成する。この際、ソース領域３の中心を貫通するように形成されるトレンチ７の、オフ角θが付いた（１１－２０）面に形成される第１の側壁面１３が形成される位置から空乏化抑制層６までは第１の距離Ｘ１だけ離間し、オフ角θが付いた（－１－１２０）面に形成される第２の側壁面１４が形成される位置から空乏化抑制層６までは、第１の距離Ｘ１よりも短い第２の距離Ｘ２だけ離間する。なお、第２の距離Ｘ２が０である場合は、第２の側壁面１４は空乏化抑制層６と接触することとなる。また、トレンチ７を形成する工程の順序は前後してもよい。
　そして、トレンチ７の内部の壁面にゲート絶縁膜９を形成し、さらに、トレンチ７の内部にゲート電極１０を形成する。また、それぞれのボディコンタクト領域４の上面とそれぞれのソース領域３の上面とに亘って、ソース電極１１を形成する。また、炭化珪素半導体基板１の裏面にドレイン電極１２を形成する。このようにすることで、図１に例示されるようなセル構造を有する炭化珪素半導体装置を製造することができる。
　図１に例示される構造は、図６に例示されるような格子状、または、図７に例示されるようなストライプ状に配置することができる。ここで、図６は、図１に例示されるセル構造が格子状に配置された場合の平面図であり、一部の構成が透過して図示されるものである。また、図７は、図１に例示されるセル構造がストライプ状に配置された場合の平面図であり、一部の構成が透過して図示されるものである。図６および図７では、紙面の手前向き方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の下方向が［１－１００］方向である。
　図６に例示されるような格子状に配置する場合、それぞれのセルは整列されていなくてもよく、また、それぞれのセルが多角形、またはセルの角が曲率を有する形状であってもよい。図６に例示されるような格子状に配置する場合、ソース領域３とボディコンタクト領域４とはアイランド状に形成される。また、図７に例示されるようなストライプ状に配置する場合、ソース領域３とボディコンタクト領域４とはストライプ状に形成される。いずれの場合でも、ソース領域３およびボディコンタクト領域４の下方において、ソース領域３およびボディコンタクト領域４と平面視において重なる位置にボディ領域５が形成される。
　格子状またはストライプ状に形成されたトレンチ７の側壁面には、ソース領域３の側面が接触する。また、ここでは図示されないが、セル構造が形成されるパターン領域の外周には終端領域が形成される。この終端領域としては、たとえば、素子表面にｐ型の不純物層が形成されたもの、または、エッチングによって形成されたトレンチの底面にｐ型の不純物層が形成されたものが想定される。活性領域であるボディ領域５の下面には空乏化抑制層６が形成される。空乏化抑制層６は、結晶面に応じてトレンチ７との距離が異なるように位置する。
　図６に例示されるような格子状の配置では、トレンチ７のオフ角θが付いた（１１－２０）面に対応する第１の側壁面１３から空乏化抑制層６までの距離が第１の距離Ｘ１であり、オフ角θが付いた（－１－１２０）面に対応する第２の側壁面１４から空乏化抑制層６までの距離が第２の距離Ｘ２である。ここで、第２の距離Ｘ２は第１の距離Ｘ１よりも短い距離である。
　さらに、この２つの面に直行する（１－１００）面に対応する第３の側壁面１５から空乏化抑制層６までの距離を第３の距離Ｘ３とし、この２つの面に直行する（－１１００）面に対応する第４の側壁面１６から空乏化抑制層６までの距離を第４の距離Ｘ４とする。ここで、第３の距離Ｘ３および第４の距離Ｘ４は、第１の距離Ｘ１と第２の距離Ｘ２の間の値、すなわち、第２の距離Ｘ２よりも長く、かつ、第１の距離Ｘ１よりも短い距離である。また、第３の距離Ｘ３と第４の距離Ｘ４とは等しいことが好ましいが、異なる値であってもよい。
　図７に例示されるようなストライプ状の配置では、ストライプの方向が紙面の上下方向、すなわち、［１－１００］方向に平行な場合には、トレンチ７の第１の側壁面１３から空乏化抑制層６までの距離が第１の距離Ｘ１であり、第２の側壁面１４から空乏化抑制層６までの距離が第２の距離Ｘ２である。ここで、第２の距離Ｘ２は第１の距離Ｘ１よりも短い距離である。一方、ストライプの方向が紙面の左右方向、すなわち、オフ角θが付いた［１１－２０］方向に平行な場合には、トレンチ７の第３の側壁面１５から空乏化抑制層６までの距離が第３の距離Ｘ３であり、第４の側壁面１６から空乏化抑制層６までの距離が第４の距離Ｘ４である。ここで、第３の距離Ｘ３と第４の距離Ｘ４とは等しいことが好ましいが、異なる値であってもよい。ストライプの方向が紙面の左右方向の場合には、ストライプが、オフ角が付く方向と平行となるため、トレンチ７の側壁面はオフ角の影響を受けないためである。
　以上に記載されたような構成によれば、以下の効果が得られる。
　図１１は、本実施の形態に関する炭化珪素半導体装置のしきい値電圧の、空乏化抑制層６とトレンチ７の側壁面との間の距離に対する関係性を計算した結果を例示する図である。図１１においては、縦軸が、算出されたしきい値電圧の最大値に対する割合を百分率で表すものであり、横軸が、ボディ領域５の下面における空乏化抑制層６とトレンチ７の側壁面（第１の側壁面１３および第２の側壁面１４のうちのいずれでもよい）との間の距離［μｍ］である。また、図１２は、本実施の形態に関する炭化珪素半導体装置のゲート電圧が１５Ｖである場合におけるオン抵抗の、空乏化抑制層６とトレンチ７の側壁面との間の距離に対する関係性を計算した結果を例示する図である。図１２においては、縦軸が、算出されたオン抵抗の最大値に対する割合を百分率で表すものであり、横軸が、ボディ領域５の下面における空乏化抑制層６とトレンチ７の側壁面との間の距離［μｍ］である。また、図１３は、本実施の形態に関する炭化珪素半導体装置の飽和電流の、空乏化抑制層６とトレンチ７の側壁面との間の距離に対する関係性を計算した結果を例示する図である。図１３においては、縦軸が、算出された飽和電流の最大値に対する割合を百分率で表すものであり、横軸が、ボディ領域５の下面における空乏化抑制層６とトレンチ７の側壁面との間の距離［μｍ］である。
　図１１から図１３においては、ボディ領域５のｐ型の不純物濃度を３×１０１７ｃｍ－３とし、空乏化抑制層６のｎ型の不純物濃度を５×１０１７ｃｍ－３とし、ボディ領域５の下面における空乏化抑制層６とトレンチ７の側壁面との間の距離を０．１μｍ程度以上、かつ、０．５μｍ程度以下として形成する。
　図１１に例示されるように、炭化珪素半導体装置のしきい値電圧は、空乏化抑制層６とトレンチ７の側壁面との間の距離が長くなるにつれて上昇する。しかしながら、空乏化抑制層６とトレンチ７の側壁面との間の距離が０．３μｍ以上の領域ではその変化率は小さい。これは、空乏化抑制層６がトレンチ７の近傍に形成される場合には、トレンチ７の側壁面に形成されるチャネル領域のプロファイルが影響を受けるためである。
　図１２に例示されるように、炭化珪素半導体装置のオン抵抗も同様に、空乏化抑制層６とトレンチ７の側壁面との間の距離が長くなるにつれて高くなる。しかしながら、図１１に例示される場合のような明確な飽和傾向は見られない。
　空乏化抑制層６が形成されていない領域にはボディ領域５から空乏層が大きく伸びる。そのため、トレンチ７の側壁面の近傍に空乏化抑制層６が形成されていないとオン電流の経路が狭くなり、オン抵抗が増大する。空乏化抑制層６とトレンチ７の側壁面との間の距離が長ければ空乏層が伸びる領域が拡大されるため、オン抵抗が増大する。
　図１３に例示されるように、炭化珪素半導体装置の飽和電流値は、空乏化抑制層６とトレンチ７の側壁面との間の距離が長くなるにつれて小さくなる。しかしながら、空乏化抑制層６とトレンチ７の側壁面との間の距離が０．５μｍ程度以上となるあたりから変化率が小さくなる。
　図１１から図１３に例示された結果から、空乏化抑制層６とトレンチ７の側壁面との間の距離が短いほど、空乏化抑制層６が炭化珪素半導体装置のそれぞれの特性に与える影響は大きく、たとえば、以上に記載された構造条件では、結晶面によって、空乏化抑制層６とトレンチ７の側壁面との間の距離が０．３μｍ程度であることが望ましい。なお、空乏化抑制層６とトレンチ７の側壁面との間の最適な距離、および、炭化珪素半導体装置のそれぞれの特性の望ましい変化率は、用いられる素子の構造条件によって異なるため、図１１から図１３に例示されるものに限られるものではない。
　このように、本実施の形態に関する炭化珪素半導体装置によれば、空乏化抑制層６の配置によってチャネル特性が変化するため、空乏化抑制層６とトレンチ７の側壁面との間の距離を調整することによってオン特性を制御でき、オフ角θによる素子面内の電流ばらつきを低減することができる。
　＜第２の実施の形態＞
　本実施の形態に関する炭化珪素半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜炭化珪素半導体装置の構成について＞
　図８は、本実施の形態に関する炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。図８では、紙面の上方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。図８に例示されるように、炭化珪素半導体装置においては、活性領域であるｐ型のボディ領域５の下面、すなわち、ボディ領域５と炭化珪素ドリフト層２との境界面付近に、炭化珪素ドリフト層２よりも高い不純物濃度を有するｎ型の空乏化抑制層６Ａが形成される。
　空乏化抑制層６Ａは、炭化珪素ドリフト層２よりも高い不純物濃度を有するｎ型の高濃度層２３と、高濃度層２３よりも低く、かつ、炭化珪素ドリフト層２よりも高い不純物濃度を有する低濃度層２４とを有する。トレンチ７の第１の側壁面１３の近傍には低濃度層２４が位置する。また、トレンチ７の第２の側壁面１４の近傍には高濃度層２３が位置する。ここで、高濃度層２３と低濃度層２４との間に炭化珪素ドリフト層２が介在していてもよい。また、高濃度層２３と第２の側壁面１４との間に炭化珪素ドリフト層２が介在していてもよい。また、低濃度層２４と第１の側壁面１３との間に炭化珪素ドリフト層２が介在していてもよい。
　＜炭化珪素半導体装置の製造方法について＞
　以上に記載された構造は、以下のような製造方法で製造することができる。まず、炭化珪素ドリフト層２の表面にボディコンタクト領域４およびソース領域３が形成され、さらに、ソース領域３の下面およびボディコンタクト領域４の下面に接触する位置にボディ領域５が形成された状態で、ボディコンタクト領域４の上面からソース領域３の上面に亘るマスクを形成する。当該マスクは、ボディコンタクト領域４の上面からオフ角θが付いた［－１－１２０］方向に向かってソース領域３の上面に至る領域の一部において、開口を有する。当該開口は、ソース領域３の上面においては、後の工程で形成されるトレンチ７の第２の側壁面１４の位置まで形成される。または、当該開口は、ソース領域３の上面においては、後の工程で形成されるトレンチ７の第２の側壁面１４の位置からさらに第２の距離Ｘ２だけ離れた位置まで形成される。
　そして、マスクの上からボディ領域５の下方に向けイオン注入することにより、炭化珪素ドリフト層２よりも不純物濃度が高い第１の不純物濃度を有する高濃度層２３を形成する。
　次に、マスクを除去する。そして、ボディコンタクト領域４の上面からソース領域３の上面に亘るマスクを形成する。当該マスクは、ボディコンタクト領域４の上面からオフ角θが付いた［１１－２０］方向に向かってソース領域３の上面に至る領域の一部において、開口を有する。当該開口は、ソース領域３の上面においては、後の工程で形成されるトレンチ７の第１の側壁面１３の位置まで形成される。または、当該開口は、ソース領域３の上面においては、後の工程で形成されるトレンチ７の第１の側壁面１３の位置からさらに第１の距離Ｘ１だけ離れた位置まで形成される。
　そして、マスクの上からボディ領域５の下方に向けイオン注入することにより、高濃度層２３よりも低く、かつ、炭化珪素ドリフト層２よりも高い第２の不純物濃度を有する低濃度層２４を形成する。
　なお、高濃度層２３と低濃度層２４とは、炭化珪素ドリフト層２表面において同様の位置関係で、エピタキシャル成長により形成されてもよい。また、高濃度層２３と低濃度層２４との製造順序は前後してもよい。
　以上に記載されたような構成によれば、以下の効果が得られる。
　図１４は、本実施の形態に関する炭化珪素半導体装置のしきい値電圧の、空乏化抑制層６Ａのｎ型の不純物濃度に対する関係性を計算した結果を例示する図である。図１４においては、縦軸が、算出されたしきい値電圧の最大値に対する割合を百分率で表すものであり、横軸が、空乏化抑制層６Ａのｎ型の不純物濃度［ｃｍ－３］である。また、図１５は、本実施の形態に関する炭化珪素半導体装置のゲート電圧が１５Ｖである場合におけるオン抵抗の、空乏化抑制層６Ａのｎ型の不純物濃度に対する関係性を計算した結果を例示する図である。図１５においては、縦軸が、算出されたオン抵抗の最大値に対する割合を百分率で表すものであり、横軸が、空乏化抑制層６Ａのｎ型の不純物濃度［ｃｍ－３］である。また、図１６は、本実施の形態に関する炭化珪素半導体装置の飽和電流の、空乏化抑制層６Ａのｎ型の不純物濃度に対する関係性を計算した結果を例示する図である。図１６においては、縦軸が、算出された飽和電流の最大値に対する割合を百分率で表すものであり、横軸が、空乏化抑制層６Ａのｎ型の不純物濃度［ｃｍ－３］である。
　図１４から図１６においては、ボディ領域５のｐ型の不純物濃度を３×１０１７ｃｍ－３とし、空乏化抑制層６Ａのｎ型の不純物濃度を１．５×１０１７ｃｍ－３程度以上、かつ、５×１０１７ｃｍ－３程度以下として形成する。
　図１４に例示されるように、炭化珪素半導体装置のしきい値電圧は、空乏化抑制層６Ａの不純物濃度が高くなるにつれて低下する。これは、空乏化抑制層６Ａの不純物濃度が高いほど近傍のチャネル領域のプロファイルへの影響が大きくなり、実効キャリア濃度が小さくなるためである。
　図１５に例示されるように、炭化珪素半導体装置のオン抵抗も同様に、空乏化抑制層６Ａの不純物濃度を高くするにつれて低下する。しかしながら、不純物濃度が高い領域ではその変化率が低くなる。
　空乏化抑制層６Ａの不純物濃度が高いほど、不純物濃度の差がその下方に形成されるオン電流の経路へ与える影響も小さくなるためである。すなわち、空乏化抑制層６Ａの不純物濃度が高いほど、空乏化抑制層６Ａの濃度変化に対するオン電流経路の変化は鈍感になるためである。
　図１６に例示されるように、炭化珪素半導体装置の飽和電流値は、空乏化抑制層６Ａの不純物濃度が高くなるにつれて大幅に増大する。
　ここで、炭化珪素半導体装置のそれぞれの特性の望ましい変化率は、用いられる素子の構造条件によって異なるため、図１４から図１６に例示されるものに限られるものではない。
　このように、本実施の形態に関する炭化珪素半導体装置によれば、しきい値電圧またはオン抵抗が高い結晶面においては電流の流れを促進する高濃度層２３が形成され、しきい値電圧またはオン抵抗が低い結晶面においては電流の流れを抑制する低濃度層２４を形成される。このような構成であるため、それぞれの層の不純物濃度を調整することにより、結晶面ごとのチャネル特性を制御することができる。したがって、オフ角θによる素子面内の電流ばらつきを低減することができる。
　＜第３の実施の形態＞
　本実施の形態に関する炭化珪素半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜炭化珪素半導体装置の構成について＞
　図９は、本実施の形態に関する炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。図９では、紙面の上方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。図９に例示されるように、炭化珪素半導体装置においては、トレンチ７の底面に炭化珪素ドリフト層２とは逆の導電型のトレンチ底面保護層８が形成される。
　＜炭化珪素半導体装置の製造方法について＞
　以上に記載された構造は、以下のような製造方法で製造することができる。第１の実施の形態において記載された方法と同様の方法でトレンチ７を形成した後、トレンチ７の底面に、５×１０１７ｃｍ－３程度以上、かつ、５×１０１８ｃｍ－３程度以下のアクセプター不純物によってトレンチ底面保護層８を形成する。トレンチ底面保護層８は、イオン注入により形成されてもよいが、トレンチ７をトレンチ底面保護層８の厚み分だけ深く形成した後に、トレンチ７内でエピタキシャル成長させることにより形成されてもよい。
　以上に記載されたような構成によれば、以下の効果が得られる。
　炭化珪素半導体装置に高い電圧が印加された場合、炭化珪素ドリフト層２内に広がる電界は、トレンチ７の底面に集中する。トレンチ７の底面にはゲート絶縁膜９が形成されるため、トレンチ７の底面に高い電界が印加されるとゲート絶縁膜９に負荷がかかり、信頼性の悪化または装置の破壊につながることがある。特に、第１の実施の形態、または、第２の実施の形態に例示されたように、炭化珪素ドリフト層２内に空乏化抑制層６のような高い不純物濃度の層が形成されると周辺の電界強度が高くなり、炭化珪素半導体装置の破壊電圧が低下することがある。
　本実施の形態に関する炭化珪素半導体装置によれば、トレンチ７の底面に炭化珪素ドリフト層２と逆の導電型のトレンチ底面保護層８が形成されることで、電界がトレンチ底面保護層８に集中し、高い電界がトレンチ７の底面に印加されることを防ぐことができる。さらに、空乏化抑制層６周辺に広がる電界にトレンチ７底面が直接さらされることがなくなる。そして、トレンチ底面保護層８からは、炭化珪素ドリフト層２内に空乏層が広がるため、炭化珪素ドリフト層２内の電界強度も緩和される。
　ここで、トレンチ底面保護層８はソース電極１１に電気的に接続されていてもよい。これにより、ゲート－ドレイン間の容量を低減し、スイッチング特性を改善することができる。また、それと同時に、トレンチ底面保護層８からの空乏層の伸びを促進し、炭化珪素半導体装置内部の電界緩和効果を高めることができる。以上に記載されたように、トレンチ底面保護層８が形成されることで、ゲート絶縁膜９の信頼性と、炭化珪素半導体装置の耐圧を向上させることができる。
　＜第４の実施の形態＞
　本実施の形態に関する炭化珪素半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜炭化珪素半導体装置の構成について＞
　図１０は、本実施の形態に関する炭化珪素半導体装置を実現するための構成を概略的に例示する断面図である。図１０では、紙面の上方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。図１０に例示されるように、炭化珪素半導体装置においては、ボディ領域５の下面に、炭化珪素ドリフト層２よりも高い不純物濃度を有するｎ型の空乏化抑制層６Ｂが形成される。空乏化抑制層６Ｂは、トレンチ７の第１の側壁面１３と接触して位置し、かつ、トレンチ７の第２の側壁面１４とは離間して位置する。また、図１０に例示されるように、炭化珪素半導体装置においては、トレンチ７の底面に炭化珪素ドリフト層２とは逆の導電型のトレンチ底面保護層８Ａが形成される。トレンチ底面保護層８Ａの上端が、ボディ領域５から空乏化抑制層６Ｂ内に伸びる空乏層の下端よりも深く、かつ、ボディ領域５から炭化珪素ドリフト層２内に伸びる空乏層の下端よりも浅く位置する。
　＜炭化珪素半導体装置の製造方法について＞
　以上に記載された構造は、以下のような製造方法で製造することができる。まず、炭化珪素ドリフト層２の表面にボディコンタクト領域４およびソース領域３が形成され、さらに、ソース領域３の下面およびボディコンタクト領域４の下面に接触する位置にボディ領域５が形成された状態で、ボディコンタクト領域４の上面からソース領域３の上面に亘るマスクを形成する。当該マスクは、ボディコンタクト領域４の上面からオフ角θが付いた［１１－２０］方向に向かってソース領域３の上面に至る領域の一部において、開口を有する。当該開口は、ソース領域３の上面においては、後の工程で形成されるトレンチ７の第１の側壁面１３の位置まで形成される。
　そして、マスクの上からボディ領域５の下方に向けイオン注入することにより、炭化珪素ドリフト層２よりも不純物濃度が高い空乏化抑制層６Ｂを形成する。なお、同様の位置に、エピタキシャル成長によって空乏化抑制層６Ｂが形成されてもよい。トレンチ底面保護層８Ａは、トレンチ底面保護層８Ａの上端が、後で記載される深さＹ１よりも深く、かつ、後で記載される深さＹ２よりも浅く位置するように、イオン注入またはエピタキシャル成長により形成される。なお、空乏化抑制層６Ｂを形成する工程の順序は前後してもよい。
　以上に記載されたような構成によれば、以下の効果が得られる。
　まず、オン電流の経路はｐ型のボディ領域５とトレンチ底面保護層８Ａとの間に形成されるが、ｐ型の領域に挟まれた炭化珪素ドリフト層２にはｊｕｎｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）効果が生じるため抵抗が大きくなる。ｐ型の領域とｎ型の領域とのｐｎ接合部においてｐ型の領域からｎ型の領域へ伸びる空乏層の幅は、以下に記載される式（１）により概算することができる。ｐ型の不純物濃度、ｎ型の不純物濃度、および、オン状態においてドレイン電極１２とソース電極１１との間に印加される電圧（オン電圧）によって、ｎ型の領域の空乏層の幅ｌｎは算出される。
Figure JPOXMLDOC01-appb-M000001
　ボディ領域５の下方に広がる空乏層の幅を算出する場合、式（１）において、Ｎａはボディ領域５のアクセプター濃度、Ｎｄは空乏化抑制層６Ｂまたは炭化珪素ドリフト層２のドナー濃度、εｓは半導体誘電率、ｑは素電荷、Φｂｉは拡散電位、Ｖａは印加バイアス（オン電圧）となる。また、拡散電位Φｂｉは、以下に記載される式（２）を用いて求めることができる。
Figure JPOXMLDOC01-appb-M000002
　式（２）において、ｋはボルツマン定数、Ｔは温度、ｎｉは真性キャリア密度をそれぞれ示す。
　ボディ領域５の下面から空乏化抑制層６Ｂへ広がる空乏層の幅をｌｎ１とすると、この空乏層の下端の位置は、ボディ領域５の下面からｌｎ１だけ下方に位置することとなる。ボディ領域５の下方から空乏化抑制層６Ｂへ広がる空乏層の下端の位置を深さＹ１とする。
　また、ボディ領域５の下面から炭化珪素ドリフト層２へ広がる空乏層の幅をｌｎ２とすると、この空乏層の下端の位置は、ボディ領域５の下面からｌｎ２だけ下方に位置することとなる。ボディ領域５の下面から炭化珪素ドリフト層２へ広がる空乏層の下端の位置を深さＹ２とする。
　本実施の形態において、トレンチ７の底面が深さＹ１よりも深く、かつ、深さＹ２よりも浅く位置するように形成されると、図１７に例示されるような構造が得られる。図１７は、本実施の形態に関する炭化珪素半導体装置を実現するための構成のうち、トレンチ周辺を拡大して例示する断面図である。図１７では、紙面の上方向がオフ角θが付いた［０００１］方向であり、紙面の右方向がオフ角θが付いた［１１－２０］方向であり、紙面の手前向き方向が［１－１００］方向である。
　図１７に例示されるように、空乏化抑制層６Ｂが形成される第１の側壁面１３の近傍では、トレンチ底面保護層８Ａの上端が深さＹ１よりも深く位置するため、深さＹ１よりも深い位置にオン電流の経路が形成される。一方、空乏化抑制層６Ｂが形成されない第２の側壁面１４の近傍では、トレンチ底面保護層８Ａの上端が深さＹ２よりも浅く位置するため、第２の側壁面１４と炭化珪素半導体基板１とが、トレンチ底面保護層８Ａから伸びる空乏層およびボディ領域５から伸びる空乏層により隔てられる。したがって、オン電流が流れない。
　すなわち、オフ角θが付いた（１１－２０）面のボディ領域５の下方においては、空乏化抑制層６Ｂがオフ角θが付いた（１１－２０）面に接触する位置に形成される。また、オフ角θが付いた（－１－１２０）面のボディ領域５の下方においては、炭化珪素ドリフト層２がオフ角θが付いた（－１－１２０）面に接触する位置に形成される。そして、トレンチ７の深さが、
Figure JPOXMLDOC01-appb-M000003
　であることで、電流が流れにくい面に形成されるチャネルのみを無効化、すなわち、電流が流れにくい面にはチャネルが形成されないように制御することができる。したがって、炭化珪素半導体装置内の電流ばらつきを抑制することができ、炭化珪素半導体装置の信頼性を向上することができる。
　なお、以上に記載されたそれぞれの実施の形態においては、炭化珪素半導体基板１の主面が（０００１）面から［１１－２０］方向へ傾斜するオフ角を有する炭化珪素半導体装置について説明されたが、炭化珪素半導体基板１の主面、およびオフ角が付いた結晶軸方位はこれに限定されるものではない。したがって、炭化珪素半導体基板１の主面が（０００１）面ではない場合、または［１１－２０］方向以外の方向に傾斜するオフ角を有する場合は、トレンチ７の第１の側壁面１３はオフ角θが付いた（１１－２０）面ではなく、オフ角による傾斜が付いている結晶軸方向と直交する面となり、第２の側壁面１４もオフ角θが付いた（－１－１２０）面ではなく、第１の側壁面１３に平行で、かつ、ゲート電極１０を挟んで反対側の面となる。
　また、以上に記載されたそれぞれの実施の形態に関する炭化珪素半導体装置においては、オフ角θが０°よりも大きければよく、オフ角θの値は特に限定されるものではない。
　＜以上に記載された実施の形態による効果について＞
　以下に、以上に記載された実施の形態による効果を例示する。なお、以下では、以上に記載された実施の形態に例示された具体的な構成に基づく効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。また、当該置き換えは、複数の実施の形態に跨ってなされてもよいものである。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、炭化珪素半導体装置は、第１の導電型の炭化珪素ドリフト層２と、第２の導電型のボディ領域５と、第１の導電型のソース領域３と、複数のトレンチ７と、ゲート絶縁膜９と、ゲート電極１０と、ソース電極１１と、ドレイン電極１２と、第１の導電型の空乏化抑制層６とを備える。また、炭化珪素ドリフト層２は、オフ角を有する炭化珪素半導体基板１の上面に形成される。また、ボディ領域５は、炭化珪素ドリフト層２の上面に形成される。また、ソース領域３は、ボディ領域５の表層に部分的に形成される。また、複数のトレンチ７は、ソース領域３の上面からボディ領域５を貫通して炭化珪素ドリフト層２に達する。また、ゲート絶縁膜９は、それぞれのトレンチ７の内部の壁面に形成される。また、ゲート電極１０は、それぞれのトレンチ７の内部においてゲート絶縁膜９を覆って形成される。また、ソース電極１１は、ソース領域３を覆って形成される。また、ドレイン電極１２は、炭化珪素ドリフト層２の下面側に形成される。また、空乏化抑制層６は、ボディ領域５の下面に形成され、かつ、炭化珪素ドリフト層２よりも不純物濃度が高い。また、空乏化抑制層６は、平面視において複数のトレンチ７に挟まれて位置する。また、炭化珪素半導体基板１のオフ角が付いた方向において、空乏化抑制層６と空乏化抑制層６に隣接する一方のトレンチ７との間の距離が、空乏化抑制層６と空乏化抑制層６に隣接する他方のトレンチ７との間の距離とは異なる。
　空乏化抑制層６とトレンチ７の側壁面との距離が短い場合には、オン電流の経路が広く保たれるため電流が流入しやすい。一方で、空乏化抑制層６とトレンチ７の側壁面との距離が長い場合には、オン電流の経路が狭くなり電流が流入しにくくなる。したがって、このような構成によれば、空乏化抑制層６とトレンチ７の側壁面との距離を結晶面に応じて調整することにより、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。したがって、安定し、かつ、信頼性の高い炭化珪素半導体装置を得ることができる。
　なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、炭化珪素半導体装置は、トレンチ７の底面に形成される第２の導電型のトレンチ底面保護層８を備えるものである。このような構成によれば、トレンチ７の底面において高い電界がかかることが抑制されるため、ゲート絶縁膜９に印加される電界強度を低減することができ、ゲート絶縁膜９の信頼性を向上させることができる。
　また、以上に記載された実施の形態によれば、空乏化抑制層６は、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る方向において隣接する一方のトレンチ７との間の距離が、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る方向において隣接する他方のトレンチ７との間の距離よりも短い。このような構成によれば、電流が流れやすい結晶面である第１の側壁面１３に形成されるチャネル領域近傍の電流経路を、空乏化抑制層６を近傍には形成しないことにより狭くすることができる。一方で、電流が流れにくい結晶面である第２の側壁面１４に形成されるチャネル領域近傍の電流経路を、空乏化抑制層６を近傍に形成することにより広くすることができる。したがって、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。
　また、以上に記載された実施の形態によれば、空乏化抑制層６Ｂが、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る方向において隣接する一方のトレンチ７と離間する。そして、空乏化抑制層６Ｂが、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る方向において隣接する他方のトレンチ７と接触して位置する。また、トレンチ底面保護層８Ａの上面が、ボディ領域５から空乏化抑制層６Ｂ内に伸びる空乏層の下端よりも深い。そして、トレンチ底面保護層８Ａの上面が、ボディ領域５から炭化珪素ドリフト層２内に伸びる空乏層の下端よりも浅い。このような構成によれば、電流が流れにくい結晶面である第２の側壁面１４に形成されるチャネルのみを無効化、第２の側壁面１４における電流経路に電流が流れないように制御することにより、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。
　また、以上に記載された実施の形態によれば、トレンチ７の、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る方向における側壁面に形成される電界効果トランジスタのしきい値電圧が、トレンチ７の、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る方向における側壁面に形成される電界効果トランジスタのしきい値電圧と等しい。このような構成によれば、空乏化抑制層６とトレンチ７の側壁面との距離を結晶面に応じて調整することにより、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。
　また、以上に記載された実施の形態によれば、炭化珪素半導体装置は、第１の導電型の炭化珪素ドリフト層２と、第２の導電型のボディ領域５と、第１の導電型のソース領域３と、複数のトレンチ７と、ゲート絶縁膜９と、ゲート電極１０と、ソース電極１１と、ドレイン電極１２と、第１の導電型の空乏化抑制層６Ａとを備える。また、炭化珪素ドリフト層２は、オフ角を有する炭化珪素半導体基板１の上面に形成される。また、ボディ領域５は、炭化珪素ドリフト層２の上面に形成される。また、ソース領域３は、ボディ領域５の表層に部分的に形成される。また、複数のトレンチ７は、ソース領域３の上面からボディ領域５を貫通して炭化珪素ドリフト層２に達する。また、ゲート絶縁膜９は、それぞれのトレンチ７の内部の壁面に形成される。また、ゲート電極１０は、それぞれのトレンチ７の内部においてゲート絶縁膜９を覆って形成される。ソース電極１１は、ソース領域３を覆って形成される。また、ドレイン電極１２は、炭化珪素ドリフト層２の下面側に形成される。空乏化抑制層６Ａは、ボディ領域５の下面に形成され、かつ、炭化珪素ドリフト層２よりも不純物濃度が高い。また、空乏化抑制層６Ａは、平面視において複数のトレンチ７に挟まれて位置する。また、空乏化抑制層６Ａは、第１の層と、第２の層とを有する。ここで、高濃度層２３は、第１の層に対応するものである。また、低濃度層２４は、第２の層に対応するものである。また、高濃度層２３は、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る側に位置する。また、低濃度層２４は、高濃度層２３の、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る側に位置する。また、高濃度層２３は、低濃度層２４よりも不純物濃度が高い。このような構成によれば、電流が流れやすい結晶面である第１の側壁面１３側に低濃度層２４が位置し、電流が流れにくい結晶面である第２の側壁面１４側に高濃度層２３が位置することにより、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。したがって、安定し、かつ、信頼性の高い炭化珪素半導体装置を得ることができる。
　また、以上に記載された実施の形態によれば、高濃度層２３と、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る方向において隣接する一方のトレンチ７との間の距離が、低濃度層２４と、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る方向において隣接する他方のトレンチ７との間の距離よりも短いものである。このような構成によれば、第１の側壁面１３と低濃度層２４との間の距離、および、第２の側壁面１４と高濃度層２３との間の距離を調整することによって、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。
　また、以上に記載された実施の形態によれば、トレンチ底面保護層８が、ソース電極１１に電気的に接続されるものである。このような構成によれば、ゲート－ドレイン間の容量を低減してスイッチング特性を改善することができる。また、トレンチ底面保護層８から広がる空乏層の伸びを促進し、炭化珪素ドリフト層２内の電界を緩和し、ゲート絶縁膜９にかかる電界強度を低減することができる。
　また、以上に記載された実施の形態によれば、炭化珪素半導体基板１が、（０００１）面から［１１－２０］軸方向へ傾斜するオフ角を有する。また、トレンチ７の、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の下る方向における側壁面が（－１－１２０）面である。また、トレンチ７の、炭化珪素ドリフト層２の上面からオフ角分傾斜した結晶面の上る方向における側壁面が（１１－２０）面である。このような構成によれば、空乏化抑制層６とトレンチ７の側壁面との距離を結晶面に応じて調整することにより、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。
　また、以上に記載された実施の形態によれば、炭化珪素半導体基板１におけるオフ角は、１°以上であり、かつ、１０°以下である。このような構成によれば、空乏化抑制層６とトレンチ７の側壁面との距離を結晶面に応じて調整することにより、それぞれのトレンチ７の側壁面におけるオン電流の差を抑え、炭化珪素半導体装置内の電流ばらつきおよびしきい値電圧のばらつきを抑制することができる。
　また、以上に記載された実施の形態によれば、空乏化抑制層６の第１の導電型の不純物濃度は、１×１０１７ｃｍ－３以上であり、かつ、５×１０１７ｃｍ－３以下である。このような構成によれば、ボディ領域５の下方に広がる空乏層の幅を効果的に抑制することができるため、空乏化抑制層６の厚みを薄くすることができる。
　＜以上に記載された実施の形態における変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。したがって、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。さらに、それぞれの構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。また、それぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　以上に記載された実施の形態では、半導体基板がｎ型とされたが、ｐ型とされる場合であってもよいものとする。すなわち、以上に記載された実施の形態では、炭化珪素半導体装置の例としてＭＯＳＦＥＴが説明されたが、炭化珪素半導体装置の例が絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、すなわちＩＧＢＴ）である場合も想定することができるものとする。なお、炭化珪素半導体装置の例がＩＧＢＴである場合には、ドリフト層の下面にドリフト層とは逆の導電型の層が位置するが、ドリフト層の下面に位置する層は、ドリフト層の下面に新たに形成される層であってもよいし、以上に記載された実施の形態における場合のようにドリフト層が形成されるための基板であってもよい。
　１　炭化珪素半導体基板、２　炭化珪素ドリフト層、３　ソース領域、４　ボディコンタクト領域、５　ボディ領域、６，６Ａ，６Ｂ　空乏化抑制層、７　トレンチ、８，８Ａ　トレンチ底面保護層、９　ゲート絶縁膜、１０　ゲート電極、１１　ソース電極、１２　ドレイン電極、１３　第１の側壁面、１４　第２の側壁面、１５　第３の側壁面、１６　第４の側壁面、１７，１８，１９，２０，２１　面、２２　角度、２３　高濃度層、２４　低濃度層、５０　層間絶縁膜、Ｘ１　第１の距離、Ｘ２　第２の距離、Ｘ３　第３の距離、Ｘ４　第４の距離。

Claims (13)

  1. 　オフ角を有する炭化珪素半導体基板（１）の上面に形成される第１の導電型の炭化珪素ドリフト層（２）と、
    　前記炭化珪素ドリフト層（２）の上面に形成される第２の導電型のボディ領域（５）と、
    　前記ボディ領域（５）の表層に部分的に形成される第１の導電型のソース領域（３）と、
    　前記ソース領域（３）の上面から前記ボディ領域（５）を貫通して前記炭化珪素ドリフト層（２）に達する複数のトレンチ（７）と、
    　それぞれの前記トレンチ（７）の内部の壁面に形成されるゲート絶縁膜（９）と、
    　それぞれの前記トレンチ（７）の内部において前記ゲート絶縁膜（９）を覆って形成されるゲート電極（１０）と、
    　前記ソース領域（３）を覆って形成されるソース電極（１１）と、
    　前記炭化珪素ドリフト層（２）の下面側に形成されるドレイン電極（１２）と、
    　前記ボディ領域（５）の下面に形成され、かつ、前記炭化珪素ドリフト層（２）よりも不純物濃度が高い第１の導電型の空乏化抑制層（６、６Ｂ）とを備え、
    　前記空乏化抑制層（６、６Ｂ）は、平面視において複数の前記トレンチ（７）に挟まれて位置し、
    　前記炭化珪素半導体基板（１）のオフ角が付いた方向において、前記空乏化抑制層（６、６Ｂ）と前記空乏化抑制層（６、６Ｂ）に隣接する一方の前記トレンチ（７）との間の距離が、前記空乏化抑制層（６、６Ｂ）と前記空乏化抑制層（６、６Ｂ）に隣接する他方の前記トレンチ（７）との間の距離とは異なる、
    　炭化珪素半導体装置。
  2. 　前記トレンチ（７）の底面に形成される第２の導電型のトレンチ底面保護層（８、８Ａ）をさらに備える、
    　請求項１に記載の炭化珪素半導体装置。
  3. 　前記トレンチ（７）の前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る方向における側壁面と隣接する前記空乏化抑制層（６）との距離は、前記トレンチ（７）の前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る方向における側壁面と隣接する前記空乏化抑制層（６）との距離よりも短い、
    　請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記空乏化抑制層（６Ｂ）が、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る方向において隣接する一方の前記トレンチ（７）とは離間し、かつ、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る方向において隣接する他方の前記トレンチ（７）と接触して位置し、
    　前記トレンチ底面保護層（８Ａ）の上面が、前記ボディ領域（５）から前記空乏化抑制層（６Ｂ）内に伸びる空乏層の下端よりも深く、かつ、前記ボディ領域（５）から前記炭化珪素ドリフト層（２）内に伸びる空乏層の下端よりも浅い、
    　請求項２に記載の炭化珪素半導体装置。
  5. 　前記トレンチ（７）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る方向における側壁面に形成される電界効果トランジスタのしきい値電圧が、前記トレンチ（７）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る方向における側壁面に形成される電界効果トランジスタのしきい値電圧と等しい、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  6. 　オフ角を有する炭化珪素半導体基板（１）の上面に形成される第１の導電型の炭化珪素ドリフト層（２）と、
    　前記炭化珪素ドリフト層（２）の上面に形成される第２の導電型のボディ領域（５）と、
    　前記ボディ領域（５）の表層に部分的に形成される第１の導電型のソース領域（３）と、
    　前記ソース領域（３）の上面から前記ボディ領域（５）を貫通して前記炭化珪素ドリフト層（２）に達する複数のトレンチ（７）と、
    　それぞれの前記トレンチ（７）の内部の壁面に形成されるゲート絶縁膜（９）と、
    　それぞれの前記トレンチ（７）の内部において前記ゲート絶縁膜（９）を覆って形成されるゲート電極（１０）と、
    　前記ソース領域（３）を覆って形成されるソース電極（１１）と、
    　前記炭化珪素ドリフト層（２）の下面側に形成されるドレイン電極（１２）と、
    　前記ボディ領域（５）の下面に形成され、かつ、前記炭化珪素ドリフト層（２）よりも不純物濃度が高い第１の導電型の空乏化抑制層（６Ａ）とを備え、
    　前記空乏化抑制層（６Ａ）は、平面視において複数の前記トレンチ（７）に挟まれて位置し、
    　前記空乏化抑制層（６Ａ）は、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る側に位置する第１の層（２３）と、前記第１の層（２３）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る側に位置する第２の層（２４）とを有し、
    　前記第１の層（２３）は、前記第２の層（２４）よりも不純物濃度が高い、
    炭化珪素半導体装置。
  7. 　前記第１の層（２３）と、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る方向において隣接する一方の前記トレンチ（７）との間の距離が、前記第２の層（２４）と、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る方向において隣接する他方の前記トレンチ（７）との間の距離よりも短い、
    　請求項６に記載の炭化珪素半導体装置。
  8. 　前記トレンチ（７）の底面に形成される第２の導電型のトレンチ底面保護層（８）をさらに備える、
    　請求項６または請求項７に記載の炭化珪素半導体装置。
  9. 　前記トレンチ（７）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る方向における側壁面に形成される電界効果トランジスタのしきい値電圧が、前記トレンチ（７）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る方向における側壁面に形成される電界効果トランジスタのしきい値電圧と等しい、
    　請求項６から請求項８のうちのいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記トレンチ底面保護層（８、８Ａ）が、前記ソース電極（１１）に電気的に接続される、
    　請求項２、請求項４、および、請求項８のうちのいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記炭化珪素半導体基板（１）が、（０００１）面から［１１－２０］軸方向へ傾斜するオフ角を有し、
    　前記トレンチ（７）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の下る方向における側壁面が（－１－１２０）面であり、
    　前記トレンチ（７）の、前記炭化珪素ドリフト層（２）の上面からオフ角分傾斜した結晶面の上る方向における側壁面が（１１－２０）面である、
    　請求項１から請求項１０のうちのいずれか１項に記載の炭化珪素半導体装置。
  12. 　前記炭化珪素半導体基板（１）におけるオフ角は、１°以上であり、かつ、１０°以下である、
    　請求項１から請求項１１のうちのいずれか１項に記載の炭化珪素半導体装置。
  13. 　前記空乏化抑制層（６、６Ａ、６Ｂ）の第１の導電型の不純物濃度は、１×１０１７ｃｍ－３以上であり、かつ、５×１０１７ｃｍ－３以下である、
    　請求項１から請求項１２のうちのいずれか１項に記載の炭化珪素半導体装置。
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