WO2022202041A1 - 半導体装置 - Google Patents

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耕平 村▲崎▼
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ローム株式会社
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Definitions

  • the present disclosure relates to semiconductor devices.
  • semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors) are known to have a trench gate structure capable of achieving low on-resistance (see Patent Document 1, for example).
  • IGBTs Insulated Gate Bipolar Transistors
  • a semiconductor device that solves the above problems includes a drift layer of a first conductivity type, a body region of a second conductivity type formed on the surface side of the drift layer, and a body region that penetrates the body region to reach the drift layer.
  • FIG. 1 is a plan view of one embodiment of a semiconductor device.
  • FIG. 2 is a cross-sectional view showing an example of the cross-sectional structure of the main cell region of the semiconductor device.
  • FIG. 3 is an enlarged view of part of FIG.
  • FIG. 4 is a graph showing the relationship between the depth of the drift layer of the semiconductor device and the impurity concentration.
  • FIG. 5 is an explanatory diagram for explaining the manufacturing process of one embodiment of the method for manufacturing a semiconductor device.
  • FIG. 6 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 7 is an explanatory diagram illustrating an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 5 is an explanatory diagram for explaining the manufacturing process of one embodiment of the method for manufacturing a semiconductor device.
  • FIG. 6 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 7 is an explanatory diagram
  • FIG. 8 is an explanatory diagram illustrating an example of a manufacturing process of a method of manufacturing a semiconductor device.
  • FIG. 9 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 10 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 11 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • 12 is a cross-sectional view showing an example of the cross-sectional structure of the main cell region of the semiconductor device of Experimental Example 1.
  • FIG. 13 is a cross-sectional view showing an example of the cross-sectional structure of the main cell region of the semiconductor device of Experimental Example 2.
  • FIG. 14 is a graph showing the relationship between the depth of the drift layer of the semiconductor device and the electric field intensity.
  • FIG. 15 is a graph showing the relationship between collector-emitter saturation voltage and loss when the semiconductor device is turned off.
  • FIG. 16 is a graph showing the relationship between collector-emitter saturation voltage and loss when the semiconductor device is turned on.
  • FIG. 17 is a graph showing the relationship between the collector-emitter saturation voltage and the total loss when the semiconductor device is driven.
  • FIG. 18 is a graph showing changes in collector-emitter voltage, gate-emitter voltage, and collector current when the semiconductor device is turned off.
  • FIG. 19 is a cross-sectional view showing an example of cross-sectional structures of a main cell region and a diode cell region of a semiconductor device of a modification.
  • FIG. 19 is a cross-sectional view showing an example of cross-sectional structures of a main cell region and a diode cell region of a semiconductor device of a modification.
  • FIG. 20 is a cross-sectional view showing an example of cross-sectional structures of a main cell region and a diode cell region of a semiconductor device of a modification.
  • FIG. 21 is a cross-sectional view showing an example of cross-sectional structures of a main cell region and a diode cell region of a semiconductor device of a modification.
  • FIG. 22 is a cross-sectional view showing an example of cross-sectional structures of a main cell region and a diode cell region of a semiconductor device of a modification.
  • FIG. 23 is a cross-sectional view showing an example of the cross-sectional structure of the main cell region and the surrounding region of the semiconductor device of the modification.
  • FIG. 24 is a cross-sectional view showing an example of the cross-sectional structure of the main cell region of the semiconductor device of the modification.
  • Embodiments of the semiconductor device will be described below with reference to the drawings.
  • the embodiments shown below are examples of configurations and methods for embodying technical ideas, and the materials, shapes, structures, layouts, dimensions, etc. of each component are not limited to the following. .
  • the semiconductor device 10 of this embodiment is a trench gate type IGBT (Insulated Gate Bipolar Transistor). This semiconductor device 10 is used, for example, as a switching element in an in-vehicle inverter device.
  • IGBT Insulated Gate Bipolar Transistor
  • the semiconductor device 10 is formed, for example, in the shape of a rectangular flat plate.
  • the device main surface 10s of the semiconductor device 10 is formed, for example, in a square shape.
  • the length of one side of the main surface 10s of the device is about 3.5 mm. That is, the chip size of the semiconductor device 10 of this embodiment is 3.5 mm square.
  • the semiconductor device 10 has a device back surface 10r (see FIG. 2) facing away from the device main surface 10s, and four device side surfaces 10a to 10d formed between the device main surface 10s and the device back surface 10r. is doing.
  • the device side surfaces 10a to 10d are surfaces connecting, for example, the device main surface 10s and the device rear surface 10r, and are perpendicular to both the device main surface 10s and the device rear surface 10r.
  • the semiconductor device 10 includes an emitter electrode 21, a gate electrode 22, and a collector electrode 27 (see FIG. 3) as external electrodes for connecting the semiconductor device 10 to the outside.
  • the emitter electrode 21 is an electrode forming the emitter of the IGBT, and is an electrode through which the main current of the semiconductor device 10 flows.
  • the emitter electrode 21 is formed on the main surface 10s of the device.
  • a concave portion 21a is formed in the emitter electrode 21 closer to the device side surface 10c than the center in the y direction and in the center in the x direction.
  • the recess 21a opens toward the device side surface 10c.
  • the gate electrode 22 is an electrode forming the gate of the IGBT, and is an electrode to which a drive voltage signal for driving the semiconductor device 10 is supplied from outside the semiconductor device 10 .
  • the gate electrode 22 is formed on the main surface 10s of the device. Gate electrode 22 is formed in recess 21 a of emitter electrode 21 .
  • the collector electrode 27 shown in FIG. 2 is an electrode that constitutes the collector of the IGBT, and is an electrode through which the main current of the semiconductor device 10 flows. That is, in the semiconductor device 10 , the main current flows from the collector electrode 27 toward the emitter electrode 21 .
  • the collector electrode 27 constitutes the back surface 10r of the device.
  • the semiconductor device 10 includes a main cell region 11 in which a plurality of main cells 11A (see FIG. 2) are formed, and a main cell region 11 provided outside the main cell region 11 so as to surround the main cell region 11. and a perimeter region 12 .
  • the main cell region 11 is a region forming an IGBT.
  • the peripheral region 12 is a region other than the main cell region 11 .
  • An emitter electrode 21 is provided in the main cell region 11 .
  • Emitter electrode 21 is formed over most of main cell region 11 .
  • the emitter electrode 21 has a shape along the shape of the main cell region 11 when viewed in the z direction.
  • the main cell 11A is not formed at a position overlapping the gate electrode 22 in the z direction. That is, the main cell region 11 has a concave portion 11a that is recessed so as to avoid the gate electrode 22. As shown in FIG.
  • the outer peripheral region 12 is a region where a termination structure for improving the withstand voltage of the semiconductor device 10 is provided.
  • the outer peripheral region 12 is formed on the outer peripheral portion of the main surface 10s of the device when viewed from the z direction.
  • the peripheral region 12 is a region surrounding the emitter electrode 21 .
  • a gate electrode 22 , a gate finger 23 , an emitter lead-out portion 24 , an FLR (Field Limiting Ring) portion 25 , and an equipotential ring 26 are provided in the outer peripheral region 12 .
  • Emitter electrode 21, gate electrode 22, emitter lead-out portion 24, FLR portion 25, and equipotential ring 26 include a common metal film. This metal film is made of, for example, a material containing AlCu (alloy of aluminum and copper).
  • the gate finger 23 is configured to quickly supply the current supplied to the gate electrode 22 also to the main cell 11A in the portion of the emitter electrode 21 away from the gate electrode 22 .
  • Gate finger 23 is connected to gate electrode 22 .
  • the gate fingers 23 are provided so as to surround the main cell region 11 when viewed from the z direction. It can be said that the gate finger 23 is provided so as to surround the emitter electrode 21 when viewed from the z direction. Gate finger 23 has a metal wire provided at the same position as emitter electrode 21 and gate electrode 22 in the z-direction.
  • the gate finger 23 includes gate fingers 23A and 23B.
  • Gate finger 23A extends from gate electrode 22 toward device side surface 10a and is formed to surround main cell region 11 from device side surface 10c, device side surface 10a, and device side surface 10d.
  • Gate finger 23B extends from gate electrode 22 toward device side surface 10b and is formed to surround main cell region 11 from device side surfaces 10c, 10b and 10d.
  • the tips of the gate fingers 23A and the tips of the gate fingers 23B face each other with a gap in the x direction at a portion closer to the device side surface 10d than the emitter electrode 21 is.
  • the emitter lead-out portion 24 is a portion that is integrated with the emitter electrode 21, and is formed in an annular shape so as to surround the pair of gate fingers 23A and 23B. It can also be said that the emitter lead-around portion 24 is formed in an annular shape so as to surround the main cell region 11 when viewed from the z direction.
  • the FLR portion 25 is a termination structure for improving the breakdown voltage of the semiconductor device 10 and is provided outside the emitter electrode 21 .
  • FLR portion 25 is formed in a ring shape surrounding emitter electrode 21 and gate electrode 22 .
  • the FLR portion 25 is formed in a closed annular shape.
  • the FLR portion 25 has a function of improving the withstand voltage of the semiconductor device 10 by alleviating the electric field in the outer peripheral region 12 and suppressing the influence of external ions.
  • the equipotential ring 26 is a termination structure for improving the breakdown voltage of the semiconductor device 10 and is formed in a ring so as to surround the FLR section 25 .
  • the equipotential ring 26 is formed as a closed ring.
  • the equipotential ring 26 has a function of improving the withstand voltage of the semiconductor device 10 .
  • FIG. 2 shows an example of a cross-sectional structure of part of the main cell region 11 and part of the peripheral region 12 .
  • hatching of some of the constituent elements of the semiconductor device 10 in the main cell region 11 is omitted for the sake of convenience.
  • the semiconductor device 10 has a semiconductor substrate 30 .
  • Semiconductor substrate 30 is made of a material containing, for example, n ⁇ -type Si (silicon).
  • Semiconductor substrate 30 has a thickness of, for example, 50 ⁇ m or more and 200 ⁇ m or less.
  • the semiconductor substrate 30 has a substrate front surface 30s and a substrate rear surface 30r facing opposite sides in the z-direction. In other words, the z direction can also be said to be the thickness direction of the semiconductor substrate 30 .
  • the semiconductor substrate 30 has a structure in which a p + -type collector layer 31, an n-type buffer layer 32, and an n ⁇ -type drift layer 33 are laminated in order from the substrate back surface 30r toward the substrate surface 30s. .
  • a collector electrode 27 is formed on the substrate rear surface 30r. The collector electrode 27 is formed over substantially the entire surface of the substrate rear surface 30r. The surface of the collector electrode 27 opposite to the substrate back surface 30 r constitutes the device back surface 10 r of the semiconductor device 10 .
  • collector layer 31 As the p-type dopant of collector layer 31, for example, B (boron), Al (aluminum), or the like is used.
  • the impurity concentration of collector layer 31 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 2 ⁇ 10 19 cm ⁇ 3 or less.
  • n-type dopants for buffer layer 32 and drift layer 33 for example, N (nitrogen), P (phosphorus), As (arsenic), or the like is used.
  • the impurity concentration of buffer layer 32 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration of drift layer 33 is lower than that of buffer layer 32, and is, for example, 1 ⁇ 10 13 cm ⁇ 3 or more and 5 ⁇ 10 14 cm ⁇ 3 or less.
  • a p-type base region 34 is formed on the surface of the drift layer 33, that is, the substrate surface 30s.
  • the base region 34 is formed over substantially the entire surface of the main cell region 11 .
  • the impurity concentration of base region 34 is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the depth of base region 34 from substrate surface 30s is, for example, 1.0 ⁇ m or more and 3.0 ⁇ m or less.
  • An interface 39A is formed between the drift layer 33 and the base region 34 .
  • the p-type base region 34 corresponds to the "second conductivity type body region".
  • a trench 35 is provided in the surface of the drift layer 33 (substrate surface 30s) in the main cell region 11 .
  • a plurality of trenches 35 are provided in a state of being spaced apart from each other and arranged.
  • Each trench 35 extends, for example, along the y direction and is arranged apart from each other in the x direction.
  • the main cells 11A are divided into stripes.
  • the distance between adjacent trenches 35 in the x-direction is, for example, 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the width of each trench 35 is, for example, 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the interval between the trenches 35 adjacent to each other in the x direction is equal to or less than the width of the trenches 35 .
  • the distance D between the trenches 35 adjacent in the arrangement direction of the trenches 35 is equal to or less than the width dimension Wt of the trenches 35 .
  • the trenches 35 may be formed in a grid pattern so as to partition the main cells 11A arranged in rows and columns.
  • Each trench 35 extends in the z-direction to reach the drift layer 33 through the base region 34 . That is, each trench 35 penetrates the base region 34 in the z-direction and extends halfway through the drift layer 33 . Thereby, the z direction becomes the depth direction of the trench 35 . More specifically, each trench 35 extends in the z-direction from the surface of the drift layer 33 (substrate surface 30s). Each trench 35 extends through the base region 34 to reach a region of the drift layer 33 closer to the substrate back surface 30 r than the base region 34 . In this embodiment, the depth of the trench 35 is approximately 6.0 ⁇ m.
  • a column region 38 of the second conductivity type (p-type) is provided at the position of the bottom 35a of each trench 35 in the drift layer 33 . That is, the column regions 38 are individually provided for the plurality of trenches 35 corresponding to the plurality of trenches 35 . For this reason, a plurality of column regions 38 are provided in a state of being arranged apart from each other. In this embodiment, each column region 38 is electrically floating.
  • Column region 38 is formed to cover the entire bottom portion 35 a of corresponding trench 35 . That is, the width dimension Wc of the column region 38 is greater than or equal to the width dimension Wt of the trench 35 .
  • the width dimension Wt of the trenches 35 is the dimension of the trenches 35 in the arrangement direction of the trenches 35
  • the width dimension Wc of the column regions 38 is the dimension of the column regions 38 in the arrangement direction of the trenches 35 .
  • the depth of column region 38 from bottom portion 35a of trench 35 (hereinafter, depth Hc of column region 38) is, for example, 1 ⁇ m or more and 2 ⁇ m or less. In this embodiment, the depth Hc of the column region 38 is approximately 1.5 ⁇ m.
  • the width dimension Wc of the column region 38 is the x-direction dimension of the column region 38
  • the depth Hc of the column region 38 is the z-direction dimension of the column region 38 from the bottom 35 a of the trench 35 .
  • the column region 38 is formed such that the depth Hc of the column region 38 is larger than the width dimension Wc (Wc ⁇ Hc).
  • the impurity concentration of the column region 38 is lower than that of the base region 34, and is, for example, 1.0 ⁇ 10 15 cm ⁇ 3 or more and 5.0 ⁇ 10 17 cm ⁇ 3 or less.
  • n + -type emitter region 36 is formed on the surface (substrate surface 30 s ) of the base region 34 in the main cell region 11 .
  • the emitter regions 36 are arranged on both sides of the trench 35 in the x direction. That is, it can be said that the emitter regions 36 are provided on both sides of the trenches 35 in the arrangement direction of the trenches 35 in the base region 34 . Therefore, two emitter regions 36 are spaced apart from each other in the x direction between the trenches 35 adjacent to each other in the x direction.
  • the depth of each emitter region 36 is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • the impurity concentration of each emitter region 36 is higher than that of the base region 34, and is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • a p + -type base contact region 37 is formed on the surface (substrate surface 30 s ) of the base region 34 in the main cell region 11 .
  • the base contact region 37 is provided at a position adjacent to the emitter region 36 in the x direction. That is, the base contact region 37 is provided between two emitter regions 36 provided between trenches 35 adjacent in the x direction in the x direction.
  • Each base contact region 37 may be formed deeper than the emitter region 36 .
  • the depth of each base contact region 37 is, for example, 0.2 ⁇ m or more and 0.8 ⁇ m or less.
  • the impurity concentration of each base contact region 37 is higher than that of the base region 34, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • a base contact region 37 is formed within the base region 34 . Therefore, it can be said that the base region 34 includes the base contact region 37 as a region of high impurity concentration in the base region 34 .
  • Insulating film 41 is integrally formed on both the inner surface of each trench 35 and the substrate surface 30s. Therefore, it can be said that the insulating film 41 is formed on the surface of the drift layer 33 .
  • Insulating film 41 has, for example, silicon oxide (SiO 2 ).
  • the thickness of insulating film 41 is, for example, 1100 ⁇ or more and 1300 ⁇ or less. It can be said that the insulating film 41 in the main cell region 11 constitutes a gate insulating film.
  • the insulating film 41 formed on the substrate front surface 30s has a rear surface 41r facing the same side as the substrate rear surface 30r. In this embodiment, the back surface 41r of the insulating film 41 is in contact with the substrate front surface 30s.
  • An electrode material made of, for example, polysilicon is embedded in each trench 35 with an insulating film 41 interposed therebetween.
  • the electrode material embedded in each trench 35 is electrically connected to either the gate electrode 22 (gate finger 23 ) or the emitter electrode 21 . That is, the electrode material embedded in each trench 35 forms the gate trench 22A and the emitter trench 21A.
  • the gate trenches 22A and the emitter trenches 21A are alternately provided in the arrangement direction of the plurality of trenches 35 .
  • both the gate trench 22A and the emitter trench 21A are filled up to the opening end of each trench 35 . It can be said that the gate trench 22A constitutes a part of the gate electrode 22 (see FIG. 1).
  • An intermediate insulating film 42 is formed on the surface 41s of the insulating film 41 provided on the substrate surface 30s.
  • Intermediate insulating film 42 has, for example, SiO 2 .
  • the thickness of the intermediate insulating film 42 is thicker than that of the insulating film 41 and is 3000 ⁇ or more and 15000 ⁇ or less.
  • An emitter electrode 21 is formed on the surface 42 s of the intermediate insulating film 42 .
  • the intermediate insulating film 42 is an interlayer insulating film that fills both the space between the emitter electrode 21 and the gate trench 22A and the space between the emitter electrode 21 and the emitter trench 21A.
  • a contact hole 43 exposing the base contact region 37 is formed in both the intermediate insulating film 42 and the insulating film 41 in the main cell region 11 .
  • the contact hole 43 is formed for each trench 35 in the main cell region 11 .
  • a portion of emitter electrode 21 is embedded in contact hole 43 and is in contact with base contact region 37 .
  • the emitter electrode 21 has an electrode body portion 21 c formed on the surface 42 s of the intermediate insulating film 42 and a plurality of embedded electrode portions 21 b individually embedded in the plurality of contact holes 43 .
  • the electrode body portion 21c and each embedded electrode portion 21b are provided separately.
  • the electrode body portion 21c is provided on each embedded electrode portion 21b.
  • a barrier metal layer 21 e is formed on the surface 42 s of the intermediate insulating film 42 and the inner surfaces of the intermediate insulating film 42 and the insulating film 41 forming the contact hole 43 .
  • Barrier metal layer 21e is formed of, for example, a laminated structure of Ti (titanium) and TiN (titanium nitride). Both the embedded electrode portion 21b and the electrode body portion 21c are formed on the barrier metal layer 21e.
  • FIG. 3 is an enlarged view of part of the main cell 11A in the main cell region 11 of FIG.
  • FIG. 4 is a graph showing an example of the impurity concentration distribution on the first straight line L1 and the second straight line L2, which are dashed lines extending in the z direction in the main cell 11A of FIG.
  • the first straight line L1 is located between the trenches 35 adjacent in the x direction.
  • the second straight line L2 is positioned inside the trench 35 .
  • the solid-line graph G1 in FIG. 4 is a graph showing the impurity concentration distribution on the first straight line L1, and the dashed-dotted line graph G2 in FIG.
  • FIG. 4 is a graph showing the impurity concentration distribution on the second straight line L2.
  • the horizontal axis indicates the depth from the surface of the drift layer 33 (substrate surface 30s), and the vertical axis indicates the impurity concentration.
  • the components of the semiconductor device 10 shown in FIG. 3 are referred to.
  • a region with a depth H1 or more and a depth H2 or less corresponds to the base region 34, and a region deeper than the depth H2 corresponds to a region of the drift layer 33 closer to the substrate back surface 30r than the base region 34.
  • Depth H2 corresponds to interface 39A between drift layer 33 and base region 34 .
  • a depth H4 deeper than the depth H2 corresponds to the bottom 35a of the trench 35.
  • a region having a depth H4 or more and a depth H5 or less corresponds to the column region 38 .
  • Depth H5 corresponds to interface 39B between drift layer 33 and column region 38 .
  • Interface 39B is an interface between bottom surface 38a of column region 38 and drift layer 33 .
  • a region of the drift layer 33 adjacent to the base region 34 in the z direction is referred to as a first region 33A, and a region of the drift layer 33 formed in the same position as the column region 38 in the z direction is referred to as a first region 33A.
  • a region including the drift layer 33 is referred to as a second region 33B, and a region deeper than the column region 38 in the drift layer 33 in the z direction is referred to as a third region 33C. That is, the drift layer 33 has a first region 33A, a second region 33B, and a third region 33C.
  • the first region 33A, the second region 33B, and the third region 33C are formed apart from each other in the z direction.
  • the first region 33A is a region deeper than the depth H2 and less than or equal to the depth H3. It can also be said that the first region 33A is a region near the interface 39A between the drift layer 33 and the base region 34 .
  • the first region 33A has a first concentration peak CP1. More specifically, in the first region 33A, the impurity concentration increases as the depth increases from the depth H2, and the impurity concentration reaches the first concentration peak CP1 at the depth HA.
  • the first concentration peak CP1 is, for example, 9 ⁇ 10 16 cm ⁇ 3 .
  • the impurity concentration decreases as the depth increases from the depth HA.
  • the impurity concentration of first region 33A is, for example, higher than 1 ⁇ 10 16 cm ⁇ 3 and lower than 1 ⁇ 10 17 cm ⁇ 3 .
  • the degree of impurity concentration decreases as the depth increases from the depth HA.
  • the impurity concentration decreases as the depth of the drift layer 33 increases.
  • the impurity concentration decreases as the depth of the drift layer 33 increases.
  • the degree of lowering of the impurity concentration is smaller than in the region deeper than the depth HA and equal to or less than the depth H3.
  • the impurity concentration gradually increases as the depth of drift layer 33 increases.
  • the impurity concentration is lowest at depth HC.
  • the impurity concentration at the depth HC is, for example, higher than 1 ⁇ 10 15 cm ⁇ 3 and lower than 2 ⁇ 10 15 cm ⁇ 3 .
  • the impurity concentration gradually decreases as the depth of the drift layer 33 increases. , the impurity concentration is kept high as a whole.
  • the second region 33B is a region from depth H4 to depth H5.
  • the second region 33B is formed at the same position as the column region 38 in the z direction (depth direction). It can also be said that the second region 33B is a region provided at a position deeper than the bottom 35a of the trench 35 and corresponding to the column region 38 .
  • the second region 33B has a portion provided at the same position as the column region 38 in the depth direction as a position corresponding to the column region 38 .
  • the second region 33B has a second concentration peak CP2 lower than the first concentration peak CP1. More specifically, in the second region 33B, the impurity concentration increases as the depth increases from the depth H4, and the impurity concentration reaches the second concentration peak CP2 at the depth HB.
  • the depth HB is the position overlapping the column region 38 in the z direction (depth direction). That is, the second region 33B has the highest impurity concentration at the position overlapping the column region 38 in the z direction.
  • the impurity concentration decreases from depth HB to depth H5.
  • the second concentration peak CP2 is, for example, 2 ⁇ 10 15 cm ⁇ 3 .
  • the impurity concentration of second region 33B is, for example, higher than 1 ⁇ 10 14 cm ⁇ 3 and not higher than 2 ⁇ 10 15 cm ⁇ 3 .
  • the impurity concentration decreases as the depth of the drift layer 33 increases. That is, the impurity concentration in this region is higher than the impurity concentration at depth H6.
  • the third region 33C is a region with a depth of H6 or less. Depth H6 is a region deeper than column region 38 . This is the region with the lowest impurity concentration in the drift layer 33 .
  • the third region 33C forms an end portion of the drift layer 33 closer to the substrate back surface 30r in the z direction (the depth direction in FIG. 4).
  • the impurity concentration is constant even when the depth increases from the depth H6.
  • the impurity concentration of the third region 33C is, for example, 1 ⁇ 10 14 cm ⁇ 3 . Therefore, it can be said that the second concentration peak CP2 of the second region 33B is higher than the impurity concentration of the third region 33C.
  • the impurity concentration of the region between the second region 33B and the third region 33C in the depth direction (z direction) of the drift layer 33 (the region deeper than the depth H5 and shallower than the depth H6) is , higher than the impurity concentration of the third region 33C.
  • the maximum impurity concentration CM1 of the column region 38 is higher than the second concentration peak CP2 of the second region 33B. Furthermore, the maximum impurity concentration CM1 of the column region 38 is higher than the first concentration peak CP1 of the first region 33A. On the other hand, the impurity concentration of the column region 38 is lower than that of the base region 34 . It can also be said that the maximum impurity concentration CM1 of the column region 38 is lower than the maximum impurity concentration CM2 of the base region 34 .
  • the impurity concentration of the column region 38 is higher than that of the second region 33B over substantially the entire column region 38. More specifically, the impurity concentration of the column region 38 is higher than that of the second region 33B except near the interface 39B (near the depth H5).
  • the range of the first region 33A in the z direction (depth direction) can be arbitrarily changed.
  • the first region 33A may include regions deeper than the depth H3.
  • the first region 33A may be a region from depth H2 to depth HC.
  • the first region 33A may be a region from depth H2 to depth H4.
  • the range of the second region 33B in the z direction can be arbitrarily changed.
  • the second region 33B may include regions shallower than the depth H4.
  • the second region 33B may be a region from depth HC to depth H5.
  • the first region 33A is a region from depth H2 to depth H3 or a region from depth H2 to depth HC.
  • the second region 33B may be a region from depth H3 to depth H5.
  • the first region 33A is a region from depth H2 to depth H3.
  • the second region 33B may include a region deeper than the depth H5.
  • the second region 33B is a region from depth H4 to depth H6. That is, the second region 33B may be a region from depth H3 to depth H6. In this manner, the second region 33B may have a portion provided at a position shifted from the column region 38 in the depth direction as a position corresponding to the column region 38 .
  • a method for manufacturing the semiconductor device 10 of this embodiment will be described with reference to FIGS.
  • a method for manufacturing the main cell region 11 will be described below.
  • the manufacturing method of one semiconductor device 10 will be described with reference to FIGS.
  • the manufacturing method of the semiconductor device 10 of the present embodiment is not limited to manufacturing one semiconductor device 10, and may be manufacturing a plurality of semiconductor devices 10. FIG.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of preparing a semiconductor substrate 830 made of a material containing Si.
  • the semiconductor substrate 830 has an n ⁇ -type drift layer 33 as a first conductivity type semiconductor layer.
  • Drift layer 33 is formed over the entire semiconductor substrate 830 .
  • Drift layer 33 has an impurity concentration of, for example, 1 ⁇ 10 14 cm ⁇ 3 .
  • the semiconductor substrate 830 has a substrate front surface 830s and a substrate rear surface (not shown) facing opposite sides in the thickness direction (z direction). Therefore, it can be said that the substrate surface 830 s is the surface of the drift layer 33 .
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming a plurality of trenches 835 in the semiconductor substrate 830.
  • a trench mask (not shown) is formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • the trench mask is then selectively etched. That is, the region of the trench mask where the trench 835 is to be formed is etched as viewed in the z-direction.
  • the trench mask exposes regions of the substrate surface 830s of the semiconductor substrate 830 where the trenches 835 are to be formed.
  • a region of the substrate surface 830s of the semiconductor substrate 830 where the trench 835 is to be formed is etched. A trench 835 is thereby formed in the semiconductor substrate 830 .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming a sacrificial oxide film 850 on the surfaces of the plurality of trenches 835 and the semiconductor substrate 830 .
  • Sacrificial oxide film 850 is formed by thermally oxidizing semiconductor substrate 830 .
  • Sacrificial oxide film 850 is formed of a material including silicon oxide film (SiO 2 ), for example.
  • the method of manufacturing the semiconductor device 10 of the present embodiment includes a step of implanting first conductivity type (n-type) impurities into the drift layer 33 .
  • impurities are implanted and diffused into drift layer 33 from trenches 835 in a direction oblique to the z-direction. In one example, it is implanted and diffused into the drift layer 33 through the trenches 835 from a direction angled 7° with respect to the z-direction.
  • a first region 33A, a second region 33B, and a third region 33C are formed in the drift layer 33 .
  • the first region 33A becomes a region having the first concentration peak CP1.
  • the impurity concentration of first region 33A is, for example, higher than 1 ⁇ 10 15 cm ⁇ 3 and lower than 1 ⁇ 10 17 cm ⁇ 3 .
  • the second region 33B is a region having a second concentration peak CP2 lower than the first concentration peak CP1.
  • the impurity concentration of second region 33B is, for example, higher than 1 ⁇ 10 14 cm ⁇ 3 and 2 ⁇ 10 15 cm ⁇ 3 or less.
  • the third region 33C is a region closer to the back surface of the substrate than the trench 835 is.
  • the impurity concentration of the third region 33C is, for example, 1 ⁇ 10 14 cm ⁇ 3 .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes steps of forming the base region 34 and the column region 38 .
  • impurities of the second conductivity type p-type
  • the base region 34 is formed by implanting and diffusing the p-type impurity into the drift layer 33 between the trenches 835 adjacent in the x direction.
  • Column region 38 is formed by implanting and diffusing a p-type impurity into bottom 835 a of trench 835 through trench 835 .
  • the impurity concentration of base region 34 is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the impurity concentration of the column region 38 is, for example, 1.0 ⁇ 10 15 cm ⁇ 3 or more and 5.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming an insulating film 841 and a step of forming an electrode.
  • the semiconductor substrate 830 is thermally oxidized to form an oxide film on the entire surface of the semiconductor substrate 830 including the inner surface of each trench 835 .
  • an insulating film 841 is formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • the insulating film 841 is an insulating film corresponding to the insulating film 41 .
  • the insulating film 841 in the main cell region 11 is a gate insulating film and is also formed on the inner surface of each trench 835 .
  • an electrode material PS such as polysilicon is embedded in each trench 835 and formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • the gate trench 22A and the emitter trench 21A are formed.
  • the electrode material PS in the main cell region 11 of the substrate surface 830s of the semiconductor substrate 830 is removed by etching.
  • the electrode material PS embedded in each trench 835 is oxidized. Thereby, an insulating film 841 is formed on the electrode material PS.
  • the manufacturing method of the semiconductor device 10 of this embodiment includes a step of forming the emitter region 36.
  • n + -type emitter region 36 is formed by selectively implanting and diffusing n-type impurity ions into substrate surface 830 s of semiconductor substrate 830 .
  • the impurity concentration of the emitter region 36 is higher than that of the base region 34, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes the steps of forming an intermediate insulating film 842, forming an opening, and forming a base contact region 37.
  • the intermediate insulating film 842 is formed over the entire substrate surface 830s of the semiconductor substrate 830 by chemical vapor deposition (CVD), for example.
  • the intermediate insulating film 842 is formed on the surface 841 s of the insulating film 841 .
  • the intermediate insulating film 842 is an insulating film corresponding to the intermediate insulating film 42 .
  • An intermediate insulating film 842 is stacked on the insulating film 841 .
  • the insulating film covering the substrate surface 830 s of the semiconductor substrate 830 has a two-layer structure of the insulating film 841 and the intermediate insulating film 842 formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • An opening 843 is formed through the intermediate insulating film 842 and the insulating film 841 by etching. Opening 843 exposes base region 34 . Thereby, an insulating film 41 and an intermediate insulating film 42 are formed.
  • a p + -type base contact region 37 is formed by ion-implanting and diffusing a p-type dopant through the opening 843 into the substrate surface 830s of the semiconductor substrate 830 .
  • the impurity concentration of base contact region 37 is, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the manufacturing method of the semiconductor device 10 of this embodiment includes a step of forming the emitter electrode 21.
  • a first metal layer is formed on the surface 42s of the intermediate insulating film 42 and the inner surface of the opening 843 by, for example, sputtering using titanium (Ti).
  • a second metal layer is formed on the first metal layer by sputtering using titanium nitride (TiN).
  • TiN titanium nitride
  • a barrier metal layer 21e is formed.
  • an electrode layer 821 is formed by sputtering using AlCu.
  • the electrode layer 821 is formed over the entire intermediate insulating film 42 when viewed from the z direction.
  • the emitter electrode 21 is then formed by etching the electrode layer 821 .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes steps of forming the buffer layer 32 , the collector layer 31 and the collector electrode 27 .
  • the buffer layer 32 and the collector layer 31 are formed in order by ion-implanting and diffusing n-type and p-type dopants to the back surface of the semiconductor substrate 830 .
  • a collector electrode 27 is formed on the surface of the collector layer 31 opposite to the buffer layer 32 .
  • FIG. 12 shows the cross-sectional structure of the main cell region 11 of the semiconductor device 10X of Experimental Example 1.
  • FIG. 13 shows the cross-sectional structure of the main cell region 11 of the semiconductor device 10Y of Experimental Example 2.
  • a dashed line graph GR in FIG. 4 is a graph showing the impurity concentration distribution on the first straight line L1 of the semiconductor devices 10X and 10Y. Note that the semiconductor device 10 of this embodiment is treated as Experimental Example 3.
  • semiconductor devices 10X and 10Y are different from semiconductor device 10 in that column region 38 and second region 33B and third region 33C of drift layer 33 are omitted. configuration.
  • the semiconductor device 10Y has a configuration in which the arrangement pitch of the trenches 35 is narrower than that of the semiconductor device 10X.
  • the distance DY between the trenches 35 adjacent in the x direction in the semiconductor device 10Y is equal to the distance D (see FIG. 3) between the trenches 35 adjacent in the x direction in the semiconductor device 10 in this embodiment. That is, the distance DX between the trenches 35 adjacent in the x direction in the semiconductor device 10X is larger than the distance D between the trenches 35 adjacent in the x direction in the semiconductor device 10 in this embodiment. Since the area of the main cell region 11 viewed from the z-direction is the same among the semiconductor devices 10, 10X, and 10Y, the number of main cells in the semiconductor device 10X is smaller than the number of main cells in the semiconductor devices 10 and 10Y. .
  • the first regions 33A of the drift layers 33 of the semiconductor devices 10X and 10Y have the first concentration peak CP1 at the depth HA, like the semiconductor device 10.
  • the degree of decrease in impurity concentration is greater than that of the first region 33A of the semiconductor device 10 as the depth increases from the first concentration peak CP1.
  • the impurity concentration is, for example, 1 ⁇ 10 14 cm ⁇ 3 . That is, in the semiconductor devices 10X and 10Y, the impurity concentration is the same as the depth H6 in the semiconductor device 10 at the depth HT which is shallower than the bottom portion 35a of the trench 35 .
  • the impurity concentration is, for example, 1 ⁇ 10 14 cm ⁇ 3 in the region of the drift layer 33 at the depth HT or less. That is, the impurity concentration in the region between the first region 33A and the second region 33B in the semiconductor device 10 is higher than the impurity concentration in the region deeper than the depth HT in the drift layers 33 of the semiconductor devices 10X and 10Y. . Further, the impurity concentration of the region between the first region 33A and the second region 33B in the semiconductor device 10 is the region ( higher than the impurity concentration of the region deeper than the depth H3 and not more than the depth H4 in the semiconductor devices 10X and 10Y.
  • the difference between the impurity concentration in the region between the first region 33A and the second region 33B in the semiconductor device 10 and the impurity concentration in the region deeper than the depth H3 and not more than the depth H4 in the semiconductor devices 10X and 10Y increases from depth H3 to depth H4.
  • FIG. 14 is a graph showing the relationship between the electric field intensity of the drift layer 33 and the position of the drift layer 33 in the z direction in Experimental Examples 1-3.
  • FIG. 14 shows a simulation result when a voltage of 1000 V is applied between the collector and emitter while the collector and emitter are short-circuited.
  • the electric field strength of Experimental Example 3 is lower than the electric field strengths of Experimental Examples 1 and 2. That is, in Experimental Example 3, since the column region 38 is provided at the position of the bottom portion 35a of the trench 35, electric field concentration at the bottom portion 35a of the trench 35 is reduced. On the other hand, in Experimental Examples 1 and 2, since the column region 38 is not formed at the position of the bottom portion 35a of the trench 35, electric field concentration occurs at the bottom portion 35a of the trench 35.
  • FIG. 15 is a graph showing the relationship between the collector-emitter saturation voltage Vce(sat) and the loss Eoff when the semiconductor device is turned off in Experimental Examples 1-3.
  • the collector-emitter saturation voltage Vce(sat) is lower than in experimental examples 1 and 2 at the same loss Eoff at turn-off.
  • Experimental Example 3 has a lower loss Eoff than Experimental Examples 1 and 2 at the collector-emitter voltage Vce at the time of turn-off.
  • Experimental Example 3 can be designed to reduce both loss Eoff and collector-emitter saturation voltage Vce(sat) at the time of turn-off more than Experimental Examples 1 and 2.
  • FIG. 16 is a graph showing the relationship between the collector-emitter saturation voltage Vce(sat) and the loss Eon when the semiconductor device is turned on in Experimental Examples 1-3.
  • the loss Eon at the same collector-emitter saturation voltage Vce(sat) is greater than in Experimental Example 1 and smaller than in Experimental Example 2.
  • FIG. The reason for this is considered to be that in Experimental Examples 2 and 3, the number of main cells 11A is larger than that in Experimental Example 1, resulting in an increase in mirror capacitance.
  • the column region 38 is provided in the bottom portion 35a of the trench 35, an increase in the mirror capacitance is suppressed.
  • the loss Eon at the same collector-emitter saturation voltage Vce(sat) is smaller than in Experimental Example 2.
  • FIG. 17 is a graph showing the relationship between the collector-emitter saturation voltage Vce(sat) and the total loss (hereinafter referred to as loss Etotal) in Experimental Examples 1-3.
  • the loss Etotal is the sum of the loss Eoff at turn-on and the loss Eon at turn-off.
  • Experimental Example 3 has a lower collector-emitter saturation voltage Vce(sat) than Experimental Examples 1 and 2 at the same loss Etotal.
  • the loss Etotal at the collector-emitter voltage Vce is lower than in Experimental Examples 1 and 2.
  • FIG. Thus, Experimental Example 3 can be designed to reduce both the loss Etotal and collector-emitter saturation voltage Vce(sat) more than Experimental Examples 1 and 2.
  • FIG. 18 is a graph showing changes in collector current Ic, collector-emitter voltage Vce, and gate-emitter voltage Vge when the semiconductor device is turned on in Experimental Examples 1-3.
  • a broken line graph indicates Experimental example 1
  • a dashed line graph indicates Experimental example 2
  • a solid line graph indicates Experimental example 3.
  • the semiconductor device 10 includes a drift layer 33 of a first conductivity type (n-type), a base region 34 of a second conductivity type (p-type) formed on the surface side of the drift layer 33, and a base region 34 a trench 35 extending in the depth direction (z direction) so as to reach the drift layer 33 by penetrating the trench 35, an insulating film 41 formed on the inner surface of the trench 35, and a gate trench 22A surrounded by the insulating film 41. , and a column region 38 of the second conductivity type (p-type) provided at the position of the bottom 35 a of the trench 35 in the drift layer 33 .
  • the drift layer 33 includes a first region 33A having a first concentration peak CP1 and a second concentration peak lower than the first concentration peak CP1, provided at a position deeper than the trench 35 and corresponding to the column region 38. and a second region 33B having CP2.
  • the column regions 38 adjacent to each other in the arrangement direction (x direction) of the trenches 35 are brought closer due to miniaturization, the column regions 38 may be joined.
  • the current flowing from the collector electrode 27 to the emitter electrode 21 must pass through the column region 38, so that the current from the collector electrode 27 to the emitter electrode 21 becomes difficult to flow.
  • a second region 33B having a second concentration peak CP2 is provided at a position corresponding to the column region 38 in the drift layer 33.
  • the impurity concentration of the second region 33B is relatively high, when the column regions 38 are formed, the expansion of the column regions 38 in the arrangement direction (x direction) of the trenches 35 can be suppressed. This can prevent the column regions 38 adjacent to each other in the arrangement direction of the trenches 35 from joining.
  • a plurality of column regions 38 are provided corresponding to the plurality of trenches 35 . With this configuration, electric field concentration at the bottom 35a of each trench 35 can be reduced, so that the semiconductor device 10 can have a high withstand voltage.
  • the second region 33B of the drift layer 33 is provided between the column regions 38 adjacent in the arrangement direction (x direction) of the trenches 35 . According to this configuration, when the column regions 38 are formed, it is possible to prevent the column regions 38 from spreading in the arrangement direction (x direction) of the trenches 35 . Thereby, it is possible to prevent the column regions 38 adjacent to each other in the arrangement direction of the trenches 35 from being joined to each other.
  • the second region 33B of the drift layer 33 has a portion provided at the same position as the column region 38 in the depth direction (z direction) of the trench 35 . According to this configuration, when the column regions 38 are formed, it is possible to further suppress the expansion of the column regions 38 in the arrangement direction (x direction) of the trenches 35 . Thereby, it is possible to further suppress the joining of the column regions 38 adjacent to each other in the arrangement direction of the trenches 35 .
  • Column region 38 is formed to cover the entire bottom 35a of trench 35 . With this configuration, electric field concentration at the bottom 35a of the trench 35 can be further reduced.
  • the distance D between the trenches 35 adjacent in the arrangement direction (x direction) of the trenches 35 is equal to or less than the width dimension Wt of the trenches 35 .
  • the expansion of the column regions 38 can be suppressed by the second regions 33B. can be suppressed. Therefore, the integration of the main cells 11A can be achieved while suppressing the column regions 38 from joining to each other.
  • the above embodiments are examples of possible forms of the semiconductor device according to the present disclosure, and are not intended to limit the forms.
  • a semiconductor device related to the present disclosure may take a form different from the forms illustrated in the above embodiments.
  • One example is a form in which a part of the configuration of each of the above embodiments is replaced, changed, or omitted, or a form in which a new configuration is added to the above embodiment.
  • each of the following modifications can be combined with each other as long as they are not technically inconsistent.
  • the same reference numerals as those in the above-described embodiment are attached to the portions common to the above-described embodiment, and the description thereof will be omitted.
  • the semiconductor device 10 may include the main cell region 11 forming the IGBT and the diode cell region 14 forming the free wheel diode connected to the IGBT.
  • a semiconductor device 10 having such a diode cell region 14, that is, a so-called RC (Reverse Conducting)-IGBT will be described with reference to FIGS. 19 to 22.
  • FIG. 20 to 22 will be described mainly about the differences from the configuration of the semiconductor device 10 according to the modification shown in FIG.
  • multiple trenches 35 are provided over both the main cell region 11 and the diode cell region 14 .
  • the emitter trenches 21A and the gate trenches 22A are alternately provided in the arrangement direction (x direction) of the trenches 35.
  • an emitter trench 21A is provided at the end of the main cell region 11 adjacent to the diode cell region 14 .
  • the emitter trench 21A is provided and the gate trench 22A is not provided.
  • column regions 38 are provided at the bottoms 35a of the trenches 35 in both the main cell region 11 and the diode cell region 14 . That is, the column region 38 is provided at the position of the bottom portion 35a of the trench 35 formed in the main cell region 11, and is provided at the position of the bottom portion 35a of the trench 35 formed in the diode cell region 14.
  • a base region 34 is provided on the surface of the drift layer 33 in both the main cell region 11 and the diode cell region 14 .
  • An emitter region 36 and a base contact region 37 are provided in the main cell region 11 as in the above embodiments.
  • diode cell region 14 is not provided with emitter region 36 and base contact region 37 . That is, the emitter region 36 and the base contact region 37 are selectively provided in the base region 34 of the main cell region 11 instead of the base region 34 of the diode cell region 14 .
  • the collector layer 31 has a first conductivity type (n-type) first collector region 31A and a second conductivity type (p-type) second collector region 31B.
  • the first collector region 31A is provided in the diode cell region 14 .
  • the second collector region 31B is provided over the entire main cell region 11 . Also, the second collector region 31B is provided in part of the diode cell region 14 . Therefore, the diode cell region 14 has two regions, a first collector region 31A and a second collector region 31B.
  • Both the insulating film 41 and the intermediate insulating film 42 are formed to cover both the main cell region 11 and the diode cell region 14 .
  • a contact hole 43 penetrating both the insulating film 41 and the intermediate insulating film 42 is provided in the insulating film 41 and the intermediate insulating film 42 .
  • Contact hole 43 is provided at a position corresponding to main cell region 11 and a position corresponding to diode cell region 14, respectively.
  • the emitter electrode 21 is formed so as to cover both the main cell region 11 and the diode cell region 14 .
  • the barrier metal layer 21e of the emitter electrode 21 is formed on the inner surface forming the contact hole 43 and the surface 42s of the intermediate insulating film 42 in both the main cell region 11 and the diode cell region .
  • An electrode body portion 21c and a buried electrode portion 21b of the emitter electrode 21 are formed on the barrier metal layer 21e.
  • Electrode body portion 21 c is formed on barrier metal layer 21 e formed on surface 42 s of intermediate insulating film 42 covering both main cell region 11 and diode cell region 14 .
  • the embedded electrode portions 21b are individually embedded in a plurality of contact holes 43 in both the main cell region 11 and the diode cell region 14. As shown in FIG.
  • the semiconductor device 10 of the modification shown in FIG. 20 has the intermediate insulating film 42 in the diode cell region 14 and the insulating film 41 in the portion other than the emitter trench 21A of the substrate surface 30s from the semiconductor device 10 shown in FIG. This is an omitted configuration. Accordingly, since the contact hole 43 is omitted in the diode cell region 14, the embedded electrode portion 21b is not provided in the portion of the emitter electrode 21 covering the diode cell region 14. FIG. In other words, the embedded electrode portion 21b is selectively provided in the emitter electrode 21 corresponding to the main cell region 11 instead of the diode cell region 14 . Further, the emitter electrode 21 has a step portion 21d.
  • Stepped portion 21 d is provided at an end of diode cell region 14 forming a boundary with main cell region 11 .
  • a barrier metal layer 21e is provided on the substrate surface 30s, and an electrode body portion 21c is provided on the barrier metal layer 21e.
  • the modified semiconductor device 10 shown in FIG. 21 has a configuration in which the column regions 38 provided at the positions of the bottoms 35a of the trenches 35 of the diode cell regions 14 are omitted from the semiconductor device 10 shown in FIG.
  • drift layer 33 corresponding to diode cell region 14 is not provided with first region 33A and second region 33B.
  • the first region 33A and the second region 33B are selectively provided in the drift layer 33 corresponding to the main cell region 11 instead of the diode cell region 14 .
  • the semiconductor device 10 of the modification shown in FIG. 22 is obtained by removing the intermediate insulating film 42 in the diode cell region 14 and the insulating film 41 in the portion of the substrate surface 30s other than the emitter trench 21A from the semiconductor device 10 shown in FIG. This is an omitted configuration.
  • the configuration of the emitter electrode 21 is the same as the configuration of the emitter electrode 21 in FIG.
  • the semiconductor device 10 may be provided with a floating region 50 of the second conductivity type (p-type) so as to surround the main cell region 11, as shown in FIG.
  • Floating region 50 is in an electrically floating state.
  • Floating region 50 is provided to be deeper than trench 35 .
  • the emitter trenches 21A provided at both ends of the main cell region 11 in the arrangement direction of the trenches 35 do not constitute the main cell 11A.
  • the floating region 50 is provided so as to cover the bottom 35a of the trench 35 of these emitter trenches 21A.
  • floating region 50 is formed to partially cover bottom portion 35a of trench 35 of emitter trench 21A. Note that the floating region 50 may be formed so as to cover the entire bottom portion 35a of the trench 35 of the emitter trench 21A.
  • the shape of the column region 38 cut along a plane along the depth direction of the trenches 35 and the arrangement direction of the trenches 35 in the above embodiment, and the shape of the column region 38 cut along a plane along the z direction and the x direction in this embodiment can be changed arbitrarily.
  • the column region 38 may be formed with protruding regions 38b that widen in the x direction as they move away from the bottom 35a of the trench 35 toward the substrate back surface 30r in the z direction.
  • the column region 38 is provided at a position spaced apart from the base region 34 in the z direction, but the present invention is not limited to this.
  • the formation range of the column region 38 can be changed arbitrarily.
  • the column region 38 may be formed so as to connect with the base region 34 . More specifically, the column region 38 includes a first column region provided at the position of the bottom portion 35a of the trench 35 in the drift layer 33 and a second column region extending from the first column region along the side surface of the trench 35 toward the base region 34 . a two-column region;
  • the second column region is a connection region that connects the first column region and the base region 34 .
  • the second column region extends, for example, along the depth direction of the trench 35 (the z-direction in the above embodiment). Two second column regions formed between adjacent trenches 35 in the arrangement direction of trenches 35 are separated from each other in the arrangement direction of trenches 35 . That is, the drift layer 33 is formed between the two second column regions in the arrangement direction of the trenches 35 .
  • the column region 38 is formed so as to cover the entire bottom portion 35a of the trench 35, but is not limited to this. In one example, the column region 38 may be formed to partially cover the bottom 35 a of the trench 35 .
  • the distance D between the trenches 35 adjacent in the arrangement direction of the trenches 35 is equal to or less than the width dimension Wt of the trenches 35, but is not limited to this. Distance D may be greater than width dimension Wt.
  • the column regions 38 are formed corresponding to all the trenches 35, but the invention is not limited to this.
  • the column region 38 may not be provided in the main cell region 11 at the bottom portion 35a of the trench 35 that does not form the main cell 11A.
  • the column regions 38 may be selectively provided at the positions of the bottom portions 35 a of the plurality of trenches 35 . In other words, the column region 38 may not be provided at the position of the bottom portion 35a of the trench 35 that constitutes the main cell 11A.
  • the gate trenches 22A and the emitter trenches 21A in the main cell region 11 are alternately arranged in the arrangement direction of the trenches 35 (the x-direction in the above-described embodiment), but the present invention is not limited to this.
  • gate trenches 22A and emitter trenches 21A may be arranged in the arrangement direction of trenches 35 as gate trenches 22A, emitter trenches 21A, emitter trenches 21A, emitter trenches 21A, and gate trenches 22A.
  • the semiconductor device 10 may be a planar gate type IGBT instead of the trench gate type IGBT.
  • the semiconductor device 10 is embodied as an IGBT in the above embodiment, the semiconductor device 10 is not limited to this and may be a trench-type SiCMOSFET (metal-oxide-semiconductor field-effect transistor) or SiMOSFET. In this case, the source electrode of the MOSFET corresponds to the "drive electrode".
  • CMOSFET metal-oxide-semiconductor field-effect transistor
  • on as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the expression “A is formed on B” means that although in this embodiment A may be placed directly on B with contact with B, A may alternatively be placed on B without contacting B. It is intended that it can be positioned above. That is, the term “on” does not exclude structures in which other members are formed between A and B.
  • the z-direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the various structures according to this disclosure are not limited to the z-direction "top” and “bottom” described herein being the vertical “top” and “bottom”.
  • the x-direction may be vertical, or the y-direction may be vertical.
  • the drift layer (33) is a first region (33A) having a first concentration peak (CP1); A second region (a second region ( 33B), and a semiconductor device (10).
  • Appendix 2 A plurality of trenches (35) are provided in a state of being spaced apart from each other and arranged, The semiconductor device according to appendix 1, wherein a plurality of the column regions (38) are provided corresponding to the plurality of trenches (35).
  • the first region (33A) is provided between the trenches (35) adjacent in the arrangement direction (x direction) of the trenches (35),
  • the semiconductor device according to appendix 2 wherein the second region (33B) is provided between the column regions (38) adjacent to each other in the arrangement direction (x direction) of the trenches (35).
  • Appendix 4 The semiconductor device according to Appendix 3, wherein the first region (33A) is provided near an interface (39A) between the drift layer (33) and the body region (34).
  • the second region (33B) has a portion provided at the same position as the column region (38) in the depth direction (z direction) of the trench (35) as a position corresponding to the column region (38).
  • the second region (33B) is a portion provided at a position corresponding to the column region (38) at a position shifted from the column region (38) in the depth direction (z direction) of the trench (35).
  • a distance (D) between the trenches (35) adjacent to each other in the arrangement direction (x direction) of the trenches (35) is equal to or less than the width dimension (Wt) of the trenches (35) Any one of Appendices 2 to 6 1.
  • Appendix 14 14. The semiconductor device according to any one of appendices 1 to 13, wherein the maximum impurity concentration of the column region (38) is higher than the first concentration peak (CP1).
  • the drift layer (33) has a third region (33C) provided at a position deeper than the second region (33B), 15.
  • the semiconductor device (10) is having a main cell region (11) forming an IGBT and a diode cell region (14) forming a free wheel diode connected to the IGBT,
  • the trench (35) is provided in both the main cell region (11) and the diode cell region (14),
  • the column region (38) is provided at the bottom (35a) of the trench (35) formed in the main cell region (11) and is formed in the diode cell region (14). 16.
  • the semiconductor device (10) is having a main cell region (11) forming an IGBT and a diode cell region (14) forming a free wheel diode connected to the IGBT,
  • the trench (35) is provided in both the main cell region (11) and the diode cell region (14),
  • the column region (38) is not located at the bottom (35a) of the trench (35) formed in the diode cell region (14), but the trench (38) formed in the main cell region (11).

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Abstract

半導体装置は、ｎ型のドリフト層と、ｐ型のベース領域と、ベース領域を貫通してドリフト層に到達するように深さ方向に延びたトレンチと、トレンチの内面に形成された絶縁膜と、絶縁膜に囲まれたゲートトレンチと、ドリフト層におけるトレンチの底部の位置に設けられたｐ型のカラム領域と、を備えている。ドリフト層は、第１濃度ピークを有する第１領域と、トレンチよりも深い位置であってカラム領域に対応する位置に設けられ、第１濃度ピークよりも低い第２濃度ピークを有する第２領域と、を有している。

Description

半導体装置
　本開示は、半導体装置に関する。
　たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、低オン抵抗化を図ることができるトレンチゲート構造が知られている（たとえば特許文献１参照）。
特開２０１８－１２０９９０号公報
　ところで、トレンチゲート構造の半導体装置では、低オン抵抗化と高耐圧化とがトレードオフの関係である。このため、低オン抵抗化と高耐圧化との両立には未だ改善の余地がある。
　上記課題を解決する半導体装置は、第１導電型のドリフト層と、前記ドリフト層の表面の側に形成された第２導電型のボディ領域と、前記ボディ領域を貫通して前記ドリフト層に到達するように深さ方向に延びたトレンチと、前記トレンチの内面に形成された絶縁膜と、前記絶縁膜に囲まれたゲート電極と、前記ドリフト層における前記トレンチの底部の位置に設けられた第２導電型のカラム領域と、を備え、前記ドリフト層は、第１濃度ピークを有する第１領域と、前記トレンチよりも深い位置であって前記カラム領域に対応する位置に設けられ、前記第１濃度ピークよりも低い第２濃度ピークを有する第２領域と、を有している。
　上記半導体装置によれば、低オン抵抗化と高耐圧化との両立を図ることができる。
図１は、半導体装置の一実施形態の平面図である。 図２は、半導体装置のメインセル領域の断面構造の一例を示す断面図である。 図３は、図２の一部の拡大図である。 図４は、半導体装置のドリフト層の深さと不純物濃度との関係を示すグラフである。 図５は、半導体装置の製造方法の一実施形態について、その製造工程を説明する説明図である。 図６は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図７は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図８は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１２は、実験例１の半導体装置のメインセル領域の断面構造の一例を示す断面図である。 図１３は、実験例２の半導体装置のメインセル領域の断面構造の一例を示す断面図である。 図１４は、半導体装置のドリフト層の深さと電界強度との関係を示すグラフである。 図１５は、半導体装置のターンオフ時におけるコレクタ－エミッタ間飽和電圧と損失との関係を示すグラフである。 図１６は、半導体装置のターンオン時におけるコレクタ－エミッタ間飽和電圧と損失との関係を示すグラフである。 図１７は、半導体装置の駆動時におけるコレクタ－エミッタ間飽和電圧と損失の合計との関係を示すグラフである。 図１８は、半導体装置のターンオフ時におけるコレクタ－エミッタ間電圧、ゲート－エミッタ間電圧、およびコレクタ電流の推移を示すグラフである。 図１９は、変更例の半導体装置について、メインセル領域およびダイオードセル領域の断面構造の一例を示す断面図である。 図２０は、変更例の半導体装置について、メインセル領域およびダイオードセル領域の断面構造の一例を示す断面図である。 図２１は、変更例の半導体装置について、メインセル領域およびダイオードセル領域の断面構造の一例を示す断面図である。 図２２は、変更例の半導体装置について、メインセル領域およびダイオードセル領域の断面構造の一例を示す断面図である。 図２３は、変更例の半導体装置について、メインセル領域およびその周囲の領域の断面構造の一例を示す断面図である。 図２４は、変更例の半導体装置について、メインセル領域の断面構造の一例を示す断面図である。
　以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。
　（半導体装置の構成）
　図１を参照して、半導体装置１０の一実施形態の構成について説明する。
　図１に示すように、本実施形態の半導体装置１０は、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この半導体装置１０は、たとえば車載用インバータ装置においてスイッチング素子として用いられる。
　半導体装置１０は、たとえば矩形平板状に形成されている。本実施形態では、半導体装置１０の装置主面１０ｓは、たとえば正方形に形成されている。本実施形態では、装置主面１０ｓの一辺の長さは、３．５ｍｍ程度である。つまり、本実施形態の半導体装置１０のチップサイズは、３．５ｍｍ□である。半導体装置１０は、装置主面１０ｓと反対側を向く装置裏面１０ｒ（図２参照）と、装置主面１０ｓと装置裏面１０ｒとの間に形成された４つの装置側面１０ａ～１０ｄと、を有している。装置側面１０ａ～１０ｄは、たとえば装置主面１０ｓと装置裏面１０ｒとを繋ぐ面であり、装置主面１０ｓと装置裏面１０ｒとの双方と直交している。
　半導体装置１０は、半導体装置１０の外部と接続するための外部電極として、エミッタ電極２１、ゲート電極２２、およびコレクタ電極２７（図３参照）を備えている。
　エミッタ電極２１は、ＩＧＢＴのエミッタを構成する電極であり、半導体装置１０のメイン電流が流れる電極である。エミッタ電極２１は、装置主面１０ｓに形成されている。エミッタ電極２１のうちｙ方向の中央よりも装置側面１０ｃの近くかつｘ方向の中央には、凹部２１ａが形成されている。凹部２１ａは、装置側面１０ｃに向けて開口している。
　ゲート電極２２は、ＩＧＢＴのゲートを構成する電極であり、半導体装置１０を駆動させるための駆動電圧信号が半導体装置１０の外部から供給される電極である。ゲート電極２２は、装置主面１０ｓに形成されている。ゲート電極２２は、エミッタ電極２１の凹部２１ａ内に形成されている。
　図２に示すコレクタ電極２７は、ＩＧＢＴのコレクタを構成する電極であり、半導体装置１０のメイン電流が流れる電極である。つまり、半導体装置１０では、コレクタ電極２７からエミッタ電極２１に向けてメイン電流が流れる。コレクタ電極２７は、装置裏面１０ｒを構成している。
　図１の破線で示すように、半導体装置１０は、複数のメインセル１１Ａ（図２参照）が形成されたメインセル領域１１と、メインセル領域１１を囲むようにメインセル領域１１の外側に設けられた外周領域１２と、を備えている。本実施形態では、メインセル領域１１は、ＩＧＢＴを構成する領域である。外周領域１２は、メインセル領域１１以外の領域であるともいえる。
　メインセル領域１１には、エミッタ電極２１が設けられている。エミッタ電極２１は、メインセル領域１１の大部分にわたり形成されている。ｚ方向から視て、エミッタ電極２１は、メインセル領域１１の形状に沿った形状を有している。ｚ方向においてゲート電極２２と重なる位置には、メインセル１１Ａが形成されていない。つまり、メインセル領域１１は、ゲート電極２２を避けるように凹んだ凹部１１ａを有している。
　外周領域１２は、半導体装置１０の絶縁耐圧を向上させる終端構造が設けられる領域である。外周領域１２は、ｚ方向から視て、装置主面１０ｓの外周部分に形成されている。外周領域１２は、エミッタ電極２１を囲む領域である。
　外周領域１２には、ゲート電極２２と、ゲートフィンガー２３と、エミッタ引き回し部２４と、ＦＬＲ（Field Limiting Ring）部２５と、等電位リング２６と、が設けられている。エミッタ電極２１、ゲート電極２２、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６は、共通の金属膜を含む。この金属膜は、たとえばＡｌＣｕを含む材料（アルミニウムと銅との合金）によって形成されている。
　ゲートフィンガー２３は、エミッタ電極２１のうちゲート電極２２から離れた部分におけるメインセル１１Ａにも、ゲート電極２２に供給された電流を速やかに供給するように構成されている。ゲートフィンガー２３は、ゲート電極２２に接続されている。
　ゲートフィンガー２３は、ｚ方向から視て、メインセル領域１１を囲むように設けられている。ゲートフィンガー２３は、ｚ方向から視て、エミッタ電極２１を囲むように設けられているともいえる。ゲートフィンガー２３は、ｚ方向においてエミッタ電極２１およびゲート電極２２と同じ位置に設けられた金属配線を有している。
　ゲートフィンガー２３は、ゲートフィンガー２３Ａ，２３Ｂを含む。ゲートフィンガー２３Ａは、ゲート電極２２から装置側面１０ａに向けて延び、メインセル領域１１を装置側面１０ｃ、装置側面１０ａ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ｂは、ゲート電極２２から装置側面１０ｂに向けて延び、メインセル領域１１を装置側面１０ｃ、装置側面１０ｂ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ａの先端部とゲートフィンガー２３Ｂの先端部とは、エミッタ電極２１よりも装置側面１０ｄ寄りの部分においてｘ方向に隙間をあけて対向している。
　エミッタ引き回し部２４は、エミッタ電極２１と一体化された部分であり、一対のゲートフィンガー２３Ａ，２３Ｂを囲うように環状に形成されている。エミッタ引き回し部２４は、ｚ方向から視て、メインセル領域１１を囲うように環状に形成されているともいえる。
　ＦＬＲ部２５は、半導体装置１０の耐圧向上のための終端構造であり、エミッタ電極２１の外方に設けられている。ＦＬＲ部２５は、エミッタ電極２１およびゲート電極２２を囲む環状に形成されている。本実施形態では、ＦＬＲ部２５は、閉じた環状となるように形成されている。ＦＬＲ部２５は、外周領域１２における電界を緩和し、外部イオンからの影響を抑制することによって半導体装置１０の耐圧を向上させる機能を有している。
　等電位リング２６は、半導体装置１０の耐圧向上のための終端構造であり、ＦＬＲ部２５を囲うように環状に形成されている。本実施形態では、等電位リング２６は、閉じた環状となるように形成されている。等電位リング２６は、半導体装置１０の耐圧を向上させる機能を有している。
　（メインセルの構成）
　次に、メインセル領域１１のメインセル１１Ａの構成について説明する。図２は、メインセル領域１１の一部および外周領域１２の一部の断面構造の一例を示している。なお、図２では、便宜上、メインセル領域１１における半導体装置１０の構成要素の一部のハッチングを省略して示している。
　図２に示すように、半導体装置１０は、半導体基板３０を備えている。半導体基板３０は、たとえばｎ－型のＳｉ（シリコン）を含む材料から形成されている。半導体基板３０は、たとえば５０μｍ以上２００μｍ以下の厚さを有している。
　半導体基板３０は、ｚ方向において互いに反対側を向く基板表面３０ｓおよび基板裏面３０ｒを有している。つまり、ｚ方向は、半導体基板３０の厚さ方向であるともいえる。
　半導体基板３０は、基板裏面３０ｒから基板表面３０ｓに向けて順に、ｐ＋型のコレクタ層３１、ｎ型のバッファ層３２、およびｎ－型のドリフト層３３が積層された構造を有している。基板裏面３０ｒには、コレクタ電極２７が形成されている。コレクタ電極２７は、基板裏面３０ｒの略全面にわたり形成されている。コレクタ電極２７のうち基板裏面３０ｒとは反対側の面は、半導体装置１０の装置裏面１０ｒを構成している。
　コレクタ層３１のｐ型ドーパントとしては、たとえばＢ（ホウ素）、Ａｌ（アルミニウム）等が用いられる。コレクタ層３１の不純物濃度は、たとえば、１×１０１５ｃｍ－３以上２×１０１９ｃｍ－３以下である。
　バッファ層３２およびドリフト層３３のｎ型ドーパントとしては、たとえばＮ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等が用いられる。バッファ層３２の不純物濃度は、たとえば１×１０１５ｃｍ－３以上５×１０１７ｃｍ－３以下である。ドリフト層３３の不純物濃度は、バッファ層３２よりも低く、たとえば１×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下である。
　ドリフト層３３の表面、すなわち基板表面３０ｓには、ｐ型のベース領域３４が形成されている。ベース領域３４は、メインセル領域１１の略全面にわたり形成されている。ベース領域３４の不純物濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。ベース領域３４の基板表面３０ｓからの深さは、たとえば１．０μｍ以上３．０μｍ以下である。ドリフト層３３とベース領域３４との間には界面３９Ａが形成されている。ここで、本実施形態では、ｐ型のベース領域３４は「第２導電型のボディ領域」に対応している。
　メインセル領域１１におけるドリフト層３３の表面（基板表面３０ｓ）には、トレンチ３５が設けられている。本実施形態では、トレンチ３５は、互いに離間して配列された状態で複数設けられている。各トレンチ３５は、たとえばｙ方向に沿って延びており、ｘ方向において互いに離間して配列されている。これにより、ストライプ状のメインセル１１Ａに区画されている。ｘ方向において隣り合うトレンチ３５の間隔（トレンチ３５の中心間距離）は、たとえば、０．５μｍ以上１．５μｍ以下である。各トレンチ３５の幅（トレンチ３５のｘ方向の寸法）は、たとえば、０．５μｍ以上１．５μｍ以下である。本実施形態では、ｘ方向において隣り合うトレンチ３５の間隔は、トレンチ３５の幅以下である。換言すると、トレンチ３５の配列方向において隣り合うトレンチ３５の間の距離Ｄは、トレンチ３５の幅寸法Ｗｔ以下である。なお、各トレンチ３５は、行列状のメインセル１１Ａを区画するように格子状に形成されていてもよい。
　各トレンチ３５は、ベース領域３４を貫通してドリフト層３３に到達するようにｚ方向に延びている。つまり、各トレンチ３５は、ベース領域３４をｚ方向に貫通して、ドリフト層３３の途中まで延びている。これにより、ｚ方向はトレンチ３５の深さ方向となる。より詳細には、各トレンチ３５は、ドリフト層３３の表面（基板表面３０ｓ）からｚ方向に延びている。各トレンチ３５は、ベース領域３４を貫通して、ドリフト層３３のうちベース領域３４よりも基板裏面３０ｒの近く領域に到達するように延びている。本実施形態では、トレンチ３５の深さは、６．０μｍ程度である。
　ドリフト層３３における各トレンチ３５の底部３５ａの位置には、第２導電型（ｐ型）のカラム領域３８が設けられている。つまり、カラム領域３８は、複数のトレンチ３５に対応して、複数のトレンチ３５に対して個別に設けられている。このため、カラム領域３８は、互いに離間して配列された状態で複数設けられている。本実施形態では、各カラム領域３８は、電気的にフローティング状態である。
　カラム領域３８は、対応するトレンチ３５の底部３５ａの全体を覆うように形成されている。つまり、カラム領域３８の幅寸法Ｗｃは、トレンチ３５の幅寸法Ｗｔ以上である。トレンチ３５の幅寸法Ｗｔは、トレンチ３５の配列方向におけるトレンチ３５の寸法であり、カラム領域３８の幅寸法Ｗｃはトレンチ３５の配列方向におけるカラム領域３８の寸法である。トレンチ３５の底部３５ａからのカラム領域３８の深さ（以下、カラム領域３８の深さＨｃ）は、たとえば１μｍ以上２μｍ以下である。本実施形態では、カラム領域３８の深さＨｃは、１．５μｍ程度である。本実施形態では、カラム領域３８の幅寸法Ｗｃはカラム領域３８のｘ方向の寸法であり、カラム領域３８の深さＨｃはトレンチ３５の底部３５ａからのカラム領域３８のｚ方向の寸法である。図２に示すとおり、カラム領域３８は、その幅寸法Ｗｃよりもカラム領域３８の深さＨｃが大きくなるように形成されている（Ｗｃ＜Ｈｃ）。カラム領域３８の不純物濃度は、ベース領域３４の不純物濃度よりも低く、たとえば１．０×１０１５ｃｍ－３以上５．０×１０１７ｃｍ－３以下である。
　メインセル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｎ＋型のエミッタ領域３６が形成されている。エミッタ領域３６は、トレンチ３５のｘ方向の両側に配置されている。つまり、エミッタ領域３６は、ベース領域３４のうちトレンチ３５の配列方向におけるトレンチ３５の両側に設けられているともいえる。このため、ｘ方向において隣り合うトレンチ３５のｘ方向の間には、２つのエミッタ領域３６がｘ方向において互いに間隔をあけて配置されている。各エミッタ領域３６の深さは、たとえば０．２μｍ以上０．６μｍ以下である。また、各エミッタ領域３６の不純物濃度は、ベース領域３４よりも高く、たとえば１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。
　メインセル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｐ＋型のベースコンタクト領域３７が形成されている。ベースコンタクト領域３７は、エミッタ領域３６とｘ方向に隣り合う位置に設けられている。つまり、ベースコンタクト領域３７は、ｘ方向において隣り合うトレンチ３５のｘ方向の間に設けられた２つのエミッタ領域３６のｘ方向の間に設けられている。各ベースコンタクト領域３７は、エミッタ領域３６よりも深く形成されていてもよい。各ベースコンタクト領域３７の深さは、たとえば０．２μｍ以上０．８μｍ以下である。また、各ベースコンタクト領域３７の不純物濃度は、ベース領域３４よりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。ベースコンタクト領域３７は、ベース領域３４内に形成されている。このため、ベース領域３４は、ベース領域３４内における不純物濃度の高い領域としてのベースコンタクト領域３７を含むともいえる。
　各トレンチ３５の内面および基板表面３０ｓの双方には、絶縁膜４１が一体に形成されている。このため、絶縁膜４１は、ドリフト層３３の表面に形成されているともいえる。絶縁膜４１は、たとえば酸化シリコン（ＳｉＯ２）を有している。絶縁膜４１の厚さは、たとえば、１１００Å以上１３００Å以下である。メインセル領域１１における絶縁膜４１は、ゲート絶縁膜を構成しているともいえる。基板表面３０ｓに形成された絶縁膜４１は、基板裏面３０ｒと同じ側を向く裏面４１ｒを有している。本実施形態では、絶縁膜４１の裏面４１ｒは基板表面３０ｓと接している。
　各トレンチ３５内には、たとえばポリシリコン等によって形成された電極材料が絶縁膜４１を介して埋め込まれている。各トレンチ３５に埋め込まれた電極材料は、ゲート電極２２（ゲートフィンガー２３）およびエミッタ電極２１のいずれかに電気的に接続されている。つまり、各トレンチ３５に埋め込まれた電極材料によって、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが形成されている。本実施形態では、複数のトレンチ３５の配列方向において、ゲートトレンチ２２Ａとエミッタトレンチ２１Ａとが交互に設けられている。本実施形態では、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａの双方は、各トレンチ３５の開口端まで埋め込まれている。ゲートトレンチ２２Ａは、ゲート電極２２（図１参照）の一部を構成しているともいえる。
　基板表面３０ｓに設けられた絶縁膜４１の表面４１ｓには、中間絶縁膜４２が形成されている。中間絶縁膜４２は、たとえばＳｉＯ２を有している。中間絶縁膜４２の厚さは、絶縁膜４１よりも厚く、３０００Å以上１５０００Å以下である。
　中間絶縁膜４２の表面４２ｓには、エミッタ電極２１が形成されている。中間絶縁膜４２は、エミッタ電極２１とゲートトレンチ２２Ａとの間と、エミッタ電極２１とエミッタトレンチ２１Ａとの間との双方を埋める層間絶縁膜である。
　メインセル領域１１における中間絶縁膜４２および絶縁膜４１の双方には、ベースコンタクト領域３７を露出するコンタクトホール４３が形成されている。本実施形態では、コンタクトホール４３は、メインセル領域１１におけるトレンチ３５毎に形成されている。エミッタ電極２１の一部は、コンタクトホール４３に埋め込まれてベースコンタクト領域３７と接している。
　エミッタ電極２１は、中間絶縁膜４２の表面４２ｓ上に形成されている電極本体部２１ｃと、複数のコンタクトホール４３に個別に埋め込まれる複数の埋め込み電極部２１ｂと、を有している。本実施形態では、電極本体部２１ｃと各埋め込み電極部２１ｂとは個別に設けられている。電極本体部２１ｃは、各埋め込み電極部２１ｂ上に設けられている。
　より詳細には、中間絶縁膜４２の表面４２ｓおよびコンタクトホール４３を構成する中間絶縁膜４２および絶縁膜４１の内面には、バリアメタル層２１ｅが形成されている。バリアメタル層２１ｅは、たとえばＴｉ（チタン）およびＴｉＮ（窒化チタン）の積層構造によって形成されている。各埋め込み電極部２１ｂおよび電極本体部２１ｃの双方は、バリアメタル層２１ｅ上に形成されている。
　次に、半導体装置１０における半導体領域の不純物濃度の関係について説明する。
　図３は、図２のメインセル領域１１におけるメインセル１１Ａの一部を拡大した図である。図４は、図３のメインセル１１Ａにおいてｚ方向に延びる破線である第１直線Ｌ１および第２直線Ｌ２における不純物濃度の分布の一例を示すグラフである。第１直線Ｌ１は、ｘ方向において隣り合うトレンチ３５間の間に位置している。第２直線Ｌ２は、トレンチ３５内に位置している。図４における実線のグラフＧ１は第１直線Ｌ１における不純物濃度の分布を示すグラフであり、図４における一点鎖線のグラフＧ２は第２直線Ｌ２における不純物濃度の分布を示すグラフである。図４では、横軸がドリフト層３３の表面（基板表面３０ｓ）からの深さを示し、縦軸が不純物濃度を示している。以下の説明において、図３の半導体装置１０の構成要素を参照して説明するものとする。
　図４において、深さＨ１以上深さＨ２以下の領域はベース領域３４に対応し、深さＨ２よりも深い領域はドリフト層３３のうちベース領域３４よりも基板裏面３０ｒに近い領域に対応している。深さＨ２は、ドリフト層３３とベース領域３４との界面３９Ａに対応している。
　また、深さＨ２よりも深い深さＨ４は、トレンチ３５の底部３５ａに対応している。深さＨ４以上深さＨ５以下の領域はカラム領域３８に対応している。深さＨ５は、ドリフト層３３とカラム領域３８との界面３９Ｂに対応している。界面３９Ｂは、カラム領域３８の底面３８ａとドリフト層３３との界面である。
　ｚ方向（図４の深さ方向）においてドリフト層３３のうちベース領域３４と隣り合う領域を第１領域３３Ａとし、ｚ方向においてドリフト層３３のうちカラム領域３８と同じ位置に形成された領域を含む領域を第２領域３３Ｂとし、ｚ方向においてドリフト層３３のうちカラム領域３８よりも深い領域を第３領域３３Ｃとする。つまり、ドリフト層３３は、第１領域３３Ａ、第２領域３３Ｂ、および第３領域３３Ｃを有している。本実施形態では、第１領域３３Ａ、第２領域３３Ｂ、および第３領域３３Ｃは、ｚ方向において互いに離間して形成されている。
　第１領域３３Ａは、深さＨ２よりも深くかつ深さＨ３以下の領域である。第１領域３３Ａは、ドリフト層３３とベース領域３４との界面３９Ａ付近の領域であるともいえる。図４に示すとおり、第１領域３３Ａは、第１濃度ピークＣＰ１を有している。より詳細には、第１領域３３Ａでは、深さＨ２から深くなるにつれて不純物濃度が高くなり、深さＨＡにおいて不純物濃度が第１濃度ピークＣＰ１に達する。本実施形態では、第１濃度ピークＣＰ１は、たとえば９×１０１６ｃｍ－３である。そして深さＨＡから深くなるにつれて不純物濃度は低くなる。第１領域３３Ａの不純物濃度は、たとえば１×１０１６ｃｍ－３よりも高くかつ１×１０１７ｃｍ－３よりも低い。
　第１領域３３Ａの深さＨＡよりも深くかつ深さＨ３以下の領域では、深さＨＡから深くなるにつれて不純物濃度が低くなる度合が大きい。そして、第１領域３３Ａから外れた深さＨ３よりも深い領域においても、ドリフト層３３の深さが深くなるにつれて不純物濃度が低くなる。本実施形態では、深さＨ３から深さＨ３よりも深くかつ深さＨ４よりも浅い深さＨＣまでの範囲において、ドリフト層３３の深さが深くなるにつれて不純物濃度が低くなる。ただし、深さＨ３よりも深い領域では、深さＨＡよりも深くかつ深さＨ３以下の領域と比較して、不純物濃度が低くなる度合が小さくなる。
　深さＨＣから深さＨ４までの領域においては、ドリフト層３３の深さが深くなるにつれて不純物濃度が徐々に高くなる。深さＨ２から深さＨ４までの領域においては、深さＨＣにおいて不純物濃度が最も低くなる。本実施形態では、深さＨＣにおける不純物濃度は、たとえば１×１０１５ｃｍ－３よりも高く２×１０１５ｃｍ－３よりも低い。このように、ドリフト層３３の深さ方向（ｚ方向）における第１領域３３Ａと第２領域３３Ｂとの間の領域では、ドリフト層３３の深さが深くなるにつれて不純物濃度が緩やかに低くなるため、全体として不純物濃度が高い状態が維持される。
　第２領域３３Ｂは、深さＨ４から深さＨ５までの領域である。本実施形態では、第２領域３３Ｂは、ｚ方向（深さ方向）において、カラム領域３８と同じ位置に形成されている。第２領域３３Ｂは、トレンチ３５の底部３５ａよりも深い位置であってカラム領域３８に対応する位置に設けられた領域であるともいえる。第２領域３３Ｂは、カラム領域３８に対応する位置として、深さ方向においてカラム領域３８と同じ位置に設けられた部分を有している。
　図４に示すとおり、第２領域３３Ｂは、第１濃度ピークＣＰ１よりも低い第２濃度ピークＣＰ２を有している。より詳細には、第２領域３３Ｂでは、深さＨ４から深くなるにつれて不純物濃度が高くなり、深さＨＢにおいて不純物濃度が第２濃度ピークＣＰ２に達する。ここで、深さＨＢは、ｚ方向（深さ方向）において、カラム領域３８と重なる位置である。つまり、第２領域３３Ｂは、ｚ方向においてカラム領域３８と重なる位置で不純物濃度が最も高くなる。第２領域３３Ｂでは、深さＨＢから深さＨ５に向かうにつれて不純物濃度が低くなる。第２濃度ピークＣＰ２は、たとえば２×１０１５ｃｍ－３である。第２領域３３Ｂの不純物濃度は、たとえば１×１０１４ｃｍ－３よりも高くかつ２×１０１５ｃｍ－３以下である。
　深さＨ５よりも深くかつ深さＨ６よりも浅い領域においては、ドリフト層３３の深さが深くなるにつれて不純物濃度が低くなる。つまり、この領域における不純物濃度は、深さＨ６における不純物濃度よりも高くなる。
　第３領域３３Ｃは、深さＨ６以下の領域である。深さＨ６は、カラム領域３８よりも深い領域である。ドリフト層３３のうち不純物濃度が最も低くなる領域である。第３領域３３Ｃは、ｚ方向（図４の深さ方向）においてドリフト層３３のうち基板裏面３０ｒに近い方の端部を構成している。第３領域３３Ｃでは、深さＨ６から深くなっても不純物濃度が一定となる。第３領域３３Ｃの不純物濃度は、たとえば１×１０１４ｃｍ－３である。このため、第２領域３３Ｂの第２濃度ピークＣＰ２は、第３領域３３Ｃの不純物濃度よりも高いともいえる。このように、ドリフト層３３の深さ方向（ｚ方向）における第２領域３３Ｂと第３領域３３Ｃとの間の領域（深さＨ５よりも深くかつ深さＨ６よりも浅い領域）の不純物濃度は、第３領域３３Ｃの不純物濃度よりも高くなる。
　図４に示すとおり、カラム領域３８の不純物濃度の最大値ＣＭ１は、第２領域３３Ｂの第２濃度ピークＣＰ２よりも高い。さらに、カラム領域３８の不純物濃度の最大値ＣＭ１は、第１領域３３Ａの第１濃度ピークＣＰ１よりも高い。一方、カラム領域３８の不純物濃度は、ベース領域３４の不純物濃度よりも低い。カラム領域３８の不純物濃度の最大値ＣＭ１は、ベース領域３４の不純物濃度の最大値ＣＭ２よりも低いともいえる。
　また、ドリフト層３３の深さ方向（ｚ方向）において、カラム領域３８の不純物濃度は、カラム領域３８の略全体にわたり第２領域３３Ｂの不純物濃度よりも高い。より詳細には、カラム領域３８の不純物濃度は、界面３９Ｂ付近（深さＨ５付近）を除いて、第２領域３３Ｂの不純物濃度よりも高い。
　なお、ｚ方向（深さ方向）における第１領域３３Ａの範囲は任意に変更可能である。一例では、第１領域３３Ａは、深さＨ３よりも深い領域を含んでいてもよい。たとえば第１領域３３Ａは、深さＨ２から深さＨＣまでの領域であってもよい。またたとえば第１領域３３Ａは、深さＨ２から深さＨ４までの領域であってもよい。
　また、ｚ方向（深さ方向）における第２領域３３Ｂの範囲は任意に変更可能である。一例では、第２領域３３Ｂは、深さＨ４よりも浅い領域を含んでいてもよい。一例では、第２領域３３Ｂは、深さＨＣから深さＨ５までの領域であってもよい。この場合、第１領域３３Ａは、深さＨ２から深さＨ３までの領域、または、深さＨ２から深さＨＣまでの領域となる。またたとえば第２領域３３Ｂは、深さＨ３から深さＨ５までの領域であってもよい。この場合、第１領域３３Ａは、深さＨ２から深さＨ３までの領域である。
　また一例では、第２領域３３Ｂは、深さＨ５よりも深い領域を含んでいてもよい。一例では、第２領域３３Ｂは、深さＨ４から深さＨ６までの領域である。つまり、第２領域３３Ｂは、深さＨ３から深さＨ６までの領域であればよい。このように、第２領域３３Ｂは、カラム領域３８に対応する位置として、深さ方向においてカラム領域３８からずれた位置に設けられた部分を有していてもよい。
　（半導体装置の製造方法）
　図５～図１１を参照して、本実施形態の半導体装置１０の製造方法について説明する。なお、以下では、メインセル領域１１の製造方法について説明する。また、便宜上、図５～図１１を用いて、1つの半導体装置１０の製造方法として説明する。ここで、本実施形態の半導体装置１０の製造方法は、１つの半導体装置１０の製造に限られず、複数の半導体装置１０の製造であってもよい。
　本実施形態の半導体装置１０の製造方法は、Ｓｉを含む材料から形成された半導体基板８３０を用意する工程を備えている。図５に示すように、半導体基板８３０は、第１導電型の半導体層としてのｎ－型のドリフト層３３を有している。ドリフト層３３は、半導体基板８３０の全体にわたり形成されている。ドリフト層３３の不純物濃度は、たとえば１×１０１４ｃｍ－３である。半導体基板８３０は、その厚さ方向（ｚ方向）において互いに反対側を向く基板表面８３０ｓおよび基板裏面（図示略）を有している。このため、基板表面８３０ｓはドリフト層３３の表面であるともいえる。
　続いて、図５に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０に複数のトレンチ８３５を形成する工程を備えている。具体的には、まず、半導体基板８３０の基板表面８３０ｓにトレンチマスク（図示略）を形成する。続いて、トレンチマスクを選択的にエッチングする。つまり、ｚ方向から視て、トレンチマスクのうちトレンチ８３５を形成する領域をエッチングする。これにより、トレンチマスクには、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域が露出される。続いて、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域をエッチングする。これにより、半導体基板８３０にトレンチ８３５が形成される。
　続いて、本実施形態の半導体装置１０の製造方法は、複数のトレンチ８３５および半導体基板８３０の表面に犠牲酸化膜８５０を形成する工程を備えている。犠牲酸化膜８５０は、半導体基板８３０を熱酸化することによって形成される。犠牲酸化膜８５０は、たとえばシリコン酸化膜（ＳｉＯ２）を含む材料によって形成される。
　図６に示すように、本実施形態の半導体装置１０の製造方法は、ドリフト層３３に第１導電型（ｎ型）の不純物を注入する工程を備えている。
　この工程においては、不純物は、トレンチ８３５からｚ方向に対して傾斜した方向でドリフト層３３に注入され、拡散される。一例では、ｚ方向に対して７°傾斜した方向からトレンチ８３５を介してドリフト層３３に注入され、拡散される。これにより、ドリフト層３３に第１領域３３Ａ、第２領域３３Ｂ、および第３領域３３Ｃが形成される。第１領域３３Ａは、第１濃度ピークＣＰ１を有する領域となる。第１領域３３Ａの不純物濃度は、たとえば１×１０１５ｃｍ－３よりも高くかつ１×１０１７ｃｍ－３よりも低くなる。第２領域３３Ｂは、第１濃度ピークＣＰ１よりも低い第２濃度ピークＣＰ２を有する領域となる。第２領域３３Ｂの不純物濃度は、たとえば１×１０１４ｃｍ－３よりも高くかつ２×１０１５ｃｍ－３以下となる。第３領域３３Ｃは、トレンチ８３５よりも基板裏面に近い領域である。第３領域３３Ｃの不純物濃度は、たとえば１×１０１４ｃｍ－３となる。
　図７に示すように、本実施形態の半導体装置１０の製造方法は、ベース領域３４およびカラム領域３８を形成する工程を備えている。
　この工程においては、第２導電型（ｐ型）の不純物が、メインセル領域１１の全体に対してｚ方向に沿ってドリフト層３３に注入される。これにより、ｘ方向において隣り合うトレンチ８３５の間のドリフト層３３にｐ型不純物が注入および拡散されることによってベース領域３４が形成される。トレンチ８３５を介してトレンチ８３５の底部８３５ａにｐ型不純物が注入および拡散されることによってカラム領域３８が形成される。ベース領域３４の不純物濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下となる。カラム領域３８の不純物濃度は、たとえば１．０×１０１５ｃｍ－３以上５．０×１０１７ｃｍ－３以下となる。その後、犠牲酸化膜８５０を除去する。
　図８に示すように、本実施形態の半導体装置１０の製造方法は、絶縁膜８４１を形成する工程と、電極を形成する工程と、を備えている。
　絶縁膜８４１を形成する工程では、まず、半導体基板８３０が熱酸化されることによって各トレンチ８３５の内面を含む半導体基板８３０の表面全体に酸化膜が形成される。これにより、半導体基板８３０の基板表面８３０ｓに絶縁膜８４１が形成される。絶縁膜８４１は、絶縁膜４１に対応する絶縁膜である。メインセル領域１１（図２参照）の絶縁膜８４１は、ゲート絶縁膜であり、各トレンチ８３５の内面にも形成される。
　続いて、電極を形成する工程では、ポリシリコン等の電極材料ＰＳが各トレンチ８３５に埋め込まれるとともに半導体基板８３０の基板表面８３０ｓに形成される。これにより、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが形成される。
　続いて、半導体基板８３０の基板表面８３０ｓのうちメインセル領域１１における電極材料ＰＳをエッチングによって除去する。続いて、各トレンチ８３５に埋め込まれた電極材料ＰＳを酸化させる。これにより、電極材料ＰＳ上に絶縁膜８４１が形成される。
　図９に示すように、本実施形態の半導体装置１０の製造方法は、エミッタ領域３６を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓに対して選択的にｎ型の不純物がイオン注入および拡散されることによって、ｎ＋型のエミッタ領域３６が形成される。エミッタ領域３６の不純物濃度は、ベース領域３４の不純物濃度よりも高く、たとえば１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下となる。
　図１０に示すように、本実施形態の半導体装置１０の製造方法は、中間絶縁膜８４２を形成する工程と、開口部を形成する工程と、ベースコンタクト領域３７を形成する工程と、を備えている。
　中間絶縁膜８４２は、たとえば化学蒸着法（ＣＶＤ：chemical vapor deposition）によって半導体基板８３０の基板表面８３０ｓの全体にわたり形成される。中間絶縁膜８４２は、絶縁膜８４１の表面８４１ｓに形成される。中間絶縁膜８４２は中間絶縁膜４２に対応する絶縁膜である。中間絶縁膜８４２は、絶縁膜８４１に積層される。この場合、半導体基板８３０の基板表面８３０ｓを覆う絶縁膜は、半導体基板８３０の基板表面８３０ｓに形成された絶縁膜８４１と中間絶縁膜８４２との２層構造の絶縁膜となる。
　エッチングによって中間絶縁膜８４２および絶縁膜８４１をそれぞれ貫通するように開口部８４３が形成される。開口部８４３は、ベース領域３４を露出する。これにより、絶縁膜４１および中間絶縁膜４２がそれぞれ形成される。
　続いて、半導体基板８３０の基板表面８３０ｓに対して開口部８４３を介してｐ型のドーパントがイオン注入および拡散されることによって、ｐ＋型のベースコンタクト領域３７が形成される。ベースコンタクト領域３７の不純物濃度は、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下となる。
　図１１に示すように、本実施形態の半導体装置１０の製造方法は、エミッタ電極２１を形成する工程を備えている。
　まず、たとえばチタン（Ｔｉ）を用いたスパッタリングによって、中間絶縁膜４２の表面４２ｓおよび開口部８４３の内面に第１金属層を形成する。続いて、第１金属層上に窒化チタン（ＴｉＮ）を用いたスパッタリングによって第２金属層を形成する。これにより、バリアメタル層２１ｅが形成される。続いて、ＡｌＣｕを用いたスパッタリングによって電極層８２１を形成する。電極層８２１は、ｚ方向から視て中間絶縁膜４２の全体にわたり形成されている。続いて、電極層８２１をエッチングすることによって、エミッタ電極２１が形成される。
　図示していないが、本実施形態の半導体装置１０の製造方法は、バッファ層３２、コレクタ層３１、およびコレクタ電極２７を形成する工程を備えている。具体的には、半導体基板８３０の基板裏面に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、バッファ層３２およびコレクタ層３１が順に形成される。続いて、コレクタ層３１のうちバッファ層３２とは反対側の表面にコレクタ電極２７を形成する。以上の工程を経て、半導体装置１０が製造される。なお、図５～図１１は半導体装置１０の製造工程の一部を示したものであり、半導体装置１０の製造方法は、図５～図１１で示されなかった工程を備えていてもよい。
　（本実施形態の作用）
　図３、図４、および図１２～図１８を参照して、本実施形態の作用について説明する。
　図１２は、実験例１の半導体装置１０Ｘのメインセル領域１１の断面構造を示している。図１３は、実験例２の半導体装置１０Ｙのメインセル領域１１の断面構造を示している。図４における破線のグラフＧＲは、半導体装置１０Ｘ，１０Ｙの第１直線Ｌ１における不純物濃度の分布を示すグラフである。なお、本実施形態の半導体装置１０は実験例３として扱う。
　図４、図１２、および図１３に示すように、半導体装置１０Ｘ，１０Ｙは、半導体装置１０と比較して、カラム領域３８と、ドリフト層３３の第２領域３３Ｂおよび第３領域３３Ｃとが省略された構成である。半導体装置１０Ｙは、半導体装置１０Ｘと比較して、トレンチ３５の配列ピッチが狭い構成である。半導体装置１０Ｙにおけるｘ方向に隣り合うトレンチ３５間の距離ＤＹは、本実施形態における半導体装置１０のｘ方向に隣り合うトレンチ３５間の距離Ｄ（図３参照）と等しい。つまり、半導体装置１０Ｘにおけるｘ方向に隣り合うトレンチ３５間の距離ＤＸは、本実施形態における半導体装置１０のｘ方向に隣り合うトレンチ３５間の距離Ｄよりも大きい。ｚ方向から視たメインセル領域１１の面積は、半導体装置１０，１０Ｘ，１０Ｙで変更がないため、半導体装置１０Ｘのメインセルの数は、半導体装置１０，１０Ｙのメインセルの数よりも少なくなる。
　図４のグラフＧＲに示すように、半導体装置１０Ｘ，１０Ｙのドリフト層３３の第１領域３３Ａは、半導体装置１０と同様に、深さＨＡにおいて第１濃度ピークＣＰ１を有している。半導体装置１０Ｘ，１０Ｙの第１領域３３Ａにおいては、第１濃度ピークＣＰ１から深くなるにつれて不純物濃度が低下する度合が半導体装置１０の第１領域３３Ａよりも大きい。そして、トレンチ３５の底部３５ａよりも浅い深さＨＴにおいて不純物濃度がたとえば１×１０１４ｃｍ－３となる。つまり、半導体装置１０Ｘ，１０Ｙにおいては、トレンチ３５の底部３５ａよりも浅い深さＨＴにおいて、半導体装置１０における深さＨ６と同様の不純物濃度となる。半導体装置１０Ｘ，１０Ｙでは、ドリフト層３３のうち深さＨＴ以下の領域では、不純物濃度がたとえば１×１０１４ｃｍ－３となる。つまり、半導体装置１０における第１領域３３Ａと第２領域３３Ｂとの間の領域の不純物濃度は、半導体装置１０Ｘ，１０Ｙのドリフト層３３のうち深さＨＴよりも深い領域の不純物濃度よりも高くなる。また、半導体装置１０における第１領域３３Ａと第２領域３３Ｂとの間の領域の不純物濃度は、半導体装置１０Ｘ，１０Ｙにおける第１領域３３Ａと第２領域３３Ｂとの間の領域と対応する領域（半導体装置１０Ｘ，１０Ｙにおける深さＨ３よりも深くかつ深さＨ４以下の領域）の不純物濃度よりも高い。そして、半導体装置１０における第１領域３３Ａと第２領域３３Ｂとの間の領域の不純物濃度と、半導体装置１０Ｘ，１０Ｙにおける深さＨ３よりも深くかつ深さＨ４以下の領域の不純物濃度との差は、深さＨ３から深さＨ４に向かうにつれて大きくなる。
　図１４は、実験例１～３におけるドリフト層３３のｚ方向の位置に対するドリフト層３３の電界強度の関係を示すグラフである。図１４は、コレクタ－エミッタ間を短絡した状態でコレクタ－エミッタ間に１０００Ｖの電圧を印加した場合のシミュレーション結果である。
　図１４に示すように、トレンチ３５の底部３５ａに対応する深さＨ４において、実験例３の電界強度は、実験例１，２の電界強度よりも低い。つまり、実験例３では、トレンチ３５の底部３５ａの位置にカラム領域３８が設けられているため、トレンチ３５の底部３５ａの電界集中が低減されている。一方、実験例１，２では、トレンチ３５の底部３５ａの位置にカラム領域３８が形成されていないため、トレンチ３５の底部３５ａにおいて電界集中が発生している。
　図１５は、実験例１～３において半導体装置をターンオフしたときのコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と、損失Ｅｏｆｆとの関係を示すグラフである。
　図１５に示すように、実験例３は、ターンオフ時において同じ損失Ｅｏｆｆの大きさにおけるコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が実験例１，２よりも低いことが分かる。つまり、実験例３は、ターンオフ時においてコレクタ－エミッタ間電圧Ｖｃｅにおける損失Ｅｏｆｆが実験例１，２よりも低くなることが分かる。これにより、実験例３は、実験例１，２よりもターンオフ時における損失Ｅｏｆｆおよびコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の双方を低減するように設計できる。
　図１６は、実験例１～３において半導体装置をターンオンしたときのコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と、損失Ｅｏｎとの関係を示すグラフである。
　図１６に示すように、実験例３は、同じコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）における損失Ｅｏｎが実験例１よりも大きく、実験例２よりも小さい。これは、実験例２，３は、実験例１よりもメインセル１１Ａの個数が多くなることによってミラー容量が増加したことが原因であると考えられる。一方、実験例３は、トレンチ３５の底部３５ａにカラム領域３８が設けられているため、ミラー容量の増加が抑制される。これにより、実験例３は、実験例２よりも同じコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）における損失Ｅｏｎが小さくなる。
　図１７は、実験例１～３におけるコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と、損失の合計（以下、損失Ｅｔｏｔａｌ）との関係を示すグラフである。損失Ｅｔｏｔａｌとは、ターンオン時における損失Ｅｏｆｆとターンオフ時における損失Ｅｏｎとの合計である。
　図１７に示すように、実験例３は、同じ損失Ｅｔｏｔａｌの大きさにおけるコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が実験例１，２よりも低いことが分かる。つまり、実験例３は、コレクタ－エミッタ間電圧Ｖｃｅにおける損失Ｅｔｏｔａｌが実験例１，２よりも低くなることが分かる。これにより、実験例３は、実験例１，２よりも損失Ｅｔｏｔａｌおよびコレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の双方を低減するように設計できる。
　図１８は、実験例１～３において半導体装置をターンオンしたときのコレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、およびゲート－エミッタ間電圧Ｖｇｅの推移を示すグラフである。破線のグラフは実験例１を示し、一点鎖線のグラフは実験例２を示し、実線のグラフは実験例３を示している。
　図１６においても示したとおり、微細化によってメインセル１１Ａの個数が増加することにともないミラー容量が増加するため、ターンオン時における損失Ｅｏｎが増加する。これにより、図１８に示すように、ターンオン時における実験例２の電流の立ち上がり速度は、実験例１の電流の立ち上がり速度よりも遅い。一方、実験例３は、トレンチ３５の底部３５ａの位置にカラム領域３８が設けられていることによってミラー容量の増加が抑制されているため、ターンオン時における実験例３の電流の立ち上がり速度は、実験例１の電流の立ち上がり速度よりも遅いものの、実験例２の電流の立ち上がり速度よりも速くなる。
　（本実施形態の効果）
　本実施形態の半導体装置１０によれば、以下の効果が得られる。
　（１）半導体装置１０は、第１導電型（ｎ型）のドリフト層３３と、ドリフト層３３の表面の側に形成された第２導電型（ｐ型）のベース領域３４と、ベース領域３４を貫通してドリフト層３３に到達するように深さ方向（ｚ方向）に延びたトレンチ３５と、トレンチ３５の内面に形成された絶縁膜４１と、絶縁膜４１に囲まれたゲートトレンチ２２Ａと、ドリフト層３３におけるトレンチ３５の底部３５ａの位置に設けられた第２導電型（ｐ型）のカラム領域３８と、を備えている。ドリフト層３３は、第１濃度ピークＣＰ１を有する第１領域３３Ａと、トレンチ３５よりも深い位置であってカラム領域３８に対応する位置に設けられ、第１濃度ピークＣＰ１よりも低い第２濃度ピークＣＰ２を有する第２領域３３Ｂと、を有している。
　この構成によれば、トレンチ３５の底部３５ａの位置にカラム領域３８が設けられているため、トレンチ３５の底部３５ａの電界集中を低減できる。このため、微細化によってメインセル１１Ａの個数が増加してもミラー容量の増加を抑制できる。したがって、半導体装置１０の高耐圧化と低オン抵抗化との両立を図ることができる。
　ところで、微細化によってトレンチ３５の配列方向（ｘ方向）において隣り合うカラム領域３８同士が近づくため、カラム領域３８が接合してしまうおそれがある。隣り合うカラム領域３８が接合した場合、コレクタ電極２７からエミッタ電極２１に流れる電流はカラム領域３８を通過する必要があるので、コレクタ電極２７からエミッタ電極２１に電流が流れにくくなってしまう。
　一方、本実施形態の半導体装置１０では、ドリフト層３３におけるカラム領域３８と対応する位置に第２濃度ピークＣＰ２を有する第２領域３３Ｂが設けられている。これにより、第２領域３３Ｂの不純物濃度が比較的高くなるため、カラム領域３８を形成する場合にトレンチ３５の配列方向（ｘ方向）におけるカラム領域３８の広がりを抑制できる。これにより、トレンチ３５の配列方向において隣り合うカラム領域３８が接合することを抑制できる。
　（２）カラム領域３８は、複数のトレンチ３５に対応して複数設けられている。
　この構成によれば、各トレンチ３５の底部３５ａの電界集中を低減できるため、半導体装置１０の高耐圧化を図ることができる。
　（３）ドリフト層３３の第２領域３３Ｂは、トレンチ３５の配列方向（ｘ方向）において隣り合うカラム領域３８の間に設けられている。
　この構成によれば、カラム領域３８を形成する場合にトレンチ３５の配列方向（ｘ方向）にカラム領域３８が広がることを抑制できる。これにより、トレンチ３５の配列方向に隣り合うカラム領域３８同士が接合することを抑制できる。
　（４）ドリフト層３３の第２領域３３Ｂは、トレンチ３５の深さ方向（ｚ方向）においてカラム領域３８と同じ位置に設けられた部分を有している。
　この構成によれば、カラム領域３８を形成する場合にトレンチ３５の配列方向（ｘ方向）にカラム領域３８が広がることを一層抑制できる。これにより、トレンチ３５の配列方向に隣り合うカラム領域３８同士が接合することを一層抑制できる。
　（５）カラム領域３８は、トレンチ３５の底部３５ａの全体を覆うように形成されている。
　この構成によれば、トレンチ３５の底部３５ａの電界集中を一層低減できる。
　（６）トレンチ３５の配列方向（ｘ方向）において隣り合うトレンチ３５の間の距離Ｄは、トレンチ３５の幅寸法Ｗｔ以下である。
　この構成によれば、同一のチップサイズにおいてメインセル１１Ａの個数を増やすことができる。しかし、この場合、トレンチ３５間の距離が短くなりやすく、カラム領域３８同士が接合するおそれがある。
　この点、本実施形態では、上述したとおり、第２領域３３Ｂによってカラム領域３８の広がりを抑制できるため、上記のとおりトレンチ３５間の距離を短くしても、カラム領域３８同士が接合することを抑制できる。したがって、カラム領域３８同士が接合することを抑制しつつ、メインセル１１Ａの集積化を図ることができる。
　［変更例］
　上記実施形態は本開示に関する半導体装置が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する半導体装置は、上記実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記実施形態に共通する部分については、上記実施形態と同一符号を付してその説明を省略する。
　・上記実施形態において、半導体装置１０は、ＩＧＢＴを構成するメインセル領域１１と、ＩＧＢＴに接続される還流ダイオードを構成するダイオードセル領域１４と、を有していてもよい。このようなダイオードセル領域１４を有する半導体装置１０、いわゆるＲＣ（Reverse Conducting）－ＩＧＢＴの４つの構成パターンについて、図１９～図２２を用いて説明する。なお、図２０～図２２の変更例の半導体装置１０については、図１９の変更例の半導体装置１０の構成と異なる点を主に説明する。
　図１９に示すように、複数のトレンチ３５は、メインセル領域１１およびダイオードセル領域１４の双方にわたり設けられている。図示された例においては、メインセル領域１１では、トレンチ３５の配列方向（ｘ方向）においてエミッタトレンチ２１Ａとゲートトレンチ２２Ａとが交互に設けられている。図示された例においては、メインセル領域１１のうちダイオードセル領域１４と隣り合う端部には、エミッタトレンチ２１Ａが設けられている。ダイオードセル領域１４では、エミッタトレンチ２１Ａが設けられており、ゲートトレンチ２２Ａが設けられていない。
　図示された例においては、メインセル領域１１およびダイオードセル領域１４の双方のトレンチ３５の底部３５ａの位置には、カラム領域３８が設けられている。つまり、カラム領域３８は、メインセル領域１１に形成されているトレンチ３５の底部３５ａの位置に設けられているとともに、ダイオードセル領域１４に形成されているトレンチ３５の底部３５ａの位置に設けられている。
　メインセル領域１１およびダイオードセル領域１４の双方におけるドリフト層３３の表面には、ベース領域３４が設けられている。メインセル領域１１には、上記実施形態と同様に、エミッタ領域３６およびベースコンタクト領域３７が設けられている。一方、ダイオードセル領域１４には、エミッタ領域３６およびベースコンタクト領域３７が設けられていない。つまり、エミッタ領域３６およびベースコンタクト領域３７は、ダイオードセル領域１４のベース領域３４ではなく、メインセル領域１１のベース領域３４に選択的に設けられている。
　コレクタ層３１は、第１導電型（ｎ型）の第１コレクタ領域３１Ａと、第２導電型（ｐ型）の第２コレクタ領域３１Ｂと、を有している。第１コレクタ領域３１Ａは、ダイオードセル領域１４に設けられている。第２コレクタ領域３１Ｂは、メインセル領域１１の全体にわたり設けられている。また、第２コレクタ領域３１Ｂは、ダイオードセル領域１４の一部に設けられている。このため、ダイオードセル領域１４は、第１コレクタ領域３１Ａと第２コレクタ領域３１Ｂとの２つの領域を有している。
　絶縁膜４１および中間絶縁膜４２の双方は、メインセル領域１１およびダイオードセル領域１４の双方を覆うように形成されている。絶縁膜４１および中間絶縁膜４２には、絶縁膜４１および中間絶縁膜４２の双方を貫通するコンタクトホール４３が設けられている。コンタクトホール４３は、メインセル領域１１に対応する位置およびダイオードセル領域１４に対応する位置にそれぞれ設けられている。
　エミッタ電極２１は、メインセル領域１１およびダイオードセル領域１４の双方を覆うように形成されている。エミッタ電極２１のバリアメタル層２１ｅは、メインセル領域１１およびダイオードセル領域１４の双方におけるコンタクトホール４３を構成する内面および中間絶縁膜４２の表面４２ｓに形成されている。このバリアメタル層２１ｅ上にエミッタ電極２１の電極本体部２１ｃおよび埋め込み電極部２１ｂが形成されている。電極本体部２１ｃは、メインセル領域１１およびダイオードセル領域１４の双方を覆う中間絶縁膜４２の表面４２ｓに形成されたバリアメタル層２１ｅ上に形成されている。埋め込み電極部２１ｂは、メインセル領域１１およびダイオードセル領域１４の双方における複数のコンタクトホール４３内に個別に埋め込まれている。
　図２０に示す変更例の半導体装置１０は、図１９に示す半導体装置１０から、ダイオードセル領域１４の中間絶縁膜４２と、基板表面３０ｓのうちエミッタトレンチ２１Ａ以外の部分の絶縁膜４１と、を省略した構成である。これにともない、ダイオードセル領域１４ではコンタクトホール４３が省略されるため、エミッタ電極２１のうちダイオードセル領域１４を覆う部分には、埋め込み電極部２１ｂが設けられていない。つまり、埋め込み電極部２１ｂは、ダイオードセル領域１４ではなく、メインセル領域１１に対応するエミッタ電極２１に選択的に設けられている。また、エミッタ電極２１は、段差部２１ｄを有している。段差部２１ｄは、ダイオードセル領域１４のうちメインセル領域１１との境界を構成する端部に設けられている。ダイオードセル領域１４に対応するエミッタ電極２１では、基板表面３０ｓ上にバリアメタル層２１ｅが設けられており、バリアメタル層２１ｅ上には電極本体部２１ｃが設けられている。
　図２１に示す変更例の半導体装置１０は、図１９に示す半導体装置１０から、ダイオードセル領域１４の各トレンチ３５の底部３５ａの位置に設けられたカラム領域３８を省略した構成である。これにともない、ダイオードセル領域１４に対応するドリフト層３３には、第１領域３３Ａおよび第２領域３３Ｂが設けられていない。つまり、第１領域３３Ａおよび第２領域３３Ｂは、ダイオードセル領域１４ではなく、メインセル領域１１に対応するドリフト層３３に選択的に設けられている。
　図２２に示す変更例の半導体装置１０は、図２１に示す半導体装置１０から、ダイオードセル領域１４の中間絶縁膜４２と、基板表面３０ｓのうちエミッタトレンチ２１Ａ以外の部分の絶縁膜４１と、を省略した構成である。エミッタ電極２１の構成は、図２０のエミッタ電極２１の構成と同じである。
　・上記実施形態において、半導体装置１０は、図２３に示すように、メインセル領域１１を囲むように第２導電型（ｐ型）のフローティング領域５０が設けられていてもよい。フローティング領域５０は、電気的にフローティング状態である。フローティング領域５０は、トレンチ３５よりも深くなるように設けられている。トレンチ３５の配列方向におけるメインセル領域１１の両端部に設けられたエミッタトレンチ２１Ａは、メインセル１１Ａを構成するものではない。フローティング領域５０は、これらエミッタトレンチ２１Ａのトレンチ３５の底部３５ａを覆うように設けられている。図示された例においては、フローティング領域５０は、エミッタトレンチ２１Ａのトレンチ３５の底部３５ａの一部を覆うように形成されている。なお、フローティング領域５０は、エミッタトレンチ２１Ａのトレンチ３５の底部３５ａの全部を覆うように形成されていてもよい。
　・上記実施形態において、トレンチ３５の深さ方向およびトレンチ３５の配列方向に沿う平面で切ったカラム領域３８の形状、本実施形態ではｚ方向およびｘ方向に沿う平面で切ったカラム領域３８の形状は任意に変更可能である。一例では、図２４に示すように、カラム領域３８は、ｚ方向においてトレンチ３５の底部３５ａから基板裏面３０ｒに向けて離れるにつれてｘ方向に広がる突出領域３８ｂが形成されていてもよい。
　・上記実施形態では、カラム領域３８は、ｚ方向においてベース領域３４から離間した位置に設けられていたが、これに限られない。カラム領域３８の形成範囲は任意に変更可能である。一例では、カラム領域３８は、ベース領域３４と繋がるように形成されていてもよい。より詳細には、カラム領域３８は、ドリフト層３３におけるトレンチ３５の底部３５ａの位置に設けられる第１カラム領域と、第１カラム領域からトレンチ３５の側面に沿ってベース領域３４に向けて延びる第２カラム領域と、を有している。第２カラム領域は、第１カラム領域とベース領域３４とを接続する接続領域である。第２カラム領域は、たとえばトレンチ３５の深さ方向（上記実施形態ではｚ方向）に沿って延びている。トレンチ３５の配列方向において隣り合うトレンチ３５間に形成された２つの第２カラム領域は、トレンチ３５の配列方向において互いに離間している。つまり、トレンチ３５の配列方向における２つの第２カラム領域の間には、ドリフト層３３が形成されている。
　・上記実施形態では、カラム領域３８は、トレンチ３５の底部３５ａの全体を覆うように形成されていたが、これに限られない。一例では、カラム領域３８は、トレンチ３５の底部３５ａの一部を覆うように形成されていてもよい。
　・上記実施形態では、トレンチ３５の配列方向において隣り合うトレンチ３５間の距離Ｄは、トレンチ３５の幅寸法Ｗｔ以下であったが、これに限られない。距離Ｄは、幅寸法Ｗｔよりも大きくてもよい。
　・上記実施形態では、カラム領域３８が全てのトレンチ３５に対応して形成されたが、これに限られない。たとえば、メインセル領域１１のうちメインセル１１Ａを構成しないトレンチ３５の底部３５ａの位置にはカラム領域３８が設けられていなくてもよい。また、たとえば、カラム領域３８は、複数のトレンチ３５の底部３５ａの位置に選択的に設けられていてもよい。つまり、メインセル１１Ａを構成するトレンチ３５であってもトレンチ３５の底部３５ａの位置にカラム領域３８が設けられていない場合もある。
　・上記実施形態では、メインセル領域１１におけるゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａは、トレンチ３５の配列方向（上記実施形態ではｘ方向）に交互に配置されたが、これに限られない。たとえば、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａは、トレンチ３５の配列方向において、ゲートトレンチ２２Ａ、エミッタトレンチ２１Ａ、エミッタトレンチ２１Ａ、エミッタトレンチ２１Ａ、およびゲートトレンチ２２Ａのように配列されていてもよい。
　・上記実施形態において、半導体装置１０は、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴであってもよい。
　・上記実施形態では、半導体装置１０をＩＧＢＴとして具体化したが、これに限られず、半導体装置１０は、トレンチ型のＳｉＣＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）またはＳｉＭＯＳＦＥＴであってもよい。この場合、ＭＯＳＦＥＴのソース電極は「駆動電極」に対応する。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
　［付記］
　上記実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　第１導電型のドリフト層（３３）と、
　前記ドリフト層（３３）の表面（３０ｓ）の側に形成された第２導電型のボディ領域（３４）と、
　前記ボディ領域（３４）を貫通して前記ドリフト層（３３）に到達するように深さ方向（ｚ方向）に延びたトレンチ（３５）と、
　前記トレンチ（３５）の内面に形成された絶縁膜（４１）と、
　前記絶縁膜（４１）に囲まれたゲート電極（２１Ａ）と、
　前記ドリフト層（３３）における前記トレンチ（３５）の底部（３５ａ）の位置に設けられた第２導電型のカラム領域（３８）と、を備え、
　前記ドリフト層（３３）は、
　第１濃度ピーク（ＣＰ１）を有する第１領域（３３Ａ）と、
　前記トレンチ（３５）よりも深い位置であって前記カラム領域（３８）に対応する位置に設けられ、前記第１濃度ピーク（ＣＰ１）よりも低い第２濃度ピーク（ＣＰ２）を有する第２領域（３３Ｂ）と、を有している
　半導体装置（１０）。
　（付記２）
　前記トレンチ（３５）は、互いに離間して配列された状態で複数設けられており、
　前記カラム領域（３８）は、前記複数のトレンチ（３５）に対応して複数設けられている
　付記１に記載の半導体装置。
　（付記３）
　前記第１領域（３３Ａ）は、前記トレンチ（３５）の配列方向（ｘ方向）において隣り合う前記トレンチ（３５）の間に設けられており、
　前記第２領域（３３Ｂ）は、前記トレンチ（３５）の配列方向（ｘ方向）において隣り合う前記カラム領域（３８）の間に設けられている
　付記２に記載の半導体装置。
　（付記４）
　前記第１領域（３３Ａ）は、前記ドリフト層（３３）における前記ボディ領域（３４）との界面（３９Ａ）付近に設けられている
　付記３に記載の半導体装置。
　（付記５）
　前記第２領域（３３Ｂ）は、前記カラム領域（３８）に対応する位置として、前記トレンチ（３５）の深さ方向（ｚ方向）において前記カラム領域（３８）と同じ位置に設けられた部分を有している
　付記３または４に記載の半導体装置。
　（付記６）
　前記第２領域（３３Ｂ）は、前記カラム領域（３８）に対応する位置として、前記トレンチ（３５）の深さ方向（ｚ方向）において前記カラム領域（３８）からずれた位置に設けられた部分を有している
　付記３～５のいずれか１つに記載の半導体装置。
　（付記７）
　前記トレンチ（３５）の配列方向（ｘ方向）において隣り合うトレンチ（３５）の間の距離（Ｄ）は、前記トレンチ（３５）の幅寸法（Ｗｔ）以下である
　付記２～６のいずれか１つに記載の半導体装置。
　（付記８）
　前記カラム領域（３８）は、前記トレンチ（３５）の底部（３５ａ）の全体を覆うように形成されている
　付記１～７のいずれか１つに記載の半導体装置。
　（付記９）
　前記カラム領域（３８）は、前記ドリフト層（３３）の厚さ方向（ｚ方向）において前記ボディ領域（３４）から離間した位置に設けられている
　付記１～８のいずれか１つに記載の半導体装置。
　（付記１０）
　前記カラム領域（３８）は、電気的にフローティング状態である
　付記９に記載の半導体装置。
　（付記１１）
　前記カラム領域（３８）は、前記ボディ領域（３４）と繋がっている
　付記１～８のいずれか１つに記載の半導体装置。
　（付記１２）
　前記カラム領域（３８）の不純物濃度は、前記ボディ領域（３４）の不純物濃度よりも低い
　付記１～１１のいずれか１つに記載の半導体装置。
　（付記１３）
　前記カラム領域（３８）の不純物濃度の最大値は、前記第２濃度ピーク（ＣＰ２）よりも高い
　付記１～１２のいずれか１つに記載の半導体装置。
　（付記１４）
　前記カラム領域（３８）の不純物濃度の最大値は、前記第１濃度ピーク（ＣＰ１）よりも高い
　付記１～１３のいずれか１つに記載の半導体装置。
　（付記１５）
　前記ドリフト層（３３）は、前記第２領域（３３Ｂ）よりも深い位置に設けられた第３領域（３３Ｃ）を有し、
　前記第２濃度ピーク（ＣＰ２）は、前記第３領域（３３Ｃ）の不純物濃度よりも高い
　付記１～１４のいずれか１つに記載の半導体装置。
　（付記１６）
　前記半導体装置（１０）は、
　ＩＧＢＴを構成するメインセル領域（１１）と、前記ＩＧＢＴに接続される還流ダイオードを構成するダイオードセル領域（１４）と、を有し、
　前記トレンチ（３５）は、前記メインセル領域（１１）および前記ダイオードセル領域（１４）の双方に設けられており、
　前記カラム領域（３８）は、前記メインセル領域（１１）に形成されている前記トレンチ（３５）の底部（３５ａ）の位置に設けられているとともに、前記ダイオードセル領域（１４）に形成されている前記トレンチ（３５）の底部（３５ａ）の位置に設けられている
　付記１～１５のいずれか１つに記載の半導体装置。
　（付記１７）
　前記半導体装置（１０）は、
　ＩＧＢＴを構成するメインセル領域（１１）と、前記ＩＧＢＴに接続される還流ダイオードを構成するダイオードセル領域（１４）と、を有し、
　前記トレンチ（３５）は、前記メインセル領域（１１）および前記ダイオードセル領域（１４）の双方に設けられており、
　前記カラム領域（３８）は、前記ダイオードセル領域（１４）に形成されている前記トレンチ（３５）の底部（３５ａ）の位置ではなく、前記メインセル領域（１１）に形成されている前記トレンチ（３５）の底部（３５ａ）の位置に選択的に設けられている
　付記１～１５のいずれか１つに記載の半導体装置。
　１０…半導体装置
　１１…メインセル領域
　１４…ダイオードセル領域
　２２…ゲート電極
　３０ｓ…基板表面（ドリフト層の表面）
　３３…ドリフト層
　３３Ａ…第１領域
　３３Ｂ…第２領域
　３３Ｃ…第３領域
　３４…ベース領域（ボディ領域）
　３５…トレンチ
　３５ａ…底部
　３８…カラム領域
　４１…絶縁膜
　３９Ａ…ドリフト層とベース領域との界面
　Ｄ…トレンチの間の距離
　Ｗｔ…トレンチの幅寸法

Claims (17)

  1. 　第１導電型のドリフト層と、
    　前記ドリフト層の表面の側に形成された第２導電型のボディ領域と、
    　前記ボディ領域を貫通して前記ドリフト層に到達するように深さ方向に延びたトレンチと、
    　前記トレンチの内面に形成された絶縁膜と、
    　前記絶縁膜に囲まれたゲート電極と、
    　前記ドリフト層における前記トレンチの底部の位置に設けられた第２導電型のカラム領域と、
    を備え、
    　前記ドリフト層は、
    　第１濃度ピークを有する第１領域と、
    　前記トレンチよりも深い位置であって前記カラム領域に対応する位置に設けられ、前記第１濃度ピークよりも低い第２濃度ピークを有する第２領域と、
    を有している
    　半導体装置。
  2. 　前記トレンチは、互いに離間して配列された状態で複数設けられており、
    　前記カラム領域は、前記複数のトレンチに対応して複数設けられている
    　請求項１に記載の半導体装置。
  3. 　前記第１領域は、前記トレンチの配列方向において隣り合う前記トレンチの間に設けられており、
    　前記第２領域は、前記トレンチの配列方向において隣り合う前記カラム領域の間に設けられている
    　請求項２に記載の半導体装置。
  4. 　前記第１領域は、前記ドリフト層における前記ボディ領域との界面付近に設けられている
    　請求項３に記載の半導体装置。
  5. 　前記第２領域は、前記カラム領域に対応する位置として、前記トレンチの深さ方向において前記カラム領域と同じ位置に設けられた部分を有している
    　請求項３または４に記載の半導体装置。
  6. 　前記第２領域は、前記カラム領域に対応する位置として、前記トレンチの深さ方向において前記カラム領域からずれた位置に設けられた部分を有している
    　請求項３～５のいずれか一項に記載の半導体装置。
  7. 　前記トレンチの配列方向において隣り合うトレンチの間の距離は、前記トレンチの幅寸法以下である
    　請求項２～６のいずれか一項に記載の半導体装置。
  8. 　前記カラム領域は、前記トレンチの底部の全体を覆うように形成されている
    　請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記カラム領域は、前記ドリフト層の厚さ方向において前記ボディ領域から離間した位置に設けられている
    　請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記カラム領域は、電気的にフローティング状態である
    　請求項９に記載の半導体装置。
  11. 　前記カラム領域は、前記ボディ領域と繋がっている
    　請求項１～８のいずれか一項に記載の半導体装置。
  12. 　前記カラム領域の不純物濃度は、前記ボディ領域の不純物濃度よりも低い
    　請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記カラム領域の不純物濃度の最大値は、前記第２濃度ピークよりも高い
    　請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記カラム領域の不純物濃度の最大値は、前記第１濃度ピークよりも高い
    　請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記ドリフト層は、前記第２領域よりも深い位置に設けられた第３領域を有し、
    　前記第２濃度ピークは、前記第３領域の不純物濃度よりも高い
    　請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記半導体装置は、
    　ＩＧＢＴを構成するメインセル領域と、前記ＩＧＢＴに接続される還流ダイオードを構成するダイオードセル領域と、を有し、
    　前記トレンチは、前記メインセル領域および前記ダイオードセル領域の双方に設けられており、
    　前記カラム領域は、前記メインセル領域に形成されている前記トレンチの底部の位置に設けられているとともに、前記ダイオードセル領域に形成されている前記トレンチの底部の位置に設けられている
    　請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記半導体装置は、
    　ＩＧＢＴを構成するメインセル領域と、前記ＩＧＢＴに接続される還流ダイオードを構成するダイオードセル領域と、を有し、
    　前記トレンチは、前記メインセル領域および前記ダイオードセル領域の双方に設けられており、
    　前記カラム領域は、前記ダイオードセル領域に形成されている前記トレンチの底部の位置ではなく、前記メインセル領域に形成されている前記トレンチの底部の位置に選択的に設けられている
    　請求項１～１５のいずれか一項に記載の半導体装置。
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