JP3508616B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチ素子とし
て用いられる半導体装置に関するものである。

【０００２】

【従来の技術】最近、高周波信号をオン・オフするスイ
ッチ要素として半導体スイッチのニーズが高まってい
る。このような半導体スイッチとしてはアナログスイッ
チや半導体リレーなどが知られている。これらの半導体
スイッチを高周波の信号のオン・オフに用いるには、オ
ン時には電流−電圧特性が線形、つまりオフセットがな
くかつ低抵抗で、オフ時には高周波遮断特性が良い、つ
まり出力容量の小さな半導体素子が必要である。また、
この類の半導体スイッチにおいてはある程度の高耐圧が
要求され、オン・オフの切り替えの瞬間に生じるスパイ
ク電圧などに対する耐性も必要である。

【０００３】この種の半導体素子には、ＳＯＩ構造の横
型二重拡散型絶縁ゲートトランジスタＬＤＭＯＳＦＥＴ
(Lateral Double-Diffused MOSFET)がある。このＳＯＩ
−ＬＤＭＯＳＦＥＴの構造を図８に示す。ただし、図８
（ｃ）において、ＳＯＩ−ＬＤＭＯＳＦＥＴの表面（上
面）上に設けられる各電極の領域の境界は、２点鎖線で
示してある。これについては後述の図１〜図７の各
（ｃ）および図９（ｂ），（ｃ）において同じである。

【０００４】図８の構造では、単結晶シリコンよりなる
半導体基板８０１の一主表面にシリコン酸化膜よりなる
絶縁層８０２を介してＮ型半導体層８０３を形成したＳ
ＯＩ構造としてある。

【０００５】なお、ＳＯＩ構造の基板の製造には、単結
晶シリコン中に酸素をイオン注入して内部に絶縁層を形
成するＳＩＭＯＸ(Separation by Implanted Oxygen)
法、絶縁層８０２の上に単結晶シリコンの基板を張り合
わせる張り合わせＳＯＩ法、半導体基板８０１の表面に
シリコン酸化膜の絶縁層８０２を形成した後に単結晶シ
リコンを成長させるＳＯＩ成長法、陽極酸化によってシ
リコンを部分的に多孔質化し酸化することによって形成
する方法などが知られている。ＳＯＩ成長法での単結晶
シリコンは、気相、液相、個相のいずれかで成長させ
る。

【０００６】ＳＯＩ−ＬＤＭＯＳＦＥＴは、半導体基板
８０１の上に絶縁層８０２を介してｎ型の半導体層８０
３を形成したＳＯＩ構造の基板を有し、半導体層８０３
の表面側にｎ＋＋型のドレイン領域８０４と、それと離
間してｐ＋型のウェル領域８０５が形成され、その中に
ｎ＋＋型のソース領域８０６が形成される。ウェル領域
８０５は半導体層８０３の表面から絶縁層８０２に到達
するように形成され、かつドレイン領域８０４とは所定
の耐圧を保持できるように所定距離（ドリフト距離）だ
け離間して形成される。また、ソース領域８０６も半導
体層８０３の表面（ウェル領域８０５の表面）に露出す
るように形成される。

【０００７】ウェル領域８０５のうちで、ソース領域８
０６とドレイン領域８０４の間に位置する部位上には、
ゲート絶縁膜８０８を介してポリシリコン等からなる絶
縁ゲート型のゲート電極８０９が形成される。また、ド
レイン領域８０４にはドレイン電極８１０が形成され、
ウェル領域８０５とソース領域８０６とに跨る形でソー
ス電極８１１が形成されている。

【０００８】また、図８（ｃ）に示すように、表面構造
においてソース領域８０６はドレイン領域８０４を囲む
形でドーナツのような形状をしているが、一定の間隔で
分断するように、ソース電極８１１に接続されたウェル
領域８０５とゲート電極８０９が表面に敷設されている
ウェル領域８０５とが接続されるように形成したｐ＋型
の半導体領域、つまりボディコンタクト領域８１２を有
している。

【０００９】ＳＯＩ−ＬＤＭＯＳＦＥＴは一般的にアバ
ランシェ耐量やＥＳＤ耐量がｂｕｌｋ−ＬＤＭＯＳと比
較して構造上弱くなるので、これらの耐量の向上のため
に、図８に示す例はボディコンタクト領域８１２を有し
ている。しかしながら、ボディコンタクト領域８１２を
設けることによって、実効的なチャネル幅が減少し、オ
ン抵抗が増大するという問題点を有する。以下、これら
の動作について説明する。

【００１０】ＳＯＩ−ＬＤＭＯＳＦＥＴがオフ状態にお
いて、図９（ａ）に示すように、ドレイン電極８１０と
ソース電極８１１との間にドレイン電極８１０が高電位
となるように電圧が印加されると、ウェル領域８０５と
半導体層８０３との接合に空乏層が形成される。そし
て、電圧が耐圧を越えると、図９（ａ）に示すように、
電界が最も強くなる半導体領域でなだれ増幅的に電子・
正孔対が生成される（ブレークダウン）。こうして生成
されたキャリアはポテンシャルの勾配に従って、正孔は
ウェル領域８０５を通ってソース電極８１１に、電子は
半導体層８０３、ドレイン領域８０４を通ってドレイン
電極８１０に移動する。ここで、半導体層８０３の厚み
を薄くすると、ソース領域８０６と絶縁層８０２との間
の距離（図９（ａ）の抵抗の記号が描かれている部分）
が狭くなる。つまり、この部分のウェル領域８０５の上
下方向の断面積が小さくなり、その結果、その部分の抵
抗、つまり図９（ａ）に示す抵抗が大きくなる。上記正
孔はこの領域を通過してソース電極８１１方向に移動す
るので、この領域の抵抗が増大することによって電圧降
下が大きくなる。また、半導体層８０３、ウェル領域８
０５およびソース領域８０６で、寄生的なｎｐｎトラン
ジスタが形成されているが、前述のように電圧降下が増
大することによってｎｐｎトランジスタのベース−エミ
ッタ間が順バイアスされることになり、やがてこの寄生
ｎｐｎトランジスタがオンすることとなる。このように
していわゆるバイポーラアクションが起こる。この現象
は表面構造上一部の領域で発生するため、その一部領域
の温度が上昇、つまりホットスポットが生じ、電子・正
孔対の生成が加速され、これによって流れる電流が大き
くなり、さらにこの領域の温度が上昇するというような
正帰還がかかることになり、ついには電流の集中によっ
て故障を誘発する。なお、バイポーラアクションはオフ
時の電界が最も高くなるウェル領域８０５が表面的に湾
曲しているコーナー部分で最も発生しやすいことが実験
によりわかっている。図８，９に示すＳＯＩ−ＬＤＭＯ
ＳＦＥＴにおいては、前述のバイポーラアクションを緩
和するために、図８（ｃ）に示すように表面構造上ボデ
ィコンタクト領域８１２を一定間隔をおいて敷設してお
り、ゲート電極８０９が表面に敷設されているウェル領
域８０５とソース電極８１１に接続されたウェル領域８
０５との間の抵抗が小さくなるような構造を有してい
る。これによって、生成された正孔を有効にソース電極
８１１側に引き抜き、図９（ａ）に示す抵抗の部分を通
過する電流を低減することで、前述のバイポーラアクシ
ョンが発生し難くなっている。つまり、アバランシェ耐
量やＥＳＤ耐量を向上することができる。

【００１１】一方、ＳＯＩ−ＬＤＭＯＳＦＥＴがオン状
態の時、ゲート電極８０９とソース電極８１１との間に
ゲート電極８０９が高電位になるように電圧を印加する
ことによって、ゲート絶縁膜８０８の直下が強反転状態
となり、電流通路（チャネル）が生成され、チャネルを
通してドレイン領域８０４とソース領域８０６との間に
電子電流が流れる。このとき、電流通路に接合が介在し
ないために、電流−電圧特性は微少電流領域で線形（つ
まりオフセットがない）となるという特長がある。

【００１２】なお、従来例には、例えば、特開平８−３
２１６０１号公報に、チャネル領域を１８０度以上の角
度で交わる直線とそれらをつなぐ曲線で構成して成るＭ
ＯＳ半導体装置が開示されている。

【００１３】

【発明が解決しようとする課題】しかしながら、前述の
アバランシェ耐量やＥＳＤ耐量を向上させるために、ボ
ディコンタクト領域８１２を備えているために、実効的
なチャネル幅が減少し、その結果オン抵抗が増大すると
いう問題がある。

【００１４】従って、図８，９に示す例のＳＯＩ−ＬＤ
ＭＯＳＦＥＴはボディコンタクト領域８１２を備えるこ
とによって、アバランシェ耐量やＥＳＤ耐量を向上して
いるが、同時に、実効的なチャネル幅が減少し、オン抵
抗が増大するという問題点を有する。

【００１５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、オン抵抗を増大させることなく、ア
バランシェ耐量やＥＳＤ耐量のような耐量を向上させる
ことができる半導体装置を提供することにある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明の半導体装置は、絶縁層の上に第
一導電型の半導体層を形成したＳＯＩ構造の基板を有す
るとともに、前記半導体層の表面側に形成されその半導
体層よりも高濃度の第一導電型のドレイン領域と、前記
ドレイン領域と離間して前記半導体層の表面から前記絶
縁層まで形成された第二導電型のウェル領域と、前記ウ
ェル領域内でこのウェル領域の表面側に形成され前記半
導体層よりも高濃度の第一導電型のソース領域と、前記
ドレイン領域およびソース領域間のウェル領域の表面に
ゲート絶縁膜を介して配置されたゲート電極と、前記ド
レイン領域に接続されたドレイン電極と、前記ソース領
域およびウェル領域に跨がるようにして前記ゲート電極
が敷設されていないウェル領域と前記ソース領域とに接
続されたソース電極とにより成る断面構造を有し、前記
ウェル領域内でこのウェル領域の表面側に前記ソース領
域を分断するように第二導電型のボディコンタクト領域
が形成され、このボディコンタクト領域部分での前記ウ
ェル領域は前記半導体層との接合面が前記ソース領域に
沿って湾曲するように形成されるのである。

【００１７】この構造では、ウェル領域内で表面側にソ
ース領域を分断するように第二導電型のボディコンタク
ト領域が形成されるので、ボディコンタクト領域の全チ
ャネル幅に対する割合を図８，９に示す例と同等に設定
すれば、アバランシェ耐量やＥＳＤ耐量はその例と同等
の耐量を示す。また、ボディコンタクト領域部分でのウ
ェル領域は半導体層との接合面がソース領域に沿って湾
曲するように形成されるので、その領域もチャネルとし
て働くために、実効的なチャネル幅が拡大し、その結果
オン抵抗を低減することができる。また逆に、ボディコ
ンタクト領域の全チャネル幅に対する割合を増大させ
て、オン抵抗を図８，９に示す例と同等になるように設
定すれば、例えば高電界によって生じる正孔をその例よ
りも有効に（電圧降下が小さく）ソース電極に引き抜く
ことができ、耐量を向上させることができる。従って、
オン抵抗を増大させることなく、アバランシェ耐量やＥ
ＳＤ耐量のような耐量を向上させることができる。

【００１８】

【００１９】

【００２０】請求項２記載の発明の半導体装置は、絶縁
層の上に第一導電型の半導体層を形成したＳＯＩ構造の
基板を有するとともに、前記半導体層の表面側に形成さ
れその半導体層よりも高濃度の第一導電型のドレイン領
域と、前記ドレイン領域と離間して前記半導体層の表面
から前記絶縁層まで形成された第二導電型のウェル領域
と、前記ウェル領域内でこのウェル領域の表面側に形成
され前記半導体層よりも高濃度の第一導電型のソース領
域と、前記ドレイン領域およびソース領域間のウェル領
域の表面にゲート絶縁膜を介して配置されたゲート電極
と、前記ドレイン領域に接続されたドレイン電極と、前
記ソース領域およびウェル領域に跨がるようにして前記
ゲート電極が敷設されていないウェル領域と前記ソース
領域とに接続されたソース電極とにより成る断面構造を
有するとともに、前記半導体層、ウェル領域、ソース領
域が前記ドレイン領域を表面的に取り囲む表面構造を有
し、前記ウェル領域内でこのウェル領域の表面側に前記
ソース領域を分断するように第二導電型のボディコンタ
クト領域が形成され、このボディコンタクト領域は前記
ウェル領域の表面において湾曲する部分全体に設けられ
るものである。

【００２１】この構造では、オフ時に最も電界が高くな
り、電子・正孔対が多く生じるウェル領域の表面上のコ
ーナー部分全体がボディコンタクト領域となっていて、
寄生のトランジスタが形成されないので、この領域でバ
イポーラアクションが発生せず、耐量が向上する。一旦
コーナー部分でブレークダウンが発生すると、それ以上
の電圧はウェル領域と半導体層との接合に印加されなく
なり、表面構造上のウェル領域の直線部分はコーナー部
分よりも電界が弱いことから、直線部分ではコーナー部
分よりも電子・正孔対の発生が少なく、ボディコンタク
ト領域の大きさは小さくてすみ、その結果、ボディコン
タクト領域の全チャネル幅に対する割合は図８，９に示
す例と同等レベルで良く、オン抵抗はその例と同等にな
る。従って、オン抵抗を増大させることなく、アバラン
シエ耐量やＥＳＤ耐量のような耐量を向上させることが
できる。

【００２２】なお、請求項２に記載の半導体装置におい
て、前記ウェル領域の表面構造形状が、曲率の小さな弧
と直線との組み合わせで形成されている構造でもよい
（請求項３）。この構造によれば、コーナー部分の全チ
ャネル幅に対する割合を小さくすることができる。この
時、コーナー部分の全部をボディコンタクト領域とする
ことで、請求項２記載の発明と同等の耐量を保持するこ
とができ、実効的なチャネル幅も拡大するのでオン抵抗
は低減できる。逆に、ボディコンタクト領域の全チャネ
ル幅に対する割合を増大させて、オン抵抗を図８，９に
示す例と同等になるように設定すれば、例えば高電界に
よって生じる正孔を請求項２記載の発明よりも有効に
（電圧降下が小さく）、ソース電極に引き抜くことがで
き、耐量を向上させることができる。従って、オン抵抗
を増大させることなく、アバランシェ耐量やＥＳＤ耐量
のような耐量を向上させることができる。

【００２３】請求項４記載の発明の半導体装置は、絶縁
層の上に第一導電型の半導体層を形成したＳＯＩ構造の
基板を有するとともに、前記半導体層の表面側に形成さ
れその半導体層よりも高濃度の第一導電型のドレイン領
域と、前記ドレイン領域と離間して前記半導体層の表面
から前記絶縁層まで形成された第二導電型のウェル領域
と、前記ウェル領域内でこのウェル領域の表面側に形成
され前記半導体層よりも高濃度の第一導電型のソース領
域と、前記ドレイン領域およびソース領域間のウェル領
域の表面にゲート絶縁膜を介して配置されたゲート電極
と、前記ドレイン領域に接続されたドレイン電極と、前
記ソース領域およびウェル領域に跨がるようにして前記
ゲート電極が敷設されていないウェル領域と前記ソース
領域とに接続されたソース電極とにより成る断面構造を
有し、前記ウェル領域内でこのウェル領域の表面側に前
記ソース領域を分断するように第二導電型のボディコン
タクト領域が形成され、このボディコンタクト領域にお
いて、前記ソース領域と離間した部分は前記ソース領域
と接合する部分よりも高濃度であるものである。

【００２４】この構造では、ボディコンタクト領域の高
濃度である部分におけるウェル領域と半導体層との接合
の濃度勾配が大きな領域では、他の領域よりもブレーク
ダウン電圧が低下する（所定の値になるように濃度勾配
を設定する。ただし、半導体装置は図８，９に示す例の
半導体装置よりも耐圧は低下する）。つまり、オフ時に
耐圧以上の電圧が印加された場合にブレークダウンはウ
ェル領域と半導体層との接合の濃度勾配が大きな領域の
みで発生する。また、その領域はボディコンタクト領域
に形成されていて、寄生のトランジスタがないので、バ
イポーラアクションは発生しない。従って、耐量を向上
させることができる。また、基本的にその領域のみにボ
ディコンタクト領域を形成すればよいので、オン抵抗も
低減することができる。従って、オン抵抗を増大させる
ことなく、アバランシェ耐量やＥＳＤ耐量のような耐量
を向上させることができる。

【００２５】なお、請求項４に記載の半導体装置におい
て、前記ゲート電極は、前記ゲート絶縁膜を介して、前
記ドレイン領域およびソース領域間のウェル領域の表面
に配置されるとともに前記ボディコンタクト領域におけ
る前記ソース領域と接合する部分の表面に配置される構
造でもよい（請求項５）。この構造では、高濃度のウェ
ル領域を形成する場合にゲート電極をマスクとして形成
することができる。

【００２６】また、請求項４あるいは請求項５に記載の
半導体装置において、前記ボディコンタクト領域におけ
る前記ソース領域と離間した部分は前記ウェル領域の表
面において湾曲する部分に設けられる構造でもよい（請
求項６）。この構造では、ＳＯＩ−ＬＤＭＯＳＦＥＴの
耐圧はドリフト距離が一定であれば、表面構造上ウェル
領域と半導体層との接合のコーナー部分で決定してい
る。逆に言えば、直線部分の耐圧はコーナー部分の耐圧
よりも大きい。これは、上記の如く、コーナー部分の電
界が最も高くなるからである。コーナー部分にボディコ
ンタクト領域を形成し、その領域のウェル領域と半導体
層との接合の濃度勾配を大きくしているので、この領域
の耐圧を直線領域より少し低い値に設定することによっ
て、請求項４，５記載の発明より高い耐圧領域に設定で
きる。耐量とオン抵抗については、ボディコンタクト領
域の全チャネル幅に対する割合が同一であれば基本的に
は同等となる。つまり、請求項４，５記載の発明より耐
圧を向上させることができ、図８，９に示す例から大き
く耐圧を損なうことなく、同等の耐量とオン抵抗を有す
ることができる。従って、オン抵抗を増大させることな
く、アバランシェ耐量やＥＳＤ耐量のような耐量を向上
させることができる。

【００２７】

【発明の実施の形態】以下の実施形態においては、説明
の便宜上、第一導電型をｎ型、第二導電型をｐ型として
説明するが、ｎ型とｐ型とは入れ換えてもよい。 （実施形態ｌ）本発明の実施形態１では、図１に示す構
成のＬＤＭＯＳＦＥＴを例示する。

【００２８】本実施形態の半導体装置は、図８，９に示
す例と同様に、ＳＯＩ構造を有しており、半導体基板１
０１上に絶縁層１０２を介してｎ型の半導体層１０３が
形成される。半導体層１０３の表面側にはｎ＋＋型のド
レイン領域１０４が形成されるとともに、ドレイン領域
１０４と離間してｐ＋型のウェル領域１０５が形成され
る。ウェル領域１０５は絶縁層１０２に達する深さに形
成される。さらに、ウェル領域１０５内には、ｎ＋＋型
のソース領域１０６が形成されるとともに、ソース領域
１０６に隣接してドレイン領域１０４と反対側にｐ＋＋
型のベースコンタクト領域１０７が形成される。ドレイ
ン領域１０４とウェル領域１０５とは半導体層１０３の
表面に露出し、ソース領域１０６、ベースコンタクト領
域１０７はウェル領域１０５の表面に露出する。ウェル
領域１０５上には、ゲート絶縁膜１０８を介して絶縁ゲ
ート型のゲート電極１０９が形成される。ドレイン領域
１０４にはドレイン電極１１０が接続される。さらに、
ソース領域１０６とベースコンタクト領域１０７とに跨
る形でソース電極１１１が接続される。

【００２９】本実施形態におけるＬＤＭＯＳＦＥＴは、
半導体層１０３、ウェル領域１０５、ソース領域１０６
およびベースコンタクト領域１０７がドレイン領域１０
４を表面的に取り囲むドーナツ状の形状をしている（図
８（ｃ）参照）。また、図１に示すように、ウェル領域
１０５内でこの表面側にソース領域１０６を分断するよ
うにＰ＋型のボディコンタクト領域１１２が形成され、
このボディコンタクト領域１１２部分でのウェル領域１
０５は、図１（ｃ）の例では、半導体層１０３との接合
面が上下双方のソース領域１０６の外縁に沿って左方に
湾曲するように形成される。換言すると、ソース領域１
０６は、部分的に分断されて、ゲートが敷設されたウェ
ル領域１０５部分とベースコンタクト領域１０７が形成
されたウェル領域１０５部分とが表面的に結合した領域
にボディコンタクト領域１１２が設けられているのであ
る。

【００３０】ここで、ボディコンタクト領域１１２の全
チャネル幅に対する割合を図８，９に示す例と同等に設
定すれば、アバランシェ耐量やＥＳＤ耐量はその例と同
等の耐量を示す。一方、オン状態においては、ボディコ
ンタクト領域１１２からドレイン領域１０４の方向に位
置するウェル領域１０５と半導体層１０３との接合がソ
ース領域１０６に沿うような形で湾曲した形状を備えて
いることによって、この領域もチャネルとして働くため
に、実効的なチャネル幅が拡大し、その結果オン抵抗を
低減することができる。

【００３１】また逆に、ボディコンタクト領域１１２の
全チャネル幅に対する割合を増大させて、オン抵抗を上
記の例と同等になるように設定すれば、その例よりも多
くの（あるいは大きな）ボディコンタクト領域１１２に
よって、高電界のために生じる正孔をその例よりも有効
に（電圧降下が小さく）、ソース電極に引き抜くことが
でき、耐量を向上させることができる。従って、オン抵
抗を増大させることなく、アバランシェ耐量やＥＳＤ耐
量のような耐量を向上させることができる。 （実施形態２）本発明の実施形態２では、図２に示す構
成のＬＤＭＯＳＦＥＴを例示する。

【００３２】本実施形態の半導体装置は、実施形態１と
同様に、絶縁層２０２の上にｎ型の半導体層２０３を形
成したＳＯＩ構造の半導体基板２０１を有するととも
に、半導体層２０３の表面側に形成されたｎ＋＋型のド
レイン領域２０４と、このドレイン領域２０４と離間し
て半導体層２０３の表面から絶縁層２０２まで形成され
たｐ＋型のウェル領域２０５と、このウェル領域２０５
内でこの表面側に形成されたｎ＋＋型のソース領域２０
６と、ドレイン領域２０４およびソース領域２０６間の
ウェル領域２０５の表面にゲート絶縁膜２０８を介して
配置されたゲート電極２０９と、ドレイン領域２０４に
接続されたドレイン電極２１０と、ソース領域２０６お
よびウェル領域２０５に跨がるようにしてゲート電極２
０９が敷設されていないウェル領域２０５におけるｐ＋
＋型のベースコンタクト領域２０７とソース領域２０６
とに接続されたソース電極２１１とにより成る断面構造
を有している。

【００３３】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの
特徴とするところは、図２（ｃ）に示すように、ボディ
コンタクト領域２１２がｐ＋＋型のベースコンタクト領
域２０７と同一の濃度で構成されているところにある。

【００３４】ここで、ボディコンタクト領域２１２の全
チャネル幅に対する割合を図８，９に示す例と同等に設
定すれば、オン抵抗はその例と同等となる。しかも、本
実施形態に係るＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディ
コンタクト領域２１２の抵抗が小さくなるので、高電界
によって生じる正孔をその例よりも有効に（電圧降下が
小さく）、ソース電極２１１に引き抜くことができて、
バイポーラアクションを生じ難くし、耐量を向上させる
ことができる。従って、オン抵抗を増大させることな
く、アバランシェ耐量やＥＳＤ耐量のような耐量を向上
させることができる。 （実施形態３）本発明の実施形態３では、図３に示す構
成のＬＤＭＯＳＦＥＴを例示する。

【００３５】本実施形態の半導体装置は、実施形態１と
同様に、絶縁層３０２の上にｎ型の半導体層３０３を形
成したＳＯＩ構造の半導体基板３０１を有するととも
に、半導体層３０３の表面側に形成されたｎ＋＋型のド
レイン領域３０４と、このドレイン領域３０４と離間し
て半導体層３０３の表面から絶縁層３０２まで形成され
たｐ＋型のウェル領域３０５と、このウェル領域３０５
内でこの表面側に形成されたｎ＋＋型のソース領域３０
６と、ドレイン領域３０４およびソース領域３０６間の
ウェル領域３０５の表面にゲート絶縁膜３０８を介して
配置されたゲート電極３０９と、ドレイン領域３０４に
接続されたドレイン電極３１０と、ソース領域３０６お
よびウェル領域３０５に跨がるようにしてゲート電極３
０９が敷設されていないウェル領域３０５におけるｐ＋
＋型のベースコンタクト領域３０７とソース領域３０６
とに接続されたソース電極３１１とにより成る断面構造
を有している。

【００３６】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの
特徴とするところは、図３（ｃ）に示すように、表面構
造においてボディコンタクト領域３１２が、ウェル領域
３０５が湾曲している部分（コーナー部分）全体に形成
されていることである。

【００３７】本実施形態に係るＬＤＭＯＳＦＥＴにおい
ては、表面構造がいわゆるレーストラック・インターデ
ィジテッドｎ型(racetrack-interdigited type) の構造
を有しており、フィンガーの根元および先端において、
所定の曲率をもって湾曲している部分がある。フィンガ
ーの先端の曲率はドレイン領域３０４の最小幅を中心角
１８０度の円弧で結合できるように設定され、フィンガ
ーの根元の曲率はウェル領域３０５、ソース領域３０６
およびベースコンタクト領域３０７の幅を中心角９０〜
１８０度の円弧で結合できるように設定される。また、
ドレイン領域３０４の幅はドレイン領域３０４とドレイ
ン電極３１０とのコンタクトの製造ルールに従うことが
一般的で、ドレイン領域３０４の表面構造上の最小幅は
上述のコンタクト幅にある程度の製造余裕を加えた大き
さで決定される。

【００３８】コーナー部分はオフ時にウェル領域３０５
と半導体領域３０３の接合の電界が最も高くなり、電子
・正孔対が他の部分よりも先に生じ、かつ、多く生じる
部分である。本実施形態に係るＳＯＩ−ＬＤＭＯＳにお
いては、この部分全体がボディコンタクト領域３１２と
なっていて、電子・正孔対を有効に引き抜くことができ
るとともに、寄生のｎｐｎトランジスタが形成されてい
ないので、バイポーラアクションがこの領域で生じな
い。従って、耐量を向上させることができる。また、一
旦コーナー部分でブレークダウンが発生すると、それ以
上の電圧はウェル領域３０５と半導体領域３０３の接合
に印加されなくなり、表面構造上のウェル領域３０５の
直線部分の接合ではコーナー部分よりも電界が弱いこと
から、直線部分ではコーナー部分よりも電子・正孔対の
発生が少なく、ボディコンタクト領域３１２の大きさは
少なくてすみ、その結果、ボディコンタクト領域３１２
の全チャネル幅に対する割合は図８，９に示す例と同等
レベルで良く、オン抵抗はその例と同等になる。従っ
て、オン抵抗を増大させることなく、アバランシェ耐量
やＥＳＤ耐量のような耐量を向上させることができる。

【００３９】（実施形態４）本発明の実施形態４では、
図４に示す構成のＬＤＭＯＳＦＥＴを例示する。

【００４０】本実施形態の半導体装置は、実施形態３と
同様に、絶縁層４０２の上にｎ型の半導体層４０３を形
成したＳＯＩ構造の半導体基板４０１を有するととも
に、半導体層４０３の表面側に形成されたｎ＋＋型のド
レイン領域４０４と、このドレイン領域４０４と離間し
て半導体層４０３の表面から絶縁層４０２まで形成され
たｐ＋型のウェル領域４０５と、このウェル領域４０５
内でこの表面側に形成されたｎ＋＋型のソース領域４０
６と、ドレイン領域４０４およびソース領域４０６間の
ウェル領域４０５の表面にゲート絶縁膜４０８を介して
配置されたゲート電極４０９と、ドレイン領域４０４に
接続されたドレイン電極４１０と、ソース領域４０６お
よびウェル領域４０５に跨がるようにしてゲート電極４
０９が敷設されていないウェル領域４０５におけるｐ＋
＋型のベースコンタクト領域４０７とソース領域４０６
とに接続されたソース電極４１１とにより成る断面構造
を有している。

【００４１】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの
特徴とするところは、図４（ｃ）に示すように、コーナ
ー部分を形成する幾何学形状が曲率の小さな弧と直線と
の組み合わせで構成されていて、フィンガー部分の先端
のドレイン領域４０４がほぼ四角くなるように構成さ
れ、ドレイン領域４０４と対向するウェル領域４０５も
それにともなって小さな曲率でコーナーが形成される。
また、ボディコンタクト領域４１２はウェル領域４０５
が湾曲した部分のみに構成されている。

【００４２】本実施形態に係るＬＤＭＯＳＦＥＴにおい
ても、実施形態３と同様に曲率のある部分の耐量を向上
させることで、全体の耐量を向上できる。また、オン抵
抗においても、実施形態３と同様の理由で増大すること
はない。従って、オン抵抗を増大させることなく、アバ
ランシェ耐量やＥＳＤ耐量のような耐量を向上させるこ
とができる。 （実施形態５）本発明の実施形態５では、図５に示す構
成のＬＤＭＯＳＦＥＴを例示する。

【００４３】本実施形態の半導体装置は、実施形態３と
同様に、絶縁層５０２の上にｎ型の半導体層５０３を形
成したＳＯＩ構造の半導体基板５０１を有するととも
に、半導体層５０３の表面側に形成されたｎ＋＋型のド
レイン領域５０４と、このドレイン領域５０４と離間し
て半導体層５０３の表面から絶縁層５０２まで形成され
たｐ＋型のウェル領域５０５と、このウェル領域５０５
内でこの表面側に形成されたｎ＋＋型のソース領域５０
６と、ドレイン領域５０４およびソース領域５０６間の
ウェル領域５０５の表面にゲート絶縁膜５０８を介して
配置されたゲート電極５０９と、ドレイン領域５０４に
接続されたドレイン電極５１０と、ソース領域５０６お
よびウェル領域５０５に跨がるようにしてゲート電極５
０９が敷設されていないウェル領域５０５におけるｐ＋
＋型のベースコンタクト領域５０７とソース領域５０６
とに接続されたソース電極５１１とにより成る断面構造
を有している。

【００４４】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの
特徴とするところは、図５（ｃ）に示すように、コーナ
ー部分を形成する幾何学形状が曲率の小さな孤と直線と
の組み合わせで構成されていて、フィンガー部分のドレ
イン領域５０４が先端部分で尖るようにほぼ三角の形状
になるように構成され、ドレイン領域５０４と対向する
ウェル領域５０５もそれにともなって小さな曲率でコー
ナーが形成される。また、ボディコンタクト領域５１２
はウェル領域５０５が湾曲した部分のみに構成される。

【００４５】本実施形態に係るＬＤＭＯＳＦＥＴにおい
ても、実施形態３と同様に曲率のある部分の耐量を向上
させることで、全体の耐量を向上できる。また、オン抵
抗においても、実施形態３と同様の理由で増大すること
はない。従って、オン抵抗を増大させることなく、アバ
ランシェ耐量やＥＳＤ耐量のような耐量を向上させるこ
とができる。 （実施形態６）本発明の実施形態６では、図６に示す構
成のＬＤＭＯＳＦＥＴを例示する。

【００４６】本実施形態の半導体装置は、実施形態３と
同様に、絶縁層６０２の上にｎ型の半導体層６０３を形
成したＳＯＩ構造の半導体基板６０１を有するととも
に、半導体層６０３の表面側に形成されたｎ＋＋型のド
レイン領域６０４と、このドレイン領域６０４と離間し
て半導体層６０３の表面から絶縁層６０２まで形成され
たｐ＋型のウェル領域６０５と、このウェル領域６０５
内でこの表面側に形成されたｎ＋＋型のソース領域６０
６と、ドレイン領域６０４およびソース領域６０６間の
ウェル領域６０５の表面にゲート絶縁膜６０８を介して
配置されたゲート電極６０９と、ドレイン領域６０４に
接続されたドレイン電極６１０と、ソース領域６０６お
よびウェル領域６０５に跨がるようにしてゲート電極６
０９が敷設されていないウェル領域６０５におけるｐ＋
＋型のベースコンタクト領域６０７とソース領域６０６
とに接続されたソース電極６１１とにより成る断面構造
を有している。

【００４７】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの
特徴とするところは、図６（ｃ）に示すように、ボディ
コンタクト領域６１２からドレイン領域６０４の方向の
ウェル領域６０５と半導体層６０３との接合領域の濃度
勾配が大きくなるように構成されていて、この領域のウ
ェル領域６０５の表面濃度がｐ＋＋型のベースコンタク
ト領域６０７の表面濃度と同一になるように設定されて
いる。

【００４８】本実施形態に係るＬＤＭＯＳＦＥＴにおい
ては、ウェル領域６０５の濃度が高濃度になっている領
域、つまりウェル領域６０５と半導体層６０３との接合
の濃度勾配が大きな領域では、他の領域よりもブレーク
ダウン電圧が低下する（逆に、ブレークダウン電圧を所
定の値にするように濃度勾配を設定し、ベースコンタク
ト領域６０７の濃度を決定する）。つまり、オフ時に耐
圧以上の電圧が印加された場合にブレークダウンはその
領域のみで発生する。また、その領域はボディコンタク
ト領域６１２に形成されていて、寄生のｎｐｎトランジ
スタがないので、バイポーラアクションは発生しない。
従って、耐量を向上させることができる。また、基本的
にボディコンタクト領域６１２は上記領域のみに形成す
ればよいのでオン抵抗も低減することができる。

【００４９】さらに、本実施形態においては、大きな濃
度勾配を有するボディコンタクト領域６１２をフィンガ
ーの先端などのコーナー部分に形成しているので、耐圧
の低減を最低限にとどめることができる。これは、実施
形態３で説明したように、ＳＯＩ−ＬＤＭＯＳＦＥＴの
ドリフト距離が一定であれば、表面構造上ウェル領域６
０５と半導体層６０３との接合のコーナー部分の電界が
最も高くなるために、直線部分の耐圧はコーナー部分の
耐圧よりも大きいため、コーナー部分にボディコンタク
ト領域６１２を構成することによって、この領域の耐圧
を最も耐圧の高い領域をリファレンスとして設定すれば
よいからである。

【００５０】従って、オン抵抗を増大させることなく、
アバランシェ耐量やＥＳＤ耐量のような耐量を向上させ
ることができる。また、本実施形態では、耐圧の低下が
生じるが、この耐圧の低下の減少分も最小限に抑制する
効果を有している。 （実施形態７）本発明の実施形態７では、図７に示す構
成のＬＤＭＯＳＦＥＴを例示する。

【００５１】本実施形態の半導体装置は、実施形態６と
同様に、絶縁層７０２の上にｎ型の半導体層７０３を形
成したＳＯＩ構造の半導体基板７０１を有するととも
に、半導体層７０３の表面側に形成されたｎ＋＋型のド
レイン領域７０４と、このドレイン領域７０４と離間し
て半導体層７０３の表面から絶縁層７０２まで形成され
たｐ＋型のウェル領域７０５と、このウェル領域７０５
内でこの表面側に形成されたｎ＋＋型のソース領域７０
６と、ドレイン領域７０４およびソース領域７０６間の
ウェル領域７０５の表面にゲート絶縁膜７０８を介して
配置されたゲート電極７０９と、ドレイン領域７０４に
接続されたドレイン電極７１０と、ソース領域７０６お
よびウェル領域７０５に跨がるようにしてゲート電極７
０９が敷設されていないウェル領域７０５におけるｐ＋
＋型のベースコンタクト領域７０７とソース領域７０６
とに接続されたソース電極７１１とにより成る断面構造
を有している。

【００５２】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの
特徴とするところは、図７（ｃ）に示すように、ゲート
電極７０９を、ゲート絶縁膜７０８を介して、ドレイン
領域７０４およびソース領域７０６間のウェル領域７０
５の表面に配置するとともにボディコンタクト領域７１
２におけるソース領域７０６と接合する部分の表面にも
配置することである。換言すると、ウェル領域７０５と
半導体層７０３との接合の濃度勾配を大きくするために
形成した上述の接合に到達するようにウェル領域７０５
の表面に形成されたベースコンタクト領域７０７の表面
にはゲート電極７０９が無いように構成されることであ
る。

【００５３】本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴに
おいては、動作は実施形態６と全く同一であるので、オ
ン抵抗を増大させることなく、アバランシェ耐量やＥＳ
Ｄ耐量のような耐量を向上させることができる。また、
ベースコンタクト領域７０７を形成する場合に、ゲート
電極７０９をマスクとして形成することができるので製
造方法が容易となる利点を有している。

【００５４】

【発明の効果】以上のことから明らかなように、請求項
１記載の発明によれば、ボディコンタクト領域の全チャ
ネル幅に対する割合を図８，９に示す例と同等に設定す
れば、アバランシェ耐量やＥＳＤ耐量はその例と同等の
耐量を示す。また、ボディコンタクト領域部分でのウェ
ル領域は半導体層との接合面がソース領域に沿って湾曲
するように形成されるので、その領域もチャネルとして
働くために、実効的なチャネル幅が拡大し、その結果オ
ン抵抗を低減することができる。また逆に、ボディコン
タクト領域の全チャネル幅に対する割合を増大させて、
オン抵抗を図８，９に示す例と同等になるように設定す
れば、例えば高電界によって生じる正孔をその例よりも
有効に（電圧降下が小さく）ソース電極に引き抜くこと
ができ、耐量を向上させることができる。従って、オン
抵抗を増大させることなく、アバランシェ耐量やＥＳＤ
耐量のような耐量を向上させることができる。

【００５５】

【００５６】請求項２記載の発明によれば、オフ時に最
も電界が高くなり、電子・正孔対が多く生じるウェル領
域の表面上のコーナー部分全体がボディコンタクト領域
となっていて、寄生のトランジスタが形成されないの
で、この領域でバイポーラアクションが発生せず、耐量
が向上する。一旦コーナー部分でブレークダウンが発生
すると、それ以上の電圧はウェル領域と半導体層との接
合に印加されなくなり、表面構造上のウェル領域の直線
部分はコーナー部分よりも電界が弱いことから、直線部
分ではコーナー部分よりも電子・正孔対の発生が少な
く、ボディコンタクト領域の大きさは小さくてすみ、そ
の結果、ボディコンタクト領域の全チャネル幅に対する
割合は図８，９に示す例と同等レベルで良く、オン抵抗
はその例と同等になる。従って、オン抵抗を増大させる
ことなく、アバランシエ耐量やＥＳＤ耐量のような耐量
を向上させることができる。

【００５７】請求項３記載の発明によれば、コーナー部
分の全チャネル幅に対する割合を小さくすることができ
る。この時、コーナー部分の全部をボディコンタクト領
域とすることで、請求項２記載の発明と同等の耐量を保
持することができ、実効的なチャネル幅も拡大するので
オン抵抗は低減できる。逆に、ボディコンタクト領域の
全チャネル幅に対する割合を増大させて、オン抵抗を図
８，９に示す例と同等になるように設定すれば、例えば
高電界によって生じる正孔を請求項２記載の発明よりも
有効に（電圧降下が小さく）、ソース電極に引き抜くこ
とができ、耐量を向上させることができる。

【００５８】請求項４記載の発明によれば、ボディコン
タクト領域の高濃度である部分におけるウェル領域と半
導体層との接合の濃度勾配が大きな領域では、他の領域
よりもブレークダウン電圧が低下する（所定の値になる
ように濃度勾配を設定する。ただし、半導体装置は図
８，９に示す例の半導体装置よりも耐圧は低下する）。
つまり、オフ時に耐圧以上の電圧が印加された場合にブ
レークダウンはウェル領域と半導体層との接合の濃度勾
配が大きな領域のみで発生する。また、その領域はボデ
ィコンタクト領域に形成されていて、寄生のトランジス
タがないので、バイポーラアクションは発生しない。従
って、耐量を向上させることができる。また、基本的に
その領域のみにボディコンタクト領域を形成すればよい
ので、オン抵抗も低減することができる。

【００５９】請求項５記載の発明によれば、高濃度のウ
ェル領域を形成する場合にゲート電極をマスクとして形
成することができる。

【００６０】請求項６記載の発明によれば、ＳＯＩ−Ｌ
ＤＭＯＳＦＥＴの耐圧はドリフト距離が一定であれば、
表面構造上ウェル領域と半導体層との接合のコーナー部
分で決定している。逆に言えば、直線部分の耐圧はコー
ナー部分の耐圧よりも大きい。これは、上記の如く、コ
ーナー部分の電界が最も高くなるからである。コーナー
部分にボディコンタクト領域を形成し、その領域のウェ
ル領域と半導体層との接合の濃度勾配を大きくしている
ので、この領域の耐圧を直線領域より少し低い値に設定
することによって、請求項４，５記載の発明より高い耐
圧領域に設定できる。耐量とオン抵抗については、ボデ
ィコンタクト領域の全チャネル幅に対する割合が同一で
あれば基本的には同等となる。つまり、請求項４，５記
載の発明より耐圧を向上させることができ、図８，９に
示す例から大きく耐圧を損なうことなく、同等の耐量と
オン抵抗を有することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ１−Ｘ１’線における概略断面図、（ｂ）は
（ｃ）におけるＹ１−Ｙ１’線における概略断面図であ
る。

【図２】本発明の実施形態２を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ２−Ｘ２’線における概略断面図、（ｂ）は
（ｃ）におけるＹ２−Ｙ２’線における概略断面図であ
る。

【図３】本発明の実施形態３を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ３−Ｘ３’線における概略断面図、（ｂ）は
（ｃ）におけるＹ３−Ｙ３’線における概略断面図であ
る。

【図４】本発明の実施形態４を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ４−Ｘ４’線における概略断面図、（ｂ）は
（ｃ）におけるＹ４−Ｙ４’線における概略断面図であ
る。

【図５】本発明の実施形態５を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ５−Ｘ５’線における概略断面図、（ｂ）は
（ｃ）におけるＹ５−Ｙ５’線における概略断面図であ
る。

【図６】本発明の実施形態６を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ６−Ｘ６’線における概略断面図、（ｂ）は
（ｃ）におけるＹ６−Ｙ６’線における概略断面図であ
る。

【図７】本発明の実施形態７を示す概略構成図であり、
（ｃ）は表面構造を示す概略平面図、（ａ）は（ｃ）に
示すＸ７−Ｘ７’線における概略断面図、（ｂ）は
（ｃ）におけるＹ７−Ｙ７’線における概略断面図であ
る。

【図８】ＳＯＩ構造の横型二重拡散型絶縁ゲートトラン
ジスタの一例を示す概略構成図であり、（ｃ）は表面構
造を示す概略平面図、（ａ）は（ｃ）に示すＸ８−Ｘ
８’線における概略断面図、（ｂ）は（ｃ）におけるＹ
８−Ｙ８’線における概略断面図である。

【図９】図８に示すＳＯＩ構造の横型二重拡散型絶縁ゲ
ートトランジスタの動作説明図である。

【符号の説明】

１０１，２０１，３０１，４０１，５０１，６０１，７
０１ 半導体基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２ 絶縁層 １０３，２０３，３０３，４０３，５０３，６０３，７
０３ 半導体層 １０４，２０４，３０４，４０４，５０４，６０４，７
０４ ドレイン領域 １０５，２０５，３０５，４０５，６０５，６０５，７
０５ ウェル領域 １０６，２０６，３０６，４０６，５０６，６０６，７
０６ ソース領域 １０７，２０７，３０７，４０７，５０７，６０７，７
０７ ベースコンタクト領域 １０８，２０８，３０８，４０８，５０８，６０８，７
０８ ゲート絶縁膜 １０９，２０９，３０９，４０９，５０９，６０９，７
０９ ゲート電極 １１０，２１０，３１０，４１０，５１０，６１０，７
１０ ドレイン電極 １１１，２１１，３１１，４１１，５１１，６１１，７
１１ ソース電極 １１２，２１２，３１２，４１２，５１２，６１２，７
１２ ボディコンタクト領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平４−309234（ＪＰ，Ａ) 特開 平７−221192（ＪＰ，Ａ) 特開 平10−135464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁層の上に第一導電型の半導体層を形
   成したＳＯＩ構造の基板を有するとともに、前記半導体
   層の表面側に形成されその半導体層よりも高濃度の第一
   導電型のドレイン領域と、前記ドレイン領域と離間して
   前記半導体層の表面から前記絶縁層まで形成された第二
   導電型のウェル領域と、前記ウェル領域内でこのウェル
   領域の表面側に形成され前記半導体層よりも高濃度の第
   一導電型のソース領域と、前記ドレイン領域およびソー
   ス領域間のウェル領域の表面にゲート絶縁膜を介して配
   置されたゲート電極と、前記ドレイン領域に接続された
   ドレイン電極と、前記ソース領域およびウェル領域に跨
   がるようにして前記ゲート電極が敷設されていないウェ
   ル領域と前記ソース領域とに接続されたソース電極とに
   より成る断面構造を有し、前記ウェル領域内でこのウェ
   ル領域の表面側に前記ソース領域を分断するように第二
   導電型のボディコンタクト領域が形成され、このボディ
   コンタクト領域部分での前記ウェル領域は前記半導体層
   との接合面が前記ソース領域に沿って湾曲するように形
   成される半導体装置。
2. 【請求項２】 絶縁層の上に第一導電型の半導体層を形
   成したＳＯＩ構造の基板を有するとともに、前記半導体
   層の表面側に形成されその半導体層よりも高濃度の第一
   導電型のドレイン領域と、前記ドレイン領域と離間して
   前記半導体層の表面から前記絶縁層まで形成された第二
   導電型のウェル領域と、前記ウェル領域内でこのウェル
   領域の表面側に形成され前記半導体層よりも高濃度の第
   一導電型のソース領域と、前記ドレイン領域およびソー
   ス領域間のウェル領域の表面にゲート絶縁膜を介して配
   置されたゲート電極と、前記ドレイン領域に接続された
   ドレイン電極と、前記ソース領域およびウェル領域に跨
   がるようにして前記ゲート電極が敷設されていないウェ
   ル領域と前記ソース領域とに接続されたソース電極とに
   より成る断面構造を有するとともに、前記半導体層、ウ
   ェル領域、ソース領域が前記ドレイン領域を表面的に取
   り囲む表面構造を有し、前記ウェル領域内でこのウェル
   領域の表面側に前記ソース領域を分断するように第二導
   電型のボディコンタクト領域が形成され、このボディコ
   ンタクト領域は前記ウェル領域の表面において湾曲する
   部分全体に設けられる半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、
   前記ウェル領域の表面構造形状が、曲率の小さな弧と直
   線との組み合わせで形成されている半導体装置。
4. 【請求項４】 絶縁層の上に第一導電型の半導体層を形
   成したＳＯＩ構造の基板を有するとともに、前記半導体
   層の表面側に形成されその半導体層よりも高濃度の第一
   導電型のドレイン領域と、前記ドレイン領域と離間して
   前記半導体層の表面から前記絶縁層まで形成された第二
   導電型のウェル領域と、前記ウェル領域内でこのウェル
   領域の表面側に形成され前記半導体層よりも高濃度の第
   一導電型のソース領域と、前記ドレイン領域およびソー
   ス領域間のウェル領域の表面にゲート絶縁膜を介して配
   置されたゲート電極と、前記ドレイン領域に接続された
   ドレイン電極と、前記ソース領域およびウェル領域に跨
   がるようにして前記ゲート電極が敷設されていないウェ
   ル領域と前記ソース領域とに接続されたソース電極とに
   より成る断面構造を有し、前記ウェル領域内でこのウェ
   ル領域の表面側に前記ソース領域を分断するように第二
   導電型のボディコンタクト領域が形成され、このボディ
   コンタクト領域において、前記ソース領域と離間した部
   分は前記ソース領域と接合する部分よりも高濃度である
   半導体装置。
5. 【請求項５】 請求項４に記載の半導体装置において、
   前記ゲート電極は、前記ゲート絶縁膜を介して、前記ド
   レイン領域およびソース領域間のウェル領域の表面に配
   置されるとともに前記ボディコンタクト領域における前
   記ソース領域と接合する部分の表面に配置される半導体
   装置。
6. 【請求項６】 請求項４あるいは請求項５に記載の半導
   体装置において、前記ボディコンタクト領域における前
   記ソース領域と離間した部分は前記ウェル領域の表面に
   おいて湾曲する部分に設けられる半導体装置。