JP2000307120A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】オン抵抗を増大させることなく破壊耐量の向上
が可能な半導体装置を提供する。 【解決手段】絶縁層１１上のｎ形半導体層１内には、ｐ
形ウェル領域４と、ｎ ⁺形ドレイン領域２とが離間して
形成され、ｎ⁺形ソース領域３がｐ形ウェル領域４内に
形成されている。ｐ形ウェル領域４は、ｎ形半導体層１
の表面から絶縁層１１に達する深さまで形成されてい
る。ｎ⁺形ソース領域３とｐ形ウェル領域４におけるｐ
形ベースコンタクト領域９とに跨る形でソース電極８が
形成されている。ｐ形ウェル領域４内においてチャネル
が形成される領域の直下の領域からｐ ⁺形ベースコンタ
クト領域９に亙って高不純物濃度のｐ⁺形領域１４を設
けてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特にＳＯＩ構造を利用した半導体装置に関するもの
である。

【０００２】

【従来の技術】近年、高周波信号をオン・オフするスイ
ッチ要素として半導体スイッチのニーズが高まってい
る。このような半導体スイッチとしては、アナログスイ
ッチや半導体リレーなどが知られている。半導体リレー
は、発光ダイオードのような発光素子と、フォトダイオ
ードのような受光素子と、受光素子の出力によりオンオ
フされる半導体スイッチ素子（出力接点用の半導体スイ
ッチ素子）とをパッケージに内蔵したものである。高周
波の信号のオン・オフに用いる半導体スイッチでは、オ
ン時における抵抗が小さく且つ電流−電圧特性が線形
（つまりオフセットがない）であり、オフ時における出
力容量が小さく高周波遮断特性が良いことが要求され
る。また、この類の半導体スイッチにおいてはある程度
の高耐圧が要求され、オン・オフの切り換えの瞬間に生
じるスパイク電圧などに対する耐量も必要である。

【０００３】ところで、半導体リレーの出力接点用に用
いられる半導体スイッチ素子としては、本願発明者らが
提案しているＳＯＩ構造を利用した横型二重拡散型ＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET：以
下、ＳＯＩ−ＬＤＭＯＳと称す）がある。

【０００４】ＳＯＩ−ＬＤＭＯＳは、図３および図４に
示すように、単結晶シリコン基板よりなる半導体支持基
板１０の一主面上にシリコン酸化膜よりなる絶縁層１１
を介してｎ形シリコン層よりなるｎ形半導体層１が形成
されたＳＯＩ構造を有している。

【０００５】なお、ＳＯＩ構造を有する基板（いわゆる
ＳＯＩウェハ）の形成方法としては、単結晶シリコン中
に酸素イオンを注入して内部に絶縁層を形成するＳＩＭ
ＯＸ（Separation Implanted Oxygen）法、２枚の単
結晶シリコン基板の一方若しくは両方に熱酸化膜を形成
しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基
板上に形成した絶縁層上に単結晶シリコンを成長させる
ＳＯＩ成長法、陽極酸化によってシリコンを部分的に多
孔質化し酸化することによって形成する方法などが知ら
れている。ＳＯＩ成長法での単結晶シリコンは、気相、
液相、固相のいずれかで成長させる。

【０００６】このＳＯＩ−ＬＤＭＯＳでは、ｎ形シリコ
ン層よりなるｎ形半導体層１内に、ｐ形ウェル領域４
と、ｎ⁺形ドレイン領域２とが離間して形成され、ｎ⁺形
ソース領域３がｐ形ウェル領域４内に形成されている。
ここに、ｐ形ウェル領域４は、ｎ形半導体層１の表面か
ら絶縁層１１に達する深さまで形成され、且つ、所定の
耐圧を保持できるようにｎ⁺形ドレイン領域２から所定
距離（ドリフト距離）だけ離間して形成されている。な
お、ｐ形ウェル領域４の平面形状はｎ⁺形ドレイン領域
２を全周に亙って囲むドーナツ状に形成されている（図
３（ｂ）参照）。

【０００７】ｐ形ウェル領域４の主表面側においてｎ形
半導体層１とｎ⁺形ソース領域３とで挟まれた領域上は
ゲート絶縁膜５を介してポリシリコンなどからなる絶縁
ゲート型のゲート電極６が形成されている。また、ｐ形
ウェル領域４とｎ⁺形ソース領域３とに跨る形でソース
電極８が形成されている。ここに、ソース電極８は、ｐ
形ウェル領域４内に設けられたｐ⁺形ベースコンタクト
領域９により接続されている。さらに、ｎ⁺形ドレイン
領域２上にはドレイン電極７が形成されている。この構
成では、ゲート電極６への印加電圧を制御すればドレイ
ン電極７・ソース電極８間に流れる電流のオン・オフを
制御することができる。

【０００８】以下、上記ＳＯＩ−ＬＤＭＯＳの動作につ
いて説明する。

【０００９】上述したＳＯＩ−ＬＤＭＯＳでは、ゲート
電極６とソース電極８との間にゲート電極６が高電位に
なるように電圧を印加することによって、ｐ形ウェル領
域４におけるゲート絶縁膜５直下にチャネルが形成さ
れ、チャネルを通してｎ⁺形ドレイン領域２とｎ⁺形ソー
ス領域３との間に電流が流れオン状態となる。このとき
は、電流通路にｐｎ接合が介在しないので、電流−電圧
特性は微小電流領域で線形になる（つまりオフセットが
ない）。

【００１０】これに対し、ＳＯＩ−ＬＤＭＯＳがオフの
状態において、図５に示すようにドレイン電極７とソー
ス電極８との間に、ドレイン電極７が高電位となるドレ
イン電圧Ｖ_Dが印加されている場合、ｐ形ウェル領域４
とｎ形半導体層１との接合に空乏層が形成される。そし
て、ドレイン電圧Ｖ_Dが耐圧を越えると、電界が最も大
きくなるｐ形ウェル領域４とｎ形半導体層１との接合近
傍で、なだれ増倍的に電子・正孔対が生成される（ブレ
ークダウンが起こる）。このようなｐｎ接合の降伏時に
生成されるキャリアはポテンシャルの勾配に従って移動
する。すなわち、正孔ｈはｐ形ウェル領域４を通ってソ
ース電極８へ移動し、電子ｅはｎ形半導体層１、ｎ⁺形
ドレイン領域２を通ってドレイン電極７へ移動する。こ
こにおいて、上述の正孔ｈはｐ形ウェル領域４における
ｎ⁺形ソース領域３直下を通過してソース電極８へ移動
する。

【００１１】ところで、ＳＯＩ−ＬＤＭＯＳにおいて出
力容量を小さくするにはｎ形半導体層１（ＳＯＩ層）の
厚さを薄くすればよいが、ｎ形半導体層１の厚みが薄く
なると、ｎ⁺形ソース領域３と絶縁層１１との間の距離
が小さくなるので、ｎ⁺形ソース領域３と絶縁層１１と
の間におけるｐ形ウェル領域４の断面積が小さくなっ
て、ｐ形ウェル領域４の抵抗Ｒ（図５参照）の抵抗値が
大きくなり、結果として降伏時においてｐ形ウェル領域
４の抵抗Ｒでの電圧降下が大きくなる。

【００１２】一方、上述のＳＯＩ−ＬＤＭＯＳでは、ｎ
形半導体層１、ｐ形ウェル領域４、ｎ⁺形ソース領域３
をそれぞれコレクタ、ベース、エミッタとするｎｐｎ寄
生バイポーラトランジスタＴｒが形成されているので、
上述の抵抗Ｒでの電圧降下が増大することによって、ｎ
ｐｎ寄生バイポーラトランジスタＴｒのベース・エミッ
タ間が順バイアスされ、やがてこのｎｐｎ寄生バイポー
ラトランジスタＴｒがオンする。このようなｎｐｎ寄生
バイポーラトランジスタＴｒが動作される現象（バイポ
ーラアクション、寄生バイポーラ効果などと呼ばれてい
る）はＳＯＩ−ＬＤＭＯＳのチップ面内において一部の
領域で発生するので、当該一部領域の温度が上昇し（い
わゆるホットスポットが生じ）、電子・正孔対の生成が
加速されて流れる電流が大きくなり、さらにこの一部領
域の温度が上昇するという正帰還がかかるようになり、
ついには電流の集中によって故障を誘発する。

【００１３】そこで、上述のバイポーラアクションの発
生を防止して故障の誘発を防止する（つまり、破壊耐量
を向上させる）目的で、図６ないし図８に示すように、
ｎ⁺形ソース領域３を平面形状の周方向において一定間
隔で分断し且つｐ形ウェル領域４のうちソース電極８に
接続された部分とゲート電極６直下の部分とを接続する
ｐ形半導体領域よりなるボディコンタクト領域１２を形
成して抵抗を小さくしたものが提案されている。このボ
ディコンタクト領域１２を備えたＳＯＩ−ＬＤＭＯＳで
は、降伏時に生成される電子・正孔対の正孔ｈをボディ
コンタクト領域１２を通してソース電極８に引き抜くこ
とができるので、バイポーラアクションが発生しにく
く、アバランシェ耐量やＥＳＤ耐量などの破壊耐量が向
上する。

【００１４】

【発明が解決しようとする課題】しかしながら、上述の
ボディコンタクト領域１２を備えたＳＯＩ−ＬＤＭＯＳ
では、ｎ⁺形ソース領域３がボディコンタクト領域１２
により分断されているので、実効的なチャネル幅が減少
し、オン抵抗が増大するという不具合があった。

【００１５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、オン抵抗を増大させることなく破壊
耐量の向上が可能な半導体装置を提供することにある。

【００１６】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体支持基板上に絶縁層を介
して形成された第１導電形の半導体層と、前記半導体層
の主表面側に形成された高濃度第１導電形のドレイン領
域と、ドレイン領域と離間して且つ前記半導体層の主表
面から絶縁層まで形成された第２導電形のウェル領域
と、ウェル領域内の主表面側に形成された高濃度第１導
電形のソース領域と、ドレイン領域とソース領域との間
のウェル領域の表面上にゲート絶縁膜を介して配置され
たゲート電極と、ドレイン領域に接続されたドレイン電
極と、ソース領域とウェル領域とに跨って接続されたソ
ース電極とを備え、ウェル領域と前記半導体層とのｐｎ
接合部近傍に、ｐｎ接合の降伏時に生成されるキャリア
のライフタイムを短くする再結合部が設けられてなるこ
とを特徴とするものであり、再結合部が設けられている
ことにより、ドレイン・ソース間に耐圧以上の電圧が印
加されることによるウェル領域と前記半導体層とのｐｎ
接合の降伏時に生成されるキャリアのライフタイムが短
くなるので、前記半導体層、ウェル領域、ソース領域で
形成される寄生バイポーラトランジスタがオンするのを
防止することができて破壊耐量を向上させることがで
き、且つ、従来のようなボディコンタクト領域を設ける
必要がなくてチャネル幅が小さくなることもないから、
オン抵抗を増大させることなしに破壊耐量を向上させる
ことができる。

【００１７】請求項２の発明は、請求項１の発明におい
て、再結合部は、ウェル領域内において該ウェル領域の
他の部位よりも不純物濃度の高い領域からなるので、ｐ
ｎ接合の降伏時におけるウェル領域での電圧降下を小さ
くすることができ、寄生バイポーラトランジスタがオン
するのをより確実に防止することができる。

【００１８】請求項３の発明は、請求項１の発明におい
て、再結合部は、水素イオンまたは不活性イオンよりな
る再結合中心を有するので、再結合部では電子と正孔と
両方に対して同程度の捕獲確率を持つ準位である再結合
中心を介して再結合が起こりキャリアのライフタイムが
短くなる。

【００１９】請求項４の発明は、請求項３の発明におい
て、再結合部は、ウェル領域内に設けられているので、
ウェル領域と前記半導体層とのｐｎ接合の降伏時に接合
近傍で生成されウェル領域を経路としてソース電極へ移
動するキャリアを直ちに消滅させることができる。

【００２０】請求項５の発明は、請求項３の発明におい
て、再結合部は、ウェル領域と前記半導体層とに跨って
設けられているので、ウェル領域と前記半導体層とのｐ
ｎ接合の降伏時に接合近傍で生成される電子および正孔
を直ちに消滅させることができる。

【００２１】

【発明の実施の形態】（実施形態１）本実施形態では、
図１に示す構成のＳＯＩ−ＬＤＭＯＳを例示する。図３
および図４に示した従来例と同様に、本実施形態におい
ても、単結晶シリコン基板よりなる半導体支持基板１０
上に絶縁層１１を介してｎ形シリコン層よりなるｎ形半
導体層１が形成されている。ｎ形半導体層１内には、ｐ
形ウェル領域４と、ｎ ⁺形ドレイン領域２とが離間して
形成され、ｎ⁺形ソース領域３がｐ形ウェル領域４内に
形成されている。ここに、ｐ形ウェル領域４は、ｎ形半
導体層１の表面から絶縁層１１に達する深さまで形成さ
れ、且つ、所定の耐圧を保持できるようにｎ⁺形ドレイ
ン領域２から所定距離（ドリフト距離）だけ離間して形
成されている。なお、ｐ形ウェル領域４、ｎ⁺形ソース
領域３それぞれの平面形状はｎ⁺形ドレイン領域２を全
周に亙って囲むドーナツ状に形成されている。

【００２２】ｐ形ウェル領域４の主表面側においてｎ形
半導体層１とｎ⁺形ソース領域３とで挟まれた領域上に
はゲート絶縁膜５を介してポリシリコンなどからなる絶
縁ゲート型のゲート電極６が形成され、ｐ形ウェル領域
４の主表面側においてｎ⁺形ソース領域３に隣接し且つ
ｎ⁺形ドレイン領域２から遠い側にｐ⁺形ベースコンタク
ト領域９が形成されている。

【００２３】また、ｎ⁺形ソース領域３とｐ形ウェル領
域４におけるｐ⁺形ベースコンタクト領域９とに跨る形
でソース電極８が形成されている。さらに、ｎ⁺形ドレ
イン領域２上にはドレイン電極７が形成されている。こ
の構成では、図３および図４の従来例と同様に、ゲート
電極６への印加電圧を制御すればドレイン電極７・ソー
ス電極８間に流れる電流のオン・オフを制御することが
できる。

【００２４】ところで、本実施形態のＳＯＩ−ＬＤＭＯ
Ｓは、ｐ形ウェル領域４内においてチャネル（ｎ形チャ
ネル）が形成される領域の直下の領域からｐ⁺形ベース
コンタクト領域９に亙って高不純物濃度のｐ⁺形領域１
４を設けた点に特徴がある。このｐ⁺形領域１４は、ｐ
形ウェル領域４において、絶縁層１１との界面側でｐ形
ウェル領域とｎ形半導体層１との接合部からｎ⁺形ソー
ス領域３と絶縁層１１との間を通ってｐ⁺形ベースコン
タクト領域９に亙って形成されている。ここに、ｐ⁺形
ベースコンタクト領域９、ｐ⁺形領域１４それぞれの平
面形状は、ｐ形ウェル領域４およびｎ⁺形ソース領域３
と同様にｎ⁺形ドレイン領域２を全周に亙って囲むドー
ナツ状に形成されている。なお、本実施形態では、図６
ないし図８に示した従来構成のようなボディコンタクト
領域１２は設けておらず、ｐ⁺形領域１４が、ｐｎ接合
の降伏時に生成されるキャリアのライフタイムを短くす
る再結合部を構成している。

【００２５】以下、本実施形態のＳＯＩ−ＬＤＭＯＳの
動作について説明する。

【００２６】本実施形態のＳＯＩ−ＬＤＭＯＳは図３お
よび図４の従来構成と同様に、ゲート電極６とソース電
極８との間にゲート電極６が高電位になるように電圧を
印加することによって、ｐ形ウェル領域４におけるゲー
ト絶縁膜５直下にチャネルが形成され、チャネルを通し
てｎ⁺形ドレイン領域２とｎ⁺形ソース領域３との間に電
流が流れオン状態となる。このときは、電流通路にｐｎ
接合が介在しないので、電流−電圧特性は微小電流領域
で線形になる（つまりオフセットがない）。

【００２７】これに対し、ＳＯＩ−ＬＤＭＯＳがオフの
状態において、ドレイン電極７とソース電極８との間
に、ドレイン電極８が高電位となるドレイン電圧Ｖ
_D（図５参照）が印加されている場合、ｐ形ウェル領域
４とｎ形半導体層１との接合に空乏層が形成される。そ
して、ドレイン電圧Ｖ_Dが耐圧を越えると、電界が最も
大きくなるｐ形ウェル領域４とｎ形半導体層１との接合
近傍で、なだれ増倍的に電子・正孔対が生成される（ブ
レークダウンが起こる）。このようなｐｎ接合の降伏時
に生成されるキャリアはポテンシャルの勾配に従って移
動しようとする。すなわち、正孔ｈ（図５参照）はｐ形
ウェル領域４を通ってソース電極８へ移動し、電子ｅ
（図５参照）はｎ形半導体層１、ｎ⁺形ドレイン領域２
を通ってドレイン電極７へ移動する。ここにおいて、上
述の正孔ｈはｐ形ウェル領域４におけるｎ ⁺形ソース領
域３直下を通過してソース電極８へ移動する。

【００２８】以上説明した動作は図３および図４に示し
た従来例と同様であるが、本実施形態では、ｐ形ウェル
領域４内にｐ⁺形領域１４が設けられているので、ｐｎ
接合の降伏時に生成された正孔ｈがｐ⁺形領域１４を通
してソース電極８へ移動することになり、このｐ⁺形領
域１４で正孔が再結合して消滅しやすくなり、しかも、
ｐ形ウェル領域４での電圧降下を小さくすることができ
る。しかして、本実施形態では、ｎ形半導体層１、ｐ形
ウェル領域４、ｎ⁺形ソース領域３をそれぞれコレク
タ、ベース、エミッタとするｎｐｎ寄生バイポーラトラ
ンジスタがオンするのを防止することができるので、従
来例で説明した正帰還による電流の集中、熱破壊という
故障が発生し難く、破壊耐量を向上することができる。
しかも、本実施形態のＳＯＩ−ＬＤＭＯＳでは、図６な
いし図８に示した従来例で設けていたボディコンタクト
領域１２が不要なので、実効的なチャネル幅が減少する
こともなく、当然、オン抵抗が増大することもない。要
するに、本実施形態では、図３および図４の従来例と比
較して、オン抵抗を増大させることなしに破壊耐量を向
上させることができるのである。

【００２９】（実施形態２）本実施形態では図２に示す
構成のＳＯＩ−ＬＤＭＯＳを例示する。

【００３０】本実施形態のＳＯＩ−ＬＤＭＯＳの基本構
成は図３および図４に示した従来構成と略同じでなので
同様の構成要素には同一の符号を付して説明を省略す
る。

【００３１】本実施形態のＳＯＩ−ＬＤＭＯＳは、ｐ形
ウェル領域４において、ｐ形ウェル領域４とｎ形半導体
層１とのｐｎ接合近傍からｐ⁺形ベースコンタクト領域
９にわたる領域Ａ１と、ｐ形ウェル領域４とｎ形半導体
層１とに跨った領域Ａ２とにそれぞれ再結合中心を有す
る点に特徴がある。ここに、本実施形態では、上述の領
域Ａ１、Ａ２がそれぞれ、ｐｎ接合の降伏時に生成され
るキャリアのライフタイムを短くする再結合部を構成し
ている。

【００３２】再結合中心としては、水素イオン（水素だ
けを含む軽イオン）、ヘリウムイオンやアルゴンイオン
などの不活性イオンを採用することができる。これらの
イオンは、図３および図４の構成のＳＯＩ−ＬＤＭＯＳ
を作成した後に、ウェハの状態で当該イオンのイオン照
射を行うことにより所望の領域Ａ１，Ａ２に設けること
ができる。なお、本実施形態では、上述の領域Ａ１と領
域Ａ２とにそれぞれ再結合中心を設けてあるが、いずれ
か一方のみに設けてもよい。

【００３３】しかして、本実施形態のＳＯＩ−ＬＤＭＯ
Ｓでは、ドレイン電極７・ソース電極８間に耐圧以上の
電圧が印加された場合に、ｐ形ウェル領域４とｎ形半導
体層１とのｐｎ接合の降伏時に生成されたキャリアを再
結合部にて消滅させることができる。つまり、領域Ａ１
と領域Ａ２とに再結合中心を有することにより、ソース
電極８に到達する正孔ｈ（図５参照）を少なくすること
ができ、領域Ａ２に再結合中心を有することにより、ド
レイン電極７へ到達する電子ｅ（図５参照）を少なくす
ることができる。ここに、再結合部は、水素イオンまた
は不活性イオンよりなる再結合中心を有するので、再結
合部では電子ｅと正孔ｈとの両方に対して同程度の捕獲
確率を持つ準位である再結合中心を介して再結合が起こ
りキャリアのライフタイムが短くなるのである。なお、
本実施形態では、上述の領域Ａ１と領域Ａ２とにそれぞ
れ再結合中心を設けてあるが、いずれか一方のみに設け
てもよい。

【００３４】要するに、本実施形態のＳＯＩ−ＬＤＭＯ
Ｓでは、ｐｎ接合の降伏時に生成された正孔ｈが領域Ａ
２、Ａ１で再結合して消滅しやすくなるので、ｐ形ウェ
ル領域４での電圧降下を小さくすることができる。した
がって、ｎ形半導体層１、ｐ形ウェル領域４、ｎ⁺形ソ
ース領域３をそれぞれコレクタ、ベース、エミッタとす
るｎｐｎ寄生バイポーラトランジスタがオンするのを防
止することができるので、従来例で説明した正帰還によ
る電流の集中、熱破壊という故障が発生し難く、破壊耐
量を向上することができる。しかも、本実施形態のＳＯ
Ｉ−ＬＤＭＯＳでは、図６ないし図８に示した従来例で
設けていたボディコンタクト領域１２が不要なので、実
効的なチャネル幅が減少することもなく、当然、オン抵
抗が増大することもない。つまり、本実施形態では、図
３および図４の従来例と比較して、オン抵抗を増大させ
ることなしに破壊耐量を向上させることができるのであ
る。

【００３５】ところで、上記各実施形態では、第１導電
形をｎ形、第２導電形をｐ形としたｎチャネルのＳＯＩ
−ＬＤＭＯＳについて説明したが、第１導電形をｐ形、
第２導電形をｎ形としたｐチャネルのＳＯＩ−ＬＤＭＯ
Ｓであってもよいことは勿論である。

【００３６】

【発明の効果】請求項１の発明は、半導体支持基板上に
絶縁層を介して形成された第１導電形の半導体層と、前
記半導体層の主表面側に形成された高濃度第１導電形の
ドレイン領域と、ドレイン領域と離間して且つ前記半導
体層の主表面から絶縁層まで形成された第２導電形のウ
ェル領域と、ウェル領域内の主表面側に形成された高濃
度第１導電形のソース領域と、ドレイン領域とソース領
域との間のウェル領域の表面上にゲート絶縁膜を介して
配置されたゲート電極と、ドレイン領域に接続されたド
レイン電極と、ソース領域とウェル領域とに跨って接続
されたソース電極とを備え、ウェル領域と前記半導体層
とのｐｎ接合部近傍に、ｐｎ接合の降伏時に生成される
キャリアのライフタイムを短くする再結合部が設けられ
ているので、再結合部が設けられていることにより、ド
レイン・ソース間に耐圧以上の電圧が印加されることに
よるウェル領域と前記半導体層とのｐｎ接合の降伏時に
生成されるキャリアのライフタイムが短くなるから、前
記半導体層、ウェル領域、ソース領域で形成される寄生
バイポーラトランジスタがオンするのを防止することが
できて破壊耐量を向上させることができ、且つ、従来の
ようなボディコンタクト領域を設ける必要がなくてチャ
ネル幅が小さくなることもないから、オン抵抗を増大さ
せることなしに破壊耐量を向上させることができるとい
う効果がある。

【００３７】請求項２の発明は、請求項１の発明におい
て、再結合部は、ウェル領域内において該ウェル領域の
他の部位よりも不純物濃度の高い領域からなるので、ｐ
ｎ接合の降伏時におけるウェル領域での電圧降下を小さ
くすることができ、寄生バイポーラトランジスタがオン
するのをより確実に防止することができるという効果が
ある。

【００３８】請求項３の発明は、請求項１の発明におい
て、再結合部は、水素イオンまたは不活性イオンよりな
る再結合中心を有するので、再結合部では電子と正孔と
両方に対して同程度の捕獲確率を持つ準位である再結合
中心を介して再結合が起こりキャリアのライフタイムが
短くなるという効果がある。

【００３９】請求項４の発明は、請求項３の発明におい
て、再結合部は、ウェル領域内に設けられているので、
ウェル領域と前記半導体層とのｐｎ接合の降伏時に接合
近傍で生成されウェル領域を経路としてソース電極へ移
動するキャリアを直ちに消滅させることができるという
効果がある。

【００４０】請求項５の発明は、請求項３の発明におい
て、再結合部は、ウェル領域と前記半導体層とに跨って
設けられているので、ウェル領域と前記半導体層とのｐ
ｎ接合の降伏時に接合近傍で生成される電子および正孔
を直ちに消滅させることができるという効果がある。

【図面の簡単な説明】

【図１】実施形態１を示す要部概略断面図である。

【図２】実施形態２を示す要部概略断面図である。

【図３】従来例を示し、（ａ）は概略断面図、（ｂ）は
ＳＯＩ層の概略平面図である。

【図４】同上の要部概略断面図である。

【図５】同上の動作説明図である。

【図６】他の従来例を示す一部破断した概略平面図であ
る。

【図７】図６のＸ−Ｘ’断面図である。

【図８】図６のＹ−Ｙ’断面図である。

【符号の説明】

１ ｎ形半導体層 ２ ｎ⁺形ドレイン領域 ３ ｎ⁺形ソース領域 ４ ｐ形ウェル領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ ドレイン電極 ８ ソース電極 ９ ｐ⁺形ベースコンタクト領域 １０ 半導体支持基板 １１ 絶縁層 １４ ｐ⁺形領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA13 BB12 CC02 DD05 DD13 EE09 GG02 GG12 GG22 GG33 GG60 HM02 HM12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体支持基板上に絶縁層を介して形成
   された第１導電形の半導体層と、前記半導体層の主表面
   側に形成された高濃度第１導電形のドレイン領域と、ド
   レイン領域と離間して且つ前記半導体層の主表面から絶
   縁層まで形成された第２導電形のウェル領域と、ウェル
   領域内の主表面側に形成された高濃度第１導電形のソー
   ス領域と、ドレイン領域とソース領域との間のウェル領
   域の表面上にゲート絶縁膜を介して配置されたゲート電
   極と、ドレイン領域に接続されたドレイン電極と、ソー
   ス領域とウェル領域とに跨って接続されたソース電極と
   を備え、ウェル領域と前記半導体層とのｐｎ接合部近傍
   に、ｐｎ接合の降伏時に生成されるキャリアのライフタ
   イムを短くする再結合部が設けられてなることを特徴と
   する半導体装置。
2. 【請求項２】 再結合部は、ウェル領域内において該ウ
   ェル領域の他の部位よりも不純物濃度の高い領域からな
   ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 再結合部は、水素イオンまたは不活性イ
   オンよりなる再結合中心を有することを特徴とする請求
   項１記載の半導体装置。
4. 【請求項４】 再結合部は、ウェル領域内に設けられて
   なることを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 再結合部は、ウェル領域と前記半導体層
   とに跨って設けられてなることを特徴とする請求項３記
   載の半導体装置。