JP2010258210A

JP2010258210A - 半導体装置とその製造方法

Info

Publication number: JP2010258210A
Application number: JP2009106345A
Authority: JP
Inventors: Akira Yamane; 彰山根
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-04-24
Filing date: 2009-04-24
Publication date: 2010-11-11

Abstract

【課題】ＳＯＩ層の膜厚を厚くすることによりＬＤＭＯＳＦＥＴのソースとドレイン間の絶縁耐圧ＢＶ_ＤＳの高耐圧化を図る。
【解決手段】Ｐ型ボディ層４の直下の、Ｐ型ボディ層４とＢＯＸ層２の間のＮ型ＳＯＩ層３中にＰ＋Ｂ埋め込み層１３を形成することにより、Ｐ＋Ｂ埋め込み層１３が存在しなかった時にＢＯＸ層２まで拡がらず、絶縁破壊に至ったＰ型ボディ層４からＮ型ＳＯＩ層３に延びる空乏層を、ＢＯＸ層２近傍まで延ばすことができる。これによりＰ型ボディ層４からの空乏層とＢＯＸ層２からＮ型ＳＯＩ層３に延びる空乏層と一体化することができ、Ｎ＋型ドレイン層８に向かいＮ型ＳＯＩ層３内の全体に空乏層を拡げる事ができる。
【選択図】図４

Description

本発明は、半導体装置、特に高耐圧ＬＤＭＯＳＦＥＴとその製造方法に関する。なお、ＬＤＭＯＳとはＬａｔｅｒａｌＤｏｕｂｌｅＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒの略称で横型二重拡散ゲートＭＯＳを意味する。

近年高耐圧電力用半導体素子を制御回路又は駆動回路と同一の半導体層に形成する場合、基板との絶縁性、低寄生容量を確保する為、ＳＯＩ構造をとる半導体装置が採用されている。高耐圧化と低オン抵抗を確保する為、ゲートとドレイン間の距離を長くすると共に、チャネル領域を含むＰ型ボディ層とＰＮ接合を形成するＮ型ＳＯＩ（シリコンオンインシュレータ）層は、低濃度にして高耐圧化を図ると共に、それより高濃度のドリフト層を経由し、高濃度ドレイン層に到達する電流通路とすることにより低オン抵抗を実現している。また、埋め込み絶縁層（ＢＯＸ層）での絶縁破壊を防止する為、ＢＯＸ層の厚みを所定の耐圧が達成できるよう調整している。更にＳＯＩ層の厚み方向への空乏層の広がりを確保し、高耐圧化を図るため、ＳＯＩ層の厚みについても厚膜化の方向に向かっている。

高耐圧ＬＤＭＯＳＦＥＴ及びその製造方法に関しては、例えば、以下の特許文献１、特許文献２に記載されている。

特開平１１−１４５４６２特開平７−２４５３８２

ＳＯＩ層を厚くすることによりＳＯＩ層の深さ方向への、ＳＯＩ層の不純物濃度に応じた、空乏層の広がりを確保することができ、高耐圧化の実現が可能となる。即ち、ＳＯＩ層の不純物濃度を下げることにより、大きくＢＯＸ層まで広がった空乏層で、ＰＮ接合に印加された電圧を負担して、ＳＯＩ層中の空乏層内の電界強度を弱めて高耐圧化の実現を図ることができる。しかし、ＳＯＩ層中に広がる空乏層の幅はＳＯＩ層の不純物濃度に依存する為、ＳＯＩ層の厚さを必要以上に拡げても、ＢＯＸ層に空乏層が到達する前にＳＯＩ層が絶縁破壊を起こし、所望の高耐圧ＬＤＭＯＳＦＥＴの実現ができないという問題がある。

本発明の半導体装置は、半導体基板上にＢＯＸ層を介して形成された第１導電型のＳＯＩ層と、前記ＳＯＩ層の表面に形成された第２導電型のボディ層及び第１導電型のドリフト層と、前記ボディ層の表面に形成された第１導電型のソース層と、前記ドリフト層の表面に形成された第１導電型のドレイン層と、前記ボディ層と連結し、該ボディ層と前記ＢＯＸ層の間の前記ＳＯＩ層内に形成された第２導電型の埋め込み層と、を含むことを特徴とする。

また、本発明の半導体装置は、前記第２導電型の埋め込み層が、前記ＳＯＩ層の表面にデポジションされた第２導電型の不純物を、該ＳＯＩ層内と該ＳＯＩ層の表面に形成された第１導電型のエピタキシャル層内に熱拡散することにより形成されることを特徴とする。

また、本発明の半導体装置は、前記第２導電型の埋め込み層が、前記ＳＯＩ層の表面から形成されたトレンチの底面にイオン注入により導入された第２導電型の不純物を、熱拡散することにより形成されていることを特徴とする。

また、本発明の半導体装置は、前記埋め込み層が多段に形成されていることを特徴とする。

更に、本発明の半導体装置は、前記多段に形成された前記埋め込み層が、前記ＢＯＸ層に近い方で広く、前記ボディ層に近い方で狭く形成されていることを特徴とする。

また、本発明の半導体装置の製造方法によれば、半導体基板上にＢＯＸ層を介して第１導電型のＳＯＩ層を形成する工程と、前記ＳＯＩ層の表面に第２導電型のボディ層及び第１導電型のドリフト層を形成する工程と、前記ボディ層の表面に第１導電型のソース層を形成する工程と、前記ドリフト層の表面に第１導電型のドレイン層を形成する工程と、前記ボディ層と連結し、該ボディ層と前記ＢＯＸ層の間の前記ＳＯＩ層内に第２導電型の埋め込み層を形成する工程と、を有することを特徴とする。

更に、本発明の半導体装置の製造方法によれば、前記ＳＯＩ層の表面に第２導電型の不純物を導入した後、該ＳＯＩ層の表面に第１導電型のエピタキシャル層を形成する工程と当該エピタキシャル層表面に前期ボディ層を形成する工程と、前記第２導電型の不純物から前記埋め込み層を形成する工程と、を有することを特徴とする。

また、本発明の半導体装置の製造方法によれば、前記ＳＯＩ層の表面から該ＳＯＩ層の内部に至るトレンチを形成する工程と、前記トレンチの底面にイオン注入により第２導電型の不純物を導入する工程と、前記第２導電型の不純物を熱拡散することにより前記埋め込み層を形成する工程とを、有することを特徴とする。

本発明の半導体装置の製造方法によれば、ボディ層から延びる空乏層をＢＯＸ層まで広げることができ、ＢＯＸ層に到達する前の空乏層中の電界強度が、ＳＯＩ層の絶縁破壊強度以上に上昇するのを阻止することが可能となり、所望の高耐圧ＬＤＭＯＳＦＥＴを製造することができる。

比較例の高耐圧ＬＤＭＯＳＦＥＴの断面図である。比較例の高耐圧ＬＤＭＯＳＦＥＴの空乏層の拡がり具合及び電位分布をシミュレーションで示す断面図である。Ｐ＋Ｂ埋め込み層を有さず、Ｎ型ＳＯＩ層の膜厚が厚い場合のＬＤＭＯＳＦＥＴの空乏層の拡がり具合及び電位分布をシミュレーションで示す断面図である。本発明の第１の実施形態における高耐圧ＬＤＭＯＳＦＥＴの空乏層の拡がり具合及び電位分布をシミュレーションで示す断面図である。本発明の第１の実施形態における高耐圧ＬＤＭＯＳＦＥＴの製造方法を示す断面図である。本発明の第２の実施形態における高耐圧ＬＤＭＯＳＦＥＴの製造方法を示す断面図である。本発明の第２の実施形態における高耐圧ＬＤＭＯＳＦＥＴのＰ＋Ｂ埋め込み層の形状と電位分布をシミュレーションで示す断面図である。本発明の第２の実施形態における高耐圧ＬＤＭＯＳＦＥＴのＰ＋Ｂ埋め込み層の形状と電位分布をシミュレーションで示す断面図である。本発明の第３の実施形態における高耐圧ＬＤＭＯＳＦＥＴの製造方法を示す断面図である。

〔第１の実施形態〕
第１の実施形態について説明する前に、高耐圧ＬＤＭＯＳＦＥＴの断面構造と、比較例としてＮ型ＳＯＩ層３が２０μｍと比較的薄い場合のＰ型ボディ層からＢＯＸ層に広がる空乏層の様子等について説明する。図１は比較例である高耐圧ＬＤＭＯＳＦＥＴの断面図である。半導体基板１の表面上に、埋め込み絶縁層であるＢＯＸ（ＢｕｒｉｅｄＯｘｉｄｅ）層２を介してＮ型ＳＯＩ（ＳｉｏｎＩｎｓｕｌａｔｏｒ）層３が形成されている。また、Ｎ型ＳＯＩ層３の表面にはＰ型ボディ層４、Ｎ型ドリフト層５が形成される。

更にＰ型ボディ層４の表面にはＮ＋型ソース層６及びＰ＋型コンタクト層７が、また、Ｎ型ドリフト層５の表面にはＮ＋型ドレイン層８が形成されている。Ｎ＋型ソース層６とＮ型ＳＯＩ層３に挟まれたＰ型ボディ層４の表面には、ゲート絶縁膜９を介してフィールド酸化膜１１上まで延在するゲート電極１０が形成されている。また、層間絶縁膜１２を介して金属等からなる不図示のソース電極、ドレイン電極が形成されている。

図２Ｂは、Ｎ型ＳＯＩ層３の厚みが２０μｍの時のソースとドレイン間の、リーク電流Ｉ_ｄｓが０．１ｎＡの時の、電位分布を示す。Ｌｅｖｅｌ１がＮ＋型ソース６の電位で、Ｌｅｖｅｌ３１がＮ＋型ドレイン層８近傍の電位である。Ｌｅｖｅｌ１からＬｅｖｅｌ３１、即ちＮ＋型ソース層６からＮ＋型ドレイン層８に向かって電位が上昇している。

図２Ａは、その時の空乏層が、両矢印←→で示す点線部分まで、Ｎ型ＳＯＩ層３の大部分に拡がっている事を示している。ＢＯＸ層２の厚さは３．５μｍ、ソースとドレイン間の距離が６５μｍ、Ｎ型ＳＯＩ層３の比抵抗が約０．１Ω・ｍ（不純物濃度が約１．５×１０^２０/ｍ^３）で、ソース・ドレイン間絶縁破壊電圧ＢＶ_ＤＳは約６５０Ｖを確保している。Ｐ型ボディ層４からＮ型ＳＯＩ層３方向に延びる空乏層が、絶縁破壊を起こすことなく、ＢＯＸ層２近辺のＢＯＸ層２からＮ型ＳＯＩ層３へ延びる空乏層とつながり、Ｎ型ＳＯＩ層３内の全体に、Ｎ＋型ドレイン層８に向かって拡がっている。

図３は、更に絶縁耐圧を高くするため、Ｎ型ＳＯＩ層３の膜厚を３０μｍにした場合の様子を示している。図３Ｂはソースとドレイン間の、リーク電流Ｉ_ｄｓが０．１ｎＡの時の、電位分布を示す。図３Ａは、その時のＰ型ボディ層４からＮ型ＳＯＩ層３方向への、両矢印←→で示す、点線で表示する空乏層の拡がりを示している。空乏層はＮ型ＳＯＩ層３の全域に拡がらず、ＢＯＸ層２からＮ型ＳＯＩ層３方向へ延びる空乏層とつながる前に絶縁破壊を起こしている。この場合のソース・ドレイン間絶縁破壊電圧ＢＶ_ＤＳは約２３０Ｖで有り、単にＮ型ＳＯＩ層の膜厚を２０μｍから３０μｍと厚くしただけでは、逆にソース・ドレイン間絶縁破壊電圧ＢＶ_ＤＳが低下してしまうことが判明した。なお、Ｎ型ＳＯＩ層３の厚さ以外のＬＤＭＯＳＦＥＴの構成はＮ型ＳＯＩ層が２０μｍの比較例と同一である。

Ｎ型ＳＯＩ層３の膜厚が２０μｍと３０μｍの場合に、このような違いが発生する理由を以下に考察する。ＰＮ接合に逆バイアスをかけた場合の空乏層の拡がる幅Ｗは、Ｎ型層の不純物濃度がＰ型層に比べ低い場合、Ｎ型層の不純物濃度をＮ_Ｄ、シリコンの比誘電率をε_Ｓ、真空の誘電率をε_０、電子の電荷量をｅ、印加電圧をＶとした場合、Ｗは、概略２ε_Ｓε_０ＶをｅＮ_Ｄで割った値の平方根となる。即ちｗ≒√（２ε_Ｓε_０Ｖ／ｅＮ_Ｄ）であらわすことができる。

上記の式に以下の値を入れて空乏層幅Ｗを計算してみる。Ｎ型ＳＯＩ層３の比抵抗ρは０．１Ω・ｃｍなので不純物濃度Ｎ_Ｄ（＝１／ｅρμ）は約１．５×１０^２０／ｍ^３となる。ここでμは電子の移動度である。シリコンの比誘電率ε_Ｓ＝２．４、真空の誘電率ε_０＝８．８５×１０^―１２Ｃ^２／Ｎ・ｍ^２、電子の電荷量ｅ＝１．６×１０^―１９Ｃで有る。これらの値を代入して計算した空乏層幅Ｗ≒２０μｍとなる。

図３Ａ、図３Ｂに、Ｐ型ボディ層４からＮ型ＳＯＩ層３に向かって延びる空乏層の、点線（図３Ａでは白線）で示す先端部分が円弧状に示されており、Ｎ型ＳＯＩ層３の表面から２７μｍ近辺まで延びているのが確認できる。Ｐ型ボディ層４は、Ｎ型ＳＯＩ層３の表面から６μｍくらいの深さまで拡散されていることから、Ｐ型ボディ層４の底部からＮ型ＳＯＩ層３の先端部まで、Ｎ型ＳＯＩ層３中に延びる空乏層の幅≒２７μｍ−６μｍ＝２１μｍとなる。この値は前述の計算値から得られた空乏層幅２０μｍとほぼ同一の値となる。

実際には図３Ａに示すように、Ｐ型ボディ層４の内部にも２μｍくらいの幅で点線で示す空乏層が形成されている。そうすると、ソースとドレイン間に印加された約２３０Ｖの電圧により、Ｐ型ボディ層４側に２μｍ、Ｎ型ＳＯＩ層３側に２０〜２１μｍ、従って合わせて２２〜２３μｍの空乏層が拡がり、その時点で絶縁破壊が発生したことになる。この場合の電界強度Ｅ＝２３０／（２２．５×１０^−６）＝１．０３×１０^７Ｖ／ｍとなる。

一般に、シリコンは１０^７Ｖ／ｍ台以上の電界強度になると絶縁破壊を起こすと言われている。従って、Ｎ型ＳＯＩ層３の膜厚が３０μｍのときは、Ｐ型ボディ層４からＮ型ＳＯＩ層３に向かって、Ｎ型ＳＯＩ層３の表面から２７μｍの位置まで延びる空乏層が、Ｎ型ＳＯＩ層３の表面から３０μｍに位置するＢＯＸ層２の近傍まで延びる前に絶縁破壊する事がわかる。一方、Ｎ型ＳＯＩ層３の膜厚が２０μｍの場合は、空乏層がＢＯＸ層２に到達した時点でも、なお空乏層の電界強度がシリコンの絶縁破壊電界強度まで達しない為、絶縁破壊しないことが理解できる。

本発明の特徴は、Ｎ型ＳＯＩ層３の膜厚が３０μｍの場合でも、Ｎ型ＳＯＩ層３の膜厚が２０μｍの場合に得られる絶縁耐圧以上の絶縁耐圧を確保できることである。それでは、本発明の第１の実施形態について図４Ａ、図４Ｂを参照して説明する。本発明の特徴は、図４Ａに示すように、Ｐ型ボディ層４とＢＯＸ層２の中間のＮ型ＳＯＩ層３中にＰ＋Ｂ埋め込み層１３を形成したことである。Ｐ＋Ｂ埋め込み層１３はＰ型ボディ層４とは連続しており、ＢＯＸ層２とは離れている。Ｎ型ＳＯＩ層３の膜厚が厚いためＰ＋Ｂ埋め込み層１３をＢＯＸ層２に接触するほど深く形成する事が困難だからである。ソースとドレイン間に電圧Ｖ_ＤＳが印加された場合、比較的低い電圧Ｖ_ＤＳを印加した状態でＰ＋Ｂ埋め込み層１３からＮ型ＳＯＩ層３に向かって延びる空乏層がＢＯＸ層２に接近することになる。

そうするとＢＯＸ層２からＮ型ＳＯＩ層３に向かって延びる空乏層と一体となり、図４Ａに示すように、Ｎ型ＳＯＩ層３中の全体に空乏層が拡がっていく。その結果、図４Ｂに示すような緩やかな電位勾配からなる電位分布が得られることになり、ソース・ドレイン間絶縁破壊耐圧ＢＶ_ＤＳも、Ｎ型ＳＯＩ層３の膜厚が２０μｍの場合の時の６５０Ｖよりも高い、約７８０Ｖを確保することができる。なお、図４のＬＤＭＯＳＦＥＴの構成は、Ｐ＋Ｂ埋め込み層１３が形成されている以外は、図３に示す構成と同一である。

それでは、係るＰ＋Ｂ埋め込み層１３を有する高耐圧ＬＤＭＯＳＦＥＴの製造方法について、Ｎ型ＳＯＩ層３の膜厚が３０μｍ前後と比較的薄い場合について、図５Ａ、図５Ｂを参照して説明する。図面には、製造プロセスで扱う半導体基板の中に形成される１つのＬＤＭＯＳＦＥＴを記載すれば、発明の内容が理解できるので、その部分だけを記載し説明を進める。始めに図５Ａに示すように、２枚の半導体基板に酸化膜を形成し、所定の方法により、それらの半導体基板同士をそれぞれの半導体基板に形成されたシリコン酸化膜を介して貼り合わせ、その後Ｎ型ＳＯＩ層３を形成する側の半導体基板を所定の膜厚になるまで研削、エッチング加工を行い研削ダメージの存在しない鏡面を形成する。その後、所定の工程を経て、フィールド酸化膜１１をＮ型ＳＯＩ層３の表面の所定の位置に形成する。２枚の半導体基板の間に接着層となり埋め込まれた酸化膜層がＢＯＸ層２となる。

次に、高電圧加速高エネルギーイオン注入装置により、Ｐ型ボディ層４を形成する位置の直下のＮ型ＳＯＩ層３の中に、ボロン等のＰ型不純物を注入し、熱処理を行うことによりＰ＋型埋め込み層１３を形成する。次に、Ｐ＋Ｂ埋め込み層１３の中心部から表面側に拡散する拡散層と重畳するように、Ｎ型ＳＯＩ層３表面から内部に向けＰ型ボディ層４を拡散する。この時点でＰ＋Ｂ埋め込み層１３とＰ型ボディ層４は、図５Ａに示すような重畳したＰ型層を形成する。

Ｐ＋Ｂ埋め込み層１３のＢＯＸ層２側の拡散層は、ＢＯＸ層２から２０数μｍ以内になるように形成する。ソースとドレイン間に電圧が印加されたとき、Ｐ＋Ｂ埋め込み層１３から延びる空乏層がＢＯＸ層２に接近する前に、空乏層が絶縁破壊することを防止する為である。次に図５Ｂに示すように、所定の工程を経てＮ型ＳＯＩ層３の表面の所定の位置にＮ型ドリフト層８を形成する。その後、所定の工程を経てＰ型ボディ層４の表面からＮ型ＳＯＩ層３の表面を経由してフィールド酸化膜１１まで延在するゲート絶縁膜９を形成する。次に、ゲート電極１０をゲート絶縁膜９上からフィールド酸化膜１１上まで延在して形成する。

その後、Ｐ型ボディ層４の表面にゲート電極１０をマスクにセルフアラインで不図示の低濃度ドレイン層（ＬＤＤ層）を形成し、ゲート電極１０端にＣＶＤ等によるスペーサーを形成してからＮ＋型ソース層６を、またＰ型ボディ層４の表面にＰ＋型コンタクト層７、Ｎ型ドリフト層５の表面にＮ＋型ドレイン層８を所定の工程を経て形成する。次に、層間絶縁膜１２を、Ｎ型ＳＯＩ層３等の表面全体に形成してから、コンタクトホールを所定の工程を経て形成し、更に、不図示のソース電極、ドレイン電極等を所定の工程を経て形成してから、最後に、不図示の保護膜をその上に形成することにより高耐圧ＬＤＭＯＳＦＥＴが完成する。

〔第２の実施形態〕
本発明の第２の実施形態について図６〜図８を参照して説明する。本実施形態では、Ｎ型ＳＯＩ層３の膜厚が厚いためＰ＋Ｂ埋め込み層１３の形成が、高電圧加速イオン注入装置を使用しても困難な場合に対処するものである。図６Ａに示すように、２枚の半導体基板を酸化膜を介して貼り合わせ、その後、Ｎ型ＳＯＩ層３を形成する側の半導体基板を研削等して薄膜化するのは、第１の実施形態の場合と同様である。異なるのは、Ｐ＋Ｂ埋め込み層１３となる領域に不純物を導入する方法が、通常のイオン注入装置を使用するか、またはＢＮ等のボロン不純物源を使用して、Ｎ型ＳＯＩ層３の表面にボロン等のＰ型不純物をデポジションする方法であること、次に、図６Ｂに示すように、Ｎ型ＳＯＩ層３の表面全体に所定の膜厚からなるＮ型エピタキシャル層１４を形成することである。

Ｎ型ＳＯＩ層３の表面にデポジションされたボロン等は、このエピタキシャル層１４を形成する際、上下方向に拡散され、図６Ｂに示すようなＰ＋Ｂ埋め込み層１３を形成する。必要に応じ、更に高温での熱処理を加えることによりＰ＋Ｂ埋め込み層１３を深く形成する事ができる。次に、形成されたＮ型エピタキシャル層の表面にＰ型ボディ層４を形成することにより、図６Ｂに示すように、図５Ａと同様Ｐ＋Ｂ埋め込み層１３と重畳した状態でＰ型ボディ層４が形成される。また、Ｐ＋Ｂ埋め込み層１３は、図５Ａの場合と同様、拡散層の最深部が、ＢＯＸ層２から２０数μｍ以内の距離まで形成されることが高耐圧化の要件となる。その後、図５Ｂと同様な工程を経て高耐圧ＬＤＭＯＳＦＥＴが完成する。

Ｎ型ＳＯＩ層３の膜厚が更に厚い場合は、埋め込み層１３のデポジション、エピタキシャル層形成等を何度か繰り返して、図７Ａに示すような多段からなるＰ＋Ｂ構造を形成して対応することができる。しかし、図７Ａに示すように、多段に形成されたＰ＋Ｂ埋め込み層１３の幅を、各段とも同じような幅に形成した場合、図７Ｂに示すように、Ｎ型ＳＯＩ層３内のＢＯＸ層２の近傍での電位勾配の曲率が小さくなり、かえって絶縁破壊耐圧を低下させてしまう。図７の場合のソース・ドレイン間絶縁破壊耐圧は約６００Ｖで有る。

この場合、図８Ａに示すように、Ｐ＋Ｂ埋め込み層１３をＢＯＸ層２に近い側を幅広く、Ｐ型ボディ層４に近づくにつれて狭くなるように形成することにより、図８Ｂに示すように、同位置の電位勾配の曲率を緩やかにすることが可能となり、高耐圧化に有効となる。図８の場合、ソース・ドレイン間絶縁破壊耐圧は約６６０Ｖと図７に比べ高くなる。更に、下側のＰ＋Ｂ埋め込み層１３を、上側のＰ＋Ｂ埋め込み層１３より幅広く形成することにより、よりソース・ドレイン間絶縁破壊耐圧を高くする事ができる。下側のＰ＋Ｂ埋め込み層１３の方を上側のＰ＋Ｂ埋め込み層１３より幅広く形成する方法としては、下側のＰ＋Ｂマスクの開口サイズを上側のものより広くするとか、下側の拡散層がより深くなるよう熱処理を加えるとか、下側のイオン注入のドーズ量を上側より大きくするとか、種々の手段がある。

なお、第２の実施形態におけるＬＤＭＯＳＦＥＴの構成もＰ＋Ｂの形態等を除いて、第１の実施形態の場合と同様であり、その後の工程を経ることにより図５Ｂに示すような高耐圧ＬＤＭＯＳＦＥＴが完成する。

〔第３の実施形態〕
本発明の第３の実施形態について図９Ａ、図９Ｂを参照して説明する。本実施形態ではＮ型ＳＯＩ層３の膜厚が、いかなる場合にも対処できる点で有効な実施形態である。第１の実施形態との相違点は、図９Ａに示すように、初めにＮ型ＳＯＩ層３の表面から所定の位置まで、Ｎ型ＳＯＩ層３を所定の方法でエッチングして、Ｎ型ＳＯＩ層３内にトレンチ１５を形成することである。その後に通常のイオン注入装置を使用して、トレンチ１５の底面１６にP型不純物を注入し、次に該Ｐ型不純物を熱拡散することにより、トレンチ１５の底面１６を中心にＮ型ＳＯＩ層３内に拡がるＰ＋Ｂ埋め込み層１３を形成する。次にＮ型ＳＯＩ層３の表面からＰ型不純物を所定の方法で導入しＰ型ボディ層４を形成しＰ＋Ｂ埋め込み層１３と連結させる。

更に、Ｎ型ＳＯＩ層３の膜厚が大きくなった場合には、図９Ｂに示すように、トレンチ１５をＮ型ＳＯＩ層３の、より深い位置まで形成し、その後トレンチ１５の底面１６にイオン注入によりＰ型不純物を導入してから、トレンチ側壁１６を含むトレンチ内壁全面に高温炉内のＰ型不純物源から、イオン注入により導入された不純物濃度より低濃度の、Ｐ型不純物をデポジションする。その後、高温でＰ型不純物をＮ型ＳＯＩ層３内に拡散することにより、高濃度のＰ型不純物を有するトレンチ底面１６からは広く、トレンチ底面１６より低濃度のトレンチ側壁１７からは狭く、Ｐ＋Ｂ埋め込み層１３が形成される。

これにより、上段の埋め込み層１３から下段のＰ＋Ｂ埋め込み層１３に向かって、段々広くなる傾斜を持ったＰ＋Ｂ埋め込み層１３を形成する事ができ、高いソース・ドレイン間絶縁破壊電圧を得ることができる。また、前記同様に、Ｐ型ボディ層４がＰ＋Ｂ埋め込み層１３と連結して形成される。その後、図５Ｂに示すような、Ｎ＋ソース層６等が形成され、所望の高耐圧ＬＤＭＯＳＦＥＴが完成する。なお、第３の実施形態における高耐圧ＬＤＭＯＳＦＥＴの構成もトレンチ１５等を除いて第１の実施形態と同様である。

本発明では、ＬＤＭＯＳＦＥＴに限定して記述したが、技術的思想が同一である限り、他の高耐圧デバイスも対象となることは当然である。

１半導体基板２ＢＯＸ層３Ｎ型ＳＯＩ層４Ｐ型ボディ層
５Ｎ型ドリフト層６Ｎ＋型ソース層７Ｐ＋型コンタクト層
８Ｎ＋型ドリフト層９ゲート絶縁膜１０ゲート電極
１１フィールド酸化膜１２層間絶縁膜１３Ｐ＋Ｂ埋め込み層
１４Ｎ型エピタキシャル層１５トレンチ１６トレンチ底面
１７トレンチ側壁

Claims

半導体基板上にＢＯＸ層を介して形成された第１導電型のＳＯＩ層と、
前記ＳＯＩ層の表面に形成された第２導電型のボディ層及び第１導電型のドリフト層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ドリフト層の表面に形成された第１導電型のドレイン層と、
前記ボディ層と連結し、該ボディ層と前記ＢＯＸ層の間の前記ＳＯＩ層内に形成された第２導電型の埋め込み層と、を含むことを特徴とする半導体装置。
前記第２導電型の埋め込み層が、前記ＳＯＩ層の表面にデポジションされた第２導電型の不純物を、該ＳＯＩ層内と該ＳＯＩ層の表面に形成された第１導電型のエピタキシャル層内に熱拡散することにより形成されることを特徴とする請求項１に記載の半導体装置。
前記第２導電型の埋め込み層が、前記ＳＯＩ層の表面から形成されたトレンチの底面にイオン注入により導入された第２導電型の不純物を、熱処理することにより形成されていることを特徴とする請求項１に記載の半導体装置。
前記埋め込み層が多段に形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記多段に形成された埋め込み層が、前記ＢＯＸ層に近い方で広く、前記ボディ層に近い方で狭く形成されていることを特徴とする請求項４に記載の半導体装置。
半導体基板上にＢＯＸ層を介して第１導電型のＳＯＩ層を形成する工程と、
前記ＳＯＩ層の表面に第２導電型のボディ層及び第１導電型のドリフト層を形成する工程と、
前記ボディ層の表面に第１導電型のソース層を形成する工程と、
前記ドリフト層の表面に第１導電型のドレイン層を形成する工程と、
前記ボディ層と連結する、該ボディ層と前記ＢＯＸ層の間の前記ＳＯＩ層内に、第２導電型の埋め込み層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
前記ＳＯＩ層の表面に第２導電型の不純物を導入した後、該ＳＯＩ層の表面に第１導電型のエピタキシャル層を形成する工程と、該エピタキシャル層表面に前記ボディ層を形成する工程と、前期第２導電型の不純物から前記埋め込み層を形成する工程と、を有することを特徴とする請求項６に記載の半導体装置の製造方法。
前記ＳＯＩ層の表面から該ＳＯＩ層の内部に至るトレンチを形成する工程と、前記トレンチの底面にイオン注入により第２導電型の不純物を導入する工程と、前記第２導電型の不純物を熱拡散することにより前記埋め込み層を形成する工程とを、有することを特徴とする請求項６に記載の半導体装置の製造方法。
前記埋め込み層を多段に形成することを特徴とする請求項６乃至請求項８のいずれかに記載の半導体装置の製造方法。
前記多段の前記埋め込み層を、前記ＢＯＸ層に近い側が広く、前記ボディ層に近い側を狭く形成することを特徴とする請求項９に記載の半導体装置の製造方法。