JP2000164878A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 Cdsの低減化を通じて、出力容量Cossの低減
化に寄与する半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板のｎ型半導体層３内にｐ型ウェ
ル領域４とｎ＋型ドレイン領域５とが離間して形成さ
れ、ｎ＋型ソース領域６がｐ型ウェル領域４内に形成さ
れている。また、ｎ＋型ドレイン領域５と電気的に接続
されるようにドレイン電極８が形成され、ｐ型ウェル領
域４及びｎ＋型ソース領域６と電気的に接続されるよう
にソース電極９が形成され、ｎ型半導体層３表面の、ｎ
＋型ドレイン領域５とｎ＋型ソース領域６との間に介在
するｐ型ウェル領域４上には、ゲート酸化膜１０を介し
て導電性を有するポリシリコンより成るゲート電極１１
が形成されている。なお、ｎ型半導体層３は、ドリフト
領域を構成している。ここで、ｐ型ウェル領域４の断面
形状を略直線形状に形成している。
化に寄与する半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板のｎ型半導体層３内にｐ型ウェ
ル領域４とｎ＋型ドレイン領域５とが離間して形成さ
れ、ｎ＋型ソース領域６がｐ型ウェル領域４内に形成さ
れている。また、ｎ＋型ドレイン領域５と電気的に接続
されるようにドレイン電極８が形成され、ｐ型ウェル領
域４及びｎ＋型ソース領域６と電気的に接続されるよう
にソース電極９が形成され、ｎ型半導体層３表面の、ｎ
＋型ドレイン領域５とｎ＋型ソース領域６との間に介在
するｐ型ウェル領域４上には、ゲート酸化膜１０を介し
て導電性を有するポリシリコンより成るゲート電極１１
が形成されている。なお、ｎ型半導体層３は、ドリフト
領域を構成している。ここで、ｐ型ウェル領域４の断面
形状を略直線形状に形成している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】近年、単結晶シリコン基板状にシリコン
酸化膜より成る絶縁層を介して単結晶シリコン層が設け
られた、所謂SOI（Silicon On Insulator）基板を利
用した横型二重拡散MOS電界効果トランジスタ、所謂LDM
OSFET（Lateral Double Diffused MOSFET）が、低出
力間容量という優れた特性のため注目されている。
酸化膜より成る絶縁層を介して単結晶シリコン層が設け
られた、所謂SOI（Silicon On Insulator）基板を利
用した横型二重拡散MOS電界効果トランジスタ、所謂LDM
OSFET（Lateral Double Diffused MOSFET）が、低出
力間容量という優れた特性のため注目されている。
【０００３】図６は、従来例に係るSOI基板を利用したL
DMOSFETを示す概略断面図である。このLDMOSFETは、ｎ
型またはｐ型のシリコン基板等の半導体基板１上にシリ
コン酸化膜等の絶縁層２を介してｎ型シリコン層等の第
一導電型半導体層であるｎ型半導体層３が形成されてSO
I基板を構成している。
DMOSFETを示す概略断面図である。このLDMOSFETは、ｎ
型またはｐ型のシリコン基板等の半導体基板１上にシリ
コン酸化膜等の絶縁層２を介してｎ型シリコン層等の第
一導電型半導体層であるｎ型半導体層３が形成されてSO
I基板を構成している。
【０００４】そして、ｎ型半導体層３内に第二導電型ウ
ェル領域であるｐ型ウェル領域４と、高濃度第一導電型
ドレイン領域であるｎ＋型ドレイン領域５とが離間して
形成され、高濃度第一導電型ソース領域であるｎ＋型ソ
ース領域６がｐ型ウェル領域４内に形成されている。こ
のとき、ｐ型ウェル領域４は、絶縁層２に達する深さま
で形成されており、ｐ型ウェル領域４内には、高濃度第
二導電型ボディコンタクト領域であるｐ＋型ボディコン
タクト領域７が形成されている。
ェル領域であるｐ型ウェル領域４と、高濃度第一導電型
ドレイン領域であるｎ＋型ドレイン領域５とが離間して
形成され、高濃度第一導電型ソース領域であるｎ＋型ソ
ース領域６がｐ型ウェル領域４内に形成されている。こ
のとき、ｐ型ウェル領域４は、絶縁層２に達する深さま
で形成されており、ｐ型ウェル領域４内には、高濃度第
二導電型ボディコンタクト領域であるｐ＋型ボディコン
タクト領域７が形成されている。
【０００５】また、ｎ＋型ドレイン領域５と電気的に接
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、ｎ型半導体層３表面の、
ｎ＋型ドレイン領域５とｎ＋型ソース領域６との間に介
在するｐ型ウェル領域４上には、ゲート酸化膜１０を介
して導電性を有するポリシリコンより成るゲート電極１
１が形成されている。ここで、ｎ型半導体層３は、ドリ
フト領域を構成している。
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、ｎ型半導体層３表面の、
ｎ＋型ドレイン領域５とｎ＋型ソース領域６との間に介
在するｐ型ウェル領域４上には、ゲート酸化膜１０を介
して導電性を有するポリシリコンより成るゲート電極１
１が形成されている。ここで、ｎ型半導体層３は、ドリ
フト領域を構成している。
【０００６】図７は、従来例に係る縦型MOSFETを示す概
略断面図である。この縦型MOSFETは、半導体基板１の二
主表面にｎ＋型ドレイン領域５が形成され、一主表面に
ｐ型ウェル領域４が形成され、ｐ型ウェル領域４に内包
されるようにｎ＋型ソース領域６が形成されている。
略断面図である。この縦型MOSFETは、半導体基板１の二
主表面にｎ＋型ドレイン領域５が形成され、一主表面に
ｐ型ウェル領域４が形成され、ｐ型ウェル領域４に内包
されるようにｎ＋型ソース領域６が形成されている。
【０００７】また、ｎ＋型ドレイン領域５と電気的に接
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、半導体基板１の一主表面
の、ｎ＋型ソース領域６と半導体基板１との間に介在す
るｐ型ウェル領域４上には、ゲート酸化膜１０を介して
導電性を有するポリシリコンより成るゲート電極１１が
形成されている。ここで、図６に示すSOI構造型のLDMOS
FETは、図７に示す縦型MOSFETと同様に動作する。
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、半導体基板１の一主表面
の、ｎ＋型ソース領域６と半導体基板１との間に介在す
るｐ型ウェル領域４上には、ゲート酸化膜１０を介して
導電性を有するポリシリコンより成るゲート電極１１が
形成されている。ここで、図６に示すSOI構造型のLDMOS
FETは、図７に示す縦型MOSFETと同様に動作する。
【０００８】SOI構造型のLDMOSFETの寄生容量は、図８
に示すように、ゲート・ドレイン間容量Cgd，ゲート・
ソース間容量Cgs，ドレイン・ソース間容量Cds，ドレイ
ン・基板間容量Cdsubがあり、縦型MOSFETの寄生容量
は、図７に示すように、ゲート・ドレイン間容量Cgd，
ゲート・ソース間容量Cgs，ドレイン・ソース間容量Cds
がある。
に示すように、ゲート・ドレイン間容量Cgd，ゲート・
ソース間容量Cgs，ドレイン・ソース間容量Cds，ドレイ
ン・基板間容量Cdsubがあり、縦型MOSFETの寄生容量
は、図７に示すように、ゲート・ドレイン間容量Cgd，
ゲート・ソース間容量Cgs，ドレイン・ソース間容量Cds
がある。
【０００９】また、縦型MOSFETの出力用量Cossは、Coss
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力用量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力用量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
【００１０】ここで、Cgdはゲート酸化膜容量であり、
通常の縦型MOSFETとSOI構造型のLDMOSFETは同一レベル
である。また、Cdsはｐ型領域の接合容量であり、絶縁
層２の存在により、ｐ型ウェル領域４の、ｎ＋型ドレイ
ン領域５側の側面積の大きさが限定されるSOI構造は、
通常の縦型MOSFETと比較して桁違いにCdsが低くなる。
通常の縦型MOSFETとSOI構造型のLDMOSFETは同一レベル
である。また、Cdsはｐ型領域の接合容量であり、絶縁
層２の存在により、ｐ型ウェル領域４の、ｎ＋型ドレイ
ン領域５側の側面積の大きさが限定されるSOI構造は、
通常の縦型MOSFETと比較して桁違いにCdsが低くなる。
【００１１】従って、SOI構造型のLDMOSFETは、出力容
量Cossが低減され、同素子が高速動作と低消費電力に優
れているとして注目されるに至っている。
量Cossが低減され、同素子が高速動作と低消費電力に優
れているとして注目されるに至っている。
【００１２】
【発明が解決しようとする課題】ところが、図６に示す
SOI構造型のLDMOSFETにあっては、縦型MOSFETには存在
しないCdsub成分を有している。もっとも、縦型MOSFET
と比較したとき、Cdsの低減分に比べてCdsubの新規付加
分は極めて小さいので、両者の出力容量Cossを比較する
とき、Cdsubの新規付加分は問題にならないほど小さい
値である。
SOI構造型のLDMOSFETにあっては、縦型MOSFETには存在
しないCdsub成分を有している。もっとも、縦型MOSFET
と比較したとき、Cdsの低減分に比べてCdsubの新規付加
分は極めて小さいので、両者の出力容量Cossを比較する
とき、Cdsubの新規付加分は問題にならないほど小さい
値である。
【００１３】また、SOI構造型のLDMOSFETにおいては、
ｐ型ウェル領域４は、拡散窓からイオン注入で導入され
た不純物を熱拡散法で拡散して形成し、ｎ＋型ソース領
域６は、同一マスクを用いて同様の方法により形成して
いるが、このLDMOSFETのチャネル領域は、不純物横方向
拡散を利用して自己整合的に精度良く形成している。
ｐ型ウェル領域４は、拡散窓からイオン注入で導入され
た不純物を熱拡散法で拡散して形成し、ｎ＋型ソース領
域６は、同一マスクを用いて同様の方法により形成して
いるが、このLDMOSFETのチャネル領域は、不純物横方向
拡散を利用して自己整合的に精度良く形成している。
【００１４】しかし、横方向拡散の拡散長は、不純物源
が近いｎ型半導体層３の表面側では長く、不純物源が遠
い絶縁層２側では短く、そのためｐ型ウェル領域４の断
面形状は、図６に示すように曲線形状となる。
が近いｎ型半導体層３の表面側では長く、不純物源が遠
い絶縁層２側では短く、そのためｐ型ウェル領域４の断
面形状は、図６に示すように曲線形状となる。
【００１５】出力容量Cossの一成分であるCdsは、ｐウ
ェル領域４の空乏層容量であるから、その断面形状に依
存する。つまり、曲線部が長いほどCdsが大きくなる。
ェル領域４の空乏層容量であるから、その断面形状に依
存する。つまり、曲線部が長いほどCdsが大きくなる。
【００１６】従って、従来においては、横方向拡散の影
響で断面形状が曲面状となるため、Cdsが十分に極小化
されないという問題があった。
響で断面形状が曲面状となるため、Cdsが十分に極小化
されないという問題があった。
【００１７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、Cdsの低減化を通じ
て、出力容量Cossの低減化に寄与する半導体装置及びそ
の製造方法を提供することにある。
であり、その目的とするところは、Cdsの低減化を通じ
て、出力容量Cossの低減化に寄与する半導体装置及びそ
の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とを有するSOI基板と、該第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ドレイン領域
と、前記高濃度第一導電型ドレイン領域と離間して囲む
とともに、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、該第二導電型ウェル領域に内包され、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ソース
領域と、前記第一導電型半導体層表面における前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
ゲート酸化膜を介して形成されたゲート電極とを有する
半導体装置において、前記第一導電型半導体層に複数段
階に注入エネルギーを変えて第二導電型不純物をイオン
注入することにより、断面形状が略直線形状の前記第二
導電型ウェル領域を形成するようにしたことを特徴とす
るものである。
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とを有するSOI基板と、該第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ドレイン領域
と、前記高濃度第一導電型ドレイン領域と離間して囲む
とともに、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、該第二導電型ウェル領域に内包され、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ソース
領域と、前記第一導電型半導体層表面における前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
ゲート酸化膜を介して形成されたゲート電極とを有する
半導体装置において、前記第一導電型半導体層に複数段
階に注入エネルギーを変えて第二導電型不純物をイオン
注入することにより、断面形状が略直線形状の前記第二
導電型ウェル領域を形成するようにしたことを特徴とす
るものである。
【００１９】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第一導電型半導体層としてシリ
コンを用い、該シリコンの厚みを2μm以下としたことを
特徴とするものである。
導体装置において、前記第一導電型半導体層としてシリ
コンを用い、該シリコンの厚みを2μm以下としたことを
特徴とするものである。
【００２０】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法であって、前記第一
導電型半導体層に複数段階に注入エネルギーを変えて第
二導電型不純物をイオン注入する際に、同一マスクを用
いてイオン注入を行うようにしたことを特徴とするもの
である。
求項２記載の半導体装置の製造方法であって、前記第一
導電型半導体層に複数段階に注入エネルギーを変えて第
二導電型不純物をイオン注入する際に、同一マスクを用
いてイオン注入を行うようにしたことを特徴とするもの
である。
【００２１】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法において、前記第一導電型半導体層
内の絶縁層近傍への第二導電型不純物の導入を、斜めイ
オン注入法を用いて、前記高濃度第一導電型ドレイン領
域側にシフトさせるようにしたことを特徴とするもので
ある。
導体装置の製造方法において、前記第一導電型半導体層
内の絶縁層近傍への第二導電型不純物の導入を、斜めイ
オン注入法を用いて、前記高濃度第一導電型ドレイン領
域側にシフトさせるようにしたことを特徴とするもので
ある。
【００２２】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面に基づき説明する。なお、以下に示す実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。
いて図面に基づき説明する。なお、以下に示す実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。
【００２３】図１は、本発明の一実施の形態に係るSOI
構造型のLDMOSFETを示す概略断面図である。本実施の形
態に係るLDMOSFETは、従来例として図６に示すLDMOSFET
において、ｐ型ウェル領域４の断面形状を略直線形状に
した構造である。
構造型のLDMOSFETを示す概略断面図である。本実施の形
態に係るLDMOSFETは、従来例として図６に示すLDMOSFET
において、ｐ型ウェル領域４の断面形状を略直線形状に
した構造である。
【００２４】以下において、ｐ型ウェル領域４の断面形
状を略直線形状にする製造方法について説明する。図２
は、本実施の形態に係るSOI構造型のLDMOSFETの製造工
程の一部を示す概略断面図である。本実施の形態に係る
ｐ型ウェル領域４の製造工程は、所定箇所に拡散窓が形
成されたマスク１２を用いて低エネルギーまたは中エネ
ルギーイオン注入法を用いてボロン（B）等のｐ型不純
物をｎ型半導体層３の表面側に導入するとともに、高エ
ネルギーイオン注入法を用いてｐ型不純物をｎ型半導体
層３の絶縁層２側に導入した後、熱工程により拡散させ
る。
状を略直線形状にする製造方法について説明する。図２
は、本実施の形態に係るSOI構造型のLDMOSFETの製造工
程の一部を示す概略断面図である。本実施の形態に係る
ｐ型ウェル領域４の製造工程は、所定箇所に拡散窓が形
成されたマスク１２を用いて低エネルギーまたは中エネ
ルギーイオン注入法を用いてボロン（B）等のｐ型不純
物をｎ型半導体層３の表面側に導入するとともに、高エ
ネルギーイオン注入法を用いてｐ型不純物をｎ型半導体
層３の絶縁層２側に導入した後、熱工程により拡散させ
る。
【００２５】このとき、ｎ型半導体層３の表面側に導入
されたｐ型不純物は、深さ方向及び横方向に拡散し、ｎ
型半導体層３の絶縁層２側に導入されたｐ型不純物は、
表面方向及び横方向に拡散する。
されたｐ型不純物は、深さ方向及び横方向に拡散し、ｎ
型半導体層３の絶縁層２側に導入されたｐ型不純物は、
表面方向及び横方向に拡散する。
【００２６】従来においては、ｎ型半導体層３の表面側
からの拡散のみのため、拡散後の断面形状は曲線形状で
あったが、本実施の形態においては、最も曲率の大きい
ｎ型半導体層３の絶縁層２側に予め拡散源を導入し、そ
こからも拡散を行うことでｐ型ウェル領域４の断面形状
を、図６に示す従来構造に比べて比較的直線形状に改善
することができる。
からの拡散のみのため、拡散後の断面形状は曲線形状で
あったが、本実施の形態においては、最も曲率の大きい
ｎ型半導体層３の絶縁層２側に予め拡散源を導入し、そ
こからも拡散を行うことでｐ型ウェル領域４の断面形状
を、図６に示す従来構造に比べて比較的直線形状に改善
することができる。
【００２７】ここで、ドレイン・ソース間容量Cdsは、
ｐ型ウェル領域４の断面長さに比例するので、ｐ型ウェ
ル領域４の断面形状を略直線形状にすることにより、従
来構造に比べてドレイン・ソース間容量Cdsの低減が可
能となる。
ｐ型ウェル領域４の断面長さに比例するので、ｐ型ウェ
ル領域４の断面形状を略直線形状にすることにより、従
来構造に比べてドレイン・ソース間容量Cdsの低減が可
能となる。
【００２８】また、従来工程にイオン注入工程のみを追
加するだけで良いので、比較的容易に製造することがで
きる。
加するだけで良いので、比較的容易に製造することがで
きる。
【００２９】また、ｐ型ウェル領域４の断面形状を略直
線形状にする異なる製造方法について説明する。図３
は、本実施の形態に係るSOI構造型のLDMOSFETの製造工
程の一部を示す概略断面図である。本実施の形態に係る
ｐ型ウェル領域４の製造工程は、図２に示す製造工程に
おいて、高エネルギーイオン注入法の代わりに、高エネ
ルギー斜めイオン注入法を用いて、ｎ型半導体層３の絶
縁層２側に導入されるｐ型不純物をドレイン側にシフト
させたものである。
線形状にする異なる製造方法について説明する。図３
は、本実施の形態に係るSOI構造型のLDMOSFETの製造工
程の一部を示す概略断面図である。本実施の形態に係る
ｐ型ウェル領域４の製造工程は、図２に示す製造工程に
おいて、高エネルギーイオン注入法の代わりに、高エネ
ルギー斜めイオン注入法を用いて、ｎ型半導体層３の絶
縁層２側に導入されるｐ型不純物をドレイン側にシフト
させたものである。
【００３０】ｎ型半導体３の絶縁層２側にｐ型不純物を
導入させる目的は、ｐ型ウェル領域４の絶縁層２側の横
方向拡散を補うためであり、これはドレイン・ソース間
容量Cdsの低減のためである。故に、ｐ型ウェル領域４
の断面形状がドレイン・ソース間容量Cdsに影響を与え
るのは、ドレイン側である。
導入させる目的は、ｐ型ウェル領域４の絶縁層２側の横
方向拡散を補うためであり、これはドレイン・ソース間
容量Cdsの低減のためである。故に、ｐ型ウェル領域４
の断面形状がドレイン・ソース間容量Cdsに影響を与え
るのは、ドレイン側である。
【００３１】従って、ｎ型半導体層３の絶縁層２側に導
入されたｐ型不純物をドレイン側にシフトさせることが
できれば、シフトさせない場合（図２に示す場合）に比
べてより少ない横方向拡散で効率良く所望の断面形状を
得ることができる。
入されたｐ型不純物をドレイン側にシフトさせることが
できれば、シフトさせない場合（図２に示す場合）に比
べてより少ない横方向拡散で効率良く所望の断面形状を
得ることができる。
【００３２】ここで、上述の製造工程に示すように、高
エネルギーイオン注入法にてｐ型不純物を導入する場
合、注入エネルギーの大きさによってｐ型不純物の注入
位置が決定される。現在行われているイオン注入の注入
エネルギーの上限は１MeVであり、これに対応する注入
位置は２μmである。
エネルギーイオン注入法にてｐ型不純物を導入する場
合、注入エネルギーの大きさによってｐ型不純物の注入
位置が決定される。現在行われているイオン注入の注入
エネルギーの上限は１MeVであり、これに対応する注入
位置は２μmである。
【００３３】そのため、SOI膜厚（ｎ型半導体層３の膜
厚）が２μmよりも大きければ、ｐ型不純物の導入位置
は、図４に示すように絶縁層２に達しない位置に導入さ
れることになる。
厚）が２μmよりも大きければ、ｐ型不純物の導入位置
は、図４に示すように絶縁層２に達しない位置に導入さ
れることになる。
【００３４】図５に、SOI膜厚（ｎ型半導体層３の膜
厚）が２μm以上の場合の拡散後のｐ型ウェル領域４の
断面形状を示す。拡散源の導入初期位置が、図４に示す
ようにｎ型半導体層３内の絶縁層２に達しない位置であ
るため、絶縁層２に達するまでの深さ方向の拡散成分が
必要となり、かつ、表面方向への拡散も行われる。この
とき、同時に上下方向に拡散する必要があるため、拡散
源の導入位置が絶縁層２に達している場合に比べてｐ型
ウェル領域４の断面形状の曲率が大きくなり、断面の長
さが長くなって接合容量が相対的に大きくなる。
厚）が２μm以上の場合の拡散後のｐ型ウェル領域４の
断面形状を示す。拡散源の導入初期位置が、図４に示す
ようにｎ型半導体層３内の絶縁層２に達しない位置であ
るため、絶縁層２に達するまでの深さ方向の拡散成分が
必要となり、かつ、表面方向への拡散も行われる。この
とき、同時に上下方向に拡散する必要があるため、拡散
源の導入位置が絶縁層２に達している場合に比べてｐ型
ウェル領域４の断面形状の曲率が大きくなり、断面の長
さが長くなって接合容量が相対的に大きくなる。
【００３５】従って、効率的にドレイン・ソース間容量
Cdsを低減するためには、SOI膜厚（ｎ型半導体層３の膜
厚）が２μm以下であることが望ましい。
Cdsを低減するためには、SOI膜厚（ｎ型半導体層３の膜
厚）が２μm以下であることが望ましい。
【００３６】なお、図２，図３に示す場合においては、
注入エネルギーを２段階に変えてイオン注入を行うよう
にしたが、これに限定されるものではなく、３段階以上
に注入エネルギーを変えて行うようにしても良い。
注入エネルギーを２段階に変えてイオン注入を行うよう
にしたが、これに限定されるものではなく、３段階以上
に注入エネルギーを変えて行うようにしても良い。
【００３７】
【発明の効果】請求項１記載の発明は、半導体基板と該
半導体基板上に絶縁層を介して形成された第一導電型半
導体層とを有するSOI基板と、該第一導電型半導体層の
表面に露出するように前記第一導電型半導体層内に形成
された高濃度第一導電型ドレイン領域と、前記高濃度第
一導電型ドレイン領域と離間して囲むとともに、前記第
一導電型半導体層の表面に露出するように前記第一導電
型半導体層内に形成された第二導電型ウェル領域と、該
第二導電型ウェル領域に内包され、前記第一導電型半導
体層の表面に露出するように前記第一導電型半導体層内
に形成された高濃度第一導電型ソース領域と、前記第一
導電型半導体層表面における前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上にゲート酸化膜を介
して形成されたゲート電極とを有する半導体装置におい
て、前記第一導電型半導体層に複数段階に注入エネルギ
ーを変えて第二導電型不純物をイオン注入することによ
り、断面形状が略直線形状の前記第二導電型ウェル領域
を形成するようにしたので、第二導電型ウェル領域の断
面の長さに依存するドレイン・ソース間容量Cdsを低減
することができ、Cdsの低減化を通じて、出力容量Coss
の低減化に寄与する半導体装置を提供することができ
た。
半導体基板上に絶縁層を介して形成された第一導電型半
導体層とを有するSOI基板と、該第一導電型半導体層の
表面に露出するように前記第一導電型半導体層内に形成
された高濃度第一導電型ドレイン領域と、前記高濃度第
一導電型ドレイン領域と離間して囲むとともに、前記第
一導電型半導体層の表面に露出するように前記第一導電
型半導体層内に形成された第二導電型ウェル領域と、該
第二導電型ウェル領域に内包され、前記第一導電型半導
体層の表面に露出するように前記第一導電型半導体層内
に形成された高濃度第一導電型ソース領域と、前記第一
導電型半導体層表面における前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上にゲート酸化膜を介
して形成されたゲート電極とを有する半導体装置におい
て、前記第一導電型半導体層に複数段階に注入エネルギ
ーを変えて第二導電型不純物をイオン注入することによ
り、断面形状が略直線形状の前記第二導電型ウェル領域
を形成するようにしたので、第二導電型ウェル領域の断
面の長さに依存するドレイン・ソース間容量Cdsを低減
することができ、Cdsの低減化を通じて、出力容量Coss
の低減化に寄与する半導体装置を提供することができ
た。
【００３８】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第一導電型半導体層としてシリ
コンを用い、該シリコンの厚みを2μm以下としたので、
請求項１記載の発明の効果に加えて、効率良く第二導電
型ウェル領域の断面形状を略直線形状に形成することが
できる。
導体装置において、前記第一導電型半導体層としてシリ
コンを用い、該シリコンの厚みを2μm以下としたので、
請求項１記載の発明の効果に加えて、効率良く第二導電
型ウェル領域の断面形状を略直線形状に形成することが
できる。
【００３９】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法であって、前記第一
導電型半導体層に複数段階に注入エネルギーを変えて第
二導電型不純物をイオン注入する際に、同一マスクを用
いてイオン注入を行うようにしたので、請求項１または
請求項２記載の発明の効果に加えて、従来工程にイオン
注入工程のみを加えるだけで、Cdsの低減化を通じて、
出力容量Cossの低減化に寄与する半導体装置の製造方法
を提供することができた。
求項２記載の半導体装置の製造方法であって、前記第一
導電型半導体層に複数段階に注入エネルギーを変えて第
二導電型不純物をイオン注入する際に、同一マスクを用
いてイオン注入を行うようにしたので、請求項１または
請求項２記載の発明の効果に加えて、従来工程にイオン
注入工程のみを加えるだけで、Cdsの低減化を通じて、
出力容量Cossの低減化に寄与する半導体装置の製造方法
を提供することができた。
【００４０】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法において、前記第一導電型半導体層
内の絶縁層近傍への第二導電型不純物の導入を、斜めイ
オン注入法を用いて、前記高濃度第一導電型ドレイン領
域側にシフトさせるようにしたので、請求項３記載の発
明の効果に加えて、熱拡散で横方向の拡散を行う代わり
に、予め拡散源を高濃度第一導電型ドレイン領域側にシ
フトさせることで効率的に第二導電型ウェル領域の断面
形状を略直線形状に形成することができる。
導体装置の製造方法において、前記第一導電型半導体層
内の絶縁層近傍への第二導電型不純物の導入を、斜めイ
オン注入法を用いて、前記高濃度第一導電型ドレイン領
域側にシフトさせるようにしたので、請求項３記載の発
明の効果に加えて、熱拡散で横方向の拡散を行う代わり
に、予め拡散源を高濃度第一導電型ドレイン領域側にシ
フトさせることで効率的に第二導電型ウェル領域の断面
形状を略直線形状に形成することができる。
【図１】本発明の一実施の形態に係るSOI構造型のLDMOS
FETを示す概略断面図である。
FETを示す概略断面図である。
【図２】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程の一部を示す概略断面図である。
造工程の一部を示す概略断面図である。
【図３】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程の一部を示す概略断面図である。
造工程の一部を示す概略断面図である。
【図４】SOI構造型のLDMOSFETのｎ型半導体層の膜厚が
２μｍ以上の場合のｐ型不純物導入の説明図である。
２μｍ以上の場合のｐ型不純物導入の説明図である。
【図５】SOI構造型のLDMOSFETのｎ型半導体層の膜厚が
２μｍ以上の場合のｐ型ウェル領域の説明図である。
２μｍ以上の場合のｐ型ウェル領域の説明図である。
【図６】従来例に係るSOI基板を利用したLDMOSFETを示
す概略断面図である。
す概略断面図である。
【図７】従来例に係る縦型MOSFETを示す概略断面図であ
る。
る。
【図８】従来例に係るSOI基板を利用したLDMOSFETの寄
生容量を示す説明図である。
生容量を示す説明図である。
１ 半導体基板 ２ 絶縁層 ３ ｎ型半導体層 ４ ｐ型ウェル領域 ５ ｎ＋型ドレイン領域 ６ ｎ＋型ソース領域 ７ Ｐ＋型ボディコンタクト領域 ８ ドレイン電極 ９ ソース電極 １０ ゲート酸化膜 １１ ゲート電極 １２ マスク
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月２９日（１９９９．１．２
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、縦型MOSFETの出力容量Cossは、Coss
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力容量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力容量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F040 DA00 DC01 EB01 EB12 5F110 AA02 BB12 DD05 DD13 EE09 FF02 GG02 GG12 GG52 HJ13 HM12 HM14
Claims (4)
- 【請求項１】 半導体基板と該半導体基板上に絶縁層を
介して形成された第一導電型半導体層とを有するSOI基
板と、該第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ドレイン領域と、前記高濃度第一導電型ドレイン領域と
離間して囲むとともに、前記第一導電型半導体層の表面
に露出するように前記第一導電型半導体層内に形成され
た第二導電型ウェル領域と、該第二導電型ウェル領域に
内包され、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ソース領域と、前記第一導電型半導体層表面にお
ける前記高濃度第一導電型ドレイン領域と前記高濃度第
一導電型ソース領域との間に介在する前記第二導電型ウ
ェル領域上にゲート酸化膜を介して形成されたゲート電
極とを有する半導体装置において、前記第一導電型半導
体層に複数段階に注入エネルギーを変えて第二導電型不
純物をイオン注入することにより、断面形状が略直線形
状の前記第二導電型ウェル領域を形成するようにしたこ
とを特徴とする半導体装置。 - 【請求項２】 前記第一導電型半導体層としてシリコン
を用い、該シリコンの厚みを2μm以下としたことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 請求項１または請求項２記載の半導体装
置の製造方法であって、前記第一導電型半導体層に複数
段階に注入エネルギーを変えて第二導電型不純物をイオ
ン注入する際に、同一マスクを用いてイオン注入を行う
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第一導電型半導体層内の絶縁層近傍
への第二導電型不純物の導入を、斜めイオン注入法を用
いて、前記高濃度第一導電型ドレイン領域側にシフトさ
せるようにしたことを特徴とする請求項３記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337583A JP2000164878A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337583A JP2000164878A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164878A true JP2000164878A (ja) | 2000-06-16 |
Family
ID=18310024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337583A Pending JP2000164878A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141502A (ja) * | 2000-11-02 | 2002-05-17 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2010258210A (ja) * | 2009-04-24 | 2010-11-11 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
1998
- 1998-11-27 JP JP10337583A patent/JP2000164878A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141502A (ja) * | 2000-11-02 | 2002-05-17 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2010258210A (ja) * | 2009-04-24 | 2010-11-11 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
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