JP2000164877A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 Cdsの低減化を通じて、出力容量Cossの低減
化に寄与する半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板のｎ型半導体層３内にｐ型ウェ
ル領域４とｎ＋型ドレイン領域５とが離間して形成さ
れ、ｎ＋型ソース領域６がｐ型ウェル領域４内に形成さ
れている。また、ｎ＋型ドレイン領域５と電気的に接続
されるようにドレイン電極８が形成され、ｐ型ウェル領
域４及びｎ＋型ソース領域６と電気的に接続されるよう
にソース電極９が形成され、ｎ型半導体層３表面の、ｎ
＋型ドレイン領域５とｎ＋型ソース領域６との間に介在
するｐ型ウェル領域４上には、ゲート酸化膜１０を介し
て導電性を有するポリシリコンより成るゲート電極１１
が形成されている。なお、ｎ型半導体層３は、ドリフト
領域を構成している。ここで、ｎ型半導体層３と絶縁層
２との界面の、ｎ型半導体層３内のドリフト領域にｎ−
型半導体領域１２が形成されている。
化に寄与する半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板のｎ型半導体層３内にｐ型ウェ
ル領域４とｎ＋型ドレイン領域５とが離間して形成さ
れ、ｎ＋型ソース領域６がｐ型ウェル領域４内に形成さ
れている。また、ｎ＋型ドレイン領域５と電気的に接続
されるようにドレイン電極８が形成され、ｐ型ウェル領
域４及びｎ＋型ソース領域６と電気的に接続されるよう
にソース電極９が形成され、ｎ型半導体層３表面の、ｎ
＋型ドレイン領域５とｎ＋型ソース領域６との間に介在
するｐ型ウェル領域４上には、ゲート酸化膜１０を介し
て導電性を有するポリシリコンより成るゲート電極１１
が形成されている。なお、ｎ型半導体層３は、ドリフト
領域を構成している。ここで、ｎ型半導体層３と絶縁層
２との界面の、ｎ型半導体層３内のドリフト領域にｎ−
型半導体領域１２が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】近年、単結晶シリコン基板状にシリコン
酸化膜より成る絶縁層を介して単結晶シリコン層が設け
られた、所謂SOI（Silicon On Insulator）基板を利
用した横型二重拡散MOS電界効果トランジスタ、所謂LDM
OSFET（Lateral Double Diffused MOSFET）が、低出
力間容量という優れた特性のため注目されている。
酸化膜より成る絶縁層を介して単結晶シリコン層が設け
られた、所謂SOI（Silicon On Insulator）基板を利
用した横型二重拡散MOS電界効果トランジスタ、所謂LDM
OSFET（Lateral Double Diffused MOSFET）が、低出
力間容量という優れた特性のため注目されている。
【０００３】図４は、従来例に係るSOI基板を利用したL
DMOSFETを示す概略断面図である。このLDMOSFETは、ｎ
型またはｐ型のシリコン基板等の半導体基板１上にシリ
コン酸化膜等の絶縁層２を介してｎ型シリコン層等の第
一導電型半導体層であるｎ型半導体層３が形成されてSO
I基板を構成している。
DMOSFETを示す概略断面図である。このLDMOSFETは、ｎ
型またはｐ型のシリコン基板等の半導体基板１上にシリ
コン酸化膜等の絶縁層２を介してｎ型シリコン層等の第
一導電型半導体層であるｎ型半導体層３が形成されてSO
I基板を構成している。
【０００４】そして、ｎ型半導体層３内に第二導電型ウ
ェル領域であるｐ型ウェル領域４と、高濃度第一導電型
ドレイン領域であるｎ＋型ドレイン領域５とが離間して
形成され、高濃度第一導電型ソース領域であるｎ＋型ソ
ース領域６がｐ型ウェル領域４内に形成されている。こ
のとき、ｐ型ウェル領域４は、絶縁層２に達する深さま
で形成されており、ｐ型ウェル領域４内には、高濃度第
二導電型ボディコンタクト領域であるｐ＋型ボディコン
タクト領域７が形成されている。
ェル領域であるｐ型ウェル領域４と、高濃度第一導電型
ドレイン領域であるｎ＋型ドレイン領域５とが離間して
形成され、高濃度第一導電型ソース領域であるｎ＋型ソ
ース領域６がｐ型ウェル領域４内に形成されている。こ
のとき、ｐ型ウェル領域４は、絶縁層２に達する深さま
で形成されており、ｐ型ウェル領域４内には、高濃度第
二導電型ボディコンタクト領域であるｐ＋型ボディコン
タクト領域７が形成されている。
【０００５】また、ｎ＋型ドレイン領域５と電気的に接
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、ｎ型半導体層３表面の、
ｎ＋型ドレイン領域５とｎ＋型ソース領域６との間に介
在するｐ型ウェル領域４上には、ゲート酸化膜１０を介
して導電性を有するポリシリコンより成るゲート電極１
１が形成されている。ここで、ｎ型半導体層３は、ドリ
フト領域を構成している。
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、ｎ型半導体層３表面の、
ｎ＋型ドレイン領域５とｎ＋型ソース領域６との間に介
在するｐ型ウェル領域４上には、ゲート酸化膜１０を介
して導電性を有するポリシリコンより成るゲート電極１
１が形成されている。ここで、ｎ型半導体層３は、ドリ
フト領域を構成している。
【０００６】図５は、従来例に係る縦型MOSFETを示す概
略断面図である。この縦型MOSFETは、半導体基板１の二
主表面にｎ＋型ドレイン領域５が形成され、一主表面に
ｐ型ウェル領域４が形成され、ｐ型ウェル領域４に内包
されるようにｎ＋型ソース領域６が形成されている。
略断面図である。この縦型MOSFETは、半導体基板１の二
主表面にｎ＋型ドレイン領域５が形成され、一主表面に
ｐ型ウェル領域４が形成され、ｐ型ウェル領域４に内包
されるようにｎ＋型ソース領域６が形成されている。
【０００７】また、ｎ＋型ドレイン領域５と電気的に接
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、半導体基板１の一主表面
の、ｎ＋型ソース領域６と半導体基板１との間に介在す
るｐ型ウェル領域４上には、ゲート酸化膜１０を介して
導電性を有するポリシリコンより成るゲート電極１１が
形成されている。ここで、図４に示すSOI構造型のLDMOS
FETは、図５に示す縦型MOSFETと同様に動作する。
続されるようにドレイン電極８が形成され、ｐ型ウェル
領域４及びｎ＋型ソース領域６と電気的に接続されるよ
うにソース電極９が形成され、半導体基板１の一主表面
の、ｎ＋型ソース領域６と半導体基板１との間に介在す
るｐ型ウェル領域４上には、ゲート酸化膜１０を介して
導電性を有するポリシリコンより成るゲート電極１１が
形成されている。ここで、図４に示すSOI構造型のLDMOS
FETは、図５に示す縦型MOSFETと同様に動作する。
【０００８】SOI構造型のLDMOSFETの寄生容量は、図６
に示すように、ゲート・ドレイン間容量Cgd，ゲート・
ソース間容量Cgs，ドレイン・ソース間容量Cds，ドレイ
ン・基板間容量Cdsubがあり、縦型MOSFETの寄生容量
は、図５に示すように、ゲート・ドレイン間容量Cgd，
ゲート・ソース間容量Cgs，ドレイン・ソース間容量Cds
がある。
に示すように、ゲート・ドレイン間容量Cgd，ゲート・
ソース間容量Cgs，ドレイン・ソース間容量Cds，ドレイ
ン・基板間容量Cdsubがあり、縦型MOSFETの寄生容量
は、図５に示すように、ゲート・ドレイン間容量Cgd，
ゲート・ソース間容量Cgs，ドレイン・ソース間容量Cds
がある。
【０００９】また、縦型MOSFETの出力用量Cossは、Coss
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力用量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力用量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
【００１０】ここで、Cgdはゲート酸化膜容量であり、
通常の縦型MOSFETとSOI構造型のLDMOSFETは同一レベル
である。また、Cdsはｐ型領域の接合容量であり、絶縁
層２の存在により、ｐ型ウェル領域４の、ｎ＋型ドレイ
ン領域５側の側面積の大きさが限定されるSOI構造は、
通常の縦型MOSFETと比較して桁違いにCdsが低くなる。
通常の縦型MOSFETとSOI構造型のLDMOSFETは同一レベル
である。また、Cdsはｐ型領域の接合容量であり、絶縁
層２の存在により、ｐ型ウェル領域４の、ｎ＋型ドレイ
ン領域５側の側面積の大きさが限定されるSOI構造は、
通常の縦型MOSFETと比較して桁違いにCdsが低くなる。
【００１１】従って、SOI構造型のLDMOSFETは、出力容
量Cossが低減され、同素子が高速動作と低消費電力に優
れているとして注目されるに至っている。
量Cossが低減され、同素子が高速動作と低消費電力に優
れているとして注目されるに至っている。
【００１２】
【発明が解決しようとする課題】ところが、図４に示す
SOI構造型のLDMOSFETにあっては、縦型MOSFETには存在
しないCdsub成分を有している。もっとも、縦型MOSFET
と比較したとき、Cdsの低減分に比べてCdsubの新規付加
分は極めて小さいので、両者の出力容量Cossを比較する
とき、Cdsubの新規付加分は問題にならないほど小さい
値である。
SOI構造型のLDMOSFETにあっては、縦型MOSFETには存在
しないCdsub成分を有している。もっとも、縦型MOSFET
と比較したとき、Cdsの低減分に比べてCdsubの新規付加
分は極めて小さいので、両者の出力容量Cossを比較する
とき、Cdsubの新規付加分は問題にならないほど小さい
値である。
【００１３】また、SOI構造型のLDMOSFETにおいては、
ｐ型ウェル領域４は、拡散窓からイオン注入で導入され
た不純物を熱拡散法で拡散して形成し、ｎ＋型ソース領
域６は、同一マスクを用いて同様の方法により形成して
いるが、このLDMOSFETのチャネル領域は、不純物横方向
拡散を利用して自己整合的に精度良く形成している。
ｐ型ウェル領域４は、拡散窓からイオン注入で導入され
た不純物を熱拡散法で拡散して形成し、ｎ＋型ソース領
域６は、同一マスクを用いて同様の方法により形成して
いるが、このLDMOSFETのチャネル領域は、不純物横方向
拡散を利用して自己整合的に精度良く形成している。
【００１４】しかし、横方向拡散の拡散長は、不純物源
が近いｎ型半導体層３の表面側では長く、不純物源が遠
い絶縁層２側では短く、そのためｐ型ウェル領域４の断
面形状は、図４に示すように曲線形状となる。
が近いｎ型半導体層３の表面側では長く、不純物源が遠
い絶縁層２側では短く、そのためｐ型ウェル領域４の断
面形状は、図４に示すように曲線形状となる。
【００１５】出力容量Cossの一成分であるCdsは、ｐウ
ェル領域４の空乏層容量であるから、その断面形状に依
存する。つまり、曲線部が長いほどCdsが大きくなる。
ェル領域４の空乏層容量であるから、その断面形状に依
存する。つまり、曲線部が長いほどCdsが大きくなる。
【００１６】従って、従来においては、横方向拡散の影
響で断面形状が曲面状となるため、Cdsが十分に極小化
されないという問題があった。
響で断面形状が曲面状となるため、Cdsが十分に極小化
されないという問題があった。
【００１７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、Cdsの低減化を通じ
て、出力容量Cossの低減化に寄与する半導体装置及びそ
の製造方法を提供することにある。
であり、その目的とするところは、Cdsの低減化を通じ
て、出力容量Cossの低減化に寄与する半導体装置及びそ
の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とを有するSOI基板と、該第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ドレイン領域
と、前記高濃度第一導電型ドレイン領域と離間して囲む
とともに、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、該第二導電型ウェル領域に内包され、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ソース
領域と、前記第一導電型半導体層表面における前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
ゲート酸化膜を介して形成されたゲート電極とを有する
半導体装置において、前記第一導電型半導体層の表面側
の不純物濃度を、前記第一導電型半導体層の絶縁層側の
不純物濃度よりも高くしたことを特徴とするものであ
る。
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とを有するSOI基板と、該第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ドレイン領域
と、前記高濃度第一導電型ドレイン領域と離間して囲む
とともに、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、該第二導電型ウェル領域に内包され、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ソース
領域と、前記第一導電型半導体層表面における前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
ゲート酸化膜を介して形成されたゲート電極とを有する
半導体装置において、前記第一導電型半導体層の表面側
の不純物濃度を、前記第一導電型半導体層の絶縁層側の
不純物濃度よりも高くしたことを特徴とするものであ
る。
【００１９】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第一導電型半導体層内の前記絶
縁層近傍に、低濃度第一導電型不純物領域を設けること
により、前記第一導電型半導体層の表面側の不純物濃度
を、前記第一導電型半導体層の絶縁層側の不純物濃度よ
りも高くしたことを特徴とするものである。
導体装置において、前記第一導電型半導体層内の前記絶
縁層近傍に、低濃度第一導電型不純物領域を設けること
により、前記第一導電型半導体層の表面側の不純物濃度
を、前記第一導電型半導体層の絶縁層側の不純物濃度よ
りも高くしたことを特徴とするものである。
【００２０】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法であって、半導体基
板と該半導体基板上に絶縁層を介して形成された低濃度
第一導電型半導体層とを有する基板を用い、素子形成前
に、該基板表面に第一導電型不純物を導入することによ
り、前記第一導電型半導体層の表面側の不純物濃度を、
前記第一導電型半導体層の絶縁層側の不純物濃度よりも
高くしたことを特徴とするものである。
求項２記載の半導体装置の製造方法であって、半導体基
板と該半導体基板上に絶縁層を介して形成された低濃度
第一導電型半導体層とを有する基板を用い、素子形成前
に、該基板表面に第一導電型不純物を導入することによ
り、前記第一導電型半導体層の表面側の不純物濃度を、
前記第一導電型半導体層の絶縁層側の不純物濃度よりも
高くしたことを特徴とするものである。
【００２１】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面に基づき説明する。なお、以下に示す実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。
いて図面に基づき説明する。なお、以下に示す実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。
【００２２】図１は、本発明の一実施の形態に係るSOI
構造型のLDMOSFETを示す概略断面図である。本実施の形
態に係るLDMOSFETは、従来例として図４に示すLDMOSFET
において、ｎ型半導体層３の表面側の不純物濃度を、ｎ
型半導体層３の絶縁層２側の不純物濃度よりも高くした
構成であり、本実施の形態においては、ｎ型半導体層３
と絶縁層２との界面の、ｎ型半導体層３内のドリフト領
域に低濃度第一導電型不純物領域であるｎ−型半導体領
域１２を設けることにより構成している。
構造型のLDMOSFETを示す概略断面図である。本実施の形
態に係るLDMOSFETは、従来例として図４に示すLDMOSFET
において、ｎ型半導体層３の表面側の不純物濃度を、ｎ
型半導体層３の絶縁層２側の不純物濃度よりも高くした
構成であり、本実施の形態においては、ｎ型半導体層３
と絶縁層２との界面の、ｎ型半導体層３内のドリフト領
域に低濃度第一導電型不純物領域であるｎ−型半導体領
域１２を設けることにより構成している。
【００２３】図２は、本実施の形態に係るSOI構造型のL
DMOSFETの製造工程の一部を示す概略断面図である。本
実施の形態においては、半導体基板１上に絶縁層２を介
してｎ−型半導体領域１２となるｎ−型半導体層が形成
されたSOI基板の前記ｎ−型半導体層の表面に、イオン
注入にてリン（P）等のｎ型不純物を導入し、熱拡散を
行うことによりｎ型半導体層３と絶縁層２との界面にｎ
−型半導体領域１２を形成するとともに、表面にｎ型半
導体層３を形成する。
DMOSFETの製造工程の一部を示す概略断面図である。本
実施の形態においては、半導体基板１上に絶縁層２を介
してｎ−型半導体領域１２となるｎ−型半導体層が形成
されたSOI基板の前記ｎ−型半導体層の表面に、イオン
注入にてリン（P）等のｎ型不純物を導入し、熱拡散を
行うことによりｎ型半導体層３と絶縁層２との界面にｎ
−型半導体領域１２を形成するとともに、表面にｎ型半
導体層３を形成する。
【００２４】従って、本製造工程においては従来工程に
イオン注入工程のみを追加するだけでｎ型半導体層３と
絶縁層２との界面にｎ−型半導体領域１２が形成された
SOI基板を形成することができ、比較的容易に製造する
ことができる。
イオン注入工程のみを追加するだけでｎ型半導体層３と
絶縁層２との界面にｎ−型半導体領域１２が形成された
SOI基板を形成することができ、比較的容易に製造する
ことができる。
【００２５】また、図３は、本実施の形態に係るSOI構
造型のLDMOSFETの製造工程の一部を示す概略断面図であ
る。ここではｐ型ウェル領域の形成工程について説明す
る。本実施の形態においては、所定の箇所に開口部が形
成されたマスク１３を用いて、イオン注入にてｐ型不純
物を導入し、熱工程により拡散される。
造型のLDMOSFETの製造工程の一部を示す概略断面図であ
る。ここではｐ型ウェル領域の形成工程について説明す
る。本実施の形態においては、所定の箇所に開口部が形
成されたマスク１３を用いて、イオン注入にてｐ型不純
物を導入し、熱工程により拡散される。
【００２６】このとき、各層内での拡散係数を比較する
と、拡散係数（ｎ型半導体層３）＜拡散係数（ｎ−型半
導体領域１２）となる。それ故、ｐ型ウェル領域４の断
面形状は、図４に示す従来構造に比べて直線形状に向か
って改善される。また、ドレイン・ソース間容量Cds
は、ｐ型ウェル領域４の断面長さに比例するので、その
大きさは従来に比べて小さくなる。
と、拡散係数（ｎ型半導体層３）＜拡散係数（ｎ−型半
導体領域１２）となる。それ故、ｐ型ウェル領域４の断
面形状は、図４に示す従来構造に比べて直線形状に向か
って改善される。また、ドレイン・ソース間容量Cds
は、ｐ型ウェル領域４の断面長さに比例するので、その
大きさは従来に比べて小さくなる。
【００２７】従って、素子形成半導体層内（ｎ型半導体
層３内）に不均一濃度分布（ｎ−型半導体領域１２）を
設けることにより、ドレイン・ソース間容量Cdsの低減
化が図れ、出力容量Cossの低減化に寄与することができ
る。
層３内）に不均一濃度分布（ｎ−型半導体領域１２）を
設けることにより、ドレイン・ソース間容量Cdsの低減
化が図れ、出力容量Cossの低減化に寄与することができ
る。
【００２８】
【発明の効果】請求項１または請求項２記載の発明は、
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とを有するSOI基板と、該第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ドレイン領域
と、前記高濃度第一導電型ドレイン領域と離間して囲む
とともに、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、該第二導電型ウェル領域に内包され、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ソース
領域と、前記第一導電型半導体層表面における前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
ゲート酸化膜を介して形成されたゲート電極とを有する
半導体装置において、前記第一導電型半導体層の表面側
の不純物濃度を、前記第一導電型半導体層の絶縁層側の
不純物濃度よりも高くしたので、低濃度の領域では拡散
係数が大きく、高濃度の領域では拡散係数が小さくな
り、第二導電型ウェル領域の断面形状が直線形状に向け
て改善され、Cdsの低減化を通じて、出力容量Cossの低
減化に寄与する半導体装置を提供することができた。
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とを有するSOI基板と、該第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ドレイン領域
と、前記高濃度第一導電型ドレイン領域と離間して囲む
とともに、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、該第二導電型ウェル領域に内包され、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ソース
領域と、前記第一導電型半導体層表面における前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
ゲート酸化膜を介して形成されたゲート電極とを有する
半導体装置において、前記第一導電型半導体層の表面側
の不純物濃度を、前記第一導電型半導体層の絶縁層側の
不純物濃度よりも高くしたので、低濃度の領域では拡散
係数が大きく、高濃度の領域では拡散係数が小さくな
り、第二導電型ウェル領域の断面形状が直線形状に向け
て改善され、Cdsの低減化を通じて、出力容量Cossの低
減化に寄与する半導体装置を提供することができた。
【００２９】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法であって、半導体基
板と該半導体基板上に絶縁層を介して形成された低濃度
第一導電型半導体層とを有する基板を用い、素子形成前
に、該基板表面に第一導電型不純物を導入することによ
り、前記第一導電型半導体層の表面側の不純物濃度を、
前記第一導電型半導体層の絶縁層側の不純物濃度よりも
高くしたので、請求項１または請求項２記載の発明の効
果に加えて、従来工程にイオン注入工程の追加のみでCd
sの低減化を通じて、出力容量Cossの低減化に寄与する
半導体装置の製造方法を提供することができた。
求項２記載の半導体装置の製造方法であって、半導体基
板と該半導体基板上に絶縁層を介して形成された低濃度
第一導電型半導体層とを有する基板を用い、素子形成前
に、該基板表面に第一導電型不純物を導入することによ
り、前記第一導電型半導体層の表面側の不純物濃度を、
前記第一導電型半導体層の絶縁層側の不純物濃度よりも
高くしたので、請求項１または請求項２記載の発明の効
果に加えて、従来工程にイオン注入工程の追加のみでCd
sの低減化を通じて、出力容量Cossの低減化に寄与する
半導体装置の製造方法を提供することができた。
【図１】本発明の一実施の形態に係るSOI構造型のLDMOS
FETを示す概略断面図である。
FETを示す概略断面図である。
【図２】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程の一部を示す概略断面図である。
造工程の一部を示す概略断面図である。
【図３】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程の一部を示す概略断面図である。
造工程の一部を示す概略断面図である。
【図４】従来例に係るSOI基板を利用したLDMOSFETを示
す概略断面図である。
す概略断面図である。
【図５】従来例に係る縦型MOSFETを示す概略断面図であ
る。
る。
【図６】従来例に係るSOI基板を利用したLDMOSFETの寄
生容量を示す説明図である。
生容量を示す説明図である。
１ 半導体基板 ２ 絶縁層 ３ ｎ型半導体層 ４ ｐ型ウェル領域 ５ ｎ＋型ドレイン領域 ６ ｎ＋型ソース領域 ７ Ｐ＋型ボディコンタクト領域 ８ ドレイン電極 ９ ソース電極 １０ ゲート酸化膜 １１ ゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月２９日（１９９９．１．２
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、縦型MOSFETの出力容量Cossは、Coss
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力容量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
＝Cds＋Cgdであり、SOI構造型のLDMOSFETの出力容量Cos
sは、Coss＝Cds＋Cgd＋Cdsubである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA02 CC09 CC10 DD05 DD11 DD13 GG02 GG12 HJ06 HM02 HM12 HM14
Claims (3)
- 【請求項１】 半導体基板と該半導体基板上に絶縁層を
介して形成された第一導電型半導体層とを有するSOI基
板と、該第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ドレイン領域と、前記高濃度第一導電型ドレイン領域と
離間して囲むとともに、前記第一導電型半導体層の表面
に露出するように前記第一導電型半導体層内に形成され
た第二導電型ウェル領域と、該第二導電型ウェル領域に
内包され、前記第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ソース領域と、前記第一導電型半導体層表面にお
ける前記高濃度第一導電型ドレイン領域と前記高濃度第
一導電型ソース領域との間に介在する前記第二導電型ウ
ェル領域上にゲート酸化膜を介して形成されたゲート電
極とを有する半導体装置において、前記第一導電型半導
体層の表面側の不純物濃度を、前記第一導電型半導体層
の絶縁層側の不純物濃度よりも高くしたことを特徴とす
る半導体装置。 - 【請求項２】 前記第一導電型半導体層内の前記絶縁層
近傍に、低濃度第一導電型不純物領域を設けることによ
り、前記第一導電型半導体層の表面側の不純物濃度を、
前記第一導電型半導体層の絶縁層側の不純物濃度よりも
高くしたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 請求項１または請求項２記載の半導体装
置の製造方法であって、半導体基板と該半導体基板上に
絶縁層を介して形成された低濃度第一導電型半導体層と
を有する基板を用い、素子形成前に、該基板表面に第一
導電型不純物を導入することにより、前記第一導電型半
導体層の表面側の不純物濃度を、前記第一導電型半導体
層の絶縁層側の不純物濃度よりも高くしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337582A JP2000164877A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337582A JP2000164877A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164877A true JP2000164877A (ja) | 2000-06-16 |
Family
ID=18310015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337582A Pending JP2000164877A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003124470A (ja) * | 2001-10-17 | 2003-04-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
| CN113270500A (zh) * | 2021-05-17 | 2021-08-17 | 电子科技大学 | 一种功率半导体器件 |
-
1998
- 1998-11-27 JP JP10337582A patent/JP2000164877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003124470A (ja) * | 2001-10-17 | 2003-04-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
| CN113270500A (zh) * | 2021-05-17 | 2021-08-17 | 电子科技大学 | 一种功率半导体器件 |
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