JPH10116983A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH10116983A JPH10116983A JP8270041A JP27004196A JPH10116983A JP H10116983 A JPH10116983 A JP H10116983A JP 8270041 A JP8270041 A JP 8270041A JP 27004196 A JP27004196 A JP 27004196A JP H10116983 A JPH10116983 A JP H10116983A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- concentration
- conductivity
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 60
- 239000012535 impurity Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 10
- -1 arsenic ions Chemical class 0.000 abstract description 9
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 製造工程数の増大を招くことなく、高耐圧Ｍ
ＯＳトランジスタのトランジスタ性能の向上を可能とす
る半導体装置とその製造方法を提供する。 【解決手段】 半導体基板１内にヒ素イオン（75Ａｓ+
）とボロンイオン（11Ｂ+ ）をイオン注入し、同時に
拡散することでＰ型ウエル４内に極低濃度のＰ−−型拡
散層５を形成し、続いて前記基板１上に低濃度のＮ−型
ドレイン拡散層６をイオン注入により形成する。次に、
前記基板全面にゲート絶縁膜７を介して前記ドレイン拡
散層６上方にオーバーラップするゲート電極８を形成し
た後に、前記ゲート電極８の一端に隣接する高濃度のＮ
＋型ソース拡散層９と、前記ゲート電極８の他端から離
間され、かつ前記低濃度のＮ−型ドレイン拡散層６に含
まれる高濃度のＮ＋型ドレイン拡散層１０とをイオン注
入により形成するものである。
ＯＳトランジスタのトランジスタ性能の向上を可能とす
る半導体装置とその製造方法を提供する。 【解決手段】 半導体基板１内にヒ素イオン（75Ａｓ+
）とボロンイオン（11Ｂ+ ）をイオン注入し、同時に
拡散することでＰ型ウエル４内に極低濃度のＰ−−型拡
散層５を形成し、続いて前記基板１上に低濃度のＮ−型
ドレイン拡散層６をイオン注入により形成する。次に、
前記基板全面にゲート絶縁膜７を介して前記ドレイン拡
散層６上方にオーバーラップするゲート電極８を形成し
た後に、前記ゲート電極８の一端に隣接する高濃度のＮ
＋型ソース拡散層９と、前記ゲート電極８の他端から離
間され、かつ前記低濃度のＮ−型ドレイン拡散層６に含
まれる高濃度のＮ＋型ドレイン拡散層１０とをイオン注
入により形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、更に詳しく言えば、ＬＣ
Ｄドライバーに用いる高電源電圧（ＨＶ−ＶDD）用の高
耐圧ＭＯＳトランジスタのトランジスタ性能の向上を図
る技術に関する。
製造方法に関するものであり、更に詳しく言えば、ＬＣ
Ｄドライバーに用いる高電源電圧（ＨＶ−ＶDD）用の高
耐圧ＭＯＳトランジスタのトランジスタ性能の向上を図
る技術に関する。
【０００２】
【従来の技術】高耐圧ＭＯＳトランジスタは、例えば５
Ｖ系の通常ＭＯＳトランジスタと同一チップ上に混載さ
れている。以下で、従来例に係わる半導体装置について
説明する。図７に示すＬＤＤ型高耐圧ＭＯＳトランジス
タの断面図を参照しながら説明すると、Ｎ型の半導体基
板（ＮSub ）５１内に形成されたＰ型ウエル５２上にゲ
ート絶縁膜５３を介してゲート電極５４が形成されてい
る。そして、前記ゲート電極５４の一端に隣接するよう
にＮ＋型ソース拡散層５５が形成されており、チャネル
領域５６を介して前記ソース拡散層５５と対向してＮ−
型ドレイン拡散層５７が形成され、更にゲート電極５４
の他端から離間され、かつＮ−型ドレイン拡散層５７に
含まれるようにＮ＋型ドレイン拡散層５８が形成されて
いる。
Ｖ系の通常ＭＯＳトランジスタと同一チップ上に混載さ
れている。以下で、従来例に係わる半導体装置について
説明する。図７に示すＬＤＤ型高耐圧ＭＯＳトランジス
タの断面図を参照しながら説明すると、Ｎ型の半導体基
板（ＮSub ）５１内に形成されたＰ型ウエル５２上にゲ
ート絶縁膜５３を介してゲート電極５４が形成されてい
る。そして、前記ゲート電極５４の一端に隣接するよう
にＮ＋型ソース拡散層５５が形成されており、チャネル
領域５６を介して前記ソース拡散層５５と対向してＮ−
型ドレイン拡散層５７が形成され、更にゲート電極５４
の他端から離間され、かつＮ−型ドレイン拡散層５７に
含まれるようにＮ＋型ドレイン拡散層５８が形成されて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、前記ト
ランジスタのＰ型ウエル５２は、工程の増加を抑えるた
め、５Ｖ系ＭＯＳトランジスタ用のＰ型ウエルと同一工
程で作成している。従って、Ｐ型ウエルは１種類しか持
っていなかった。高耐圧ＭＯＳトランジスタ用のウエル
は、降伏電圧を高くするために、ウエル濃度を低くし、
拡散領域を深く形成する必要がある。
ランジスタのＰ型ウエル５２は、工程の増加を抑えるた
め、５Ｖ系ＭＯＳトランジスタ用のＰ型ウエルと同一工
程で作成している。従って、Ｐ型ウエルは１種類しか持
っていなかった。高耐圧ＭＯＳトランジスタ用のウエル
は、降伏電圧を高くするために、ウエル濃度を低くし、
拡散領域を深く形成する必要がある。
【０００４】一方、５Ｖ系ＭＯＳトランジスタ用のウエ
ルは、短チャネル化のため、ウエルを高濃度とし、ま
た、高集積化のため拡散領域を浅くする必要がある。従
って、ウエルを１種類しか持たなければ最適化されたウ
エル濃度プロファイルとはならず、トランジスタ性能が
制限される結果となっていた。従って、本発明では製造
工程数の増大を招くことなく、高耐圧ＭＯＳトランジス
タのトランジスタ性能の向上を可能とする半導体装置と
その製造方法を提供することを目的とする。
ルは、短チャネル化のため、ウエルを高濃度とし、ま
た、高集積化のため拡散領域を浅くする必要がある。従
って、ウエルを１種類しか持たなければ最適化されたウ
エル濃度プロファイルとはならず、トランジスタ性能が
制限される結果となっていた。従って、本発明では製造
工程数の増大を招くことなく、高耐圧ＭＯＳトランジス
タのトランジスタ性能の向上を可能とする半導体装置と
その製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】そこで、本発明は一導電
型の半導体基板内に一導電型の不純物と逆導電型の不純
物をイオン注入し、同時に拡散することで逆導電型のウ
エル領域内に極低濃度の逆導電型拡散層を形成し、前記
基板上に低濃度の逆導電型ドレイン拡散層をイオン注入
により形成する。次に、前記基板全面にゲート絶縁膜を
介して前記ドレイン拡散層上方にオーバーラップするゲ
ート電極を形成した後に、前記ゲート電極の一端に隣接
する高濃度の逆導電型ソース拡散層と、前記ゲート電極
の他端から離間され、かつ前記低濃度の逆導電型ドレイ
ン拡散層に含まれる高濃度の逆導電型ドレイン拡散層と
をイオン注入により形成するものである。
型の半導体基板内に一導電型の不純物と逆導電型の不純
物をイオン注入し、同時に拡散することで逆導電型のウ
エル領域内に極低濃度の逆導電型拡散層を形成し、前記
基板上に低濃度の逆導電型ドレイン拡散層をイオン注入
により形成する。次に、前記基板全面にゲート絶縁膜を
介して前記ドレイン拡散層上方にオーバーラップするゲ
ート電極を形成した後に、前記ゲート電極の一端に隣接
する高濃度の逆導電型ソース拡散層と、前記ゲート電極
の他端から離間され、かつ前記低濃度の逆導電型ドレイ
ン拡散層に含まれる高濃度の逆導電型ドレイン拡散層と
をイオン注入により形成するものである。
【０００６】また、本発明は一導電型の半導体基板内に
形成されたエピタキシャル層内に形成された逆導電型の
ウエル領域と、該ウエル領域上にゲート絶縁膜を介して
形成されたゲート電極の一端に隣接する高濃度の一導電
型ソース拡散層と、チャネル領域を介して前記ソース拡
散層と対向して形成された低濃度の一導電型ドレイン拡
散層と、前記ゲート電極の他端から離間され、かつ前記
低濃度の一導電型ドレイン拡散層に含まれる高濃度の一
導電型ドレイン拡散層とを具備するものである。
形成されたエピタキシャル層内に形成された逆導電型の
ウエル領域と、該ウエル領域上にゲート絶縁膜を介して
形成されたゲート電極の一端に隣接する高濃度の一導電
型ソース拡散層と、チャネル領域を介して前記ソース拡
散層と対向して形成された低濃度の一導電型ドレイン拡
散層と、前記ゲート電極の他端から離間され、かつ前記
低濃度の一導電型ドレイン拡散層に含まれる高濃度の一
導電型ドレイン拡散層とを具備するものである。
【０００７】
【発明の実施の形態】以下、本発明の高耐圧ＭＯＳトラ
ンジスタの一実施例について、その製造方法を示す図面
を参照しながら説明する。尚、説明の便宜上、同一チッ
プ上に形成される通常のＭＯＳトランジスタの製造方法
についての説明は省略するが、高耐圧ＭＯＳトランジス
タの製造方法と平行して形成されるものである。
ンジスタの一実施例について、その製造方法を示す図面
を参照しながら説明する。尚、説明の便宜上、同一チッ
プ上に形成される通常のＭＯＳトランジスタの製造方法
についての説明は省略するが、高耐圧ＭＯＳトランジス
タの製造方法と平行して形成されるものである。
【０００８】先ず、図１に示すように一導電型、例えば
基板濃度１Ｅ１５／ｃｍ3 （尚、１Ｅ１５は１かける１
０の１５乗の意であり、以下同様である。）程度のＮ型
の半導体基板（ＮSub ）１に例えば拡散係数Ｄ１が
基板濃度１Ｅ１５／ｃｍ3 （尚、１Ｅ１５は１かける１
０の１５乗の意であり、以下同様である。）程度のＮ型
の半導体基板（ＮSub ）１に例えば拡散係数Ｄ１が
【０００９】
【数１】
【００１０】のヒ素イオン（75Ａｓ+ ）をレジスト膜Ａ
をマスクにしておよそ注入量３Ｅ１２／ｃｍ2 乃至１Ｅ
１３／ｃｍ2 の条件でイオン注入し、第１のイオン注入
領域２を形成すると共に、拡散係数Ｄ２が
をマスクにしておよそ注入量３Ｅ１２／ｃｍ2 乃至１Ｅ
１３／ｃｍ2 の条件でイオン注入し、第１のイオン注入
領域２を形成すると共に、拡散係数Ｄ２が
【００１１】
【数２】
【００１２】のボロンイオン（11Ｂ+ ）をおよそ１Ｅ１
３／ｃｍ2 の条件でイオン注入し、第２のイオン注入領
域３を形成する。次に、およそ１２００℃のＮ2 雰囲気
中で８時間の熱拡散を行い、前述したヒ素イオン（75Ａ
ｓ+ ）及びボロンイオン（11Ｂ+ ）を同時拡散し、図２
に示すように前記基板１内にＰ型ウエル４を形成すると
共に、およそ２Ｅ１５／ｃｍ3 程度の極低濃度のＰ−−
型拡散層５を形成する（図５に示す基板の濃度プロファ
イルを参照）。このとき、図５において、前記工程によ
りイオン注入しておいたヒ素イオン（75Ａｓ+ ）が一点
鎖線（１）に示すような濃度分布となり、一方ボロンイ
オン（11Ｂ+ ）が二点鎖線（２）に示すような濃度分布
となるように拡散される際に、両者により相殺される領
域が発生する。この領域（図中（３）で示された領域）
が、本発明の特徴であるＰ型ウエル４内に形成されるＰ
−−型拡散層５となる。これにより、Ｎ−型拡散層６と
Ｐ−−型拡散層５の接合領域での接合耐圧が向上する。
３／ｃｍ2 の条件でイオン注入し、第２のイオン注入領
域３を形成する。次に、およそ１２００℃のＮ2 雰囲気
中で８時間の熱拡散を行い、前述したヒ素イオン（75Ａ
ｓ+ ）及びボロンイオン（11Ｂ+ ）を同時拡散し、図２
に示すように前記基板１内にＰ型ウエル４を形成すると
共に、およそ２Ｅ１５／ｃｍ3 程度の極低濃度のＰ−−
型拡散層５を形成する（図５に示す基板の濃度プロファ
イルを参照）。このとき、図５において、前記工程によ
りイオン注入しておいたヒ素イオン（75Ａｓ+ ）が一点
鎖線（１）に示すような濃度分布となり、一方ボロンイ
オン（11Ｂ+ ）が二点鎖線（２）に示すような濃度分布
となるように拡散される際に、両者により相殺される領
域が発生する。この領域（図中（３）で示された領域）
が、本発明の特徴であるＰ型ウエル４内に形成されるＰ
−−型拡散層５となる。これにより、Ｎ−型拡散層６と
Ｐ−−型拡散層５の接合領域での接合耐圧が向上する。
【００１３】続いて、例えばリンイオン（31Ｐ+ ）をお
よそ注入量６Ｅ１２／ｃｍ2 の条件でイオン注入し、こ
れをおよそ１１００℃で２時間熱拡散することにより、
図３に示すように前記Ｐ−−型拡散層５内にＮ−型ドレ
イン拡散層６（図５の（４）の領域参照）を形成し、そ
の後半導体基板１上の全面におよそ１０００Åの膜厚の
ゲート絶縁膜７を形成する。
よそ注入量６Ｅ１２／ｃｍ2 の条件でイオン注入し、こ
れをおよそ１１００℃で２時間熱拡散することにより、
図３に示すように前記Ｐ−−型拡散層５内にＮ−型ドレ
イン拡散層６（図５の（４）の領域参照）を形成し、そ
の後半導体基板１上の全面におよそ１０００Åの膜厚の
ゲート絶縁膜７を形成する。
【００１４】次に、全面に例えばポリシリコン膜を形成
した後に、当該ポリシリコン膜を周知のパターニング技
術を用いてパターニングして、図４に示すように一端が
前記Ｎ−型ドレイン拡散層６上に延在するおよそ４００
０Åの膜厚のゲート電極８を形成する。そして、図示し
ないレジスト膜をマスクにして例えばリンイオン（31Ｐ
+ ）をおよそ加速電圧８０ＫｅＶ、注入量６Ｅ１５／ｃ
ｍ2 の条件でイオン注入し、前記ゲート電極８の一端に
隣接するＮ＋型ソース拡散層９と、該ゲート電極８の他
端から離間され、かつ前記Ｎ−型ドレイン拡散層６に含
まれるＮ＋型ドレイン拡散層１０（図５の（５）の領域
参照）とを形成する。
した後に、当該ポリシリコン膜を周知のパターニング技
術を用いてパターニングして、図４に示すように一端が
前記Ｎ−型ドレイン拡散層６上に延在するおよそ４００
０Åの膜厚のゲート電極８を形成する。そして、図示し
ないレジスト膜をマスクにして例えばリンイオン（31Ｐ
+ ）をおよそ加速電圧８０ＫｅＶ、注入量６Ｅ１５／ｃ
ｍ2 の条件でイオン注入し、前記ゲート電極８の一端に
隣接するＮ＋型ソース拡散層９と、該ゲート電極８の他
端から離間され、かつ前記Ｎ−型ドレイン拡散層６に含
まれるＮ＋型ドレイン拡散層１０（図５の（５）の領域
参照）とを形成する。
【００１５】以上説明したように、本発明ではヒ素イオ
ン（75Ａｓ+ ）とボロンイオン（11Ｂ+ ）の拡散係数の
差を利用して、５Ｖ系の通常のＭＯＳトランジスタと同
一工程で形成される高耐圧ＭＯＳトランジスタの高濃度
ウエル中に前記Ｎ−型ドレイン拡散層６を包み込むよう
に極低濃度のＰ−−型拡散層５（図５の濃度プロファイ
ル参照）を形成したことで、電界緩和が可能となり、高
耐圧ＭＯＳトランジスタ専用のウエル領域を形成する工
程を増やすことなしに、当該ＭＯＳトランジスタに最適
なトランジスタ性能を有する高耐圧ＭＯＳトランジスタ
を形成できる。
ン（75Ａｓ+ ）とボロンイオン（11Ｂ+ ）の拡散係数の
差を利用して、５Ｖ系の通常のＭＯＳトランジスタと同
一工程で形成される高耐圧ＭＯＳトランジスタの高濃度
ウエル中に前記Ｎ−型ドレイン拡散層６を包み込むよう
に極低濃度のＰ−−型拡散層５（図５の濃度プロファイ
ル参照）を形成したことで、電界緩和が可能となり、高
耐圧ＭＯＳトランジスタ専用のウエル領域を形成する工
程を増やすことなしに、当該ＭＯＳトランジスタに最適
なトランジスタ性能を有する高耐圧ＭＯＳトランジスタ
を形成できる。
【００１６】以下、本発明の他の実施の形態について説
明する。本発明の他の実施の形態は、半導体基板上に単
結晶層であるエピタキシャル層を形成することで、本発
明を実現するものである。本発明の他の実施の形態の半
導体装置は、図６に示すような構成である。即ち、図に
おいて、２１は一導電型、例えばＮ型の半導体基板であ
り、該基板２１にノンドープでエピタキシャル成長させ
たエピタキシャル層２２が形成されている。また、前記
エピタキシャル層２２内にＰ型ウエル２３が形成され、
該Ｐ型ウエル２３上にゲート絶縁膜２４を介してゲート
電極２５が形成されている。そして、前記ゲート電極２
５の一端に隣接するようにＮ＋型ソース拡散層２６が形
成されており、チャネル領域２７を介して前記ソース拡
散層２６に対向してＮ−型ドレイン拡散層２８が形成さ
れ、更にゲート電極２５の他端から離間され、かつＮ−
型ドレイン拡散層２８に含まれるようにＮ＋型ドレイン
拡散層２９が形成されてなるものである。
明する。本発明の他の実施の形態は、半導体基板上に単
結晶層であるエピタキシャル層を形成することで、本発
明を実現するものである。本発明の他の実施の形態の半
導体装置は、図６に示すような構成である。即ち、図に
おいて、２１は一導電型、例えばＮ型の半導体基板であ
り、該基板２１にノンドープでエピタキシャル成長させ
たエピタキシャル層２２が形成されている。また、前記
エピタキシャル層２２内にＰ型ウエル２３が形成され、
該Ｐ型ウエル２３上にゲート絶縁膜２４を介してゲート
電極２５が形成されている。そして、前記ゲート電極２
５の一端に隣接するようにＮ＋型ソース拡散層２６が形
成されており、チャネル領域２７を介して前記ソース拡
散層２６に対向してＮ−型ドレイン拡散層２８が形成さ
れ、更にゲート電極２５の他端から離間され、かつＮ−
型ドレイン拡散層２８に含まれるようにＮ＋型ドレイン
拡散層２９が形成されてなるものである。
【００１７】尚、本発明の実施の形態としてＮ型の半導
体基板を例として説明したが、本発明はＰ型の半導体基
板でも同様に適用できる。
体基板を例として説明したが、本発明はＰ型の半導体基
板でも同様に適用できる。
【００１８】
【発明の効果】以上、本発明によれば通常のＭＯＳトラ
ンジスタと同一工程で形成される高耐圧ＭＯＳトランジ
スタの高濃度ウエル中に最適なトランジスタ性能を有す
る高耐圧ＭＯＳトランジスタを形成できる。
ンジスタと同一工程で形成される高耐圧ＭＯＳトランジ
スタの高濃度ウエル中に最適なトランジスタ性能を有す
る高耐圧ＭＯＳトランジスタを形成できる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施の形態の半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施の形態の半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施の形態の半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の半導体装置のＡ−Ａ断面部の濃度プロ
ファイルを示す図である。
ファイルを示す図である。
【図６】本発明の他の実施の形態の半導体装置を示す断
面図である。
面図である。
【図７】従来の半導体装置を示す断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板内に形成された逆
導電型のウエル領域と、 前記ウエル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極の一端に隣接する高濃度の一導電型ソー
ス拡散層と、 チャネル領域を介して前記ソース拡散層と対向して形成
された低濃度の一導電型ドレイン拡散層と、 前記ゲート電極の他端から離間され、かつ前記低濃度の
一導電型ドレイン拡散層に含まれる高濃度の一導電型ド
レイン拡散層と、 少なくとも前記ゲート電極から前記低濃度の一導電型ド
レイン拡散層を包み込む領域に形成された極低濃度の逆
導電型拡散層とを具備することを特徴とする半導体装
置。 - 【請求項２】 一導電型の半導体基板内に一導電型の不
純物と逆導電型の不純物を注入し、同時に拡散すること
で逆導電型のウエル領域内に極低濃度の逆導電型拡散層
を形成する工程と、 前記基板上に低濃度の逆導電型ドレイン拡散層をイオン
注入により形成する工程と、 前記基板全面にゲート絶縁膜を形成する工程と、 全面にポリシリコン膜を形成した後にパターニングして
少なくとも前記ドレイン拡散層上方にオーバーラップす
るゲート電極を形成する工程と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、前記ゲート電極の他端から離間され、かつ
前記低濃度の逆導電型ドレイン拡散層に含まれる高濃度
の逆導電型ドレイン拡散層とをイオン注入により形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 一導電型の半導体基板内に形成されたエ
ピタキシャル層と、 前記エピタキシャル層内に形成された逆導電型のウエル
領域と、 前記ウエル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極の一端に隣接する高濃度の一導電型ソー
ス拡散層と、 チャネル領域を介して前記ソース拡散層と対向して形成
された低濃度の一導電型ドレイン拡散層と、 前記ゲート電極の他端から離間され、かつ前記低濃度の
一導電型ドレイン拡散層に含まれる高濃度の一導電型ド
レイン拡散層とを具備することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004196A JP3423161B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004196A JP3423161B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116983A true JPH10116983A (ja) | 1998-05-06 |
| JP3423161B2 JP3423161B2 (ja) | 2003-07-07 |
Family
ID=17480715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27004196A Expired - Fee Related JP3423161B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3423161B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
| JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
| WO2009090974A1 (ja) * | 2008-01-16 | 2009-07-23 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2011108758A (ja) * | 2009-11-13 | 2011-06-02 | Fujitsu Semiconductor Ltd | 高耐圧ｍｏｓトランジスタおよび半導体集積回路装置、高耐圧半導体装置 |
| US8633075B2 (en) | 2009-11-09 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device with high voltage transistor |
| US8841725B2 (en) | 2009-09-15 | 2014-09-23 | Fujitsu Semiconductor Limited | Semiconductor device having channel dose region and method for manufacturing semiconductor device |
-
1996
- 1996-10-11 JP JP27004196A patent/JP3423161B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
| JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
| WO2009090974A1 (ja) * | 2008-01-16 | 2009-07-23 | Nec Corporation | 半導体装置及びその製造方法 |
| US8841725B2 (en) | 2009-09-15 | 2014-09-23 | Fujitsu Semiconductor Limited | Semiconductor device having channel dose region and method for manufacturing semiconductor device |
| US9123742B2 (en) | 2009-09-15 | 2015-09-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing semiconductor device |
| US8633075B2 (en) | 2009-11-09 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device with high voltage transistor |
| US8686501B2 (en) | 2009-11-09 | 2014-04-01 | Fujitsu Semiconductor Limited | Semiconductor device with high voltage transistor |
| JP2011108758A (ja) * | 2009-11-13 | 2011-06-02 | Fujitsu Semiconductor Ltd | 高耐圧ｍｏｓトランジスタおよび半導体集積回路装置、高耐圧半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3423161B2 (ja) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6614075B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2001308321A (ja) | 半導体装置とその製造方法 | |
| JPH0824144B2 (ja) | 半導体装置の製造方法 | |
| JPH10116983A (ja) | 半導体装置とその製造方法 | |
| JPH0878674A (ja) | 半導体装置およびその製造方法ならびにバイポーラトランジスタ | |
| JP3106757B2 (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2000068499A (ja) | 半導体装置とその製造方法 | |
| JP3363810B2 (ja) | 半導体装置とその製造方法 | |
| JP3194805B2 (ja) | 半導体装置 | |
| JPH0629527A (ja) | 半導体装置およびその製造方法 | |
| JP3014138B2 (ja) | 半導体装置 | |
| JP2832543B2 (ja) | 半導体装置とその製造方法 | |
| JP3394562B2 (ja) | Ｍｏｓｆｅｔ製造方法 | |
| KR20040002215A (ko) | 트랜지스터의 제조 방법 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH04255233A (ja) | 半導体装置及びその製造方法 | |
| JPS61263258A (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPH07297397A (ja) | 半導体装置の製造方法 | |
| JPH0458562A (ja) | Ｍｏｓ型トランジスタ及びその製造方法 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JP3250298B2 (ja) | 半導体装置の製造方法 | |
| US20090014793A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2682426B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH08340108A (ja) | Ｍｏｓ電界効果トランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |