JPH0458562A - Ｍｏｓ型トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄｒａｉｎ　）構造を有するＭＯＳ型トランジスタ及び
その製造方法に関し、特に高集積化するのに好適のＭＯ
Ｓ型トランジスタ及びその製造方法に関する。

［従来の技術］ 第２図（ａ）は従来のＬＤＤ構造のｐチャネルＭＯＳ型
トランジスタを示す断面図である。

シリコン半導体基板の低濃度ｎ型領域１７上にはゲート
酸化膜１３が形成されており、このゲート酸化膜１３上
には所定のパターンでゲート電極１１が形成されている
。そして、このゲート電極１１の両側部には導電性のサ
イドウオール（側壁膜）１２が設けられている。

サイドウオール１２の略直下域のｎ型領域１７の表面に
は、低濃度ｐ型頭域１５が比較的浅く形成されている。

また、この１対の低濃度ｐ型頭域１５を側方から挾み込
むようにして、１対の高濃度ｐ型頭域１４がｎ型領域１
７の表面に比較的深く形成されている。この高濃度ｐ型
頭域１４及び低濃度ｐ型頭域１５は、ＭＯ８型トランジ
スタのソース・ドレイン領域を構成している。

このように、導電性のサイドウオールを何するＭＯ８型
トランジスタは、ゲート電極１１にｌｌ［ｉ　ｉ［圧を
印加すると、ゲート電極１１の下方のＬＤＤ部分、即ち
低濃度ｐ型頭域１５の表面付近のポテンシャルが低下し
てチャネルが形成され、ＬＤＤ部分の抵抗値が低下する
。このため、上述のＭＯ８型トランジスタには、電流利
得が高いという利点がある。

次に、上述したＭＯ３型トランジスタの製造方法につい
て第２図（ａ）及び（ｂ）を参照して説明する。

先ず、第２図（ｂ）に示すように、シリコン基板の低濃
度ｎ型領域１７上に、例えば約２００人の厚さでゲート
酸化膜１３を形成する。そして、このゲート酸化膜１３
の全面に不純物が含有されたポリシリコン膜を成長させ
た後、フォトリソグラフィ技術を使用してこのポリ７リ
コン膜上に所定のパターンのマスクを形成する。その後
、異方性エツチングを施して、前記ポリシリコン膜を前
記所定の形状に成形して、ゲート電極１１を得る。

次に、このゲート電極１１をマスクとして、ｎ型領域１
７の表面に、例えばエネルギーが３０ｋｅＶ　１ドーズ
量がＩＸ　１０工３ａｍ−２の条件でボロンをイオン注
入して、低濃度ｐ型頭域１５を形成する。

次に、第２図（ａ）に示すように、全面にポリシリコン
膜を気相成長させ、このポリシリコン膜に異方性エツチ
ングを施すことにより、ゲート電極１１の両側部にサイ
ドウオール１２を形成する。

その後、ゲート電極１１及びサイドウオール１２をマス
クとして、低濃度ｎ型領域１７の表面に、例えばエネル
ギーが３０ｋｅｙ、　　ドーズ量が１×１０１６ｃｍ−
２の条件でボロンをイオン注入して、高濃度ｐ型頭域１
４を形成する。

このようにして、前述の構造を有するｐチャネルＭＯ３
型トランジスタを製造することができる。

［発明が解決しようとする課題］ しかしながら、近時、半導体装置の高集積化及び駆動能
力の向上のために、ＭＯ８型トランジスタのゲート長は
縮小される傾向にある。一方、ＭＯ８型トランジスタは
ゲート長の縮小に伴って短チヤネル効果が発生しやすく
なるため、過度にゲート長を縮小するとソース・ドレイ
ン間でパンチスルーが発生する等の不都合を招来する。

上述した従来のＭＯ８型トランジスタにおいては、サイ
ドウオールが導電体により形成されているため、電流利
得が高いという利点はあるものの、サイドウオールが絶
縁体である通常のＭＯ８型トランジスタと同様に、短チ
ヤネル効果を抑制する作用は少なく、ゲート長を約０．
７μｍ以下に縮小することは困難である。

本発明はかかる問題点に鑑みてなされたものであって、
ゲート長を従来に比して更に一層縮小しても短チヤネル
効果を抑制できて、より一層の高集積化が可能なＭＯ３
型トランジスタ及びその製造方法を提供することを目的
とする。

口課題を解決するための手段］ 本発明に係るＭＯ８型トランジスタは、第１導電型半導
体基板上に絶縁膜を介して形成されたゲー・ト電極と、
このゲート電極の直下域を挾むようにして前記基板表面
に形成された第２導電型の１対の第１の拡散領域と、こ
の１対の第１の拡散領域の下方に夫々形成された第１導
電型の第２の拡散領域と、前記１対の第１の拡散領域を
側方から挾み前記第１及び第２の拡散領域に接続して形
成された第２導電型の第３の拡散領域とを有し、前記第
３の拡散領域の不純物濃度は前記第１の拡散領域の不純
物濃度に比して高いことを特徴とする。

本発明に係るＭＯ８型トランジスタの製造方法は、第１
導電型半導体基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に所定のパターンでゲート電極を形
成する工程と、このゲート電極をマスクとして前記基板
表面に第２導電型不純物を導入して第１の拡散領域を形
成する七共にこの第１の拡散領域の下方に第１導電型不
純物を導入して第２の拡散領域を形成する工程と、前記
ゲート電極の両側部に導電性の側壁膜を形成する工程と
、この側壁膜及び前記ゲート電極をマスクとし前記基板
表面に前記第１及び第２の拡散領域に比して高濃度で第
２導電型不純物を導入して第３の拡散領域を形成する工
程とを有することを特徴とする。

［作用コ 短チヤネル効果の主な原因は、ＭＯＳ型トランジスタの
ドレインから発生する電界がソースに到達することにあ
る。そして、この電界によりソース・ドレイン間に電流
が流れるため、ゲート電極に印加される信号による電流
のスイッチングが不可能になる。

そこで、本発明においては、ＬＤＤ構造を構成する不純
物濃度が低い第１の拡散領域の下方に、この第１の拡散
領域と逆導電型の第２の拡散領域を配置する。これによ
り、ドレインから発生する電界の強度が逆導電型の第２
の拡散領域により抑制されるため、ゲート長が短いＭＯ
Ｓ型トランジスタにおいても、短チヤネル効果の発生を
回避することができる。

また、本発明方法においては、第１導電型半導体基板上
に絶縁膜を介して形成されたゲート電極をマスクとして
基板表面に第２導電型不純物を導入することにより、第
１の拡散領域を形成すると共に、この第１の拡散領域の
下方に第１導電型不純物を導入して第２の拡散領域を形
成する。その後、前記ゲート電極の両側部に導電性の側
壁膜を形成し、この側壁膜及び前記ゲート電極をマスク
として、半導体基板表面に第２導電型不純物を導入する
。この場合に、第２導電型不純物の濃度を前記第１及び
第２の拡散領域の不純物濃度に比して高濃度にすること
により、前記側壁膜の直下の領域を除いた第１及び第２
の拡散領域は高濃度第２導電型領域になり、第３の拡散
領域が形成される。これにより、上述の構造を有するＭ
ＯＳ型トランジスタを容易に製造することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）は本発明の実施例に係るＭＯＳ型トランジ
スタを示す断面図である。

半導体基板の低濃度ｎ型領域７の表面には高濃度ｐ型頭
域４が相互に適長間隔をおいて形成されている。この高
濃度ｐ型頭域４の対向側端縁の上半部に接触して、低濃
度ｐ型頭域５が設けられており、この低濃度ｐ型頭域５
の下方には高濃度ｐ型頭域４の対抗側端縁の下半部に接
触して高濃度ｎ型領域６が形成されている。

低濃度ｎ型領域７上にはゲート酸化膜３が形成されてい
る。そして、低濃度ｐ型領域５間のゲート酸化膜３上に
は、ゲート電極１がパターン形成されている。また、こ
のゲート電極１の両側面には夫々サイドウオール２が設
けられている。このサイドウオール２は例えばボリンリ
コン等の導電体により形成されている。

本実施例に係るＭＯＳ型トランジスタは、上述の如＜　
ＬＤＤ構造を構成する低濃度ｎ型領域５の下方に高濃度
ｎ型領域６が設けられている。このため、ドレインから
発生する電界の強度がこの高濃度ｎ型領域６により低減
されて、電界がドレインからソースに到達することを抑
制できる。これにより、ゲート長が短いＭＯＳ型トラン
ジスタにおいても、短チヤネル効果を抑制でき、ＭＯＳ
型トランジスタの誤動作を回避することができる。

本実施例に係るＭＯ５型トランジスタの製造試験の結果
、従来、短チヤネル効果を回避するために、ゲート長を
約０．７μｍ以下にすることは極めて困難であったが、
本実施例に係るＭＯＳ型トランジスタの場合は、０．４
μｍまでゲート長を短くしても、短チヤネル効果の発生
を抑制することができた。

次に、本実施例に係るＭＯＳ型トランジスタの製造方法
について、第１図（ａ）及び（ｂ）を参照して説明する
。

先ず、第１図（ｂ）に示すように、半導体基板の低濃度
ｎ型領域７上に、例えば２００人の厚さてゲート酸化膜
３を形成する。次に、このゲート酸化膜３の全面に不純
物が導入されたポリシリコン膜を成長させる。そして、
フォトリングラフィ技術を使用して、このポリノリコン
膜上に所定の形状でマスクを形成した後、異方性エツチ
ングを施し、このポリシリコン膜を前記所定の形状に成
形して、ゲート電極１を得る。

次に、このゲート電極１をマスクとして、ｎ型領域７の
表面に、例えばエネルギーが３０ｋｅＶ　、　　ドース
量がＩＸ　１０１３ｃｍ−２の条件でボロンをイオン注
入して、低濃度ｐ型頭域５を形成する。続けて、例えば
エネルギーが１００ｋｅＶ、　　ドーズ量が１ｘｌＯ１
６ｃｌｌｌｌ−２の条件でリンをイオン注入して、低濃
度ｐ型頭域５の下方に高濃度ｎ型領域６を形成する。

次に、第１図（ａ）に示すように、全面にポリシリコン
膜を気相成長させ、このポリシリコン膜に対して異方性
エツチングを施すことにより、ゲート電極１の両側部に
サイドウオール２を形成する。そして、ゲート電極１及
びサイドウオール２をマスクとして、低濃度ｎ型領域７
の表面に、例えばエネルギーが３０ｋｅＶ　、　　ドー
ズ量がＬＸ　１０”’ｃｍ−２の条件でボロンをイオン
注入して、高濃度ｐ型頭域４を形成する。このようにし
て、本実施例に係るＭＯ８型トランジスタを製造するこ
とができる。

なお、上述の実施例においてはｐチャネルＭＯ８型トラ
ンジスタの場合について説明したが、各領域を夫々逆導
電型とすることにより、ｎチャネルＭＯ８型トランジス
タを製造することもできる。

また、高濃度ｎ型領域６を形成するときに、リンに替え
てヒ素を、例えばエネルギーが２５０ｋｅＶ１ドーズ量
がＩＸ　１０”ａｍ−２の条件で導入してもよい。

不純物の活性化のために窒素アニール等の熱工程を比較
的高温で行う必要がある場合には、高濃度ｎ型領域６を
リンで形成すると、低濃度ｐ型頭域５に比して高濃度ｎ
型領域６の不純物濃度が高いため、リンが拡散して高濃
度ｐ型頭域６が拡大する。このため、低濃度ｐ型頭域５
の領域か著しく縮小してしまう。このように、低濃度ｐ
型頭域５が縮小すると、低濃度ｐ型頭域５の抵抗値が増
大して、このためにＭＯ３型トランジスタの電流利得が
低下してしまう。しかし、ヒ素はリンに比して拡散係数
が小さいため、高濃度ｎ型領域６をヒ素を拡散させるこ
とにより形成すると、リンで形成した場合に比して、窒
素アニール等の熱工程を高温で行なっても、低濃度ｐ型
頭域５は縮小することなく、電流利得の減少を回避する
ことができる。なお、窒素アニール等の熱工程を高温で
行なう必要がない場合は、前述の実施例の如（、高濃度
ｎ型領域６をリンにより形成しても、何ら不都合はない
。

［発明の効果コ 以上説明したように本発明によれば、ＬＤＤである第２
導電型の第１の拡散領域の下方に第１導電型の第２の拡
散領域が配置されているから、この第２の拡散領域によ
りドレインから発生する電界の強度が低減され、短チヤ
ネル効果を抑制することができる。これにより、ＭＯ８
型トランジスタのゲート長を従来に比してより一層縮小
することかできる。従って、本発明は半導体装置の高集
積化に極めて有用である。

また、本発明方法においては、ゲート電極をマスクとし
基板表面に第１導電型不純物及び第２導電型不純物を導
入して、第２導電型の第１の拡散領域及び第２の導電型
の第２の拡散領域を積層させて形成し、前記ゲート電極
及びゲート電極の両側部に形成された側壁膜をマスクと
し基板表面に第２導電型不純物を高濃度で導入して第３
の拡散領域を形成するから、上述のＭＯ８型トランジス
タを容易に製造することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例に係るＭＯ３型トランジ
スタを示す断面図、第１図（ｂ）は同じくその製造方法
を示す断面図、第２図（ａ）は従来のＭＯ８型トランジ
スタを示す断面図、第２図（ｂ）は同しくその製造方法
を示す断面図である。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板上に絶縁膜を介して形成さ
   れたゲート電極と、このゲート電極の直下域を挾むよう
   にして前記基板表面に形成された第２導電型の１対の第
   １の拡散領域と、この１対の第１の拡散領域の下方に夫
   々形成された第１導電型の第２の拡散領域と、前記１対
   の第１の拡散領域を側方から挾み前記第１及び第２の拡
   散領域に接続して形成された第２導電型の第３の拡散領
   域とを有し、前記第３の拡散領域の不純物濃度は前記第
   １の拡散領域の不純物濃度に比して高いことを特徴とす
   るＭＯＳ型トランジスタ。
2. （２）第１導電型半導体基板上にゲート絶縁膜を形成す
   る工程と、このゲート絶縁膜上に所定のパターンでゲー
   ト電極を形成する工程と、このゲート電極をマスクとし
   て前記基板表面に第２導電型不純物を導入して第１の拡
   散領域を形成すると共にこの第１の拡散領域の下方に第
   １導電型不純物を導入して第２の拡散領域を形成する工
   程と、前記ゲート電極の両側部に導電性の側壁膜を形成
   する工程と、この側壁膜及び前記ゲート電極をマスクと
   し前記基板表面に前記第１及び第２の拡散領域に比して
   高濃度で第２導電型不純物を導入して第３の拡散領域を
   形成する工程とを有することを特徴とするＭＯＳ型トラ
   ンジスタの製造方法。