KR20010101506A - 횡방향 박막 ｓｏｉ 디바이스 및 그 제조 방법 - Google Patents

횡방향 박막 ｓｏｉ 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20010101506A
KR20010101506A KR1020017008861A KR20017008861A KR20010101506A KR 20010101506 A KR20010101506 A KR 20010101506A KR 1020017008861 A KR1020017008861 A KR 1020017008861A KR 20017008861 A KR20017008861 A KR 20017008861A KR 20010101506 A KR20010101506 A KR 20010101506A
Authority
KR
South Korea
Prior art keywords
region
transverse
insulating layer
doping
soi
Prior art date
Application number
KR1020017008861A
Other languages
English (en)
Other versions
KR100752799B1 (ko
Inventor
레타빅데오도르
심슨마크
이글로프리챠드
워위크앤드류엠
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롤페스 요하네스 게라투스 알베르투스, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 롤페스 요하네스 게라투스 알베르투스
Publication of KR20010101506A publication Critical patent/KR20010101506A/ko
Application granted granted Critical
Publication of KR100752799B1 publication Critical patent/KR100752799B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

횡방향 박막 실리콘 온 절연체(SOI) 디바이스는 반도체 기판(22), 상기 반도체 기판 상의 매립 절연층(24), 상기 매립 절연층 상의 SOI 층(26) 내에 위치하며 제 1 도전형과 반대되는 제 2 도전형의 바디 영역(30) 내에 형성된 제 1 도전형의 소스 영역(28)을 갖는 횡방향 트랜지스터 디바이스를 포함한다. 제 1 도전형의 횡방향 드리프트 영역(32)이 바디 영역 근처에 제공되어 약 도핑된 드레인 영역을 형성하고, 제 1 도전형의 드레인 컨택트 영역(34)은 드리프트 영역에 의해 바디 영역으로부터 분리되어 횡방향 위치하도록 제공된다. 항복 전압을 높이기 위해 그리고/또는 "온" 저항을 줄이기 위해 , 횡방향 드리프트 영역에는 역 도핑 프로파일을 갖는 적어도 하나의 부분이 제공된다.

Description

횡방향 박막 ＳＯＩ 디바이스 및 그 제조 방법{LATERAL THIN-FILM SOI DEVICE HAVING A LATERAL DRIFT REGION AND METHOD OF MAKING SUCH A DEVICE}
전형적으로, 고전압 전력 디바이스 제조시에는, 전형적으로 항복 전압(breakdown voltage), 크기(size), "온(on)" 저항 및 제조 단순화와 신뢰도와 같은 영역에서 절충과 타협이 있기 마련이다. 종종, 하나의 파라미터, 가령 항복 전압을 개선시키는 것은 다른 파라미터, 가령, "온(on)" 저항의 열화를 초래할 것이다. 이상적인 디바이스는 모든 영역에서 최소한의 동작 및 제조 결함을 가지며 가장 우수한 특성을 나타낼 것이다.
횡방향 박막 SOI 디바이스의 한 구체적인 이로운 형태는 반도체 기판, 기판 상의 매립 절연층 및 매립 절연층 상의 SOI층 내에 있는 횡방향 트랜지스터 디바이스를 포함하는데, 디바이스, 가령 MOSFET은 매립 절연층 상의 반도체 표면 층을 포함하며, 제 1 의 도전형의 반대인 제 2 도전형의 바디 영역 내에 형성된 제 1 도전형의 소스 영역과, 바디 영역의 채널 영역 위에 있으며 표면 절연 영역에 의해 절연되는 절연 게이트 전극과, 제 1 도전형의 횡방향 드리프트 영역과 같은 약 도핑된 횡방향 영역과, 드리프트 영역에 의해 채널 영역으로부터 횡방향으로 이격된 제 1 도전형의 드레인 영역을 갖는다.
이러한 유형의 디바이스는 연관된 미국 특허 제 5,246,870 호(방법이 기술됨) 및 제 5,412,241 호(디바이스가 기술됨)에 공통되는 도 1에 도시되는데, 본 출원과 공동으로 양도되었으며, 본 명세서에서 참조로 인용된다. 도 1에 도시된 전술한 특허의 디바이스는 동작을 증진시키기 위해 다양한 형상, 가령 선형 횡방향 도핑 영역과 오버라잉 전계 플레이트(overlying field plate)를 갖는 박막화된(thinned) SOI 층을 구비하는 횡방향 SOI MOSFET 디바이스이다. 통상적으로, 이 디바이스는 통상적으로 NMOS 기술로 지칭되는 공정을 사용하여 제조되며 n 타입 소스 및 드레인을 영역을 갖는 n 채널 또는 NMOS 트랜지스터이다. 보다 기본적인 디바이스는 미국 특허 제 5,300,448 호에 도시되어 있는데, 이 또한 본 출원과 공동 양도되었으며 본 명세서에서 참조로 인용된다.
SOI 전력 디바이스의 고전압 및 고전류 성능 파라미터를 증진시키기 위해 더욱 개선된 기술이 미국 특허 출원 제 08/998,048 호에 도시되어 있는데, 본 출원과 공동 양도되었으며 본 명세서에 참조로 인용된다.
이와 같이, 수많은 기술과 방법이 전력 반도체 디바이스의 성능을 증진시키기 위해 사용되었다는 것이 명백할 것이며, 항복 전압, 크기, 전류 전달 능력 및제조 용이성과 같은 파라미터들의 최적의 조합을 얻기 위해 지금도 노력중이다. 선행하는 모든 구조는 여러가지 레벨의 디바이스 성능 개선을 제공하지만, 어떤 하나의 디바이스 또는 구조도 완전하게 고전압, 고전류 동작과 같은 모든 디자인 요구를 최적화시킬 수 없다.
따라서, 동작 파라미터, 상세하게는 항복 전압 및 /또는 온 저항이 더 최적화 되는 고전압, 고전류 환경에서 고성능을 갖는 트랜지스터 디바이스 구조를 갖는 것이 바람직할 것이다.
발명의 개요
본 발명의 목적은 고전압, 고전류 환경에서 고성능을 갖는 트랜지스터 디바이스 구조를 제공하는 것이다. 본 발명의 또 다른 목적은 항복 전압 및/또는 "온(on)" 저항과 같은 동작 파라미터를 개선한 트랜지스터 디바이스 구조를 제공하는 것이다.
본 발명에 따라, 이들 목적은 매립 절연층에 인접한 횡방향 영역의 일부에서의 도핑 프로파일이 표면 절연 영역에 인접한 횡방향 영역의 일부에서의 도핑보다 더 크도록 약 도핑된 횡방향 영역(전형적으로 드리프트 영역)에 역 도핑 프로파일(a retrograde doping profile)이 제공된 전술한 유형의 횡방향 박막 SOI 디바이스 구조에서 달성된다.
본 발명의 바람직한 실시예에서, 비소 도핑(arsenic doping)이 역 도핑 프로파일을 얻기 위해 사용되고, 매립 절연층과 인접한 횡방향 드리프트 영역의 일부에서의 도핑은 표면 절연 영역에 인접한 횡방향 드리프트 영역의 일부에서의 도핑보다 약 50% 더 많다.
본 발명의 또 다른 바람직한 실시예에서, 본 발명에 따른 디바이스는 반도체 기판이 원하는 도펀트(dopant)로 도핑되고, 반도체 기판이 산화되어 도펀트를 포함하는 매립 절연층을 형성하여, SOI 층은 도펀트를 포함하는 매립 절연층 상에 형성되고, 도펀트는 매립 절연층으로부터 SOI층 내로 열적 확산되어 역 도핑 프로파일을 형성하는 방법에 의해서 제조된다.
본 발명에 따른 횡방향 박막 SOI 디바이스는 고전압 및 고전류 환경, 더 상세하게는 고 항복 전압 및/또는 감소된 "온" 저항에서의 동작에 적합한 디바이스를 만드는 우수한 성능 특성의 조합이 달성될 수 있다는 점에서 상당한 개선되었다.
본 발명의 여러 가지 횡방향들은 이하 기술된 실시예로부터 명백해지고 이하 기술된 실시예를 참조하여 기술될 것이다.
본 발명은 반도체 온 절연체(Semiconductor-On-Insulator : SOI) 디바이스의 분야에 관한 것이며, 더 상세하게는 고전압 인가에 적합한 횡방향(lateral) SOI 디바이스 및 그러한 디바이스를 제조하는 방법에 관한 것이다.
본 발명은 후속하는 도면을 참조하고 첨부된 도면과 함께 읽으면 더 완전히 이해할 수 있을 것인데, 하나의 도면은 본 발명의 바람직한 실시예에 따른 횡방향 박막 SOI 디바이스의 단순화된 단면도를 도시하고 있다.
도면에서, 같은 도전형을 갖는 반도체 영역은 전반적으로 단면도에서 같은 방향의 사선으로 도시되어 있으며, 도면이 정확한 축적으로 도시되지는 않았다는 것을 이해해야 한다.
도면의 단순화된 단면도에서, 횡방향 박막 디바이스, 즉 여기서는 SOI MOS 트랜지스터(20)는 반도체 기판(22), 매립 절연층(24) 및 디바이스가 제조되는 반도체 표면 SOI층(26)을 포함한다. MOS 트랜지스터는 제 1 도전형의 소스 영역(28)과, 제 1 도전형과 반대인 제 2 바디 영역(30)과, 제 1 도전형의 약 도핑된 드레인 영역 및 드레인 컨택트 영역(34)을 형성하는 제 1 도전형의 횡방향 드리프트 영역(32)을 포함한다. 기본적으로 단순화된 디바이스 구조는 산화물 표면 절연 영역(38)에 의해 하부 반도체 표면층(26)으로부터 절연되는 게이트 전극(36)에 의해 완성된다. 본 발명의 사상의 범위 내에서, 본 발명에 대한 출발점으로서 역할을 하는 MOS 트랜지스터는 전술된 종래 기술 내에 상세히 설명된 선형 횡방향 도핑 프로파일, 계단식 산화물 영역(38a, 38b), 전계 플레이트 부(36a, 36b)를 형성하는 연장된 게이트 전극 구조, 박화된 횡방향 드리프트 영역 부(32a)와 같은 다양한 성능 증진 형상부를 포함할 수 있는데, 본 발명의 사상의 범위 내에서 원하는 다른 성능 증진 형상을 가질 수도 있다. 부가적으로, MOS 트랜지스터(20)는 소스 영역(28)과 접속하고, 바디 영역(30)내에 위치하며, 바디 영역보다 더 강하게 도핑되었지만 도전형이 동일한 표면 컨택트 영역(40)도 포함할 수도 있다. 이 구조는 그 위에 금속 컨택트층(44)이 제공되는 유전체 층(42)에 의해 완성되는데, 유전체 층(42) 내의 개구를 통해 게이트 전극(36)(전형적으로 폴리실리콘으로 만들어짐)과 접속하는 것으로 도시되어 있다.
도면에 도시된 단순화되고 대표적인 디바이스는 구체적인 디바이스 구조를도시하고 있지만, 디바이스 기하 구조 및 구성 모두에서 폭넓은 변형이 본 발명의 사상의 범위 내에서 사용될 수 있다. 부가하여 , 본 발명은 당업자에게 잘 알려진 상이한 하부 구조를 갖는 고전압 박 층 SOI 디바이스의 여러 가지 다른 타입으로 구현될 수 있다.
비록, 앞서 기술된 구조가 일반적으로 우수한 동작 특성을 가졌기는 하지만, 항복 전압 레이팅(rating)과 "온" 저항의 최대 달성 가능한 조합의 횡방향에서 보면 여전히 제한적인 것이다. 종래 기술 디바이스에 내재하는 성능의 절충은 드리프트 영역, 상세하게는 약 도핑된 드레인 영역을 형성하고 낮은 "온" 저항을 위해 요구되는 드리프트 영역의 일부에서의 더 높은 도핑 레벨과 최적 항복 전압을 위해 요구되는 이 영역에서 더 낮은 도핑 레벨 사이의 충돌에 기인한다. 전술한 것처럼, 이 영역의 두께를 변화시키거나 횡방향으로 경사진 선형 도핑 프로파일(수평 방향으로)을 사용하는 것과 같은 여러 가지 방법은 유리한 "온" 저항/항복 전압 수치를 개선할 수 있지만, 더 많은 개선이 바람직할 것이다.
본 발명에서, 이러한 개선은 다른 접근 방법을 택함으로써 달성된다. 일반적인 타입의 종래 기술 디바이스는 SOI 층의 두께 전부에서(즉, 수직 방향으로) 일정한 도핑 프로파일을 갖는 반면, 본 발명은 적어도 SOI층의 일부 내에서 수직 방향으로 도핑 레벨을 변경하고, 이를 위해 상업적으로 유리한 고유의 방법을 제공한다. 더 상세하게는, 매립 절연층에 인접한 횡방향 드리프트 영역의 일부에서의 도핑이 SOI 층의 적어도 일부 위의 표면 절연 영역에 인접한 횡방향 드리프트 영역의 일부에서의 도핑보다 더 많은 역 도핑 프로파일을 제공함으로써 개선된 디바이스가제조된다. 다르게 말하면, 횡방향 드리프트 영역에서의 도핑은 이 영역의 상부로부터 하부로 갈수록 증가된다.
디바이스의 "온" 저항이 SOI 층의 두께 전반에 걸친 전하의 정확한 분배보다는 오히려 SOI 층 두께 전반에 걸친 전체 집적 전하에 의존하는 반면, 항복 전압은 수직 방향으로 SOI 두께 전반에 걸친 전하의 공간적 분배에 의존하므로, 그러한 도핑 프로파일은 바람직하다. 특히, 표면 절연 영역의 근처에서의 SOI 층의 더 높은 표면에서의 더 강한 도핑 또는 전하 레벨은 고전계에 기인한 디바이스의 전압 항복을 열화시킨다. 따라서, 역 도핑 프로파일을 사용함으로써 이 영역의 두께 전반에 걸처 상대적으로 높은 전체 집적 전하를 유지하면서 횡방향 드리프트 영역의 상부에서의 도핑을 줄임으로써 유리한 "온" 저항/항복 전압 수치를 횡방향 드리프트 영역의 상부에서의 도핑을 줄임으로써 더 최적화 될 수 있다. 부가적으로, 역 도핑 프로파일을 구현하는 것은 SOI층의 더 낮은 표면에서의 상대적으로 더 강한 도핑이 기판으로부터의 SOI 층의 더 적은 공핍을 초래하여 포화 전류 능력을 증가시키기 때문에, 소스 팔로워(source-follower) 동작 모드에서 동작하는 디바이스 내의 포화 전류를 개선한다.
도면을 참조하면, 역 도핑 프로파일은 횡방향 드리프트 영역(32)의 약 도핑된 드레인 영역에 제공되어, 이 영역의 도핑은 산화 표면 절연 영역(38)으로부터 매립 절연층(24)까지 아래 방향으로 증가한다. 본 발명은 특정 도핑 레벨, 프로파일 또는 도펀트에 한정되지 않는다는 것을 인식하겠지만, 도펀트가 비소인 대표적인 예에서와 같이 매립 절연층의 근처에 약 1.2 x 1016㎝-3로부터 아래로 표면 절연 영역 근처에 약 8 x 1016㎝-3의 농도까지의 범위를 제공함으로써 SOI 층에서 역 도핑 프로파일이 달성된다.
통상의 공정 기술을 사용하여 전형적으로 고전압 디바이스에서 사용되는 것과 같이 1-2 마이크론의 두께를 갖는 SOI 층 내에 전술한 것과 같은 역 도핑 프로파일을 형성하는 것은 불가능하지는 않더라도 어렵다. 그러한 도핑 프로파일은 이론적으로 이온 주입에 의해 제공될 수 있지만, 현재 상업적으로 실현가능하지 않으며, 어떤 경우에서도 마스크 하는 것이 어려운 레벨인 1 Mev 단위의 주입 에너지를 요구할 것이다.
본 발명에 따르면, 매립 절연층을 하부로부터 SOI 층을 도핑하기 위한 확산 소스로 사용함으로써 역 도핑 프로파일이 SOI 층 내에 제공되고, 따라서 이온 주입에 의해 그런 프로파일을 달성하는 데 있어 내재하는 어려움이 제거된다.
이는 통상의 실리콘 웨이퍼에 원하는 도펀트를 제거함으로써, 가령 웨이퍼를 비소의 고체 용해도 한계까지 도핑함으로써 달성될 수 있다. 매립 절연층이 도핑된 실리콘 웨이퍼로부터 산화물을 성장시킴으로써 형성될 때, 도펀트는 산화물 자체의 성장 동안 매립 산화물 내로 자동적으로 포함된다. 매립 산화물 절연층 위에 SOI는 형성한 후에, SOI 층 내의 고전압 디바이스를 형성하기 위해 사용되는 열적 확산 주기는 자동적으로 비소와 같은 도펀트가 매립 산화물로부터 SOI 층 내로 확산되도록 할 것인데, 열적 확산은 자동적으로 원하는 역 도핑 프로파일을 초래한다. 만일 수평 방향의 선형 도핑 프로파일이 사용되면, SOI 층의 더 강하게 도핑된 영역에서의 횡방향 전하는 역 도핑 프로파일을 제거하여, 역 도핑 프로파일이 단지 SOI 층의 일부 위에만 존재하게 될 것이라는 점에 유의해야 한다. 전형적으로, 열적 확산 공정 동안 사용된 온도는 원하는 역 프로파일을 달성하기 위해 1200℃를 초과할 것이다.
전술한 기술로부터 명백해진 것처럼, 기술된 방법은 다른방법으로는 불가능하진 않지만 SOI 층 내에서 달성되기 어려운 원하는 역 도핑 프로파일이 다른 방법에서는 원하는 반대의 도핑 프로파일을 형성하는데 두배의 시간이 드는 디바이스 제조가 필요했을 몇몇 공정 단계를 갖고 효과적이고 경제적인 방법으로 형성된다는 장점이 있다.
전술한 방법으로, 본 발명은 동작 파라미터 특히, 항복 전압 및 "온" 저항를 증진시키면서 고전압 고전류 환경에서 고성능인 트랜지스터 디바이스 구조를 제공한다. 부가하여, 본 발명은 그러한 디바이스 구조을 만드는 단순하고 경제적인 방법을 제공한다.
본 발명이 몇몇 바람직한 실시예를 참조하여 구체적으로 도시되고 기술었지만, 당업자에 의해 형태와 세부의 다양한 변형이 본 발명의 사상의 범위 내에서 실시될 수 있다는 것을 이해해야 한다. 상세한 설명에서 사용된 하나의 구성 요소는 그러한 복수개의 구성 요소의 존재를 배제하는 것이 아니며, "포함하다"라는 용어는 다른 기술되거나 청구된 것들과는 다른 요소 또는 단계의 존재를 배제한다는 것이 아니다라는 점을 이해해야 한다.

Claims (10)

  1. 횡방향 박막 실리콘 온 절연체(Silicon-On-Insulator : SOI) 디바이스(20)에 있어서,
    반도체 기판(22)과,
    상기 반도체 기판 상의 매립 절연 층(24)과,
    상기 매립 절연 층 상의 SOI 층(26) 내의 횡방향 트랜지스터 디바이스(a lateral transistor device)를 포함하되,
    상기 횡방향 트랜지스터 디바이스는,
    제 1 도전형과 반대인 제 2 도전형의 바디 영역(30) 내에 형성된 상기 제 1 도전형의 소스 영역(28)과,
    상기 바디 영역에 인접하며 약 도핑된 드레인 영역(a lightly-doped drain region)을 형성하는 상기 제 1 도전형의 횡방향 드리프트 영역(a lateral drift region)(32)과,
    상기 횡방향 드리프트 영역에 의해 상기 바디 영역으로부터 분리되어 횡방향에 위치하는 상기 제 1 도전형의 드레인 컨택트 영역(34)과,
    동작 중에 채널 영역이 형성되고, 상기 바디 영역에 인접한 상기 횡방향 드리프트 영역의 일부 위로 연장되는 게이트 전극(36)을 포함하고,
    상기 게이트 전극은 표면 절연 영역(38)에 의해 상기 바디 영역 및 상기 드리프트 영역으로부터 절연되고,
    상기 횡방향 드리프트 영역(32)은 상기 매립 절연층(24)에 인접한 상기 횡방향 드리프트 영역의 일부에서의 도핑이 상기 표면 절연 영역(38, 38a, 38b)에 인접한 상기 횡방향 드리프트 영역의 일부에서의 도핑보다 더 강하게 되도록 역 도핑 프로파일(a retrograde doping profile)을 갖는 적어도 하나의 부분을 구비하는
    횡방향 박막 SOI 디바이스.
  2. 제 1 항에 있어서,
    상기 역 도핑 프로파일이 비소 도펀트(an arsenic dopant)를 포함하는
    횡방향 박막 SOI 디바이스.
  3. 제 2 항에 있어서,
    상기 매립 절연층에 인접한 상기 횡방향 드리프트 영역의 상기 일부에서의 도핑은 상기 표면 절연 영역에 인접한 상기 횡방향 드리프트 영역의 상기 일부에서의 도핑보다 약 50% 더 많은
    횡방향 박막 SOI 디바이스.
  4. 횡방향 박막 SOI 디바이스 제조 방법에 있어서,
    상기 횡방향 박막 SOI 디바이스는,
    반도체 기판(22)과,
    상기 반도체 기판 상의 매립 절연 층(24)과,
    상기 매립 절연 층 상의 SOI 층(26) 내의 횡방향 트랜지스터 디바이스(a lateral transistor device)를 포함하되,
    상기 횡방향 트랜지스터 디바이스는,
    제 1 도전형과 반대인 제 2 도전형의 바디 영역(30) 내에 형성된 상기 제 1 도전형의 소스 영역(28)과,
    상기 바디 영역에 인접하며 약 도핑된 드레인 영역(a lightly-doped drain region)을 형성하는 상기 제 1 도전형의 횡방향 드리프트 영역(a lateral drift region)(32)과,
    상기 횡방향 드리프트 영역에 의해 상기 바디 영역으로부터 분리되어 횡방향에 위치하는 상기 제 1 도전형의 드레인 컨택트 영역(34)과,
    동작 중에 채널 영역이 형성되고, 상기 바디 영역에 인접한 상기 횡방향 드리프트 영역의 일부 위로 연장되는 게이트 전극(36)을 포함하고,
    상기 게이트 전극은 표면 절연 영역(38)에 의해 상기 바디 영역 및 상기 드리프트 영역으로부터 절연되고,
    상기 횡방향 드리프트 영역(32)은 상기 매립 절연층(24)에 인접한 상기 횡방향 드리프트 영역의 일부에서의 도핑이 상기 표면 절연 영역(38, 38a, 38b)에 인접한 상기 횡방향 드리프트 영역의 일부에서의 도핑보다 더 강하게 되도록 역 도핑프로파일(a retrograde doping profile)을 갖는 적어도 하나의 부분을 구비하고,
    상기 방법은
    원하는 도펀트로 상기 반도체 기판을 도핑하는 단계와,
    상기 반도체 기판을 산화시켜 상기 도펀트를 포함하는 상기 매립 절연층을 형성하는 단계와,
    상기 도펀트를 포함하는 상기 매립 절연층 상에 상기 SOI 층을 형성하는 단계와,
    상기 도펀트를 상기 매립 절연층으로부터 상기 SOI 층 내로 열적 확산시켜 상기 역 도핑 프로파일을 형성하는 단계
    를 포함하는 횡방향 박막 SOI 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 반도체 기판은 비소로 도핑되는
    횡방향 박막 SOI 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판은 비소의 고체 용해도 한계(solid-solubility limit)까지 도핑되는
    횡방향 박막 SOI 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 매립 절연층에 인접한 상기 횡방향 드리프트 영역의 상기 일부에서의 도핑은 상기 표면 절연 영역에 인접한 상기 횡방향 드리프트 영역의 상기 일부에서의 도핑보다 약 50% 더 많은
    횡방향 박막 SOI 디바이스 제조 방법.
  8. 제 4 항에 있어서,
    상기 도펀트는 상기 SOI 디바이스를 제조하기 위해 사용되는 적어도 하나의 열적 확산 주기(thermal diffusion cycle)에 의해 열적 확산되는
    횡방향 박막 SOI 디바이스 제조 방법.
  9. 횡방향 박막 실리콘 온 절연체(SOI) 디바이스(20)에 있어서,
    반도체 기판(22)과,
    상기 기판 상의 매립 절연층(24)과,
    상기 매립 절연층 상의 SOI 층 내에 위치하여 약 도핑된 횡방향 영역(32)과상기 횡방향 영역 위의 표면 절연 영역(38, 38a, 38b)을 갖는 횡방향 디바이스,
    를 포함하되,
    상기 횡방향 영역은 상기 매립 절연층(24)에 인접한 상기 횡방향 영역(32)의 일부에서의 도핑이 상기 표면 절연 영역(38, 38a, 38b)에 인접한 상기 횡방향 영역의 일부에서의 도핑보다 더 강하게 되도록 역 도핑 프로파일을 갖는 적어도 하나의 부분을 구비하는
    횡방향 박막 SOI 디바이스.
  10. 횡방향 박막 실리콘 온 절연체(SOI) 디바이스(20) 제조 방법에 있어서,
    상기 횡방향 박막 실리콘 온 절연체(SOI) 디바이스(20)는,
    반도체 기판(22)과,
    상기 기판 상의 매립 절연층(24)과,
    상기 매립 절연층 상의 SOI 층 내에 위치하여 약 도핑된 횡방향 영역(32)과 상기 횡방향 영역 위의 표면 절연 영역(38, 38a, 38b)을 갖는 횡방향 디바이스,
    를 포함하되,
    상기 횡방향 영역은 상기 매립 절연층(24)에 인접한 상기 횡방향 영역(32)의 일부에서의 도핑이 상기 표면 절연 영역(38, 38a, 38b)에 인접한 상기 횡방향 영역의 일부에서의 도핑보다 더 강하게 되도록 역 도핑 프로파일을 갖는 적어도 하나의 부분을 구비하고,
    상기 방법은,
    원하는 도펀트로 상기 반도체 기판(22)을 도핑하는 단계와,
    상기 반도체 기판을 산화시켜 상기 도펀트를 포함하는 상기 매립 절연층을 형성하는 단계와,
    상기 도편트를 포함하는 상기 매립 절연층은
    상기 도펀트를 포함하는 상기 매립 절연층(24) 위에 상기 SOI 층(26)을 형성하는 단계와,
    상기 도펀트를 상기 매립 절연층(24)으로부터 상기 SOI 층(26) 내로 열적 확산시켜 상기 역 도핑 프로파일을 형성하는 단계
    를 포함하는 횡방향 박막 SOI 디바이스 제조 방법.
KR1020017008861A 1999-11-16 2000-10-26 횡형 박막 ｓｏｉ 디바이스 및 그 제조 방법 KR100752799B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/440,767 US6313489B1 (en) 1999-11-16 1999-11-16 Lateral thin-film silicon-on-insulator (SOI) device having a lateral drift region with a retrograde doping profile, and method of making such a device
US09/440,767 1999-11-16

Publications (2)

Publication Number Publication Date
KR20010101506A true KR20010101506A (ko) 2001-11-14
KR100752799B1 KR100752799B1 (ko) 2007-08-29

Family

ID=23750100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017008861A KR100752799B1 (ko) 1999-11-16 2000-10-26 횡형 박막 ｓｏｉ 디바이스 및 그 제조 방법

Country Status (7)

Country Link
US (1) US6313489B1 (ko)
EP (1) EP1147561B1 (ko)
JP (1) JP2003514400A (ko)
KR (1) KR100752799B1 (ko)
DE (1) DE60045122D1 (ko)
TW (1) TW472342B (ko)
WO (1) WO2001037346A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904785B1 (ko) * 2001-10-01 2009-06-25 엔엑스피 비 브이 박형층 실리콘 온 인슐레이터(ｓｏｉ) 디바이스

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503783B1 (en) * 2000-08-31 2003-01-07 Micron Technology, Inc. SOI CMOS device with reduced DIBL
US6847081B2 (en) * 2001-12-10 2005-01-25 Koninklijke Philips Electronics N.V. Dual gate oxide high-voltage semiconductor device
US6872640B1 (en) * 2004-03-16 2005-03-29 Micron Technology, Inc. SOI CMOS device with reduced DIBL
KR100761825B1 (ko) * 2005-10-25 2007-09-28 삼성전자주식회사 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법
JP4713327B2 (ja) * 2005-12-21 2011-06-29 トヨタ自動車株式会社 半導体装置とその製造方法
US7629649B2 (en) * 2006-05-09 2009-12-08 Atmel Corporation Method and materials to control doping profile in integrated circuit substrate material
GB2451122A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Low threshold voltage transistor with non-uniform thickness gate dielectric
US8232585B2 (en) 2008-07-24 2012-07-31 Micron Technology, Inc. JFET devices with PIN gate stacks
US8120072B2 (en) 2008-07-24 2012-02-21 Micron Technology, Inc. JFET devices with increased barrier height and methods of making same
US8481372B2 (en) 2008-12-11 2013-07-09 Micron Technology, Inc. JFET device structures and methods for fabricating the same
US8278691B2 (en) 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN114171582A (zh) * 2021-12-07 2022-03-11 杭州电子科技大学温州研究院有限公司 一种具有三角形埋层的绝缘层上硅ldmos晶体管

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241210A (en) 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5849627A (en) 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
DE69209678T2 (de) 1991-02-01 1996-10-10 Philips Electronics Nv Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
US5246870A (en) 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
US5744851A (en) 1992-01-27 1998-04-28 Harris Corporation Biasing of island-surrounding material to suppress reduction of breakdown voltage due to field plate acting on buried layer/island junction between high and low impurity concentration regions
US5426325A (en) 1993-08-04 1995-06-20 Siliconix Incorporated Metal crossover in high voltage IC with graduated doping control
US5420457A (en) * 1993-11-12 1995-05-30 At&T Corp. Lateral high-voltage PNP transistor
US5401982A (en) 1994-03-03 1995-03-28 Xerox Corporation Reducing leakage current in a thin-film transistor with charge carrier densities that vary in two dimensions
JPH0864686A (ja) 1994-08-25 1996-03-08 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH08181321A (ja) 1994-12-26 1996-07-12 Matsushita Electric Works Ltd Ｓｏｉ基板及びその製造方法
US5973341A (en) * 1998-12-14 1999-10-26 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) JFET device
US6140170A (en) * 1999-08-27 2000-10-31 Lucent Technologies Inc. Manufacture of complementary MOS and bipolar integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904785B1 (ko) * 2001-10-01 2009-06-25 엔엑스피 비 브이 박형층 실리콘 온 인슐레이터(ｓｏｉ) 디바이스

Also Published As

Publication number Publication date
DE60045122D1 (de) 2010-12-02
TW472342B (en) 2002-01-11
WO2001037346A1 (en) 2001-05-25
JP2003514400A (ja) 2003-04-15
KR100752799B1 (ko) 2007-08-29
US6313489B1 (en) 2001-11-06
EP1147561A1 (en) 2001-10-24
EP1147561B1 (en) 2010-10-20

Similar Documents

Publication Publication Date Title
KR100752799B1 (ko) 횡형 박막 ｓｏｉ 디바이스 및 그 제조 방법
US5885876A (en) Methods of fabricating short channel fermi-threshold field effect transistors including drain field termination region
US6025237A (en) Methods of forming field effect transistors having graded drain region doping profiles therein
KR101217988B1 (ko) 적층 헤테로-도핑 림 및 점진적 드리프트 영역을 가진개선된 ｒｅｓｕｒｆ ｈｖｐｍｏｓ 장치
KR100302187B1 (ko) 반도체장치제조방법
KR100329055B1 (ko) Ｓｏｉ·ｍｏｓｆｅｔ및그제조방법
US5534447A (en) Process for fabricating MOS LDD transistor with pocket implant
US5663079A (en) Method of making increased density MOS-gated semiconductor devices
KR20030070264A (ko) 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
KR100204805B1 (ko) 디엠오에스 트랜지스터 제조방법
KR100194661B1 (ko) 전력용 트랜지스터
US5814869A (en) Short channel fermi-threshold field effect transistors
EP0772241B1 (en) High density MOS technology power device
US6323506B1 (en) Self-aligned silicon carbide LMOSFET
US6498085B2 (en) Semiconductor device and method of fabricating the same
US5138409A (en) High voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance
US6028337A (en) Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region
US5731611A (en) MOSFET transistor cell manufactured with selectively implanted punch through prevent and threshold reductoin zones
US6576521B1 (en) Method of forming semiconductor device with LDD structure
JPH03205832A (ja) 絶縁ゲート形半導体装置とその製造方法
KR100405450B1 (ko) 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법
KR100223916B1 (ko) 반도체 소자의 구조 및 제조방법
KR0171073B1 (ko) Ldd구조의 mos트랜지스터 반도체장치 및 이의 제조방법
KR0186187B1 (ko) 반도체소자
JPH01191476A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120816

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee