JP4713327B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、横型の半導体装置に関する。本発明はまた、そのような半導体装置の製造方法にも関する。本発明に係る半導体装置には、ダイオード、MISFIT、MOSFET及びIGBT等が含まれる。
半導体基板と、埋込み絶縁膜と、半導体層を積層したＳＯＩ（Silicon On Insulator）基板の半導体層の表面に、一対の主電極が形成されている横型の半導体装置が知られている。ＳＯＩ基板を利用した横型の半導体装置は、サージ電圧に起因する誤作動が発生しにくいという特徴を有しており、有望な半導体装置として期待されている。
図１４に、ＳＯＩ基板を利用した横型のダイオード３００の要部断面図を模式的に示す。ダイオード３００は、ｐ型の不純物を高濃度に含む半導体基板３２０と、半導体基板３２０上に形成されている埋込み絶縁膜３３０と、埋込み絶縁膜３３０上に形成されている半導体層３４０を備えている。半導体層３４０は、ｎ型の不純物を含むカソード半導体領域３５２と、ｐ型の不純物を含むアノード半導体領域３５５と、ｎ型の不純物を低濃度に含む半導体活性領域３５３を備えている。半導体活性領域３５３は、カソード半導体領域３５２とアノード半導体領域３５５を隔てている。カソード半導体領域３５２は、カソード電極に電気的に接続されている。アノード半導体領域３５５は、アノード電極に電気的に接続されている。半導体基板３２０は、アノード電極と同電位に固定されている。
ダイオード３００は、カソード半導体領域３５２にアノード半導体領域３５５よりも高い電圧が印加されると非導通状態になる。このとき、アノード半導体領域３５５から半導体活性領域３５３に向けて空乏層（図中の破線で示す）が伸びる。半導体基板３２０がアノード電極と同電位に固定されているので、空乏層はフィールドプレート効果によって埋込み絶縁膜３３０に沿ってカソード半導体領域３５２の下方にまで達する。これにより、半導体活性領域３５３は広い範囲に亘って空乏化され、カソード電極とアノード電極の間の電位差を負担することができる。ダイオード３００の耐圧は、カソード半導体領域３５２とアノード半導体領域３５５の間を横方向に伸びる電界で負担する電圧と、カソード半導体領域３５２と半導体基板３２０の間を縦方向で伸びる電界で負担する電圧に基づいて決定される。横方向に伸びる電界で負担する電圧は、半導体活性領域３５３の横方向の幅を長くすることによって向上させることができる。したがって、ダイオード３００の耐圧を向上させるためには、カソード半導体領域３５２と半導体基板３２０の間を縦方向に伸びる電界で負担する電圧を向上させることが必要とされている。
縦方向に伸びる電界で負担する電圧を向上させるためには、埋込み絶縁膜３３０が負担する電圧を向上させることが望ましい。埋込み絶縁膜３３０が負担する電圧を向上させるためには、埋込み絶縁膜３３０の厚みを大きくすればよい。しかしながら、埋込み絶縁膜３３０の厚みを大きくすると、埋込み絶縁膜３３０を形成するのに要する時間が増加するという問題が生じる。さらに、埋込み絶縁膜３３０の厚みを大きくすると、フィールドプレート効果に基づく空乏層の伸びが小さくなるという問題も生じてしまう。したがって、埋込み絶縁膜３３０の厚みを所定の範囲に維持しながら、カソード半導体領域３５２と半導体基板３２０の間を縦方向に伸びる電界で負担できる電圧を向上させる技術が望まれている。
そのためには、埋込み絶縁膜３３０が単位厚さ当りで負担できる電圧（あるいは電界）を向上させるのが望ましい。一般的に、埋込み絶縁膜３３０の単位厚さ当りで負担できる電圧は、半導体活性領域３５３と埋込み絶縁膜３３０の接合界面における臨界電界の約３倍になることが知られている。したがって、埋込み絶縁膜３３０の単位厚さ当りで負担できる電圧を向上させるためには、半導体活性領域３５３と埋込み絶縁膜３３０の接合界面における臨界電界を大きくする対策が効果的である。
非特許文献１には、半導体活性領域の厚みを極端に薄くした半導体装置が提案されている。半導体活性領域の厚みは、半導体活性領域の表面に形成されるフィールド酸化膜が半導体活性領域内に侵入する深さによって調整されている。フィールド酸化膜が半導体活性領域の深い位置まで形成されることによって、半導体活性領域の厚みは薄く調整される。半導体活性領域の厚みが薄く形成されていると、縦方向に伸びる電界によってキャリアが移動する縦方向の距離を短くすることができる。アバランシェ降伏は、キャリアのイオン化率を移動距離で積分した値、即ちアイオニゼーションインテグラルが１に達すると発生する。半導体活性領域の厚みを薄く形成すると、キャリアの移動距離が短くなり、アバランシェ降伏の発生が抑えられる。このため、非特許文献１の半導体装置では、半導体活性領域と埋込み絶縁膜の接合界面の電界を高くしても、アバランシェ降伏の発生を抑えることができる。これにより、非特許文献１の半導体装置は、半導体活性領域と埋込み絶縁膜の接合界面の臨界電界を高くすることができ、埋込み絶縁膜が負担する電圧を向上させることができる。
T. Letavic, E. Arnold, M. Simpson, R. Aquino, H. Bhimnathwala, R. Egloff, A, Emmerik, S. Mukherjee, "High Performance 600V Smart Power Technology Based on Thin Layer Silicon-on-Insulator", ISPSD, 1997, p.49-52.
しかしながら、非特許文献１の半導体装置では、半導体活性領域の表面に形成されるフィールド酸化膜が半導体活性領域内に侵入する深さによって、半導体活性領域の厚みを調整している。フィールド酸化膜の厚みを精度良く形成することは困難なので、このような方法を利用して半導体活性領域の厚みを精度良く調整することは難しい。このため、半導体装置を製造する際の歩留まりの低下が避けられない。さらに、半導体活性領域の厚みを極端に薄くするためには厚いフィールド酸化膜を形成しなければならないが、厚いフィールド酸化膜を形成することによるコスト増も避けられない。なお、半導体活性領域の薄層化を高精度に行う技術としてSmart Cut SOI等も知られている。この種の技術を利用することによって、極端に厚みが薄い半導体活性領域を得ることはできるかもしれない。しかしながら、極端に厚みが薄い半導体活性領域は、その半導体活性領域に同時に搭載する他のバイポーラ素子やｐチャネル型のパワーMOSの性能を悪化させるという問題がある。
本発明は、極端に薄い半導体活性領域を用いることなく、従来構造とは異なる構造によって半導体活性領域と埋込み絶縁膜の接合界面の臨界電界を大きくし、埋込み絶縁膜の単位厚さ当りで負担できる電圧が向上した半導体装置を提供することを目的としている。
本発明の半導体装置は、半導体層の裏面部（即ち、半導体層のうちの埋込み絶縁膜との接合界面の近傍）に不純物が高濃度に導入された裏面部半導体領域を備えている。本発明の半導体装置は、半導体層の表面部に前記裏面部半導体領域の導電型とは反対導電型の表面部半導体領域を備えている。さらに、本発明の半導体装置は、裏面部半導体領域と表面部半導体領域の間に、裏面部半導体領域の導電型と同一導電型であるとともに裏面部半導体領域の不純物濃度よりも不純物濃度が薄く調整されている中間部半導体領域を備えている。このような各半導体領域を備えていることによって、半導体層を縦方向に伸びる電界の強度は、裏面部半導体領域と埋め込み絶縁膜の接合界面から半導体層内に向けて急激に低下する。半導体層を縦方向に伸びる電界の強度は、半導体層内において、その正負が反転するという現象が生じる。裏面部半導体領域、中間部半導体領域及び表面部半導体領域の形状及び不純物濃度などを調整することによって、半導体層を縦方向に伸びる電界の強度が０になる位置を、半導体層の深い位置に形成することができる。このため、キャリアは、裏面部半導体領域と埋込み絶縁膜の接合界面から電界強度が０になる位置までは縦方向に移動するものの、それよりも上部の半導体層内を縦方向に移動することができない。したがって、キャリアが半導体層内を縦方向に移動する距離を、裏面部半導体領域、中間部半導体領域及び表面部半導体領域の形状及び不純物濃度などを調整することによって制限することができる。本発明の半導体装置では、キャリアの縦方向の移動距離を短く制限することができ、アバランシェ降伏の発生を抑えることができる。このため、本発明の半導体装置では、裏面部半導体領域と埋込み絶縁膜の接合界面の電界を高くしたとしても、アバランシェ降伏の発生が抑えられる。これにより、裏面部半導体領域と埋込み絶縁膜の接合界面の臨界電界を高くすることができ、埋込み絶縁膜が負担できる電圧を向上させることができる。
本発明の１つの半導体装置は、横型の半導体装置に具現化することができる。本発明の半導体装置は、半導体基板と、その半導体基板上に形成されている埋込み絶縁膜と、その埋込み絶縁膜上に形成されている半導体層を備えている。その半導体層は、第１半導体領域、第２半導体領域、表面部半導体領域、裏面部半導体領域及び中間部半導体領域を有している。第１半導体領域は、半導体層の一部に形成されており、第１導電型の不純物を含んでおり、第１主電極に電気的に接続されている。第２半導体領域は、半導体層の一部に形成されており、第１半導体領域から隔てられており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されている。表面部半導体領域は、半導体層の表面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されている。裏面部半導体領域は、半導体層の裏面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しているとともに表面部半導体領域から隔てられており、第１導電型の不純物を高濃度に含んでいる。中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、第１半導体領域及び第２半導体領域に接しており、表面部半導体領域と裏面部半導体領域の間において第１導電型の不純物を低濃度に含んでいる。第１半導体領域は、半導体層の表面から裏面にまで達しているとともに、裏面部半導体領域に接している。裏面部半導体領域の不純物濃度は、埋込み絶縁膜との接合面から表面側に向けて薄くなっており、埋込み絶縁膜との接合面における不純物濃度に対して１桁以上に低下する位置が、埋込み絶縁膜との接合面から０．５μｍ以下の範囲であることを特徴とする。
ここで、表面部半導体領域が第２主電極に電気的に接続されるためには、表面部半導体領域が第２主電極と直接的に接続されていてもよい。あるいは、表面部半導体領域と第２半導体領域が接することによって、表面部半導体領域が第２半導体領域を介して第２主電極と間接的に接続されていてもよい。
中間部半導体領域の不純物濃度は、表面部半導体領域と裏面部半導体領域の間において裏面部半導体領域の不純物濃度よりも薄く形成されている。本明細書では、不純物濃度の相対的な濃薄の関係を「高濃度」及び「低濃度」という用語で表記する。
上記の本発明の半導体装置によると、半導体層を縦方向に伸びる電界の強度は、裏面部半導体領域と埋め込み絶縁膜の接合界面から半導体層内に向けて急激に低下する。半導体層を縦方向に伸びる電界の強度は、半導体層内において、その正負が反転するという現象が生じる。このため、キャリアが縦方向に移動する距離を、裏面部半導体領域、中間部半導体領域及び表面部半導体領域の形状及び不純物濃度などを調整することによって制限することができる。したがって、本発明の半導体装置では、キャリアの縦方向の移動距離を短く制限することができ、アバランシェ降伏の発生を抑えることができる。このため、本発明の半導体装置では、裏面部半導体領域と埋込み絶縁膜の接合界面の電界を高くしたとしても、アバランシェ降伏の発生が抑えられる。これにより、本発明の半導体装置は、裏面部半導体領域と埋込み絶縁膜の接合界面の臨界電界を高くすることができ、埋込み絶縁膜が負担できる電圧を向上させることができる。
さらに、裏面部半導体領域の不純物濃度が上記の関係を満たしていると、半導体層を縦方向に伸びる電界の強度が０になる位置を、半導体層の深い位置に形成することができる。裏面部半導体領域の不純物濃度が上記の関係を満たしていると、半導体層を縦方向に伸びる電界の強度が０になる位置は、埋込み絶縁膜との接合界面から0.5μｍ以下にすることができる。これにより、キャリアが半導体層内を縦方向に移動する距離が短くなり、裏面部半導体領域が埋込み絶縁膜と接する部分の臨界電界を0.5ＭＶ/ｃｍ以上にすることができる。この値の臨界電界が得られれば、埋込み絶縁膜が単位厚さ当りで負担できる電圧が顕著に大きくなる。このため、高耐圧な半導体装置を得ることができる。
本発明の半導体装置では、表面部半導体領域の電荷量が、中間部半導体領域の電荷量に略一致していることが好ましい。さらに、本発明の半導体装置では、裏面部半導体領域の電荷量が、半導体基板と埋込み絶縁膜と半導体層によって構成されるＭＯＳ構造に起因する電荷量に略一致していることが好ましい。
裏面部半導体領域、中間部半導体領域及び表面部半導体領域の形状及び不純物濃度などを調整することによって、上記の関係で電荷量を略一致させることができる。上記の関係で電荷量が略一致していると、半導体装置がオフしたときに、裏面部半導体領域、中間部半導体領域及び表面部半導体領域の広い範囲に亘る領域を空乏化することができる。
本発明の他の１つの半導体装置は、横型の半導体装置に具現化することができる。本発明の半導体装置は、半導体基板と、その半導体基板上に形成されている埋込み絶縁膜と、その埋込み絶縁膜上に形成されている半導体層を備えている。その半導体層は、第１半導体領域、第２半導体領域、表面部半導体領域、裏面部半導体領域及び中間部半導体領域を有している。第１半導体領域は、半導体層の一部に形成されており、第１導電型の不純物を含んでおり、第１主電極に電気的に接続されている。第２半導体領域は、半導体層の一部に形成されており、第１半導体領域から隔てられており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されている。表面部半導体領域は、半導体層の表面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されている。裏面部半導体領域は、半導体層の裏面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しているとともに表面部半導体領域から隔てられており、第１導電型の不純物を高濃度に含んでいる。中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、第１半導体領域及び第２半導体領域に接しており、表面部半導体領域と裏面部半導体領域の間において第１導電型の不純物を低濃度に含んでいる。第１半導体領域は、半導体層の表面から裏面にまで達しているとともに、裏面部半導体領域に接している。さらに、中間部半導体領域の不純物濃度が、裏面側から表面側に向けて薄くなっている。
中間部半導体領域の不純物濃度が上記の関係を満たしていると、半導体層を縦方向に伸びる電界の強度が０になる位置を、半導体層の深い位置に形成することができる。
本発明の他の１つの半導体装置は、横型の半導体装置に具現化することができる。本発明の半導体装置は、半導体基板と、その半導体基板上に形成されている埋込み絶縁膜と、その埋込み絶縁膜上に形成されている半導体層を備えている。その半導体層は、第１半導体領域、第２半導体領域、表面部半導体領域、裏面部半導体領域及び中間部半導体領域を有している。第１半導体領域は、半導体層の一部に形成されており、第１導電型の不純物を含んでおり、第１主電極に電気的に接続されている。第２半導体領域は、半導体層の一部に形成されており、第１半導体領域から隔てられており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されている。表面部半導体領域は、半導体層の表面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されている。裏面部半導体領域は、半導体層の裏面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しているとともに表面部半導体領域から隔てられており、第１導電型の不純物を高濃度に含んでいる。中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、第１半導体領域及び第２半導体領域に接しており、表面部半導体領域と裏面部半導体領域の間において第１導電型の不純物を低濃度に含んでいる。第１半導体領域は、半導体層の表面から裏面にまで達しているとともに、裏面部半導体領域に接している。さらに、裏面部半導体領域の不純物濃度が、第１半導体領域側から第２半導体領域側に向けて薄くなっている。
上記の濃度分布を有する裏面部半導体領域は、半導体基板と埋込み絶縁膜と半導体層によって構成されるＭＯＳ構造に起因する電荷量を効果的に補償することができる。これにより、半導体装置がオフしたときに、裏面部半導体領域、中間部半導体領域及び表面部半導体領域の広い範囲に亘る領域を空乏化することができ、第１半導体領域と第２半導体領域の間の電位分布を一様な状態にすることができる。したがって、局所的な部分に電界が集中してしまう現象が抑えられ、高耐圧な半導体装置を得ることができる。
本明細書で開示される技術は、ｎ型チャネルの横型の半導体装置に具現化することができる。本明細書で開示される半導体装置は、半導体基板と、その半導体基板上に形成されている埋込み絶縁膜と、その埋込み絶縁膜上に形成されている半導体層を備えている。その半導体層は、ｎ型ウェル半導体領域、ｐ型ウェル半導体領域、表面部半導体領域、裏面部半導体領域、中間部半導体領域及びソース半導体領域を有している。ｎ型ウェル半導体領域は、半導体層の一部に形成されており、ｎ型の不純物を含んでおり、ドレイン電極に電気的に接続されている。ｐ型ウェル半導体領域は、半導体層の一部に形成されており、半導体層によってｎ型ウェル半導体領域から隔てられており、ｐ型の不純物を含んでおり、ソース電極に電気的に接続されている。表面部半導体領域は、半導体層の表面部の一部に形成されており、ｎ型ウェル半導体領域とｐ型ウェル半導体領域の間に位置しており、ｐ型の不純物を含んでおり、ソース電極に電気的に接続されている。裏面部半導体領域は、半導体層の裏面部の一部に形成されており、ｎ型ウェル半導体領域とp型ウェル半導体領域の間に位置しているとともに半導体層によって表面部半導体領域から隔てられており、ｎ型の不純物を高濃度に含んでいる。中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、ｎ型ウェル半導体領域及びｐ型ウェル半導体領域に接しており、表面部半導体領域と裏面部半導体領域においてｎ型の不純物を低濃度に含んでいる。ソース半導体領域は、ｐ型ウェル半導体領域内に形成されており、ｐ型ウェル半導体領域によって半導体層から隔てられており、ｎ型の不純物を含んでおり、ソース電極に電気的に接続されている。
本明細書で開示される技術は、ｐ型チャネルの横型の半導体装置に具現化することもできる。本明細書で開示される半導体装置は、半導体基板と、その半導体基板上に形成されている埋込み絶縁膜と、その埋込み絶縁膜上に形成されている半導体層を備えている。半導体層は、ｎ型ウェル半導体領域、ｐ型ウェル半導体領域、表面部半導体領域、裏面部半導体領域、中間部半導体領域及びソース半導体領域を有している。ｎ型ウェル半導体領域は、半導体層の一部に形成されており、ｎ型の不純物を含んでおり、ソース電極に電気的に接続されている。ｐ型ウェル半導体領域は、半導体層の一部に形成されており、半導体層によってｎ型ウェル半導体領域から隔てられており、ｐ型の不純物を含んでおり、ドレイン電極に電気的に接続されている。表面部半導体領域は、半導体層の表面部の一部に形成されており、ｎ型ウェル半導体領域とｐ型ウェル半導体領域の間に位置しており、ｐ型の不純物を含んでおり、ドレイン電極に電気的に接続されている。裏面部半導体領域は、半導体層の裏面部の一部に形成されており、ｎ型ウェル半導体領域とｐ型ウェル半導体領域の間に位置しているとともに半導体層によって表面部半導体領域から隔てられており、ｎ型の不純物を高濃度に含んでいる。中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、ｎ型ウェル半導体領域及びｐ型ウェル半導体領域に接しており、表面部半導体領域と裏面部半導体領域においてｎ型の不純物を低濃度に含んでいる。ソース半導体領域は、ｎ型ウェル半導体領域内に形成されており、ｎ型ウェル半導体領域によって半導体層から隔てられており、ｐ型の不純物を含んでおり、ソース電極に電気的に接続されている。
本発明者らは、裏面部半導体領域の不純物濃度が第１半導体領域側から第２半導体領域側に向けて薄くなっている半導体装置を製造する際に利用できる製造方法をも創作した。本発明の製造方法は、複数枚の異なる形状のマスクを用いて複数回に分けて不純物を半導体層内に導入して裏面部半導体領域を形成する不純物導入工程を備えている。その不純物導入工程では、Ｎ枚のマスクを使用し、そのマスク毎に導入する不純物の導入量を２のべき乗で変化させることによって、形成される裏面部半導体領域が２のＮ乗の個数の部分領域を有することを特徴としている。
ここで、上記の製造方法の理解を助けるために、例えば３枚のマスクを使用して半導体領域を形成する例を説明する。なお、下記の説明は便宜の上で採用するものであり、本発明の製造方法は下記の態様に限定されるものではない。
３枚のマスクを使用する場合、マスク毎に導入する不純物の導入量を「１」「２」「４」とする。「１」「２」「４」は、２のべき乗で変化している。形成される部分領域は、「１」の導入量の不純物が導入される第１領域、「２」の導入量の不純物が導入される第２領域、「１」と「２」の合計導入量「３」の不純物が導入される第３領域、「４」の導入量の不純物が導入される第４領域、「１」と「４」の合計導入量「５」の不純物が導入される第５領域、「２」と「４」の合計導入量「６」の不純物が導入される第６領域、「１」と「２」と「４」の合計導入量「７」の不純物が導入される第７領域となる。即ち、形成される部分領域の個数は、不純物が導入されていない第０領域を加えると、２の３乗である「８」に一致する。
上記の製造方法を利用すると、不純物濃度が異なる複数の部分領域を有する裏面部半導体領域を形成する場合に、その部分領域の個数よりも少ない枚数のマスクによって裏面部半導体領域を形成することができる。不純物濃度が異なる複数の部分領域を有する裏面部半導体領域を低コストで作製することができる。
本発明の半導体装置によると、裏面部半導体領域が埋込み絶縁膜と接する部分の臨界電界を高くすることが可能になる。このため、埋込み絶縁膜が負担できる電圧を向上させることができ、高耐圧な半導体装置を得ることができる。
本発明の主要な特徴を列記する。
（第１形態） 半導体層の厚みを１としたときに、表面部半導体領域の厚みが0.4〜0.6の範囲で形成されていることが好ましい。半導体層内の縦方向の電界強度が０になる位置は、半導体層のうちの埋込み絶縁膜との接合界面の近傍に形成される。
（第２形態） 第１形態において、半導体層の厚みを１としたときに、裏面部半導体領域の厚みが0.3以下の範囲で形成されていることが好ましい。表面部半導体領域と裏面部半導体領域の相乗効果によって、半導体層内の縦方向の電界強度が０になる位置は、半導体層のうちの埋込み絶縁膜との接合界面の近傍に形成される。
（第３形態） 裏面部半導体領域の厚みは、0.1μｍ以下に調整されているのがより好ましい。裏面部半導体領域の厚みが0.1μｍ以下になると、裏面部半導体領域と埋込み絶縁膜の接合界面の臨界電界を0.65ＭＶ/ｃｍ以上にすることができる。
（第４形態） 裏面部半導体領域は、イオン注入によって形成されているのが好ましい。さらに、イオン注入後に過度な熱拡散を行わないことが好ましい。裏面部半導体領域の不純物濃度の分布を極めて急峻な状態にすることができる。ただし、適当な熱処理（９５０℃以下）を利用すれば、注入した不純物を裏面部半導体領域と埋込み絶縁膜の接合界面の近傍に偏在（パイルアップ）させることも可能である。この場合、裏面部半導体領域の不純物濃度の分布を極めて急峻な状態にするのに有利に作用することがある。
（第５形態） 裏面部半導体領域は、複数の部分領域を備えている。その部分領域のそれぞれの不純物濃度が異なっている。
以下に、図面を参照して各実施例を説明する。各実施例の半導体材料には、シリコンが用いられている。なお、窒化ガリウム、炭化シリコン、ガリウム砒素等のシリコン以外の半導体材料を用いたとしても、各実施例の半導体装置は同様の作用効果を奏し得る。
（第１実施例）
図１に、横型のダイオード１０の要部断面図を模式的に示す。ダイオード１０は、ｐ型の不純物（典型的にはボロン）を高濃度に含む単結晶シリコンの半導体基板２０と、その半導体基板２０上に形成されている酸化シリコン（SiO2）の埋込み絶縁膜３０と、その埋込み絶縁膜３０上に形成されている単結晶シリコンの半導体層４０を備えている。半導体基板２０、埋込み絶縁膜３０及び半導体層４０の積層構造は、一般的にＳＯＩ（Silicon On Insulator）基板と称される。半導体層４０の厚みＴ４０は、概ね0.4〜2μｍに調整されている。半導体基板２０は、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板２０は、実質的に導電体と評価することができる。
半導体層４０は、ｎ型ウェル半導体領域５１（第１半導体領域の一例）、アノード半導体領域５５（第２半導体領域の一例）、表面部半導体領域５４、裏面部半導体領域６０及び中間部半導体領域５３を有している。
ｎ型ウェル半導体領域５１は、半導体層４０の一部に形成されており、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域５１の不純物濃度は、概ね5×1016〜5×1017ｃｍ-3に調整されている。ｎ型ウェル半導体領域５１は、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むカソード半導体領域５２を備えている。カソード半導体領域５２は、ｎ型ウェル半導体領域５１の一部と評価することができる。カソード半導体領域５２の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。ｎ型ウェル半導体領域５１は、カソード半導体領域５２を介してカソード電極に電気的に接続されている。ｎ型ウェル半導体領域５１は、半導体層４０の表面から裏面にまで達している。後述するように、ｎ型ウェル半導体領域５１の一部は、裏面部半導体領域６０の一部と重複している。本明細書では、この重複している部分を重複領域５１ａという。
アノード半導体領域５５は、半導体層４０の一部に形成されており、半導体層４０によってｎ型ウェル半導体領域５１から隔てられている。アノード半導体領域５５は、ｐ型の不純物（典型的にはボロン）を含んでいる。アノード半導体領域５５の不純物濃度は、概ね5×1016〜5×1017ｃｍ-3に調整されている。アノード半導体領域５５は、アノード電極に電気的に接続されている。アノード半導体領域５５は、半導体層４０の表面から裏面にまで達している。アノード半導体領域５５は、埋込み絶縁膜３０に接している。
表面部半導体領域５４は、半導体層４０の表面部の一部に形成されており、ｎ型ウェル半導体領域５１とアノード半導体領域５５の間に位置している。表面部半導体領域５４は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体領域５４の不純物濃度を厚み方向に積分した値は、概ね1×1012〜5×1012ｃｍ-2に調整されている。表面部半導体領域５４の厚みＴ５４は、概ね０．１〜１μｍに調整されている。表面部半導体領域５４は、アノード半導体領域５５に接している。表面部半導体領域５４は、アノード半導体領域５５を介してアノード電極に電気的に接続されている。
裏面部半導体領域６０は、半導体層４０の裏面部の一部に形成されており、ｎ型ウェル半導体領域５１とアノード半導体領域５５の間に位置しているとともに半導体層４０によって表面部半導体領域５４から隔てられている。裏面部半導体領域６０は、ｎ型ウェル半導体領域５１に接しており、アノード半導体領域５５から離反している。裏面部半導体領域６０は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体領域６０の不純物濃度は、埋込み絶縁膜３０との接合面から表面側に向けて薄くなっている。裏面部半導体領域６０の厚みＴ６０は、不純物濃度の変化する割合によって定義される。裏面部半導体領域６０の厚みＴ６０は、埋込み絶縁膜３０との接合面における不純物濃度に対して１桁以上に低下する位置までの距離をいう。裏面部半導体領域６０の厚みＴ６０は、概ね0.5μｍ以下に調整されている。裏面部半導体領域６０は、７つの部分領域６１〜６７を備えている。部分領域６１〜６７の不純物濃度は、それぞれ異なっている。部分領域６１〜６７の不純物濃度は、ｎ型ウェル半導体領域５１からアノード半導体領域５５に向けて薄くなっている。部分領域６１〜６７の不純物濃度はいずれも、表面部半導体領域５４と裏面部半導体領域６０の間に位置する中間半導体領域５３の不純物濃度よりも濃く形成されている。部分領域６１〜６７の不純物濃度は、アノード半導体領域５５側からｎ型ウェル半導体領域５１に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域６７は、不純物濃度を厚み方向に積分した値が、概ね1×1012〜5×1012ｃｍ-2に調整されている。なお、前記したように、裏面部半導体領域６０の一部とｎ型ウェル半導体領域５１の一部が重複しており、重複領域５１ａが形成されている。このため、重複領域５１ａの不純物濃度は極めて濃い状態になっている。
中間部半導体領域５３は、表面部半導体領域５４と裏面部半導体領域６０を隔てている半導体層４０に形成されており、ｎ型ウェル半導体領域５１及びアノード半導体領域５５に接している。中間部半導体領域５３は、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。中間部半導体領域５３の不純物濃度は、表面部半導体領域５４と裏面部半導体領域６０の間において、裏面部半導体領域６０の不純物濃度よりも薄く形成されている。また、中間部半導体領域５３の不純物濃度は、裏面側から表面側に向けて薄くなっている。中間部半導体領域５３の不純物濃度のピークは、埋込み絶縁膜３０との接合界面の近傍５３ａに位置している。中間部半導体領域５３の不純物濃度を厚み方向に積分した値は、概ね1×1012〜5×1012ｃｍ-2に調整されている。したがって、中間部半導体領域５３の電界量と表面部半導体領域５４の電荷量は、略一致している。
前記したように、中間部半導体領域５３の不純物濃度のピークは、埋込み絶縁膜３０との接合界面の近傍５３ａに位置している。この接合界面の近傍５３ａの中間部半導体領域５３の不純物濃度は、裏面部半導体領域６０の表面側の不純物濃度よりも濃く調整されていることもある。中間部半導体領域５３の不純物濃度は、表面部半導体領域５４と裏面部半導体領域６０の間において、裏面部半導体領域６０の不純物濃度よりも薄く調整されている。中間部半導体領域５３の一部の不純物濃度は、裏面部半導体領域６０の不純物濃度よりも濃く調整されていることもある。
ダイオード１０は、半導体層４０の裏面部（即ち、半導体層４０のうちの埋込み絶縁膜３０との接合界面の近傍）にｎ型の不純物が高濃度に導入された裏面部半導体領域６０を備えている。ダイオード１０は、半導体層４０の表面部にｐ型の不純物が導入された表面部半導体領域５４を備えている。さらに、ダイオード１０は、裏面部半導体領域６０と表面部半導体領域５４の間に、ｎ型の不純物が低濃度に導入された中間部半導体領域５３を備えている。ダイオード１０は、これらの各半導体領域を備えていることによって、半導体層４０の縦方向において、従来構造とは異なる電界強度の分布を示すようになる。
図２に、図１のＡ−Ａ’線における電界強度の分布を示す。図２は、ダイオード１０が非導通状態のときの半導体層４０及び埋込み絶縁膜３０の縦方向に伸びる電界の強度の分布を示している。図２中の実線はダイオード１０の電界強度の分布を示しており、図２中の破線は比較例のダイオードの電界強度の分布を示している。ここでいう比較例のダイオードは、ダイオード１０における表面部半導体領域５４及び裏面部半導体領域６０を備えていない例である。また、図３に、ダイオード１０の等電位線分布を示す。なお、図３は、図の明瞭化のために、符号及びハッチングなどを省略している。
図２に示すように、ダイオード１０の半導体層４０の縦方向に伸びる電界の強度は、裏面部半導体領域６０と埋め込み絶縁膜３０の接合界面から半導体層４０内に向けて急激に低下する。半導体層４０の縦方向に伸びる電界の強度は、半導体層４０内において、その正負が反転するという現象が生じる。この現象は、表面部半導体領域５４の存在によって得られる。表面部半導体領域５４が存在することによって、図３に示すように、等電位線は、半導体層４０内において折れ曲がった状態で形成される。さらに、裏面部半導体領域６０と、中間部半導体領域５３及び表面部半導体領域５４の組合せによって、等電位線の頂点は、半導体層４０内の深い位置に形成される。これにより、半導体層４０の縦方向に伸びる電界の強度は、裏面部半導体領域６０と埋め込み絶縁膜３０の接合界面から半導体層４０内に向けて急激に低下する。ダイオード１０では、半導体層４０の縦方向に伸びる電界の強度が０になる位置が、裏面部半導体領域６０と中間部半導体領域５３の接合界面になるように、裏面部半導体領域６０、中間部半導体領域５３及び表面部半導体領域５４の形状及び不純物濃度が調整されている。これにより、半導体層４０の縦方向に伸びる電界の強度は、裏面部半導体領域６０と、中間部半導体領域５３及び表面部半導体領域５４の間で正負が反転している。裏面部半導体領域６０では正の電界強度を有し、中間部半導体領域５３及び表面部半導体領域５４では負の電界強度を有する。このため、エレクトロンは、裏面部半導体領域６０内を縦方向に移動するものの、中間部半導体領域５３及び表面部半導体領域５４内を縦方向に移動することができない。したがって、エレクトロンが半導体層４０内を縦方向に移動する距離は、裏面部半導体領域６０の厚みに応じて制限される。アバランシェ降伏は、エレクトロンのイオン化率を移動距離で積分した値、即ちアイオニゼーションインテグラルが１に達すると発生する。ダイオード１０では、エレクトロンの移動距離を裏面部半導体領域６０の厚みに応じて制限することができる。したがって、裏面部半導体領域６０の厚みを調整することによって、アバランシェ降伏の発生を抑えることができる。このため、ダイオード１０では、裏面部半導体領域６０と埋込み絶縁膜３０の接合界面の臨界電界１０ａを高くしたとしても、アバランシェ降伏の発生が抑えられる。
一方、比較例のダイオードでは、縦方向に伸びる電界の強度は半導体層内に亘って正である。このため、エレクトロンの縦方向の移動距離は、半導体層の厚みになる。したがって、半導体層の電界を高くしてしまうと、アバランシェ降伏は頻繁に発生してしまう。比較例のダイオードでは、半導体層と埋込み絶縁膜の接合界面の臨界電界１２ａを高くすることができない。図２に示すように、ダイオード１０の裏面部半導体領域６０と埋込み絶縁膜３０の接合界面の臨界電界１０ａは、比較例の半導体層と埋込み絶縁膜の接合界面の臨界電界１２ａよりも高くなることができる。
ダイオード１０では、アバランシェ降伏の発生が抑えられているので、裏面部半導体領域６０と埋込み絶縁膜３０の接合界面の臨界電界１０ａを高くすることができる。埋込み絶縁膜３０の単位厚さ当りで負担できる電圧は、裏面部半導体領域６０と埋込み絶縁膜３０の接合界面の臨界電界１０ａの約３倍になる。したがって、ダイオード１０は、臨界電界を向上させることによって、埋込み絶縁膜３０の単位厚さ当りで負担できる電圧を向上させることができる。これにより、埋込み絶縁膜３０が負担できる電圧を向上させることができる。
以下に、ダイオード１０の他の特徴を列記する。
（１）半導体層４０の縦方向に伸びる電界の強度が０になる位置は、裏面部半導体領域６０の厚みＴ６０との関係が強い。したがって、裏面部半導体領域６０の厚みＴ６０は、0.5μｍ以下の範囲で形成されていることが好ましい。裏面部半導体領域６０の厚みが0.5μｍ以下に調整されていると、エレクトロンが裏面部半導体領域６０内を縦方向に移動する距離が短くなり、裏面部半導体領域６０と埋込み絶縁膜３０の接合界面の臨界電界１０ａを0.5ＭＶ/ｃｍ以上にすることができる。一般的に、従来構造の臨界電界は、0.25ＭＶ/ｃｍ〜0.4ＭＶ/ｃｍの範囲である。したがって、0.5ＭＶ/ｃｍ以上の臨界電界が得られれば、埋込み絶縁膜３０の単位厚さ当りで負担できる電圧を従来構造に比して顕著に大きくすることができる。また、裏面部半導体領域６０の厚みＴ６０は、0.1μｍ以下に調整されているのがより好ましい。裏面部半導体領域６０の厚みＴ６０が0.1μｍ以下になると、接合界面の臨界電界１０ａを0.65ＭＶ/ｃｍ以上にすることができる。
（２）ダイオード１０は、ｎ型ウェル半導体領域５１の一部と裏面部半導体領域６０の一部が重複する重複領域５１ａを備えている。重複領域５１ａの不純物濃度は、高濃度に形成されている。重複領域５１ａは、カソード半導体領域５２の下方に位置している。重複領域５１ａは、カソード半導体領域５２の下方において、空乏層の幅の増加を抑えることができる。空乏層の幅が小さくなると、その空乏層を移動するエレクトロンの移動距離を小さくすることができる。このため、アバランシェ降伏の発生を抑えることができる。したがって、カソード半導体領域５２の下方の臨界電界を高くすることができ、埋込み絶縁膜３０が負担できる電圧を向上させることができる。
（３）裏面部半導体領域６０の不純物濃度が、ｎ型ウェル半導体領域５１側からアノード半導体領域５５側に向けて薄くなっている。このような濃度分布を有する裏面部半導体領域６０は、ｎ型ウェル半導体領域５１とアノード半導体領域５５の間において、リサーフ（RESURF）効果を得るのに好適である。ダイオード１０では、リサーフ効果を効果的に得るために、表面部半導体領域５４、中間部半導体領域５３及び裏面部半導体領域６０の形状及び不純物濃度が調整されている。ダイオード１０では、リサーフ効果を効果的に得るために、半導体基板２０、埋込み絶縁膜３０及び半導体層４０で構成されるＭＯＳ構造のキャパシタも考慮されている。ダイオード１０では、リサーフ効果を得るために、中間部半導体領域５３の空乏化した正の空間電荷の量と、表面部半導体領域５４の空乏化した負の空間電荷の量が略一致している。さらに、ダイオード１０では、裏面部半導体領域６０の空乏化した正の空間電荷の量と、ＭＯＳ構造のキャパシタに蓄積される負の空間電荷の量が略一致している。ダイオード１０では、正の空間電荷の量と負の空間電荷の量は相殺されている。このことは、次の式で表すことができる。

ＱＮＳＯＩ＋ＱＢＷＮＢＬ（ｘ）〜ＱＰＴＯＰ＋（εｏｘ／Ｔｂｏｘ）・Ｖ（ｘ）

ここで、ＱＮＳＯＩは、中間部半導体領域５３の空乏化した正の空間電荷の量である。ＱＢＷＮＢＬ（ｘ）は、裏面部半導体領域６０の空乏化した正の空間電荷の量である。ＱＢＷＮＢＬ（ｘ）は、横方向の距離ｘに応じて正の空間電荷の量が変動している。ＱＢＷＮＢＬ（ｘ）は、ｎ型ウェル半導体領域５１に近い側において、より多くの正の空間電荷の量が存在している。ＱＰＴＯＰは、表面部半導体領域５４の負の空間電荷の量である。ＴｂｏｘＶ（ｘ）は、ＭＯＳ構造のキャパシタに蓄積される負の空間電荷の量である。ＴｂｏｘＶ（ｘ）は、カソード半導体領域５２に印加される電圧値Ｖ（ｘ）と横方向の距離ｘに応じて負の空間電荷の量が変動している。ＴｂｏｘＶ（ｘ）は、ｎ型ウェル半導体領域５１に近い側において、より多くの正の空間電荷の量が存在している。ダイオード１０が非導通状態のときは、カソード電極に高電圧が印加されているので、ＭＯＳ構造のキャパシタを考慮すると、裏面部半導体領域６０の不純物濃度をｎ型ウェル半導体領域５１側からアノード半導体領域５５側に向けて薄くすることによって、より効果的にリサーフ効果を得ることができる。これにより、ダイオード１０がオフのときに、ｎ型ウェル半導体領域５１とアノード半導体領域５５の間の電位分布を一様な状態にすることができる。したがって、局所的な部分に電界が集中してしまう現象が抑えられ、ダイオード１０の耐圧を向上させることができる。なお、上記の式に係る技術思想は、以下に説明する第２実施例及び第３実施例に対しても適用することができる。
（４）裏面部半導体領域６０は、イオン注入技術を利用して形成されている。さらに、裏面部半導体領域６０は、イオン注入後に過度な熱拡散（９５０℃以上の熱拡散処理をいう）を行っていない。このため、裏面部半導体領域６０の縦方向の不純物濃度の分布は、極めて急峻な状態に形成されている。熱拡散を行わないことによって、裏面部半導体領域６０の縦方向の厚みＴ６０を極めて薄く形成することができる。裏面部半導体領域６０の厚みＴ６０を薄くすることによって、エレクトロンの縦方向の移動距離を短くすることができ、アバランシェ降伏の発生を抑えることができる。
（第２実施例）
図４に、横型のｎ型チャネルのＬＤＭＯＳ（Laterally Diffused MOS）１００の要部断面図を模式的に示す。ＬＤＭＯＳ１００は、ｐ型の不純物を高濃度に含む単結晶シリコンの半導体基板１２０と、その半導体基板１２０上に形成されている酸化シリコン（SiO2）の埋込み絶縁膜１３０と、その埋込み絶縁膜１３０上に形成されている単結晶シリコンの半導体層１４０を備えている。半導体層１４０の厚みＴ１４０は、概ね0.4〜2μｍに調整されている。半導体基板１２０は、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板１２０は、実質的に導電体と評価することができる。
半導体層１４０は、ｎ型ウェル半導体領域１５１、ｐ型ウェル半導体領域１５５、表面部半導体領域１５４、裏面部半導体領域１６０、中間部半導体領域１５３及びソース半導体領域１８２を有している。
ｎ型ウェル半導体領域１５１は、半導体層１４０の一部に形成されており、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域１５１の不純物濃度は、概ね5×1016〜5×1017ｃｍ-3に調整されている。ｎ型ウェル半導体領域１５１は、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むドレイン半導体領域１５２を備えている。ドレイン半導体領域１５２は、ｎ型ウェル半導体領域１５１の一部と評価することができる。ドレイン半導体領域１５２の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。ｎ型ウェル半導体領域１５１は、ドレイン半導体領域１５２を介してドレイン電極Ｄに電気的に接続されている。ｎ型ウェル半導体領域１５１は、半導体層１４０の表面から裏面にまで達している。ＬＤＭＯＳ１００は、ｎ型ウェル半導体領域１５１の一部と裏面部半導体領域１６０の一部が重複する重複領域１５１ａを備えている。
ｐ型ウェル半導体領域１５５は、半導体層１４０の一部に形成されており、半導体層１４０によってｎ型ウェル半導体領域１５１から隔てられている。ｐ型ウェル半導体領域１５５は、ｐ型の不純物（典型的にはボロン）を含んでいる。ｐ型ウェル半導体領域１５５の不純物濃度は、概ね5×1016〜5×1017ｃｍ-3に調整されている。ｐ型ウェル半導体領域１５５は、その表面部にｐ型の不純物（典型的にはボロン）を高濃度に含むウェル用コンタクト半導体領域１８６を備えている。ウェル用コンタクト半導体領域１８６の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。ウェル用コンタクト半導体領域１８６は、ｐ型ウェル半導体領域１５５の一部と評価することができる。ｐ型ウェル半導体領域１５５は、ウェル用コンタクト半導体領域１８６を介してソース電極Ｓに電気的に接続されている。ｐ型ウェル半導体領域１５５は、半導体層１４０の表面から裏面にまで達している。ｐ型ウェル半導体領域１５５は、埋込み絶縁膜１３０に接している。
表面部半導体領域１５４は、半導体層１４０の表面部の一部に形成されており、ｎ型ウェル半導体領域１５１とｐ型ウェル半導体領域１５５の間に位置している。表面部半導体領域１５４は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体領域１５４の不純物濃度を厚み方向に積分した値は、概ね1×1012〜5×1012ｃｍ-2に調整されている。表面部半導体領域１５４の厚みＴ１５４は、概ね０．１〜１μｍに調整されている。表面部半導体領域１５４は、コンタクト半導体領域１７２を備えている。コンタクト半導体領域１７２の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。表面部半導体領域１５４は、コンタクト半導体領域１７２を介してソース電極Ｓに電気的に接続されている。
裏面部半導体領域１６０は、半導体層１４０の裏面部の一部に形成されており、ｎ型ウェル半導体領域１５１とｐ型ウェル半導体領域１５５の間に位置しているとともに半導体層１４０によって表面部半導体領域１５４から隔てられている。裏面部半導体領域１６０は、ｎ型ウェル半導体領域１５１に接しており、ｐ型ウェル半導体領域１５５から離反している。裏面部半導体領域１６０は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体領域１６０の不純物濃度は、埋込み絶縁膜１３０との接合面から表面側に向けて薄くなっている。裏面部半導体領域１６０の厚みＴ１６０は、不純物濃度の変化する割合によって定義される。裏面部半導体領域１６０の厚みＴ１６０は、埋込み絶縁膜１３０との接合面における不純物濃度に対して１桁以上に低下する位置までの距離をいう。裏面部半導体領域１６０の厚みＴ１６０は、概ね0.5μｍ以下に調整されている。裏面部半導体領域１６０は、７つの部分領域１６１〜１６７を備えている。部分領域１６１〜１６７の不純物濃度はそれぞれ異なっている。部分領域１６１〜１６７の不純物濃度は、ｎ型ウェル半導体領域１５１からｐ型ウェル半導体領域１５５に向けて薄くなっている。部分領域１６１〜１６７の不純物濃度はいずれも、表面部半導体領域１５４と裏面部半導体領域１６０の間に位置する中間半導体領域１５３の不純物濃度よりも濃く形成されている。部分領域１６１〜１６７の不純物濃度は、ｐ型ウェル半導体領域１５５側からｎ型ウェル半導体領域１５１側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域１６７は、不純物濃度を厚み方向に積分した値が、概ね1×1012〜5×1012ｃｍ-2に調整されている。なお、前記したように、裏面部半導体領域１６０の一部とｎ型ウェル半導体領域１５１の一部が重複しており、重複領域１５１ａが形成されている。このため、重複領域１５１ａの不純物濃度は極めて濃い状態になっている。
中間部半導体領域１５３は、表面部半導体領域１５４と裏面部半導体領域１６０を隔てている半導体層１４０に形成されており、ｎ型ウェル半導体領域１５１及びｐ型ウェル半導体領域１５５に接している。中間部半導体領域１５３は、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。中間部半導体領域１５３の不純物濃度は、表面部半導体領域１５４と裏面部半導体領域１６０の間において、裏面部半導体領域１６０の不純物濃度よりも薄く形成されている。また、中間部半導体領域１５３の不純物濃度は、裏面側から表面側に向けて薄くなっている。中間部半導体領域１５３の不純物濃度のピークは、埋込み絶縁膜１３０との接合界面の近傍１５３ａに位置している。中間部半導体領域１５３の不純物濃度を厚み方向に積分した値は、概ね1×1012〜5×1012ｃｍ-2に調整されている。したがって、中間部半導体領域１５３の電界量と表面部半導体領域１５４の電荷量は、略一致している。
前記したように、中間部半導体領域１５３の不純物濃度のピークは、埋込み絶縁膜１３０との接合界面の近傍１５３ａに位置している。この接合界面の近傍１５３ａの中間部半導体領域１５３の不純物濃度は、裏面部半導体領域１６０の表面側の不純物濃度よりも濃く調整されていることもある。中間部半導体領域１５３の不純物濃度は、表面部半導体領域１５４と裏面部半導体領域１６０の間において、裏面部半導体領域１６０の不純物濃度よりも薄く調整されている。中間部半導体領域１５３の一部の不純物濃度は、裏面部半導体領域１６０の不純物濃度よりも濃く調整されていることもある。
ソース半導体領域１８２は、ｐ型ウェル半導体領域１５５の表面部に形成されており、ｐ型ウェル半導体領域１５５によって半導体層１４０（即ち、中間部半導体領域１５３）から隔てられている。ソース半導体領域１８２は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。ソース半導体領域１８２は、ソース電極Ｓに電気的に接続されている。ソース半導体領域１８２とウェル用コンタクト半導体領域１８６の間には、分離用絶縁膜１８４が形成されている。
ＬＤＭＯＳ１００は、ゲート絶縁膜１７４及びゲート電極１７６を備えている。ゲート電極１７６は、ソース半導体領域１８２と半導体層１４０（即ち、中間部半導体領域１５３）を隔てているｐ型ウェル半導体領域１５５にゲート絶縁膜１７４を介して対向している。
ＬＤＭＯＳ１００はさらに、フィールド酸化膜１６４を備えている。フィールド酸化膜１６４は、半導体層１４０の表面のうちｎ型ウェル半導体領域１５１とｐ型ウェル半導体領域１５５の間に形成されている。フィールド酸化膜１６４のｐ型ウェル半導体領域１５５側の表面の一部には、第１プレーナー電極１６６が形成されている。第１プレーナー電極１６６は、ゲート電極Ｇに電気的に接続されている。フィールド酸化膜１６４のｎ型ウェル半導体領域１５１側の表面の一部には、第２プレーナー電極１６２が形成されている。第２プレーナー電極１６２は、ドレイン電極Ｄに電気的に接続されている。
ＬＤＭＯＳ１００の耐圧を高めている作用効果は、第１実施例のダイオード１０の作用効果と実質的に同じである。即ち、ＬＤＭＯＳ１００は、表面部半導体領域１５４、中間部半導体領域１５３及び裏面部半導体領域１６０を備えていることによって、半導体層１４０の縦方向において、従来構造とは異なる電界強度の分布を示すようになる。ＬＤＭＯＳ１００の半導体層１４０の縦方向に伸びる電界の強度は、裏面部半導体領域１６０と埋め込み絶縁膜１３０の接合界面から半導体層１４０内に向けて急激に低下する。半導体層１４０の縦方向に伸びる電界の強度は、半導体層１４０内において、その正負が反転するという現象が生じる。ＬＤＭＯＳ１００では、半導体層１４０の縦方向に伸びる電界の強度が０になる位置が、裏面部半導体領域１６０と中間部半導体領域１５３の接合界面になるように、裏面部半導体領域１６０、中間部半導体領域１５３及び表面部半導体領域１５４の形状及び不純物濃度が調整されている。これにより、半導体層１４０の縦方向に伸びる電界の強度は、裏面部半導体領域１６０と、中間部半導体領域１５３及び表面部半導体領域１５４の間で正負が反転する。裏面部半導体領域１６０では正の電界強度を有し、中間部半導体領域１５３及び表面部半導体領域１５４では負の電界強度を有する。このため、エレクトロンは、裏面部半導体領域１６０内を縦方向に移動するものの、中間部半導体領域１５３及び表面部半導体領域１５４内を縦方向に移動することができない。したがって、エレクトロンが半導体層１４０内を縦方向に移動する距離は、裏面部半導体領域１６０の厚みに応じて制限される。アバランシェ降伏は、エレクトロンのイオン化率を移動距離で積分した値、即ちアイオニゼーションインテグラルが１に達すると発生する。ＬＤＭＯＳ１００では、エレクトロンの移動距離を裏面部半導体領域１６０の厚みに応じて制限することができる。したがって、裏面部半導体領域１６０の厚みを調整することによって、アバランシェ降伏の発生を抑えることができる。このため、ＬＤＭＯＳ１００では、裏面部半導体領域１６０と埋込み絶縁膜１３０の接合界面の臨界電界を高くしたとしてもアバランシェ降伏の発生が抑えられる。
ＬＤＭＯＳ１００では、アバランシェ降伏の発生を抑えられているので、裏面部半導体領域１６０と埋込み絶縁膜１３０の接合界面の電界を高くすることができる。埋込み絶縁膜１３０の単位厚さ当りで負担できる電圧は、裏面部半導体領域１６０と埋込み絶縁膜１３０の接合界面の臨界電界の約３倍になる。したがって、ＬＤＭＯＳ１００は、臨界電界を向上させることによって、埋込み絶縁膜１３０の単位厚さ当りで負担できる電圧を向上させることができる。これにより、埋込み絶縁膜１３０が負担できる電圧を向上させることができる。
以下に、ＬＤＭＯＳ１００の他の特徴を列記する。
（１）半導体層１４０の縦方向に伸びる電界強度が０になる位置は、裏面部半導体領域１６０の厚みＴ１６０との関係が強い。したがって、裏面部半導体領域１６０の厚みＴ１６０は、0.5μｍ以下の範囲で形成されている。裏面部半導体領域１６０の厚みが0.5μｍ以下に調整されていると、エレクトロンが裏面部半導体領域１６０内を縦方向に移動する距離が短くなり、裏面部半導体領域１６０と埋込み絶縁膜１３０の接合界面の臨界電界を0.5ＭＶ/ｃｍ以上にすることができる。一般的に、従来構造の臨界電界は、0.25ＭＶ/ｃｍ〜0.4ＭＶ/ｃｍの範囲である。したがって、0.5ＭＶ/ｃｍ以上の臨界電界が得られれば、埋込み絶縁膜１３０の単位厚さ当りで負担できる電圧を従来構造に比して顕著に大きくすることができる。また、裏面部半導体領域１６０の厚みＴ１６０は、0.1μｍ以下に調整されているのがより好ましい。裏面部半導体領域１６０の厚みＴ１６０が0.1μｍ以下になると、接合界面の臨界電界を0.65ＭＶ/ｃｍ以上にすることができる。
（２）ＬＤＭＯＳ１００は、ｎ型ウェル半導体領域１５１の一部と裏面部半導体領域１６０の一部が重複する重複領域１５１ａを備えている。重複領域１５１ａの不純物濃度は、高濃度に形成されている。重複領域１５１ａは、ドレイン半導体領域１５２の下方に位置している。重複領域１５１ａは、ドレイン半導体領域１５２の下方において、空乏層の幅の増加を抑えることができる。空乏層の幅が小さくなると、その空乏層を移動するエレクトロンの移動距離も小さくすることができる。このため、アバランシェ降伏の発生を抑えることができる。したがって、ドレイン半導体領域１５２の下方の臨界電界を高くすることができ、埋込み絶縁膜１３０が負担できる電圧を向上させることができる。
（３）裏面部半導体領域１６０の不純物濃度が、ｎ型ウェル半導体領域１５１側からｐ型ウェル半導体領域１５５側に向けて薄くなっている。このような濃度分布を有する裏面部半導体領域１６０は、ｎ型ウェル半導体領域１５１とｐ型ウェル半導体領域１５５の間において、リサーフ（RESURF）効果を得るのに好適である。ＬＤＭＯＳ１００では、リサーフ効果を効果的に得るために、表面部半導体領域１５４、中間部半導体領域１５３及び裏面部半導体領域１６０の形状及び不純物濃度が調整されている。さらに、ＬＤＭＯＳ１００では、リサーフ効果を効果的に得るために、半導体基板１２０、埋込み絶縁膜１３０及び半導体層１４０で構成されるＭＯＳ構造のキャパシタも考慮されている。ＬＤＭＯＳ１００では、リサーフ効果を得るために、中間部半導体領域１５３の空乏化した正の空間電荷の量と、表面部半導体領域１５４の空乏化した負の空間電荷の量が略一致している。さらに、ＬＤＭＯＳ１００では、裏面部半導体領域１６０の空乏化した正の空間電荷の量と、ＭＯＳ構造のキャパシタに蓄積される負の空間電荷の量が略一致している。ＬＤＭＯＳ１００では、正の空間電荷の量と負の空間電荷の量は相殺されている。ＬＤＭＯＳ１００がオフ状態のときは、ドレイン電極Ｄに高電圧が印加されているので、ＭＯＳ構造のキャパシタを考慮すると、裏面部半導体領域１６０の不純物濃度をｎ型ウェル半導体領域１５１側からｐ型ウェル半導体領域１５５側に向けて薄くすることによって、より効果的にリサーフ効果を得ることができる。これにより、ＬＤＭＯＳ１００がオフのときに、ｎ型ウェル半導体領域１５１とｐ型ウェル半導体領域１５５の間の電位分布を一様な状態にすることができる。したがって、局所的な部分に電界が集中してしまう現象が抑えられ、ＬＤＭＯＳ１００の耐圧を向上させることができる。
（４）裏面部半導体領域１６０は、イオン注入技術を利用して形成されている。さらに、裏面部半導体領域１６０は、イオン注入後に過度な熱拡散（９５０℃以上の熱拡散処理をいう）を行っていない。このため、裏面部半導体領域１６０の縦方向の不純物濃度の分布は、極めて急峻な状態に形成されている。熱拡散を行わないことによって、裏面部半導体領域１６０の縦方向の厚みＴ１６０は、極めて薄く形成することができる。裏面部半導体領域１６０の厚みＴ１６０を薄くすることによって、エレクトロンの縦方向の移動距離を短くすることができ、アバランシェ降伏の発生を抑えることができる。
（ＬＤＭＯＳ１００の製造方法）
以下、図５〜図１２を参照して、ＬＤＭＯＳ１００の製造方法を説明する。ＬＤＭＯＳ１００は、約２４００Ｖの耐圧を実現することができる。ＬＤＭＯＳ１００の製造方法のうち、主に裏面部半導体領域１６０の製造方法を説明する。裏面部半導体領域１６０の製造方法は、ＬＤＭＯＳ１００の裏面部半導体領域１６０に限らず、ダイオード１０の裏面部半導体領域６０及び後述するＬＤＭＯＳ２００の裏面部半導体領域２６０を製造する場合にも利用することができる。
まず、図５に示すように、半導体基板１２０、埋込み絶縁膜１３０及び半導体層１４０が積層したＳＯＩ基板を準備する。ＳＯＩ基板は、以下の手順で作製することができる。まず、ｐ型の不純物を高濃度に含む半導体基板１２０をウェット酸化し、半導体基板１２０の表面に１２μｍ程度の厚みを有する埋込み絶縁膜１３０を形成する。ウェット酸化の条件は、１２００℃、４００時間に設定されている。
次に、埋込み絶縁膜１３０の表面に、抵抗率が４．５Ωｃｍ程度の半導体層１４０を貼り合わせる。埋込み絶縁膜１３０と半導体層１４０は、１１００℃、１時間の熱処理によって強固に貼り合わせることができる。
次に、半導体層１４０を表面から研磨し、半導体層１４０の厚みを１．４μｍ程度に調整する。ＳＯＩ基板は、これらの工程を経て作製される。
次に、図６に示すように、絶縁分離用トレンチ１９１、１９２、フィールド酸化膜１６４及び分離用絶縁膜１８４を形成する。絶縁分離用トレンチ１９１、１９２は、平面視したときに、半導体層１４０内を一巡して形成されている。絶縁分離用トレンチ１９１、１９２は、半導体層１４０の一部の領域を半導体層１４０の残部の領域から絶縁分離し、島状の領域を形成する。この例では、絶縁分離用トレンチ１９１、１９２は、ＬＤＭＯＳ１００が作り込まれる半導体層１４０の領域１５３を半導体層１４０の残部の領域１４２、１４４から絶縁分離している。残部の領域１４２、１４４には、他の半導体素子（例えば、低耐圧ＮＭＯＳ、低耐圧ＰＭＯＳ）等が作り込まれる。絶縁分離用トレンチ１９１、１９２、フィールド酸化膜１６４及び分離用絶縁膜１８４は、具体的には以下の手順で作製される。まず、リソグラフィー技術及びエッチング技術を利用して、半導体層１４０内を一巡するトレンチを形成する。トレンチは、半導体層１４０の表面から裏面にまで達しており、トレンチの幅は０．４μｍ程度に形成されている。次に、ウェット酸化を実施することによって、半導体層１４０の表面にフィールド酸化膜１６４及び分離用絶縁膜１８４を選択的に形成する。このとき、トレンチの内壁からも熱酸化膜が形成されるので、トレンチ内も熱酸化膜で充填され、絶縁分離用トレンチ１９１、１９２が形成される。
次に、図７に示すように、半導体層１４０の表面全体に、厚みの薄い犠牲酸化膜１９３を形成する。次に、半導体層１４０の裏面部分（半導体層１４０のうちの埋込み絶縁膜１３０との接合界面の近傍）に向けてリンをイオン注入する。イオン注入の条件は、１．４ＭｅＶ、３×１０12ｃｍ-2である。これにより、半導体層１４０の裏面部分に不純物濃度のピークを有するとともに、縦方向に急峻な濃度分布を有する濃度領域（図示せず）を形成することができる。この濃度領域は、後の工程で形成される裏面部半導体領域１６０との組合せによって、半導体層１４０の裏面部分において、縦方向に極めて急峻な濃度分布を形成することができる。
次に、図８に示すように、半導体層１４０の表面部に表面部半導体領域１５４を形成する。表面部半導体領域１５４は、フィールド酸化膜１６４の直下の半導体層１４０の表面部に選択的に形成される。具体的には、表面部半導体領域１５４は、以下の手順で作製することができる。まず、リソグラフィー技術を利用して、表面部半導体領域１５４を形成したい部分に開口を有するフォトレジスト１９５を形成する。次に、フォトレジスト１９５の開口を通してボロンをイオン注入する。イオン注入条件は、３００ＫｅＶ、３×１０12ｃｍ-2である。これにより、半導体層１４０の表面部に表面部半導体領域１５４を形成することができる。
次に、図９〜図１１を参照して、裏面部半導体領域１６０を作製する工程を説明する。裏面部半導体領域１６０は、不純物濃度が異なる複数の部分領域１６１〜１６７を有している。裏面部半導体領域１６０は、複数枚の異なる形状のフォトレジスト１９６、１９７、１９８（マスクの一例）を用いて異なる濃度の不純物を半導体層１４０内に複数回に分けて導入することによって形成される。この不純物導入工程は、３枚のフォトレジスト１９６、１９７、１９８を使用し、そのフォトレジスト１９６、１９７、１９８毎に導入する不純物の導入量を２のべき乗で変化させることによって、２の３乗の値、即ち、不純物濃度の異なる８つの領域を形成することができる。８つの領域は、不純物が導入されない領域と、７つの部分領域１６１〜１６７である。３枚のフォトレジスト１９６、１９７、１９８を利用して、７つの部分領域１６１〜１６７を有する裏面部半導体領域１６０を形成することができる。３枚のフォトレジスト１９６、１９７、１９８を利用して、７つの部分領域１６１〜１６７を形成できる点において、有用なイオン注入技術である。
まず、図９に示すように、第１のフォトレジスト１９６を利用して、第１部分領域１６１、第３部分領域１６３、第５部分領域１６５及び第７部分領域１６７に対応する領域にリンをイオン注入する。イオン注入条件は、１．４ＭｅＶ、５×１０11ｃｍ-2である。
次に、図１０に示すように、第２のフォトレジスト１９７を利用して、第２部分領域１６２、第３部分領域１６３、第６部分領域１６６及び第７部分領域１６７に対応する領域にリンをイオン注入する。イオン注入条件は、１．４ＭｅＶ、１×１０12ｃｍ-2である。
次に、図１１に示すように、第３のフォトレジスト１９８を利用して、第５部分領域１６５、第６部分領域１６６及び第７部分領域１６７に対応する領域にリンをイオン注入する。イオン注入条件は、１．４ＭｅＶ、２×１０12ｃｍ-2である。
上記の３回のイオン注入工程によって、第１部分領域１６１には５×１０11ｃｍ-2のリンが導入されており、第２部分領域１６２には１×１０12ｃｍ-2のリンが導入されており、第３部分領域１６３には１．５×１０12ｃｍ-2のリンが導入されており、第４部分領域１６４には２×１０12ｃｍ-2のリンが導入されており、第５部分領域１６５には２．５×１０12ｃｍ-2のリンが導入されており、第６部分領域１６６には３×１０12ｃｍ-2のリンが導入されており、第７部分領域１６７には３．５×１０12ｃｍ-2のリンが導入されている。したがって、裏面部半導体領域１６０の不純物濃度は、紙面左側から紙面右側に向けて高濃度に変化する分布を有することができる。
上記の裏面部半導体領域１６０の製造方法は、部分領域１６１〜１６７の個数よりも少ない枚数のフォトレジスト１９６、１９７、１９８によって裏面部半導体領域１６０を形成することができる。不純物濃度が異なる複数の部分領域１６１〜１６７を有する裏面部半導体領域１６０を低コストで作製することができる。
次に、図１２に示すように、リソグラフィー技術及びイオン注入技術を利用して、ｎ型ウェル半導体領域１５１及びｐ型ウェル半導体領域１５５を形成する。ｎ型ウェル半導体領域１５１及びｐ型ウェル半導体領域１５５は、複数回のイオン注入を実施することによって、低温プロセスで作製される。ｎ型ウェル半導体領域１５１及びｐ型ウェル半導体領域１５５は、半導体層１４０の裏面に達するまで深い位置に形成される。これにより、ｎ型ウェル半導体領域１５１と裏面部半導体領域１６０が重複する重複領域１５１ａが形成される。重複領域１５１ａの不純物濃度は、ｎ型ウェル半導体領域１５１と第７部分領域１６７の合計量になる。
この後の表面構造を作り込む工程は、一般的なＣＭＯＳの製造工程を利用することができる。これにより、図４に示すＬＤＭＯＳ１００は、スタンダードなＣＭＯＳプロセスに、僅かな工程を追加するだけ製造することができる。
（第３実施例）
図１３に、横型のｐ型チャネルのＬＤＭＯＳ２００の要部断面図を模式的に示す。ＬＤＭＯＳ２００は、ｐ型の不純物を高濃度に含む単結晶シリコンの半導体基板２２０と、その半導体基板２２０上に形成されている酸化シリコン（SiO2）の埋込み絶縁膜２３０と、その埋込み絶縁膜２３０上に形成されている単結晶シリコンの半導体層２４０を備えている。半導体層２４０の厚みＴ２４０は、概ね0.4〜2μｍに調整されている。半導体基板２２０は、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板２２０は、実質的には導電体と評価することができる。
半導体層２４０は、ｎ型ウェル半導体領域２５１、ｐ型ウェル半導体領域２５５、表面部半導体領域２５４、裏面部半導体領域２６０、中間部半導体領域２５３及びソース半導体領域２８２を有している。
ｎ型ウェル半導体領域２５１は、半導体層２４０の一部に形成されており、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域２５１の不純物濃度は、概ね5×1016〜5×1017ｃｍ-3に調整されている。ｎ型ウェル半導体領域２５１は、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むウェル用コンタクト半導体領域２８６を備えている。ウェル用コンタクト半導体領域２８６は、ｎ型ウェル半導体領域２５１の一部と評価することができる。ウェル用コンタクト半導体領域２８６の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。ｎ型ウェル半導体領域２５１は、ウェル用コンタクト半導体領域２８６を介してドレイン電極Ｄに電気的に接続されている。ｎ型ウェル半導体領域２５１は、半導体層２４０の表面から裏面にまで達している。ＬＤＭＯＳ２００は、ｎ型ウェル半導体領域２５１の一部と裏面部半導体領域２６０の一部が重複する重複領域２５１ａを備えている。
ｐ型ウェル半導体領域２５５は、半導体層２４０の一部に形成されており、半導体層２４０によってｎ型ウェル半導体領域２５１から隔てられている。ｐ型ウェル半導体領域２５５は、ｐ型の不純物（典型的にはボロン）を含んでいる。ｐ型ウェル半導体領域２５５の不純物濃度は、概ね5×1016〜5×1017ｃｍ-3に調整されている。ｐ型ウェル半導体領域２５５は、その表面部にｐ型の不純物（典型的にはボロン）を高濃度に含むウェル用コンタクト半導体領域２５２を備えている。ウェル用コンタクト半導体領域２５２の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。ウェル用コンタクト半導体領域２５２は、ｐ型ウェル半導体領域２５５の一部と評価することができる。ｐ型ウェル半導体領域２５５は、ウェル用コンタクト半導体領域２５２を介してドレイン電極Ｄに電気的に接続されている。ｐ型ウェル半導体領域２５５は、半導体層２４０の表面から裏面にまで達している。ｐ型ウェル半導体領域２５５は、埋込み絶縁膜２３０に接している。
表面部半導体領域２５４は、半導体層２４０の表面部の一部に形成されており、ｎ型ウェル半導体領域２５１とｐ型ウェル半導体領域２５５の間に位置している。表面部半導体領域２５４は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体領域２５４の不純物濃度を厚み方向に積分した値は、概ね1×1012〜5×1012ｃｍ-2に調整されている。表面部半導体領域２５４の厚みＴ２５４は、概ね０．１〜１μｍに調整されている。表面部半導体領域２５４は、ドレイン半導体領域２７２を備えている。ドレイン半導体領域２７２の不純物濃度は、概ね1×1019〜1×1022ｃｍ-3に調整されている。表面部半導体領域２５４は、ドレイン半導体領域２７２を介してドレイン電極Ｄに電気的に接続されている。
裏面部半導体領域２６０は、半導体層２４０の裏面部の一部に形成されており、ｎ型ウェル半導体領域２５１とｐ型ウェル半導体領域２５５の間に位置しているとともに半導体層２４０によって表面部半導体領域２５４から隔てられている。裏面部半導体領域２６０は、ｎ型ウェル半導体領域２５１に接しており、ｐ型ウェル半導体領域２５５から離反している。裏面部半導体領域２６０は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体領域２６０の不純物濃度は、埋込み絶縁膜２３０との接合面から表面側に向けて薄くなっている。裏面部半導体領域２６０の厚みＴ２６０は、不純物濃度の変化する割合によって定義される。裏面部半導体領域２６０の厚みＴ２６０は、埋込み絶縁膜２３０との接合面における不純物濃度に対して１桁以上に低下する位置までの距離をいう。裏面部半導体領域２６０の厚みＴ２６０は、概ね0.5μｍ以下に調整されている。裏面部半導体領域２６０は、７つの部分領域２６１〜２６７を備えている。部分領域２６１〜２６７の不純物濃度はそれぞれ異なっている。部分領域２６１〜２６７の不純物濃度は、ｎ型ウェル半導体領域２５１からｐ型ウェル半導体領域２５５に向けて薄くなっている。部分領域２６１〜２６７の不純物濃度はいずれも、表面部半導体領域２５４と裏面部半導体領域２６０の間に位置する中間半導体領域２５３の不純物濃度よりも濃く形成されている。部分領域２６１〜２６７の不純物濃度は、整数倍で高濃度化されている。最も高濃度になる部分領域２６７は、不純物濃度を厚み方向に積分した値が、概ね1×1012〜5×1012ｃｍ-2に調整されている。なお、裏面部半導体領域２６０の一部とｎ型ウェル半導体領域２５１の一部が重複しており、重複領域２５１ａが形成されている。このため、重複領域２５１ａの不純物濃度は極めて濃い状態になっている。
中間部半導体領域２５３は、表面部半導体領域２５４と裏面部半導体領域２６０を隔てている半導体層２４０に形成されており、ｎ型ウェル半導体領域２５１及びｐ型ウェル半導体領域２５５に接している。中間部半導体領域２５３は、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。中間部半導体領域２５３の不純物濃度は、表面部半導体領域２５４と裏面部半導体領域２６０の間において、裏面部半導体領域２６０の不純物濃度よりも薄く形成されている。また、中間部半導体領域２５３の不純物濃度は、裏面側から表面側に向けて薄くなっている。中間部半導体領域２５３の不純物濃度のピークは、埋込み絶縁膜２３０との接合界面の近傍２５３ａに位置している。中間部半導体領域２５３の不純物濃度を厚み方向に積分した値は、概ね1×1012〜5×1012ｃｍ-2に調整されている。したがって、中間部半導体領域２５３の電界量と表面部半導体領域２５４の電荷量は、略一致している。
前記したように、中間部半導体領域２５３の不純物濃度のピークは、埋込み絶縁膜２３０との接合界面の近傍２５３ａに位置している。この接合界面の近傍２５３ａの中間部半導体領域２５３の不純物濃度は、裏面部半導体領域２６０の表面側の不純物濃度よりも濃く調整されていることもある。中間部半導体領域２５３の不純物濃度は、表面部半導体領域２５４と裏面部半導体領域２６０の間において、裏面部半導体領域２６０の不純物濃度よりも薄く調整されている。中間部半導体領域２５３の一部の不純物濃度は、裏面部半導体領域２６０の不純物濃度よりも濃く調整されていることもある。
ソース半導体領域２８２は、ｎ型ウェル半導体領域２５１の表面部に形成されており、ｎ型ウェル半導体領域２５１によって半導体層２４０（即ち、中間部半導体領域２５３）から隔てられている。ソース半導体領域２８２は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。ソース半導体領域１８２は、ソース電極Ｓに電気的に接続されている。ｎ型ウェル半導体領域２５１とウェル用コンタクト半導体領域２８６の間には、分離用絶縁膜２８４が形成されている。
ＬＤＭＯＳ２００は、ゲート絶縁膜２７４及びゲート電極２７６を備えている。ゲート電極２７６は、ソース半導体領域２８２と表面部半導体領域２５４を隔てているｎ型ウェル半導体領域２５１及び中間部半導体領域２５３にゲート絶縁膜２７４を介して対向している。
ＬＤＭＯＳ２００はさらに、フィールド酸化膜２６４を備えている。フィールド酸化膜２６４は、半導体層２４０の表面のうちｎ型ウェル半導体領域２５１とｐ型ウェル半導体領域２５５の間に形成されている。フィールド酸化膜２６４のｎ型ウェル半導体領域２５１側の表面の一部には、ゲート電極２７６の一部が延設して形成されている。
ＬＤＭＯＳ２００はさらに、コントロール電極Ｃを備えている。コントロール電極Ｃは、フィールド酸化膜２６４のｐ型ウェル半導体領域２５５側の表面の一部に形成されている。コントロール電極Ｃには、ｐ型ウェル半導体領域２５５と表面部半導体領域２５４の間の寄生のＭＯＳ構造が動作しないように、所定の電圧が印加されている。
ＬＤＭＯＳ２００の耐圧を高めている作用効果は、第１実施例のダイオード１０及び第２実施例のＬＤＭＯＳ１００の作用効果と実質的に同じである。即ち、ＬＤＭＯＳ２００は、表面部半導体領域２５４、中間部半導体領域２５３及び裏面部半導体領域２６０を備えていることによって、半導体層２４０の縦方向において、従来構造とは異なる電界強度の分布を示すようになる。ＬＤＭＯＳ２００の半導体層２４０の縦方向に伸びる電界の強度は、裏面部半導体領域２６０と埋め込み絶縁膜２３０の接合界面から半導体層２４０内に向けて急激に低下する。半導体層２４０の縦方向に伸びる電界の強度は、半導体層２４０内において、その正負が反転するという現象が生じる。ＬＤＭＯＳ２００では、半導体層２４０の縦方向に伸びる電界の強度が０になる位置が、裏面部半導体領域２６０と中間部半導体領域２５３の接合界面になるように、裏面部半導体領域２６０、中間部半導体領域２５３及び表面部半導体領域２５４の形状及び不純物濃度が調整されている。これにより、半導体層２４０の縦方向に伸びる電界の強度は、裏面部半導体領域２６０と、中間部半導体領域２５３及び表面部半導体領域２５４の間で正負が反転する。裏面部半導体領域２６０では正の電界強度を有し、中間部半導体領域２５３及び表面部半導体領域２５４では負の電界強度を有する。このため、エレクトロンは、裏面部半導体領域２６０内を縦方向に移動するものの、中間部半導体領域１５３及び表面部半導体領域２５４内を縦方向に移動することができない。したがって、エレクトロンが半導体層２４０内を縦方向に移動する距離は、裏面部半導体領域２６０の厚みに応じて制限される。アバランシェ降伏は、エレクトロンのイオン化率を移動距離で積分した値、即ちアイオニゼーションインテグラルが１に達すると発生する。ＬＤＭＯＳ２００では、エレクトロンの移動距離を裏面部半導体領域２６０の厚みに応じて制限することができる。したがって、裏面部半導体領域２６０の厚みを調整することによって、アバランシェ降伏の発生を抑えることができる。このため、ＬＤＭＯＳ２００では、裏面部半導体領域２６０が埋込み絶縁膜２３０と接する部分の臨界電界を高くしたとしてもアバランシェ降伏の発生が抑えられる。
ＬＤＭＯＳ２００では、アバランシェ降伏の発生を抑えられているので、裏面部半導体領域２６０と埋込み絶縁膜２３０の接合界面の臨界電界を高くすることができる。埋込み絶縁膜２３０の単位厚さ当りで負担できる電圧は、裏面部半導体領域２６０と埋込み絶縁膜２３０の接合界面の臨界電界の約３倍になる。したがって、ＬＤＭＯＳ２００は、臨界電界を向上させることによって、埋込み絶縁膜２３０の単位厚さ当りで負担できる電圧を向上させることができる。これにより、埋込み絶縁膜２３０が負担できる電圧を向上させることができる。
以下に、ＬＤＭＯＳ２００の他の特徴を列記する。
（１）半導体層２４０の縦方向に伸びる電界の強度が０になる位置は、裏面部半導体領域２６０の厚みＴ２６０との関係が強い。裏面部半導体領域２６０の厚みＴ２６０は、0.5μｍ以下の範囲で形成されている。裏面部半導体領域２６０の厚みが0.5μｍ以下に調整されていると、エレクトロンが裏面部半導体領域２６０内を縦方向に移動する距離が短くなり、裏面部半導体領域２６０と埋込み絶縁膜２３０の接合界面の臨界電界を0.5ＭＶ/ｃｍ以上にすることができる。一般的に、従来構造の臨界電界は、0.25ＭＶ/ｃｍ〜0.4ＭＶ/ｃｍの範囲である。したがって、0.5ＭＶ/ｃｍ以上の臨界電界が得られれば、埋込み絶縁膜２３０の単位厚さ当りで負担できる電圧を従来構造に比して顕著に大きくすることができる。また、裏面部半導体領域２６０の厚みＴ２６０は、0.1μｍ以下に調整されているのがより好ましい。裏面部半導体領域２６０の厚みＴ２６０が0.1μｍ以下になると、接合界面の臨界電界を0.65ＭＶ/ｃｍ以上にすることができる。
（２）ＬＤＭＯＳ２００は、ｎ型ウェル半導体領域２５１の一部と裏面部半導体領域２６０の一部が重複する重複領域２５１ａを備えている。重複領域２５１ａの不純物濃度は、高濃度に形成されている。重複領域２５１ａは、ソース半導体領域２５２の下方に位置している。重複領域２５１ａは、ソース半導体領域２５２の下方において、空乏層の幅の増加を抑えることができる。空乏層の幅が小さくなると、その空乏層を移動するエレクトロンの移動距離も小さくすることができる。このため、アバランシェ降伏の発生を抑えることができる。したがって、ソース半導体領域２５２の下方の臨界電界を高くすることができ、埋込み絶縁膜２３０が負担できる電圧を向上させることができる。
（３）裏面部半導体領域２６０の不純物濃度が、ｎ型ウェル半導体領域２５１側からｐ型ウェル半導体領域２５５側に向けて薄くなっている。このような濃度分布を有する裏面部半導体領域２６０は、ｎ型ウェル半導体領域２５１とｐ型ウェル半導体領域２５５の間において、リサーフ（RESURF）効果を得るのに好適である。ＬＤＭＯＳ２００では、リサーフ効果を得るために、中間部半導体領域２５３の空乏化した正の空間電荷の量と、表面部半導体領域２５４の空乏化した負の空間電荷の量が略一致している。さらに、ＬＤＭＯＳ２００では、裏面部半導体領域２６０の空乏化した正の空間電荷の量と、ＭＯＳ構造のキャパシタに蓄積される負の空間電荷の量が略一致している。ＬＤＭＯＳ２００では、正の空間電荷の量と負の空間電荷の量は相殺されている。ＬＤＭＯＳ２００がオフ状態のときは、ドレイン電極に高電圧が印加されているので、ＭＯＳ構造のキャパシタを考慮すると、裏面部半導体領域２６０の不純物濃度をｎ型ウェル半導体領域２５１側からｐ型ウェル半導体領域２５５側に向けて薄くすることによって、より効果的にリサーフ効果を得ることができる。これにより、ＬＤＭＯＳ２００がオフのときに、ｎ型ウェル半導体領域２５１とｐ型ウェル半導体領域２５５の間の電位分布を一様な状態にすることができる。したがって、局所的な部分に電界が集中してしまう現象が抑えられ、ＬＤＭＯＳ２００の耐圧を向上させることができる。
（４）裏面部半導体領域２６０は、イオン注入技術を利用して形成されている。さらに、裏面部半導体領域２６０は、イオン注入後に過度な熱拡散（９５０℃以上の熱拡散処理をいう）を行っていない。このため、裏面部半導体領域２６０の縦方向の不純物濃度の分布は、極めて急峻な状態に形成されている。熱拡散を行わないことによって、裏面部半導体領域２６０の縦方向の厚みＴ２６０は、極めて薄く形成することができる。裏面部半導体領域２６０の厚みＴ２６０を薄くすることによって、エレクトロンの縦方向の移動距離を短くすることができ、アバランシェ降伏の発生を抑えることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
第１実施例のダイオードの要部断面図を模式的に示す。 図１のＡ−Ａ’線に対応する電界強度の分布を示す。 第１実施例のダイオードの等電位線分布を示す。 第２実施例のＬＤＭＯＳの要部断面図を模式的に示す。 第２実施例のＬＤＭＯＳの製造過程を示す（１）。 第２実施例のＬＤＭＯＳの製造過程を示す（２）。 第２実施例のＬＤＭＯＳの製造過程を示す（３）。 第２実施例のＬＤＭＯＳの製造過程を示す（４）。 第２実施例のＬＤＭＯＳの製造過程を示す（５）。 第２実施例のＬＤＭＯＳの製造過程を示す（６）。 第２実施例のＬＤＭＯＳの製造過程を示す（７）。 第２実施例のＬＤＭＯＳの製造過程を示す（８）。 第３実施例のＬＤＭＯＳの模式的に示す。 従来のダイオードの要部断面図を模式的に示す。
符号の説明
２０、１２０、２２０：半導体基板
３０、１３０、２３０：埋込み絶縁膜
４０、１４０、２４０：半導体層
５１、１５１、２５１：ｎ型ウェル半導体領域
５２：カソード半導体領域
５３、１５３、２５３：中間部半導体領域
５４、１５４、２５４：表面部半導体領域
５５：アノード半導体領域
６０、１６０、２６０：裏面部半導体領域
１５２、２７２：ドレイン半導体領域
１７２：コンタクト半導体領域
１８２、２８２：ソース半導体領域

Claims (4)

  1. 横型の半導体装置であり、
    半導体基板と、
    その半導体基板上に形成されている埋込み絶縁膜と、
    その埋込み絶縁膜上に形成されている半導体層を備えており、
    その半導体層は、第１半導体領域、第２半導体領域、表面部半導体領域、裏面部半導体領域及び中間部半導体領域を有し、
    第１半導体領域は、半導体層の一部に形成されており、第１導電型の不純物を含んでおり、第１主電極に電気的に接続されており、
    第２半導体領域は、半導体層の一部に形成されており、第１半導体領域から隔てられており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されており、
    表面部半導体領域は、半導体層の表面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されており、
    裏面部半導体領域は、半導体層の裏面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しているとともに表面部半導体領域から隔てられており、第１導電型の不純物を高濃度に含んでおり、
    中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、第１半導体領域及び第２半導体領域に接しており、表面部半導体領域と裏面部半導体領域の間において第１導電型の不純物を低濃度に含んでおり、
    第１半導体領域は、半導体層の表面から裏面にまで達しているとともに、裏面部半導体領域に接しており、
    裏面部半導体領域の不純物濃度は、埋込み絶縁膜との接合面から表面側に向けて薄くなっており、埋込み絶縁膜との接合面における不純物濃度に対して１桁以上に低下する位置が、埋込み絶縁膜との接合面から０．５μｍ以下の範囲であることを特徴とする半導体装置。
  2. 横型の半導体装置であり、
    半導体基板と、
    その半導体基板上に形成されている埋込み絶縁膜と、
    その埋込み絶縁膜上に形成されている半導体層を備えており、
    その半導体層は、第１半導体領域、第２半導体領域、表面部半導体領域、裏面部半導体領域及び中間部半導体領域を有し、
    第１半導体領域は、半導体層の一部に形成されており、第１導電型の不純物を含んでおり、第１主電極に電気的に接続されており、
    第２半導体領域は、半導体層の一部に形成されており、第１半導体領域から隔てられており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されており、
    表面部半導体領域は、半導体層の表面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されており、
    裏面部半導体領域は、半導体層の裏面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しているとともに表面部半導体領域から隔てられており、第１導電型の不純物を高濃度に含んでおり、
    中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、第１半導体領域及び第２半導体領域に接しており、表面部半導体領域と裏面部半導体領域の間において第１導電型の不純物を低濃度に含んでおり、
    第１半導体領域は、半導体層の表面から裏面にまで達しているとともに、裏面部半導体領域に接しており、
    中間部半導体領域の不純物濃度が、裏面側から表面側に向けて薄くなっていることを特徴とする半導体装置。
  3. 横型の半導体装置であり、
    半導体基板と、
    その半導体基板上に形成されている埋込み絶縁膜と、
    その埋込み絶縁膜上に形成されている半導体層を備えており、
    その半導体層は、第１半導体領域、第２半導体領域、表面部半導体領域、裏面部半導体領域及び中間部半導体領域を有し、
    第１半導体領域は、半導体層の一部に形成されており、第１導電型の不純物を含んでおり、第１主電極に電気的に接続されており、
    第２半導体領域は、半導体層の一部に形成されており、第１半導体領域から隔てられており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されており、
    表面部半導体領域は、半導体層の表面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しており、第２導電型の不純物を含んでおり、第２主電極に電気的に接続されており、
    裏面部半導体領域は、半導体層の裏面部の一部に形成されており、第１半導体領域と第２半導体領域の間に位置しているとともに表面部半導体領域から隔てられており、第１導電型の不純物を高濃度に含んでおり、
    中間部半導体領域は、表面部半導体領域と裏面部半導体領域を隔てている半導体層に形成されており、第１半導体領域及び第２半導体領域に接しており、表面部半導体領域と裏面部半導体領域の間において第１導電型の不純物を低濃度に含んでおり、
    第１半導体領域は、半導体層の表面から裏面にまで達しているとともに、裏面部半導体領域に接しており、
    裏面部半導体領域の不純物濃度が、第１半導体領域側から第２半導体領域側に向けて薄くなっていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置の製造方法であり、
    複数枚の異なる形状のマスクを用いて複数回に分けて不純物を半導体層内に導入して裏面部半導体領域を形成する不純物導入工程を備えており、
    前記不純物導入工程では、Ｎ枚のマスクを使用し、そのマスク毎に導入する不純物の導入量を２のべき乗で変化させることによって、形成される裏面部半導体領域が２のＮ乗の個数の部分領域を有することを特徴とする半導体装置の製造方法。
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