JP2023044169A - 半導体装置 - Google Patents

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Abstract

【課題】ＬＤＭＯＳトランジスタの耐圧を向上させながらアバランシェ降伏による耐圧低下を容易に回避する。【解決手段】半導体装置（１）は、Ｐ型ボディー領域（４）のＮ型ドレイン領域（８）に向いた端の下方における第１基準位置（Ｐ１）からＰ型拡散領域（３）の端までのＰ型半導体基板（２）の上面（２ａ）に沿う方向の距離（Ｌ１）と、Ｎ型ドレイン領域（８）のＳＴＩ構造（１２）側の端の下方における第２基準位置（Ｐ２）からＰ型拡散領域（３）の端までのＰ型半導体基板（２）の上面（２ａ）に沿う方向の距離（Ｌ２）とが、Ｎ型ドリフト領域（５）の端部（５ａ）を含む領域（Ａ）、およびＰ型拡散領域（３）のＰ型拡散領域（３）の端とＮ型ドレイン領域（８）との間の領域（Ｂ）での電界の強度が０.３５ＭＶ／ｃｍ以下になるように設定されている。【選択図】図１

Description

本発明は、ＬＤＭＯＳ（Late rally Diffused MOS）トランジスタのような高耐圧のトランジスタに関する。
高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）としては、各種のＭＯＳＦＥＴが知られている。例えば、ＬＤＭＯＳトランジスタは、高耐圧と低オン抵抗との両立を実現するデバイスであり、スイッチング速度が速い、電圧駆動系のため使いやすいなどの特徴を有している。このため、ＬＤＭＯＳトランジスタは、これらの特徴を活かして、スイッチングレギュレータや各種ドライバ、ＤＣ－ＤＣコンバータ等に用いられ、パワーおよび高耐圧の分野においてキーデバイスとなっている。
このため、ＬＤＭＯＳトランジスタは、オフ時の耐圧（降伏耐圧）を高く確保しながら、導通時の損失を低減するために低いオン抵抗を有するという特性が求められる。しかしながら、耐圧とオン抵抗とは一般的にトレードオフの関係があり、耐圧を高くしようとするとオン抵抗も増大する。このため、高耐圧および低オン抵抗の両立をいかにして実現するかという点において、長年開発が行われている。
ＬＤＭＯＳトランジスタは、ドレイン・ゲート間およびソース・ドレイン間の電界の集中を緩和するためにドレイン領域を横方向に拡張した構造を有している。ＬＤＭＯＳは、大電流で使用する際にドレイン領域に高電圧が印加されることから、ドレイン側のゲート端やソース・ドレイン間接合部分で電界が集中しやすい。このような電界の集中を緩和することは、トランジスタの耐圧を高める上で有用な技術となっている。
例えば、特許文献１には、Ｎ型拡散領域内に形成されるＮ型のＬＤＭＯＳトランジスタについて、Ｐ型ボディー領域の下方にＰ型拡散領域を配置することが記載されている。これにより、ゲート電極がＬＯＣＯＳ酸化膜上に重なる領域において電界の集中が緩和される。その結果、ＬＤＭＯＳトランジスタの耐圧を向上させることができる。
特開２００９－０５９９４９号公報
特許文献１に開示されたようなＬＤＭＯＳトランジスタの構造では、Ｐ型拡散領域をＮ型ドリフト領域の下方にまで延伸して配置すると、Ｐ型拡散領域とＮ型ドレイン領域との間の電界強度が強くなる。この結果、アバランシェ降伏による耐圧低下が発生するという不都合が生じる。
本発明の一態様は、ＬＤＭＯＳトランジスタの耐圧を向上させながらアバランシェ降伏による耐圧低下を容易に回避することができる半導体装置を実現することを目的とする。
上記の課題を解決するために、本発明の一態様に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の表層に形成された第１導電型のボディー領域と、前記ボディー領域に接するように形成された第２導電型のソース領域と、前記ボディー領域と離隔して形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、前記半導体基板の表層において前記ドレイン領域と接するように形成されており、前記ボディー領域と前記ドレイン領域との間に端部を有する第２導電型のドリフト領域と、少なくとも前記ゲート電極の前記ドレイン領域側の端部と重なり、かつ前記半導体基板の上面から埋め込まれるように形成されることにより電界を緩和する埋め込み酸化膜と、前記ボディー領域の底面と接触するように前記ボディー領域よりも深い位置に形成された第１導電型の半導体領域と、を備え、前記半導体領域は、前記半導体基板の上面に沿う方向に延在するように形成され、前記ボディー領域の前記ドレイン領域に向いた端の下方における第１基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第１距離と、前記ドレイン領域の前記埋め込み酸化膜側の端の下方における第２基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第２距離とが、前記ドリフト領域の端部を含む第１領域、および前記半導体領域の端と前記ドレイン領域との間の第２領域での電界の強度が０.３５ＭＶ／ｃｍ以下になるように設定されている。
本発明の一態様によれば、ＬＤＭＯＳトランジスタの耐圧を向上させながらアバランシェ降伏による耐圧低下を容易に回避することができる。
本発明の一実施形態に係る半導体装置の断面構造を示す縦断面図である。 上記半導体装置のシミュレーションによるポテンシャル分布を示す図である。 図１の領域Ａにおける上記ポテンシャル分布を拡大して示す図である。 図１の領域Ｂにおける上記ポテンシャル分布を拡大して示す図である。 上記半導体装置においてＰ型拡散領域の端の位置を規定する２つの距離に対する最大電界値および耐圧の関係を示す図である。
〔実施形態〕
（半導体装置１の構成）
以下、本発明の一実施形態について、図１～図５を参照して詳細に説明する。
図１は、本実施形態に係る半導体装置１の断面構造を示す縦断面図である。
本実施形態においては、半導体装置１として、６０Ｖ耐圧を想定したＮチャンネルＬＤＭＯＳトランジスタ（横方向拡散ＭＯＳトランジスタ）について説明する。
図１に示すように、半導体装置１は、Ｐ型半導体基板２（半導体基板）と、Ｐ型拡散領域３（半導体領域）と、Ｐ型ボディー領域４（ボディー領域）と、Ｎ型ドリフト領域５（ドリフト領域）と、Ｎ型ソース領域６（ソース領域）と、ソース電極６ａと、Ｐ型ボディーコンタクト領域７と、Ｎ型ドレイン領域８（ドレイン領域）と、ドレイン電極８ａと、ゲート電極９と、ゲート絶縁膜１０と、厚膜酸化膜１１と、ＳＴＩ（Shallow Trench Isolation）構造１２と、を備えている。
なお、図１において、Ｐ型不純物を含む層には「ｐ」を記載し、Ｎ型不純物を含む層には「ｎ」を記載している。また、「ｐ」を記載した層よりも高濃度のＰ型不純物を含む層には「ｐ＋」を記載し、「ｎ」を記載した層よりも高濃度のＮ型不純物を含む層には「ｎ＋」を記載している。
Ｐ型ボディー領域４は、Ｐ型（第１導電型）である。Ｐ型ボディー領域４は、Ｐ型半導体基板２の表層に、例えばボロンイオン（１１Ｂ＋）が数回の異なった加速エネルギー（６０～５００ｋｅＶ）で注入されることによって形成されている。イオン注入におけるドーズ量は、１．０Ｅ１２～１．０Ｅ１３／ｃｍ２の範囲である。Ｐ型ボディー領域４は、その一部がＰ型半導体基板２の上面２ａに露出するように形成されている。
Ｐ型拡散領域３は、Ｐ型である。Ｐ型拡散領域３は、Ｐ型半導体基板２において、その上面がＰ型ボディー領域４の底面と接するような深い位置に配置されている。Ｐ型拡散領域３は、Ｐ型ボディー領域４の下方から、後述するゲート絶縁膜１０、厚膜酸化膜１１およびＳＴＩ構造１２のいずれかの下方に及ぶ範囲にＰ型半導体基板２の上面２ａに沿って延在するように形成されている。Ｐ型拡散領域３は、例えば、ボロンイオン（１１Ｂ＋）が５００～５０００ｋｅＶの加速エネルギーで注入されることによって形成されている。イオン注入のドーズ量は、５．０Ｅ１１～５．０Ｅ１２／ｃｍ２の範囲である。
Ｎ型ソース領域６は、Ｎ型（第２導電型）である。Ｎ型ソース領域６は、Ｐ型半導体基板２の表層において、Ｐ型ボディー領域４上にＰ型ボディー領域４に接し、かつＰ型半導体基板２の上面２ａに露出するように形成されている。Ｎ型ソース領域６は、例えば、リンイオン（３１Ｐ＋）が３５～６０ＫｅＶの加速エネルギーで注入されることによって形成されている。
Ｐ型ボディーコンタクト領域７は、Ｐ型である。Ｐ型ボディーコンタクト領域７は、Ｐ型半導体基板２の表層において、Ｐ型ボディー領域４上にＰ型ボディー領域４と接し、かつＰ型半導体基板２の上面２ａに露出するように形成されている。Ｐ型ボディーコンタクト領域７は、Ｎ型ソース領域６と隣り合うように接している。Ｐ型ボディーコンタクト領域７は、例えば、ボロンイオン（１１Ｂ＋）が５～３０ＫｅＶの加速エネルギーで注入されることによって形成されている。
ソース電極６ａは、Ｎ型ソース領域６およびＰ型ボディーコンタクト領域７の上に形成されている。
Ｎ型ドリフト領域５は、Ｎ型である。Ｎ型ドリフト領域５は、Ｐ型拡散領域３よりも半導体基板の上面２ａに近い、Ｐ型半導体基板２の表層に配置されている。Ｎ型ドリフト領域５は、Ｎ型ドレイン領域８と接するように形成されている。Ｎ型ドリフト領域５は、Ｐ型ボディー領域４とＮ型ドレイン領域８との間に位置する端部５ａを有している。端部５ａの上面は、Ｐ型半導体基板２の上面２ａに露出している。Ｎ型ドリフト領域５のこのような構造により、それぞれ濃度が高いＰ型拡散領域３とＮ型ドリフト領域５とが接するのを避けることができる。
また、Ｎ型ドリフト領域５は、Ｎ型ドレイン領域８よりも不純物の濃度が低い。Ｎ型ドリフト領域５は、例えば、リンイオン（３１Ｐ＋）を数回の異なった加速エネルギー（１４０～５４０ｋｅＶ）で注入することによって形成されている。イオン注入のドーズ量は、７．５Ｅ１１～３.５Ｅ１２／ｃｍ２の範囲である。
なお、Ｎ型ドリフト領域５およびＰ型拡散領域３をそれぞれ形成するための注入において、Ｎ型ドリフト領域５がＰ型拡散領域３と深さ方向で接しないように、各注入における加速エネルギーが調整される。
Ｎ型ドレイン領域８は、Ｎ型である。Ｎ型ドレイン領域８は、Ｐ型半導体基板２の表層において、Ｐ型ボディー領域４と離隔して配置されている。Ｎ型ドレイン領域８は、Ｎ型ソース領域６と同時に形成される。
ドレイン電極８ａは、Ｎ型ドレイン領域８上に形成されている。
ゲート絶縁膜１０は、Ｐ型半導体基板２の上面２ａ、Ｐ型ボディー領域４の上面およびＮ型ドリフト領域５の端部の上面を含む範囲に形成されている。ゲート絶縁膜１０は、Ｎ型ソース領域６、Ｐ型ボディーコンタクト領域７、Ｎ型ドレイン領域８およびＳＴＩ構造１２の上面には形成されない。
厚膜酸化膜１１は、Ｎ型ドリフト領域５の上面において、ゲート絶縁膜１０のＮ型ドレイン領域８側の端からＮ型ドレイン領域８側に延在するように厚膜に形成される酸化膜である。厚膜酸化膜１１としては、例えば、熱酸化により形成されるＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜、またはＣＶＤ（Chemical Vapor Deposition）を用いた高温酸化により形成される酸化膜（ＨＴＯ（High Temperature Oxidation）膜）が好適に用いられる。厚膜酸化膜１１は、電界の緩和を目的として設けられている。厚膜酸化膜１１は、ゲート絶縁膜１０よりも厚く形成されている。
ゲート電極９は、Ｐ型半導体基板２上のＮ型ソース領域６とＮ型ドレイン領域８との間に配置されている。ゲート電極９は、ゲート絶縁膜１０および厚膜酸化膜１１の上に形成されている。このため、ゲート電極９は、厚膜酸化膜１１上に重なる部分と、当該部分に続いた、ゲート絶縁膜１０上に重なる一部との上面が、それ以外の部分の上面よりも高い位置にあるように形成されている。これにより、ゲート電極９は、中間部分で段差を有している。
ＳＴＩ構造１２は、少なくともゲート電極９のＮ型ドレイン領域８側の端部と、厚膜酸化膜１１を介して、Ｐ型半導体基板２の厚さ方向に重なるように形成されている。また、ＳＴＩ構造１２は、Ｐ型半導体基板２の上面２ａ（より厳密にはＮ型ドレイン領域８の上面）から所定の深さに埋め込まれるように形成されている。また、ＳＴＩ構造１２は、ゲート絶縁膜１０と厚膜酸化膜１１との境界よりＮ型ドレイン領域８側にややずれた位置からＮ型ドレイン領域８の端に至る範囲に形成されている。ＳＴＩ構造１２は、電界の緩和を目的として設けられている。
なお、本実施形態において、Ｐ型ボディー領域４およびＮ型ソース領域６は、ソース電極６ａによって、電気的に同電位となるように接続されている。
ここで、Ｐ型拡散領域３については、その延在する範囲を規定するＰ型拡散領域３の端の位置が、距離Ｌ１（第１距離）および距離Ｌ２（第２距離）によって特定される。
距離Ｌ１は、Ｐ型ボディー領域４のＮ型ドレイン領域８に向いた端の下方における第１基準位置Ｐ１からＰ型拡散領域３の端までのＰ型半導体基板２の上面２ａに沿う方向の距離である。距離Ｌ２は、Ｎ型ドレイン領域８のＳＴＩ構造１２側の端の下方における第２基準位置Ｐ２からＰ型拡散領域３の端までのＰ型半導体基板２の上面２ａに沿う方向の距離である。距離Ｌ１と距離Ｌ２との和は、規定の値となる。
（半導体装置１の動作）
ここで、半導体装置１の動作について説明する。
ゲート電極９にＰ型ボディー領域４に対して正電位を付与することによって、Ｎ型ソース領域６とＮ型ドリフト領域５との間でゲート電極９の直下のＰ型ボディー領域４およびＰ型半導体基板２の部分にチャンネルが形成される。この結果、ソース電極６ａからドレイン電極８ａに向かう経路においてチャンネルを通じて電子が移動する。これにより、ソース電極６ａとドレイン電極８ａとの間に電流が流れる。
（半導体装置１の耐圧改善効果）
６０Ｖ耐圧を想定した半導体装置１において、ソース電極６ａおよびゲート電極９にＧＮＤ電位を付与し、ドレイン電極８ａに６０Ｖの電圧を印加した状態におけるポテンシャル分布のシミュレーションを実施した。以下の説明では、距離Ｌ１，Ｌ２の和が３．７μｍの場合である。
図２は、距離Ｌ１が１．２μｍであり、距離Ｌ２が２．５μｍである場合の半導体装置１のシミュレーションによるポテンシャル分布を示す図である。図３は、図１の領域Ａにおける上記の場合のポテンシャル分布を拡大して示す図である。図４は、図１の領域Ｂにおける上記の場合のポテンシャル分布を拡大して示す図である。
距離Ｌ１が１．２μｍであり、距離Ｌ２が２．５μｍである場合、図２および図３に示すように、Ｎ型ドリフト領域５の端部５ａを含む領域Ａ（第１領域）の等電位線の間隔が比較的広くなっており、領域Ａにおけるポテンシャル分布が疎であることがわかる。これに対し、距離Ｌ１が－０．３μｍであり、距離Ｌ２が４．０μｍである場合、図示はしないが、領域Ａにおける等電位線の間隔が、上記の距離Ｌ１＝１．２μｍ，距離Ｌ２＝２．５μｍの場合と比べて狭くなっており、ポテンシャル分布がより密であった。
上記のように、距離Ｌ１＝１．２μｍ，距離Ｌ２＝２．５μｍの場合、領域Ａにおけるポテンシャル分布が比較的疎であった。これにより、領域Ａにおける電界の集中が緩和され、半導体装置１の表面電界が緩和されていることがわかる。このことは、耐圧が向上することを意味する。したがって、距離Ｌ１をある程度長くすることにより、領域Ａにおける耐圧の改善効果が見込める。この耐圧改善効果が十分である場合、半導体装置１の耐圧は、領域Ａにおける耐圧では決まらずに、図１に示すＰ型拡散領域３の端とＮ型ドレイン領域８との間の領域Ｂ（第２領域）における耐圧に律速される。
次に、距離Ｌ１が１．２μｍであり、距離Ｌ２が２．５μｍである場合、図２および図４に示すように、領域Ｂの等電位線の間隔が比較的広くなっており、領域Ｂにおけるポテンシャル分布が疎であることがわかる。これに対し、距離Ｌ１が３．７μｍであり、距離Ｌ２が０μｍである場合、図示はしないが、領域Ｂの等電位線の間隔が、上記の距離Ｌ１＝１．２μｍ，距離Ｌ２＝２．５μｍの場合と比べて狭くなっており、ポテンシャル分布がより密であった。
上記のように、距離Ｌ１＝１．２μｍ，距離Ｌ２＝２．５μｍの場合、領域Ｂにおけるポテンシャル分布が比較的疎であった。これにより、領域Ｂにおける電界の集中が緩和されていることがわかる。このことは、距離Ｌ２を長くしていくことにより耐圧が向上することを意味する。
領域Ａ，Ｂにおける耐圧改善効果を鑑みれば、距離Ｌ１，Ｌ２を適宜設定することにより、所望の耐圧が得られる。
続いて、距離Ｌ１，Ｌ２の設定の最適化による耐圧改善効果について説明する。図５は、Ｐ型拡散領域３の端の位置を規定する２つの距離Ｌ１，Ｌ２に対する領域Ａ，Ｂにおける最大電界値および耐圧の関係を示す図である。図５において、上側の横軸は距離Ｌ１を表し、下側の横軸は距離Ｌ２を表し、左側の縦軸は最大電界値を表し、右側の縦軸は耐圧を表している。上下の横軸で向かい合う距離Ｌ１，Ｌ２の値の和は３．７μｍである。
図５に実線にて示すように、最大電界値は、Ｌ１＝－０．３μｍ，Ｌ２＝４μｍである場合から距離Ｌ１が長くなるほど低下していき、Ｌ１＝１μｍ，Ｌ２＝２．７μｍである場合、最小となって、さらに距離Ｌ１が長くなるほど上昇するという傾向を示す。一方、図５に破線にて示すように、耐圧は、Ｌ１＝－０．３μｍ，Ｌ２＝４μｍである場合から距離Ｌ１が長くなるほど上昇していき、Ｌ１＝１μｍ，Ｌ２＝２．７μｍである場合、最大となって、さらに距離Ｌ１が長くなるほど低下するという傾向を示す。
このような最大電界値と耐圧との関係から、耐圧が６０Ｖ以上となるのは、領域Ａ，Ｂでの最大電界値の範囲が０．３５ＭＶ／ｃｍ以下となる距離Ｌ１，Ｌ２の組み合わせの範囲で定まる。その範囲は、Ｌ１＝－０．２μｍ，Ｌ２＝３．９μｍの組み合わせから、Ｌ１＝２．４５μｍ，Ｌ２＝１．２５μｍの組み合わせまでの範囲となる。このうち、Ｌ１＝１μｍ，Ｌ２＝２．７μｍの組み合わせで耐圧が最大となる電界値の最適値が得られる。
このように、本実施形態では、領域Ａ，Ｂの電界の強度が０．３５ＭＶ／ｃｍ以下となる距離Ｌ１，Ｌ２の組み合わせを適宜選択して設定する。これにより、領域Ａおよび領域Ｂにおけるアバランシェ降伏による耐圧低下を容易に回避することができ、６０Ｖ以上の耐圧を得ることができる。
なお、本実施形態は上述した例に限定されるものではなく、様々な変形例が含まれる。例えば、上述した半導体装置１は、本発明を分かりやすくするためにその詳細な構成を説明したものであり、必ずしも説明した全ての構成を備えるものに限定されない。例えば、各半導体層を形成するためのイオン注入の条件は一例であり、適宜変更することができる。
その場合、最適な距離Ｌ１，Ｌ２は、その和が一定であり、かつ、距離Ｌ１が第１距離下限値であり、距離Ｌ２が第２距離上限値である組み合わせから、距離Ｌ１が第１距離上限値であり、距離Ｌ２が第２距離下限値である組み合わせまでの範囲内で変化する。具体的には、距離Ｌ１，Ｌ２は、好適な一例としての上記の組み合わせの範囲内、すなわち、Ｌ１＝－０．２μｍ（第１距離下限値），Ｌ２＝３．９μｍ（第２距離上限値）の組み合わせから、Ｌ１＝２．４５μｍ（第１距離上限値），Ｌ２＝１．２５μｍ（第２距離下限値）の組み合わせまでの範囲内で変化する。このように、距離Ｌ１，Ｌ２が上記の範囲内のあらゆる組み合わせの値を取り得ることから、当該範囲内において最適な距離Ｌ１，Ｌ２を選択することができる。
また、実施形態のある構成の一部を実施形態の他の構成に置き換えることが可能であり、実施形態のある構成に実施形態の他の構成を加えることも可能である。また、実施形態の構成の一部について、他の構成の追加、削除および置換の少なくともいずれか一つをすることが可能である。このような例としては、本実施形態の半導体装置１、すなわちＮチャンネルのＬＤＭＯＳトランジスタに限らず、ＰチャンネルのＬＤＭＯＳトランジスタに適用した構成であってもよい。また、対象となるデバイスの耐圧ターゲットも特に限定されず、距離Ｌ１，Ｌ２を含めて各構成の横方向のサイズも限定されない。また、半導体装置１は、他のトランジスタを形成するためのＬＤＤ（Lightly Doped Drain）注入等が構成に追加されていてもよい。
また、本実施形態の半導体装置１（ＮチャネルＬＤＭＯＳトランジスタ）は、Ｐ型半導体基板２上に形成されるが、このＰ型半導体基板２はＮ型エピ埋め込み層上に形成されたＰ型半導体領域として存在していてもよい。その場合、ソース電極およびＰ型半導体領域を、Ｎ型エピ埋め込み層を介したＰ型半導体基板と異なる電位に設定することも可能となる。これは、半導体装置１をハイサイドスイッチとして動作させることを想定した場合であり、この場合の耐圧はドレイン電極とソース電極との電位差で定義される。
また、本実施形態では、特許文献１に記載されたようなＮ型拡散領域内のＮチャンネルＬＤＭＯＳトランジスタにおいても、本発明の効果が得られるものと推測される。
ところで、厚膜酸化膜１１がＳＴＩ構造１２よりもＮ型ソース領域６側にずれて配置されている。これにより、領域Ａでの電界分布が変わるため、耐圧が向上する。
〔まとめ〕
本発明の態様１に係る半導体装置１は、第１導電型の半導体基板と、前記半導体基板の表層に形成された第１導電型のボディー領域と、前記ボディー領域に接するように形成された第２導電型のソース領域と、前記ボディー領域と離隔して形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、前記半導体基板の表層において前記ドレイン領域と接するように形成されており、前記ボディー領域と前記ドレイン領域との間に端部を有する第２導電型のドリフト領域と、少なくとも前記ゲート電極の前記ドレイン領域側の端部と重なるように前記半導体基板の上面から埋め込まれるように形成された電界を緩和する埋め込み酸化膜と、前記ボディー領域の底面と接触するように前記ボディー領域よりも深い位置に形成された第１導電型の半導体領域と、を備え、前記半導体領域は、前記半導体基板の上面に沿う方向に延在するように形成され、前記ボディー領域の前記ドレイン領域に向いた端の下方における第１基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第１距離と、前記ドレイン領域の前記埋め込み酸化膜側の端の下方における第２基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第２距離とが、前記ドリフト領域の端部を含む第１領域、および前記半導体領域の端と前記ドレイン領域との間の第２領域での電界の強度が０.３５ＭＶ／ｃｍ以下になるように設定されている。
上記の構成によれば、第１領域および第２領域での電界の強度が０.３５ＭＶ／ｃｍ以下に緩和される状態では、所望の電圧以上の耐圧を得ることができる。
本発明の態様２に係る半導体装置は、上記態様１において、前記ドリフト領域が、前記半導体領域よりも前記半導体基板の上面に近い位置に配置されていてもよい。
上記の構成によれば、それぞれ濃度が高い半導体領域とドリフト領域とが接するのを避けることができる。
本発明の態様３に係る半導体装置は、上記態様１または２において、前記第１距離および前記第２距離は、その和が一定であり、かつ、前記第１距離が第１距離下限値であり、前記第２距離が第２距離上限値である組み合わせから、前記第１距離が第１距離上限値であり、前記第２距離が第２距離下限値である組み合わせまでの範囲内の値を取り得るものであってもよい。
上記の構成によれば、当該範囲内において最適な第１距離および第２距離の組み合わせを選択することができる。
〔付記事項〕
本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。また、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。さらに、実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１ 半導体装置（横方向拡散ＭＯＳトランジスタ）
２ Ｐ型半導体基板（半導体基板）
２ａ 上面
３ Ｐ型拡散領域（半導体領域）
４ Ｐ型ボディー領域（ボディー領域）
５ Ｎ型ドリフト領域（ドリフト領域）
６ Ｎ型ソース領域（ソース領域）
８ Ｎ型ドレイン領域（ドレイン領域）
９ ゲート電極
１０ ゲート絶縁膜
１２ ＳＴＩ構造（埋め込み酸化膜）
Ａ 領域（第１領域）
Ｂ 領域（第２領域）
Ｌ１ 距離（第１距離）
Ｌ２ 距離（第２距離）
Ａ 領域（第１領域）
Ｂ 領域（第２領域）
Ｐ１ 第１基準位置
Ｐ２ 第２基準位置

Claims (3)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表層に形成された第１導電型のボディー領域と、
    前記ボディー領域に接するように形成された第２導電型のソース領域と、
    前記ボディー領域と離隔して形成された第２導電型のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、
    前記半導体基板の表層において前記ドレイン領域と接するように形成されており、前記ボディー領域と前記ドレイン領域との間に端部を有する第２導電型のドリフト領域と、
    少なくとも前記ゲート電極の前記ドレイン領域側の端部と重なり、かつ前記半導体基板の上面から埋め込まれるように形成されることにより電界を緩和する埋め込み酸化膜と、
    前記ボディー領域の底面と接触するように前記ボディー領域よりも深い位置に形成された第１導電型の半導体領域と、を備え、
    前記半導体領域は、前記半導体基板の上面に沿う方向に延在するように形成され、
    前記ボディー領域の前記ドレイン領域に向いた端の下方における第１基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第１距離と、
    前記ドレイン領域の前記埋め込み酸化膜側の端の下方における第２基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第２距離とが、
    前記ドリフト領域の端部を含む第１領域、および前記半導体領域の端と前記ドレイン領域との間の第２領域での電界の強度が０.３５ＭＶ／ｃｍ以下になるように設定されていることを特徴とする半導体装置。
  2. 前記ドリフト領域は、前記半導体領域よりも前記半導体基板の上面に近い位置に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１距離および前記第２距離は、その和が一定であり、かつ、前記第１距離が第１距離下限値であり、前記第２距離が第２距離上限値である組み合わせから、前記第１距離が第１距離上限値であり、前記第２距離が第２距離下限値である組み合わせまでの範囲内の値を取り得ることを特徴とする請求項１に記載の半導体装置。
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