WO2023095363A1 - 半導体装置とその製造方法 - Google Patents

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Definitions

  • the technology disclosed in this specification relates to a semiconductor device and its manufacturing method.
  • Japanese Patent Application Laid-Open No. 2018-101706 discloses a semiconductor device in which the impurity concentration of the portion in contact with the side surface of the trench gate is lowered.
  • the channel resistance is lowered because the impurity concentration of the portion of the p-type body layer that is in contact with the side surface of the trench gate is particularly lowered.
  • a semiconductor device disclosed in this specification can include a semiconductor layer having a first main surface and a second main surface, and a trench gate.
  • the semiconductor layer may have a first conductivity type drift region and a second conductivity type body region provided closer to the first main surface than the drift region.
  • the trench gate is provided in a trench extending from the first main surface of the semiconductor layer through the body region to reach the drift region. Sides of the trench gate are in contact with the body region and the drift region. Of the body region and the drift region, only the body region has a channel region with a lower impurity concentration than the side remote from the side of the trench gate in the portion in contact with the side of the trench gate. In this semiconductor device, since the channel region having a low impurity concentration is selectively formed only in the body region, it is possible to reduce only the channel resistance while suppressing an increase in drift resistance.
  • a method of manufacturing a semiconductor device disclosed in the present specification includes a trench forming step of forming a trench extending deep from a first conductivity type semiconductor layer having a first main surface and a second main surface from the first main surface. and an ion implantation step of implanting impurity ions of a second conductivity type into a surface layer portion of the semiconductor layer to form a body region, wherein the impurity ions are implanted into a range shallower than the trench. and a step.
  • the ion implantation step is performed so that the impurity ions irradiated into the trench do not exist in at least a partial range of the depth range implanted into the semiconductor layer. According to this manufacturing method, when the body region is formed in the ion implantation step, the impurity concentration in the portion of the body region facing the trench can be reduced.
  • FIG. 2 is a diagram schematically showing a cross-sectional view of a main part of a semiconductor layer in one step of manufacturing the semiconductor device of FIG. 1;
  • FIG. 2 is a diagram schematically showing a cross-sectional view of a main part of a semiconductor layer in one step of manufacturing the semiconductor device of FIG. 1;
  • FIG. 2 is a diagram schematically showing a cross-sectional view of a main part of a semiconductor layer in one step of manufacturing the semiconductor device of FIG. 1;
  • FIG. 2 is a diagram schematically showing a cross-sectional view of a main part of a semiconductor layer in one step of manufacturing the semiconductor device of FIG. 1;
  • FIG. 4 is a graph showing the relationship between trench taper angle and channel concentration percentage.
  • FIG. 10 is a diagram schematically showing a cross-sectional view of a main part of a semiconductor layer in one step of manufacturing a modification of the semiconductor device of FIG. 1;
  • a semiconductor device 1 is a type of semiconductor device called an n-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and has a first main surface 10a and a second main surface 10b.
  • the semiconductor layer 10, the drain electrode 22 covering the second main surface 10b of the semiconductor layer 10, the source electrode 24 covering the first main surface 10a of the semiconductor layer 10, and the surface layer portion of the semiconductor layer 10 are provided.
  • the first main surface 10a and the second main surface 10b are a pair of surfaces extending in parallel among the surfaces of the semiconductor layer 10 and perpendicular to the thickness direction of the semiconductor layer 10 .
  • the semiconductor layer 10 includes an n + -type drain region 11, an n-type drift region 12, a p-type electric field relaxation region 13, a p-type body region 14, an n + -type source region 15, and a p + -type region. and a body contact region 16 of the type.
  • the material of the semiconductor layer 10 is not particularly limited, but may be silicon carbide (SiC), for example.
  • the drain region 11 is provided in the back layer of the semiconductor layer 10 and contains a high concentration of n-type impurities.
  • the drain region 11 is provided at a position exposed on the second main surface 10 b of the semiconductor layer 10 and is in ohmic contact with the drain electrode 22 .
  • the drain region 11 is also a base substrate for epitaxial growth of the drift region 12, which will be described later.
  • the drift region 12 is provided on the surface of the drain region 11 , is arranged between the drain region 11 and the body region 14 , and is in contact with both the drain region 11 and the body region 14 .
  • the drift region 12 is formed by epitaxial growth from the surface of the drain region 11 and has a substantially constant n-type impurity concentration.
  • the electric field relaxation region 13 is provided on the drift region 12 and is provided so as to be in contact with the bottom surface of the trench gate 30 .
  • the electric field relaxation region 13 can alleviate electric field concentration on the bottom surface of the trench gate 30 .
  • the body region 14 is provided on the surface of the drift region 12 and arranged between the drift region 12 and the source region 15 and between the drift region 12 and the body contact region 16 .
  • the body region 14 has a main body region 14a and a channel region 14b.
  • the main body region 14 a is separated from the side surfaces of the trench gate 30 by the channel region 14 b and is the region of the body region 14 that is farther from the side surfaces of the trench gate 30 .
  • the channel region 14b is in contact with the side surface of the trench gate 30, is a region of the body region 14 on the side closer to the side surface of the trench gate 30, and has a lower p-type impurity concentration than the main body region 14a. .
  • the p-type impurity concentration of the main body region 14a is substantially constant, and the p-type impurity concentration of the channel region 14b increases as it approaches the side surface of the trench gate 30. descend.
  • the source region 15 is provided in the surface layer portion of the semiconductor layer 10, is provided on the surface of the body region 14, and contains n-type impurities at a high concentration. Source region 15 is provided at a position exposed on first main surface 10 a of semiconductor layer 10 and is in ohmic contact with source electrode 24 .
  • the body contact region 16 is provided in the surface layer portion of the semiconductor layer 10, is provided on the surface of the body region 14, and contains p-type impurities at a high concentration. Body contact region 16 is provided at a position exposed on first main surface 10 a of semiconductor layer 10 and is in ohmic contact with source electrode 24 .
  • Trench gate 30 is provided in trench TR1 extending from first main surface 10a of semiconductor layer 10 through source region 15 and body region 14 to reach drift region 12 .
  • the side surfaces of trench gate 30 are in contact with source region 15 , channel region 14 b of body region 14 , and drift region 12 , and the bottom surface of trench gate 30 is in contact with electric field relaxation region 13 .
  • the trench gate 30 has a gate insulating film 32 and a gate electrode 34 .
  • the gate electrode 34 is covered with the gate insulating film 32 on its side and bottom surfaces. Also, the gate electrode 34 is insulated from the source electrode 24 by an interlayer insulating film.
  • the semiconductor device 1 When a positive voltage higher than the source electrode 24 is applied to the drain electrode 22 and a positive voltage higher than the threshold voltage is applied to the gate electrode 32, the semiconductor device 1 is turned on. At this time, an inversion layer is formed in channel region 14 b of body region 14 in contact with the side surface of trench gate 30 . Electrons injected from the source region 15 move to the drift region 12 through the inversion layer of the channel region 14b, and the semiconductor device 1 is turned on. Since the p-type impurity concentration of the channel region 14b is low, the channel resistance is lowered. Note that the n-type impurity concentration of the drift region 12 in contact with the side surface of the trench gate 30 has not decreased.
  • the channel region 14b having a low impurity concentration is selectively formed only in the body region 14 in the portion in contact with the side surface of the trench gate 30. Therefore, the channel region 14b is formed while suppressing an increase in drift resistance. Only the resistance can be lowered.
  • the semiconductor device 1 can have low on-resistance characteristics.
  • the semiconductor device 1 When the positive voltage applied to the gate electrode 32 falls below the threshold voltage, the inversion layer of the channel region 14b disappears and the semiconductor device 1 is turned off. When semiconductor device 1 is turned off, a depletion layer spreads from the junction surface of drift region 12 and body region 14 to each of drift region 12 and body region 14 . Since body region 14 has main body region 14a with a high p-type impurity concentration, punch-through due to complete depletion of main body region 14a when semiconductor device 1 is turned off is suppressed. Therefore, the semiconductor device 1 can have high avalanche resistance characteristics.
  • a method for manufacturing the semiconductor device 1 will be described.
  • a semiconductor layer 10 in which a drain region 11 and a drift region 12 are laminated is prepared.
  • the semiconductor layer 10 is formed by crystal-growing the drain region 11 and the drift region 12 using an epitaxial growth technique.
  • a dry etching technique is used to form a trench TR1 extending from the first main surface 10a of the semiconductor layer 10 to a predetermined depth (an example of a trench forming process).
  • the taper angle ⁇ of trench TR1 is defined as the angle between an extension line extending parallel to the bottom surface of trench TR1 from the end of the bottom surface of trench TR1 and the side surface of trench TR1.
  • trench TR1 is formed to have a taper angle ⁇ of 87° or more.
  • an ion implantation technique is used to irradiate p-type impurity ions (for example, aluminum ions) toward the first main surface 10a of the semiconductor layer 10 (an example of an ion implantation step).
  • a body region 14 is formed by p-type impurity ions implanted into the surface layer portion of the semiconductor layer 10 (that is, a portion within a predetermined depth range from the first surface 10a), and is implanted into the bottom surface of the trench TR1 through the trench TR1.
  • An electric field relaxation region 13 is formed by the p-type impurity ions thus formed.
  • the p-type impurity concentration in the portion of the body region 14 exposed to the trench TR1 is lowered to form a channel region 14b.
  • the p-type impurity ions irradiated into the trench TR1 are implanted into the bottom surface of the trench TR1 through a depth range implanted into the semiconductor layer 10 (that is, a predetermined depth range from the first surface 10a). be. Therefore, if the trench TR1 were not formed, the p-type impurity ions implanted into the region corresponding to the trench TR1 could diffuse into the channel region 14b. Since there is no diffusion, the p-type impurity concentration of channel region 14b is reduced.
  • the p-type impurity ions of channel region 14b are diffused out into trench TR1, thereby lowering the p-type impurity concentration of channel region 14b. For these reasons, the p-type impurity concentration in the portion of body region 14 exposed to trench TR1 is selectively lowered to form channel region 14b.
  • the p-type impurity concentration at a predetermined depth in the semiconductor layer 10 is constant. Therefore, the position of the channel region 14b can be specified by specifying the region where the p-type impurity concentration is lowered in the plane of the semiconductor layer 10 at a predetermined depth.
  • a width 14W of the channel region 14b measured in a direction perpendicular to the side surface of the trench gate 30 may be 10 nm or more and 40 nm or less.
  • the width 14W of the channel region 14b is 10 nm or more, an inversion layer is formed in the channel region 14b, thereby lowering the channel resistance. If the width 14W of the channel region 14b is 40 nm or less, a wide main body region 14a can be ensured, so deterioration of avalanche resistance due to punch-through can be suppressed.
  • an ion implantation technique is used to implant n-type impurity ions (eg, nitrogen ions) and p-type impurity ions (eg, aluminum ions) into the surface layer of the semiconductor layer 10 to form a source. Region 15 and body contact region 16 are formed.
  • n-type impurity ions eg, nitrogen ions
  • p-type impurity ions eg, aluminum ions
  • a gate insulating film 32 and a gate electrode 34 are formed in the trench to form the trench gate 30 (see FIG. 1).
  • the second main surface 10b of the semiconductor layer 10 is coated with the drain electrode 22, and the first main surface 10a of the semiconductor layer 10 is coated with the source electrode 24, whereby the semiconductor device 1 is completed (see FIG. 1).
  • FIG. 6 shows the relationship between the taper angle ( ⁇ ) of the trench TR1 and the channel concentration percentage of the channel region 14b.
  • the channel concentration percentage is the percentage of the lowest p-type impurity concentration in the channel region 14b with respect to the p-type impurity concentration in the main body region 14a.
  • the channel concentration percentage depends on the taper angle ( ⁇ ) of trench TR1, and decreases as the taper angle ( ⁇ ) of trench TR1 increases.
  • the taper angle ( ⁇ ) of trench TR1 is 87° or more
  • the channel concentration percentage is 50% or less. That is, the p-type impurity concentration of at least a portion of the channel region 14b can be less than half the p-type impurity concentration of the main body region 14a.
  • FIG. 7 shows a modification of the ion implantation process.
  • the ion implantation of p-type impurity ions is performed with the shielding material 42 filled in the trenches TR1.
  • the shielding material 42 may be any material as long as it shields the p-type impurity ions so that the p-type impurity ions are not implanted into the bottom surface of the trench TR1. good too.
  • the shielding material 42 is a resist or a silicon oxide film
  • the shielding material 42 may be formed so as to protrude from the first major surface 10a of the semiconductor layer 10, as shown in FIG.
  • the p-type impurity concentration is selective by preventing the p-type impurity ions implanted into the shielding material 42 filling the trench TR1 from existing in at least part of the depth range of the body region 14.
  • channel region 14b can be formed.
  • the technology disclosed in this specification can include a semiconductor layer having a first main surface and a second main surface, and a trench gate.
  • the semiconductor layer may have a first conductivity type drift region and a second conductivity type body region provided closer to the first main surface than the drift region.
  • the trench gate is provided in a trench extending from the first main surface of the semiconductor layer through the body region to reach the drift region. Sides of the trench gate are in contact with the body region and the drift region. Of the body region and the drift region, only the body region has a channel region with a lower impurity concentration than the side remote from the side of the trench gate in the portion in contact with the side of the trench gate.
  • the impurity concentration of the second conductivity type in at least part of the channel region may be half or less of the impurity concentration of the second conductivity type in the body region farther from the side surface of the trench gate. .
  • This semiconductor device can have low on-resistance characteristics.
  • the semiconductor layer may further have a second conductivity type electric field relaxation region provided so as to be in contact with the bottom surface of the trench gate. In this semiconductor device, electric field concentration on the bottom surface of the trench gate is relaxed.
  • the taper angle of the side surface of the trench may be 87° or more.
  • the width of the channel region may be 40 nm or less when measured in a direction perpendicular to the side surface of the trench gate.
  • the width of the channel region having a low impurity concentration is limited, deterioration of avalanche resistance due to punch-through is suppressed.
  • a method of manufacturing a semiconductor device disclosed in the present specification includes a trench forming step of forming a trench extending deep from a first conductivity type semiconductor layer having a first main surface and a second main surface from the first main surface. and an ion implantation step of implanting impurity ions of a second conductivity type into a surface layer portion of the semiconductor layer to form a body region, wherein the impurity ions are implanted into a range shallower than the trench. and a step.
  • the ion implantation step is performed so that the impurity ions irradiated into the trench do not exist in at least a partial range of the depth range implanted into the semiconductor layer.
  • a side surface of the trench may be exposed in a depth range where the impurity ions are implanted into the semiconductor layer.
  • the impurity concentration of the portion of the body region exposed to the side surface of the trench can be selectively lowered.
  • the impurity ions may also be implanted into the bottom surface of the trench to form an electric field relaxation region. According to this manufacturing method, the body region and the electric field relaxation region can be formed simultaneously.
  • the trench may be filled with a shielding material. According to this manufacturing method, only the body region can be formed in the ion implantation step.
  • the taper angle of the side surface of the trench may be 87° or more.
  • the impurity concentration of the portion of the body region exposed to the side surface of the trench can be set to be half or less of the impurity concentration of the body region farther from the side surface of the trench.

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Abstract

半導体装置１は、第１主面（１０ａ）と第２主面（１０ｂ）を有する半導体層（１０）と、トレンチゲート（３０）と、を備えている。半導体層は、ｎ型のドリフト領域（１２）と、ドリフト領域よりも第１主面側に設けられているｐ型のボディ領域（１４）と、を有している。トレンチゲートは、半導体層の第１主面からボディ領域を貫通してドリフト領域に達するトレンチ（ＴＲ１）内に設けられている。トレンチゲートの側面は、ボディ領域とドリフト領域に接している。トレンチゲートの側面に接する部分において、ボディ領域とドリフト領域のうちのボディ領域のみが、トレンチゲートの側面から遠い側よりも不純物濃度が低いチャネル領域（１４ｂ）を有している。

Description

半導体装置とその製造方法 関連出願の相互参照
　本出願は、２０２１年１１月２４日に出願された日本特許出願特願２０２１－１９００５１の関連出願であり、この特許出願に基づく優先権を主張するものであり、この特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書が開示する技術は、半導体装置とその製造方法に関する。
　特開２０１８－１０１７０６号公報には、トレンチゲートの側面に接する部分の不純物濃度を低下させた半導体装置が開示されている。特開２０１８－１０１７０６号公報に開示される半導体装置では、特にｐ型ボディ層のうちのトレンチゲートの側面に接する部分の不純物濃度が低下しているので、チャネル抵抗が低下するとされている。
　しかしながら、特許文献１の技術では、ｎ型ドリフト層のうちのトレンチゲートの側面に接する部分の不純物濃度も低下している。本発明者らの検討によると、このような半導体装置では、ドリフト抵抗の増加が問題となることが分かってきた。
　本明細書が開示する半導体装置は、第１主面と第２主面を有する半導体層と、トレンチゲートと、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域よりも前記第１主面側に設けられている第２導電型のボディ領域と、を有することができる。前記トレンチゲートは、前記半導体層の前記第１主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ内に設けられている。前記トレンチゲートの側面は、前記ボディ領域と前記ドリフト領域に接している。前記トレンチゲートの側面に接する部分において、前記ボディ領域と前記ドリフト領域のうちの前記ボディ領域のみが、前記トレンチゲートの側面から遠い側よりも不純物濃度が低いチャネル領域を有している。この半導体装置では、前記ボディ領域のみに不純物濃度が低いチャネル領域が選択的に形成されているので、ドリフト抵抗の増加を抑えながら、チャネル抵抗のみを低下させることができる。
　本明細書が開示する半導体装置の製造方法は、第１主面と第２主面を有する第１導電型の半導体層の前記第１主面から深部に向けて延びるトレンチを形成するトレンチ形成工程と、前記半導体層の表層部に第２導電型の不純物イオンをイオン注入してボディ領域を形成するイオン注入工程であって、前記不純物イオンは前記トレンチよりも浅い範囲に注入される、イオン注入工程と、を備えることができる。前記イオン注入工程では、前記トレンチ内に向けて照射される前記不純物イオンが、前記半導体層に注入される深さ範囲の少なくとも一部の範囲に存在しないように実施される。この製造方法によると、前記イオン注入工程で前記ボディ領域を形成したときに、前記ボディ領域のうちの前記トレンチに面する部分の不純物濃度を低下させることができる。
半導体装置の要部断面図を模式的に示す図である。 図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。 図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。 図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。 図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。 トレンチのテーパ角度とチャネル濃度パーセントの関係を示す図である。 図１の半導体装置の変形例を製造する一工程における半導体層の要部断面図を模式的に示す図である。
　図１に示されるように、半導体装置１は、ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置であり、第１主面１０ａと第２主面１０ｂを有する半導体層１０と、半導体層１０の第２主面１０ｂを被覆するドレイン電極２２と、半導体層１０の第１主面１０ａを被覆するソース電極２４と、半導体層１０の表層部に設けられているトレンチゲート３０と、を備えている。ここで、第１主面１０ａと第２主面１０ｂは、半導体層１０の表面のうちの平行な関係で延びている一対の面であり、半導体層１０の厚み方向に直交する面である。半導体層１０は、ｎ+型のドレイン領域１１と、ｎ型のドリフト領域１２と、ｐ型の電界緩和領域１３と、ｐ型のボディ領域１４と、ｎ+型のソース領域１５と、ｐ+型のボディコンタクト領域１６と、を有している。半導体層１０の材料は、特に限定されるものではないが、例えば炭化シリコン（ＳｉＣ）であってもよい。
　ドレイン領域１１は、半導体層１０の裏層部に設けられており、ｎ型不純物を高濃度に含んでいる。ドレイン領域１１は、半導体層１０の第２主面１０ｂに露出する位置に設けられており、ドレイン電極２２にオーミック接触している。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。
　ドリフト領域１２は、ドレイン領域１１の表面上に設けられており、ドレイン領域１１とボディ領域１４の間に配置されており、ドレイン領域１１とボディ領域１４の双方に接している。ドリフト領域１２は、ドレイン領域１１の表面からエピタキシャル成長して形成されており、ｎ型の不純物濃度が略一定である。
　電界緩和領域１３は、ドリフト領域１２上に設けられており、トレンチゲート３０の底面に接するように設けられている。電界緩和領域１３は、トレンチゲート３０の底面の電界集中を緩和することができる。
　ボディ領域１４は、ドリフト領域１２の表面上に設けられており、ドリフト領域１２とソース領域１５の間及びドリフト領域１２とボディコンタクト領域１６の間に配置されている。ボディ領域１４は、メインボディ領域１４ａとチャネル領域１４ｂを有している。メインボディ領域１４ａは、トレンチゲート３０の側面からチャネル領域１４ｂによって隔てられており、ボディ領域１４のうちのトレンチゲート３０の側面から遠い側の領域である。チャネル領域１４ｂは、トレンチゲート３０の側面に接しており、ボディ領域１４のうちのトレンチゲート３０の側面に近い側の領域であり、メインボディ領域１４ａよりもｐ型の不純物濃度が薄い領域である。半導体層１０の主面に平行な面で計測したときに、メインボディ領域１４ａのｐ型の不純物濃度は略一定であり、チャネル領域１４ｂのｐ型の不純物濃度はトレンチゲート３０の側面に近づくにつれて低下する。
　ソース領域１５は、半導体層１０の表層部に設けられており、ボディ領域１４の表面上に設けられており、ｎ型不純物を高濃度に含んでいる。ソース領域１５は、半導体層１０の第１主面１０ａに露出する位置に設けられており、ソース電極２４にオーミック接触している。
　ボディコンタクト領域１６は、半導体層１０の表層部に設けられており、ボディ領域１４の表面上に設けられており、ｐ型不純物を高濃度に含んでいる。ボディコンタクト領域１６は、半導体層１０の第１主面１０ａに露出する位置に設けられており、ソース電極２４にオーミック接触している。
　トレンチゲート３０は、半導体層１０の第１主面１０ａからソース領域１５及びボディ領域１４を貫通してドリフト領域１２に達するトレンチＴＲ１内に設けられている。トレンチゲート３０の側面はソース領域１５とボディ領域１４のチャネル領域１４ｂとドリフト領域１２に接しており、トレンチゲート３０の底面は電界緩和領域１３に接している。トレンチゲート３０は、ゲート絶縁膜３２及びゲート電極３４を有している。ゲート電極３４は、その側面及び底面がゲート絶縁膜３２で被覆されている。また、ゲート電極３４は、層間絶縁膜によってソース電極２４から絶縁されている。
　次に、半導体装置１の動作について説明する。ソース電極２４よりも高い正電圧がドレイン電極２２に印加され、ゲート電極３２に閾値電圧よりも高い正電圧が印加されると、半導体装置１はオンとなる。このとき、トレンチゲート３０の側面に接するボディ領域１４のチャネル領域１４ｂ内に反転層が形成される。ソース領域１５から注入された電子は、チャネル領域１４ｂの反転層を介してドリフト領域１２に移動し、半導体装置１がオンする。チャネル領域１４ｂのｐ型の不純物濃度が低いので、チャネル抵抗が低下する。なお、トレンチゲート３０の側面に接するドリフト領域１２のｎ型の不純物濃度は低下していない。このため、ドリフト抵抗の増加は抑えられている。このように、半導体装置１では、トレンチゲート３０の側面に接する部分において、ボディ領域１４のみに不純物濃度が低いチャネル領域１４ｂが選択的に形成されているので、ドリフト抵抗の増加を抑えながら、チャネル抵抗のみを低下させることができる。半導体装置１は、低オン抵抗な特性を有することができる。
　ゲート電極３２に印加される正電圧が閾値電圧を下回ると、チャネル領域１４ｂの反転層が消失し、半導体装置１がオフとなる。半導体装置１がオフすると、ドリフト領域１２とボディ領域１４の接合面からドリフト領域１２とボディ領域１４の各々に空乏層が広がる。ボディ領域１４はｐ型の不純物濃度が高いメインボディ領域１４ａを有しているので、半導体装置１がオフしたときにメインボディ領域１４ａが完全空乏化してパンチスルーすることが抑えられている。このため、半導体装置１は、高アバランシェ耐量な特性を有することができる。
　次に、半導体装置１の製造方法を説明する。まず、図２に示されるように、ドレイン領域１１とドリフト領域１２が積層した半導体層１０を準備する。この半導体層１０は、エピタキシャル成長技術を利用して、ドレイン領域１１からドリフト領域１２を結晶成長して形成される。
　次に、図３に示されるように、ドライエッチング技術を利用して、半導体層１０の第１主面１０ａから所定深さまで延びるトレンチＴＲ１を形成する（トレンチ形成工程の一例）。ここで、トレンチＴＲ１のテーパ角θは、トレンチＴＲ１の底面の端部からトレンチＴＲ１の底面に平行に延長した延長線とトレンチＴＲ１の側面の間の角度として定義される。後述するように、トレンチＴＲ１は、テーパ角θが８７°以上となるように形成されている。
　次に、図４に示されるように、イオン注入技術を利用して、半導体層１０の第１主面１０ａに向けてｐ型不純物イオン（例えば、アルミニウムイオン）を照射する（イオン注入工程の一例）。半導体層１０の表層部（即ち、第１表面１０ａから所定の深さ範囲の部分）に注入されたｐ型不純物イオンによってボディ領域１４が形成され、トレンチＴＲ１を通過してトレンチＴＲ１の底面に注入されたｐ型不純物イオンによって電界緩和領域１３が形成される。
　このイオン注入工程では、ボディ領域１４のうちのトレンチＴＲ１に露出する部分のｐ型の不純物濃度が低下し、チャネル領域１４ｂが形成される。トレンチＴＲ１内に向けて照射されるｐ型不純物イオンは、半導体層１０に注入される深さ範囲（即ち、第１表面１０ａから所定の深さ範囲）を通過してトレンチＴＲ１の底面に注入される。このため、仮にトレンチＴＲ１が形成されていなければ、トレンチＴＲ１に対応した領域に注入されたｐ型不純物イオンがチャネル領域１４ｂに拡散し得るが、本製造方法では、そのようなｐ型不純物イオンの拡散が存在しないことから、チャネル領域１４ｂのｐ型の不純物濃度が低下する。また、チャネル領域１４ｂのｐ型不純物イオンがトレンチＴＲ１内に外方拡散することにより、チャネル領域１４ｂのｐ型の不純物濃度が低下する。これらの理由により、ボディ領域１４のうちのトレンチＴＲ１に露出する部分のｐ型の不純物濃度が選択的に低下し、チャネル領域１４ｂが形成される。
　イオン注入工程では、ｐ型不純物イオンは半導体層１０の面内に均一に照射される。このため、半導体層１０の所定深さのｐ型の不純物濃度、即ち、メインボディ領域１４ａの所定深さのｐ型の不純物濃度は一定である。このため、半導体層１０の所定深さの面内においてｐ型の不純物濃度が低下している領域を特定することで、チャネル領域１４ｂの位置を特定することができる。トレンチゲート３０の側面に直交する方向に計測したときのチャネル領域１４ｂの幅１４Ｗは、１０ｎｍ以上であり、且つ、４０ｎｍ以下であってもよい。チャネル領域１４ｂの幅１４Ｗが１０ｎｍ以上であれば、チャネル領域１４ｂ内に反転層が形成されるので、チャネル抵抗が低下する。チャネル領域１４ｂの幅１４Ｗが４０ｎｍ以下であれば、メインボディ領域１４ａを広く確保することができるので、パンチスルーによるアバランシェ耐量の悪化を抑えることができる。
　次に、図５に示されるように、イオン注入技術を利用して、半導体層１０の表層部にｎ型不純物イオン（例えば窒素イオン）及びｐ型不純物イオン（例えばアルミニウムイオン）を注入し、ソース領域１５及びボディコンタクト領域１６を形成する。次に、ＣＶＤ技術を利用して、そのトレンチ内にゲート絶縁膜３２及びゲート電極３４を形成し、トレンチゲート３０を形成する（図１参照）。最後に、半導体層１０の第２主面１０ｂにドレイン電極２２を被膜し、半導体層１０の第１主面１０ａにソース電極２４を被膜すると、半導体装置１が完成する（図１参照）。
　図６に、トレンチＴＲ１のテーパ角度（θ）とチャネル領域１４ｂのチャネル濃度パーセントの関係を示す。チャネル濃度パーセントは、メインボディ領域１４ａのｐ型の不純物濃度に対するチャネル領域１４ｂのうちの最も低いｐ型の不純物濃度を百分率で表したものである。図６に示されるように、チャネル濃度パーセントは、トレンチＴＲ１のテーパ角度（θ）に依存し、トレンチＴＲ１のテーパ角度（θ）が大きくなるほど低下する。トレンチＴＲ１のテーパ角度（θ）が８７°以上になると、チャネル濃度パーセントが５０％以下となる。即ち、チャネル領域１４ｂの少なくとも一部のｐ型の不純物濃度が、メインボディ領域１４ａのｐ型の不純物濃度の半分以下となることができる。
　図７に、イオン注入工程の変形例を示す。この例では、トレンチＴＲ１内に遮蔽材４２が充填された状態で、ｐ型不純物イオンのイオン注入が実施される。これにより、トレンチＴＲ１の底面に電界緩和領域が形成されないようにすることができる。遮蔽材４２は、ｐ型不純物イオンがトレンチＴＲ１の底面に注入されないようにｐ型不純物イオンを遮蔽するものであればよく、例えばレジスト、シリコン酸化膜、又は、メタル入りの流動性材料であってもよい。遮蔽材４２がレジスト又はシリコン酸化膜の場合、図７に示すように、半導体層１０の第１主面１０ａから突出するように遮蔽材４２が形成されてもよい。この例でも、トレンチＴＲ１を充填する遮蔽材４２内に注入されるｐ型不純物イオンがボディ領域１４の深さ範囲の少なくとも一部において存在しないようにすることで、ｐ型の不純物濃度が選択的に低下したチャネル領域１４ｂを形成することができる。
　以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
　本明細書が開示する技術は、第１主面と第２主面を有する半導体層と、トレンチゲートと、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域よりも前記第１主面側に設けられている第２導電型のボディ領域と、を有することができる。前記トレンチゲートは、前記半導体層の前記第１主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ内に設けられている。前記トレンチゲートの側面は、前記ボディ領域と前記ドリフト領域に接している。前記トレンチゲートの側面に接する部分において、前記ボディ領域と前記ドリフト領域のうちの前記ボディ領域のみが、前記トレンチゲートの側面から遠い側よりも不純物濃度が低いチャネル領域を有している。
　上記半導体装置では、前記チャネル領域の少なくとも一部の第２導電型の不純物濃度が、前記トレンチゲートの側面から遠い側の前記ボディ領域の第２導電型の不純物濃度の半分以下となってもよい。この半導体装置は、低オン抵抗な特性を有することができる。
　上記半導体装置では、前記半導体層が、前記トレンチゲートの底面に接するように設けられている第２導電型の電界緩和領域をさらに有していてもよい。この半導体装置では、トレンチゲートの底面の電界集中が緩和される。
　上記半導体装置では、前記トレンチの側面のテーパ角度が８７°以上であってもよい。
　上記半導体装置では、前記トレンチゲートの側面に直交する方向に計測したときの前記チャネル領域の幅が４０ｎｍ以下であってもよい。この半導体装置では、不純物濃度が低いチャネル領域の幅が制限されているので、パンチスルーによるアバランシェ耐量の悪化が抑えられている。
　本明細書が開示する半導体装置の製造方法は、第１主面と第２主面を有する第１導電型の半導体層の前記第１主面から深部に向けて延びるトレンチを形成するトレンチ形成工程と、前記半導体層の表層部に第２導電型の不純物イオンをイオン注入してボディ領域を形成するイオン注入工程であって、前記不純物イオンは前記トレンチよりも浅い範囲に注入される、イオン注入工程と、を備えることができる。前記イオン注入工程では、前記トレンチ内に向けて照射される前記不純物イオンが、前記半導体層に注入される深さ範囲の少なくとも一部の範囲に存在しないように実施される。
　上記製造方法の前記イオン注入工程では、前記半導体層に前記不純物イオンが注入される深さ範囲において、前記トレンチの側面が露出していてもよい。この製造方法によると、前記ボディ領域のうちの前記トレンチの側面に露出する部分の不純物濃度を選択的に低くすることができる。さらに、このイオン注入工程では、前記トレンチの底面にも前記不純物イオンが注入され、電界緩和領域が形成されてもよい。この製造方法によると、前記ボディ領域と前記電界緩和領域を同時に形成することができる。
　上記製造方法の前記イオン注入工程では、前記トレンチ内に遮蔽材が充填されていてもよい。この製造方法によると、前記イオン注入工程において前記ボディ領域のみを形成することができる。
　上記製造方法では、前記トレンチの側面のテーパ角度が８７°以上であってもよい。この製造方法によると、前記ボディ領域のうちの前記トレンチの側面に露出する部分の不純物濃度を、前記トレンチの側面から遠い側の前記ボディ領域の不純物濃度の半分以下とすることができる。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。上記実施形態では、ＭＯＳＦＥＴを例示したが、本明細書が開示する技術は、トレンチゲートを備える他の種類の半導体装置、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用可能である。また、上記実施形態では、ｎチャネル型の半導体装置を説明したが、本明細書が開示する技術は、ｐチャネル型の半導体装置にも適用可能である。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (12)

  1. 　半導体装置（１）であって、
    　第１主面（１０ａ）と第２主面（１０ｂ）を有する半導体層（１０）と、
    　トレンチゲート（３０）と、を備えており、
    　前記半導体層は、
    　　第１導電型のドリフト領域（１２）と、
    　　前記ドリフト領域よりも前記第１主面側に設けられている第２導電型のボディ領域（１４）と、を有しており、
    　前記トレンチゲートは、前記半導体層の前記第１主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ（ＴＲ１）内に設けられており、
    　前記トレンチゲートの側面は、前記ボディ領域と前記ドリフト領域に接しており、
    　前記トレンチゲートの側面に接する部分において、前記ボディ領域と前記ドリフト領域のうちの前記ボディ領域のみが、前記トレンチゲートの側面から遠い側よりも不純物濃度が低いチャネル領域（１４ｂ）を有している、半導体装置。
  2. 　前記チャネル領域の少なくとも一部の第２導電型の不純物濃度は、前記トレンチゲートの側面から遠い側の前記ボディ領域の第２導電型の不純物濃度に対して半分以下である、請求項１に記載の半導体装置。
  3. 　前記半導体層は、
    　　前記トレンチゲートの底面に接するように設けられている第２導電型の電界緩和領域（１３）、をさらに有している、請求項１又は２に記載の半導体装置。
  4. 　前記トレンチの側面のテーパ角度が８７°以上である、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記トレンチゲートの側面に直交する方向に計測したときの前記チャネル領域の幅が４０ｎｍ以下である、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記半導体層が炭化シリコンである、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　半導体装置（１）の製造方法であって、
    　第１主面（１０ａ）と第２主面（１０ｂ）を有する第１導電型の半導体層（１０）の前記第１主面から深部に向けて延びるトレンチ（ＴＲ１）を形成するトレンチ形成工程と、
    　前記半導体層の表層部に第２導電型の不純物イオンをイオン注入してボディ領域（１４）を形成するイオン注入工程であって、前記不純物イオンは前記トレンチよりも浅い範囲に注入される、イオン注入工程と、を備えており、
    　前記イオン注入工程では、前記トレンチ内に向けて照射される前記不純物イオンが、前記半導体層に注入される深さ範囲の少なくとも一部の範囲に存在しないように実施される、半導体装置の製造方法。
  8. 　前記イオン注入工程では、前記半導体層に前記不純物イオンが注入される深さ範囲において、前記トレンチの側面が露出している、請求項７に記載の半導体装置の製造方法。
  9. 　前記イオン注入工程では、前記トレンチの底面にも前記不純物イオンが注入され、電界緩和領域が形成される、請求項８に記載の半導体装置の製造方法。
  10. 　前記イオン注入工程では、前記トレンチ内に遮蔽材（４２）が充填されている、請求項７に記載の半導体装置の製造方法。
  11. 　前記トレンチの側面のテーパ角度が８７°以上である、請求項７～１０のいずれか一項に記載の半導体装置の製造方法。
  12. 　前記半導体層が炭化シリコンである、請求項７～１１のいずれか一項に記載の半導体装置の製造方法。
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