KR102480558B1 - 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법 - Google Patents

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정진영
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Abstract

균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법이 개시된다. 전력 반도체 장치는, 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 수평 방향에서 미리 지정된 이격폭으로 서로 이격하도록 다수 개 형성되는 제2 도전형의 바디 영역; 인접한 바디 영역들의 이격 공간에 양 측면이 인접한 바디 영역들에 접해지도록 형성되는 제1 도전형의 JFET 영역과 제1 도전형의 저저항 영역; 및 상기 저저항 영역으로부터 미리 지정된 채널 길이만큼 수평 방향에서 이격되어 위치되도록 상기 저저항 영역에 인접된 바디 영역들 내부의 표층부에 각각 형성되는 제1 도전형의 소스 영역을 포함한다.

Description

균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법{Silicon Carbide power semiconductor device having uniform channel length and manufacturing method thereof}
본 발명은 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법에 관한 것이다.
절연게이트 바이폴라 트랜지스터(IGBT), 전력용 금속-산화물-반도체 전계효과 트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터 등과 같이, 전력전자분야에서 중요한 요소인 전력 반도체 장치는, 자동차 응용분야뿐 아니라 다양한 산업 분야의 다양한 요구(예를 들어, 높은 절연 전압, 낮은 도통 손실, 스위칭 속도, 낮은 스위칭 손실 등)를 충족하도록 개발되고 있다.
전력 반도체 장치의 제작을 위한 재료로서, 실리콘 카바이드(SiC)는 실리콘(Si)에 비해, 최대 임계 전계가 10배 높고 에너지 밴드갭이 3배 높아 높은 항복전압(BV)을 지니는 우수한 전력 반도체 장치를 제작할 수 있는 장점이 있다. 이로 인해, 실리콘 카바이드 전력 반도체 장치의 구현을 위해 공정이나 구조에 대한 다양한 연구가 진행되고 있다.
도 1은 종래기술에 따른 실리콘 카바이드 파워 모스펫의 단면도이다.
도 1을 참조하면, 실리콘 카바이드 파워 모스펫은 N+ 도전형의 실리콘 카바이드(SiC) 기판(50) 상에 N- 도전형의 드리프트 영역(20)이 형성된 에피텍셜 기판(epitaxial substrate)인 반도체 기판으로 형성되고, 반도체 기판의 표층부에 모스(MOS) 구조가 형성된다.
모스 구조가 형성되는 반도체 기판의 표층부에는 수평 방향에서 서로 이격하도록 다수 개의 P 도전형의 바디 영역(30)이 형성되고, 서로 인접하는 바디 영역(30)을 가로지르는 반도체 기판의 상측에 게이트 절연막(47)을 개재하여 게이트 전극(49)이 형성된다.
바디 영역(30) 내에는 게이트 전극(49)의 가장 자리에 대응되도록 N+ 도전형의 소스 영역(40)이 형성되고, 소스 영역(40)에 접촉하여 P+ 도전형의 컨택 영역(32)이 형성된다. 소스 영역(40)과 컨택 영역(32)에 전기적으로 접속되도록 반도체 기판의 표면에는 소스 메탈(45)이 형성된다. 또한, 실리콘 카바이드 기판(50)의 하부에는 드레인 메탈(60)이 형성된다.
전술한 구조에 의해 실리콘 카바이드 파워 모스펫은 게이트 전극(49)에 적절한 전압이 인가되면, 바디 영역(30) 중에서 게이트 전극(49)의 하부에 위치하는 채널 영역에 반전층이 형성되어 트랜지스터로 동작된다.
실리콘 소재로 제작되는 파워 모스펫인 경우에는 게이트 구조를 먼저 형성하고, 이를 마스크(mask)로 이용하여 N+ 도전형의 소스 영역(40)을 형성할 수 있어 자기 정렬(self-align) 공정의 적용이 가능하다.
그러나, 실리콘 카바이드 소재로 제작되는 파워 모스펫인 경우에는 반도체 기판에 이온을 주입한 후 약 1,500도 이상의 고온 열공정을 진행해야 하기 때문에, 게이트 구조의 형성 이전에 바디 영역(30), 소스 영역(40) 및 컨택 영역(32)과 같은 이온 영역을 형성하여야만 한다.
이로 인해, 실리콘 카바이드 파워 모스펫에서는 자기 정렬(self-align) 공정의 적용이 어렵고, 바디 영역(30)과 소스 영역(40) 형성시 각각 별도의 마스크를 이용하기 때문에, 사진 공정 진행시 오정렬(mis-align)로 인해 양 측의 채널 길이(도 1의 Lch1과 Lch2)가 불균일(Lch1 ≠ Lch2)해지는 경우가 다수 발생되고 있다.
이와 같이, 실리콘 카바이드 파워 모스펫의 트랜지스터 셀에서 채널 길이가 비대칭(asymmetrical)해지면 스위칭 온/오프 및 도통시 트랜지스터 셀당 전류 밀도의 편차가 발생되고, 과도 상태에서 과전류 도통 영역의 열적 스트레스(thermal stress)로 인하여 소자의 내구성(ruggedness)이 취약해지는 문제점이 있다.
이 발명의 배경이 되는 기술 부분에 기재된 사항은 발명의 배경 이해를 위한 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이라고 단정될 수는 없다.
일본특허등록공보 제6777975호
본 발명은 채널 길이(channel length)를 균일화하여 스위칭 온/오프 및 도통시 트랜지스터 셀당 전류 밀도의 편차 발생을 방지함으로써 소자의 내구성(ruggedness)을 강화할 수 있는, 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명은 소스 영역과 저저항 영역을 형성하기 위한 마스크와 JFET 영역을 형성하기 위한 마스크가 공유되도록 함으로써, 전력 반도체 장치의 제조시 요구되는 마스크의 수량을 감소시키고, 제조 공정의 복잡도도 감소시킬 수 있는, 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 수평 방향에서 미리 지정된 이격폭(WS)으로 서로 이격하도록 다수 개 형성되는 제2 도전형의 바디 영역; 인접한 바디 영역들의 이격 공간에 양 측면이 인접한 바디 영역들에 접해지도록 형성되는 제1 도전형의 JFET 영역과 제1 도전형의 저저항 영역; 및 상기 저저항 영역으로부터 미리 지정된 채널 길이만큼 수평 방향에서 이격되어 위치되도록 상기 저저항 영역에 인접된 바디 영역들 내부의 표층부에 각각 형성되는 제1 도전형의 소스 영역을 포함하되, 상기 JFET 영역은 상기 이격폭(WS) 만큼의 폭 길이로 상기 이격 공간의 하부 영역에 형성되고, 상기 저저항 영역은 상기 JFET 영역에 접촉하여 상기 이격 공간의 상부 영역에 형성되며, 상기 저저항 영역은 제1 방향에서 인접한 바디 영역과 오버랩 길이 OL1만큼 상하 방향의 오버랩 영역을 형성하고, 상기 제1 방향의 역방향인 제2 방향에서 인접한 바디 영역과 오버랩 길이 OL2만큼 상하 방향의 오버랩 영역을 형성하는 폭 길이 WS + OL1 + OL2로 형성되되, 상기 저저항 영역이 인접한 바디 영역들과의 오버랩 길이 OL1과 OL2는 일치하지 않는 것을 특징으로 하는 전력 반도체 장치가 제공된다.
상기 드리프트 영역은 제1 도전형의 실리콘 카바이드 기판 상에 에피텍셜 성장된 것일 수 있다.
동일한 마스크를 적용하여 상기 JFET 영역, 상기 저저항 영역 및 상기 소스 영역이 각각 형성되되, 상기 JFET 영역의 형성 공정에서, 오버랩되지 않은 상기 저저항 영역의 하부에는 제1 도전형의 상기 JFET 영역이 형성되고, 오버랩된 상기 저저항 영역의 하부와 상기 소스 영역의 하부에는 제2 도전형의 바디 영역이 유지되도록, 상기 JFET 영역을 형성하기 위한 불순물 주입 농도는 바디 영역의 불순물 주입 농도에 비해 상대적으로 낮게 설정될 수 있다.
이온 주입에 의해 형성된 상기 바디 영역, 상기 JFET 영역, 상기 저저항 영역 및 상기 소스 영역의 도즈(dose)는 “저저항 영역 = 소스 영역 > 바디 영역 > JFET 영역"의 크기 관계를 가질 수 있다.
상기 오버랩 길이 OL1과 OL2 각각은 0(zero)부터 미리 지정된 한계값의 범위에 속하는 값이고, 상기 저저항 영역이 상기 JFET 영역에 대해 상대적으로 측면 방향에서 시프트(shift) 가능한 영역의 범위를 한정하는 상기 한계값은 상기 소스 영역과 상기 바디 영역을 형성하는 사진(photo) 공정에 대해 미리 설정된 오정렬 마진과 같거나 상대적으로 큰 값으로 설정될 수 있다.
상기 바디 영역은 Al 이온 주입에 의해 형성될 수 있고, 상기 소스 영역과 상기 저저항 영역은 N(Nitrogen) 및 Ph(Phosphorus) 중 하나 이상인 이온 주입에 의해 형성될 수 있다.
상기 JFET 영역은 상기 저저항 영역의 바닥 깊이부터 상기 바디 영역의 바닥 깊이까지의 중간 위치에 1e12/cm2 이상이고 1e13/cm2 미만인 도즈로 제1 도전형 이온이 주입되어 형성될 수 있다.
상기 전력 반도체 장치는 모스펫 트랜지스터일 수 있고, 절연 게이트 바이폴라 트랜지스터일 수도 있다.
본 발명의 다른 측면에 따르면, (a) 제1 도전형의 실리콘 카바이드 기판에 에피텍셜 성장된 드리프트 영역의 상부에 수평 방향에서 미리 지정된 이격폭(WS)의 이격 공간을 가지도록 서로 이격된 제2 도전형의 바디 영역이 다수 개 형성되는 단계; (b) 제1 마스크를 적용한 제1 도전형의 이온 주입에 의해, 인접한 바디 영역들의 이격 공간의 상부 영역에 양 측면이 인접한 바디 영역들에 접해지도록 제1 도전형의 저저항 영역이 형성되고, 상기 저저항 영역으로부터 미리 지정된 채널 길이만큼 수평 방향에서 이격되어 위치되도록 상기 저저항 영역에 인접된 바디 영역들 내부의 표층부에 제1 도전형의 소스 영역이 형성되는 단계; 및 (c) 상기 제1 마스크를 적용한 제1 도전형의 이온 주입에 의해, 상기 이격 공간의 하부 영역에 상기 이격폭(WS)의 폭 길이를 가지는 JFET 영역이 형성되는 단계를 포함하되, 상기 단계 (b)에서, 상기 저저항 영역은 제1 방향에서 인접한 바디 영역과 오버랩 길이 OL1만큼 상하 방향의 오버랩 영역을 형성하고, 상기 제1 방향의 역방향인 제2 방향에서 인접한 바디 영역과 오버랩 길이 OL2만큼 상하 방향의 오버랩 영역을 형성하는 폭 길이 WS + OL1 + OL2로 형성되고, 상기 소스 영역의 하부 및 오버랩되지 않은 상기 저저항 영역의 하부에서 상기 바디 영역이 유지되도록, 상기 단계 (c)에서의 이온 주입 농도는 상기 바디 영역의 이온 주입 농도에 비해 상대적으로 낮게 설정되는 것을 특징으로 하는, 전력 반도체 장치 제조 방법이 제공된다.
상기 저저항 영역이 인접한 바디 영역들과의 오버랩 길이 OL1과 OL2는 일치하지 않을 수 있다.
이온 주입에 의해 형성된 상기 바디 영역, 상기 JFET 영역, 상기 저저항 영역 및 상기 소스 영역의 도즈(dose)는 “저저항 영역 = 소스 영역 > 바디 영역 > JFET 영역"의 크기 관계를 가질 수 있다.
상기 오버랩 길이 OL1과 OL2 각각은 0(zero)부터 미리 지정된 한계값의 범위에 속하는 값이고, 상기 저저항 영역이 상기 JFET 영역에 대해 상대적으로 측면 방향에서 시프트 가능한 영역의 범위를 한정하는 상기 한계값은 상기 소스 영역과 상기 바디 영역을 형성하는 사진(photo) 공정에 대해 미리 설정된 오정렬 마진과 같거나 상대적으로 큰 값으로 설정될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따른 실리콘 카바이드 전력 반도체 장치는, 채널 길이를 균일화되어 스위칭 온/오프 및 도통시 트랜지스터 셀당 전류 밀도의 편차 발생이 방지됨으로써 소자의 내구성이 강화되는 효과가 있다.
또한, 소스 영역과 저저항 영역을 형성하기 위한 마스크와 JFET 영역을 형성하기 위한 마스크가 공유되도록 함으로써, 전력 반도체 장치의 제조시 요구되는 마스크의 수량을 감소되고, 제조 공정의 복잡도도 감소되는 효과가 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래기술에 따른 실리콘 카바이드 파워 모스펫의 단면도.
도 2는 본 발명의 일 실시예에 따른 실리콘 카바이드 파워 모스펫의 단면도.
도 3 및 도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 파워 모스펫의 제조 방법을 나타낸 도면.
도 5는 본 발명의 다른 실시예에 따른 실리콘 카바이드 파워 모스펫의 단면도.
도 6 및 도 7 각각은 본 발명의 일 실시예에 따른 실리콘 카바이드 파워 모스펫의 수직 방향에서의 깊이에 따른 불순물 농도 프로파일을 나타낸 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하의 설명 및 첨부 도면에서 도핑 유형 "N" 또는 "P" 옆에 상대 도핑 농도의 표시를 위해 "-" 또는 "+"가 부가될 수 있다. 예를 들어, "N-"는 "N" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, "N+"-도핑 영역은 "N" 도핑 영역 보다 높은 도핑 농도를 갖는다. 다만, 동일한 상대 도핑 농도의 도핑 영역이 반드시 동일한 절대 도핑 농도를 가지는 것은 아니다. 예를 들어, 2개의 상이한 "N" 도핑 영역은 동일하거나 상이한 절대 도핑 농도를 가질 수 있다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 이하에서는 실리콘 카바이드 소재의 파워 모스펫(Power MOSFET)을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 2는 본 발명의 일 실시예에 따른 실리콘 카바이드 파워 모스펫의 단면도이고, 도 3 및 도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 파워 모스펫의 제조 방법을 나타낸 도면이다. 도 5는 본 발명의 다른 실시예에 따른 실리콘 카바이드 파워 모스펫의 단면도이고, 도 6 및 도 7 각각은 본 발명의 일 실시예에 따른 실리콘 카바이드 파워 모스펫의 수직 방향에서의 깊이에 따른 불순물 농도 프로파일을 나타낸 도면이다.
도 2를 참조하면, 플라나 게이트 구조의 실리콘 카바이드 파워 모스펫은 N+ 도전형의 실리콘 카바이드(SiC) 기판(50) 상에 N- 도전형의 드리프트 영역(20)이 형성된 에피텍셜 기판(epitaxial substrate)인 반도체 기판으로 형성되고, 반도체 기판의 표층부에 모스(MOS) 구조가 형성된다.
모스 구조가 형성되는 반도체 기판의 표층부(즉, 드리프트 영역(20)의 표층부)에는 수평 방향에서 서로 이격하도록 다수 개의 P 도전형의 바디 영역(30)이 형성된다. 바디 영역(30)의 이격 공간에 해당하는 드리프트 영역(20)의 하부 영역에는 JFET 영역(35)이 형성된다. 바디 영역(30)의 이격 공간에 해당하는 드리프트 영역(20)의 상부 영역에는 JFET 영역(35)의 상부에 접촉하여 반도체 기판의 상측 표면까지 연장되는 N+ 도전형의 저저항 영역(110)이 형성된다.
저저항 영역(110)은 채널 길이를 정의하는 동시에 전류 흐름시 축적층(accumulation layer)의 저항을 감소시킨다. JFET 영역(35)도 저항을 감소시키기 위해 드리프트 영역(20)에 비해 상대적으로 높은 농도로 형성된다. 여기서, JFET 영역(35)은 저저항 영역(110)에 비해 상대적으로 낮은 이온 농도로 형성되되, 항복전압 특성을 고려하여 적정한 이온 농도로 형성될 수 있다.
JFET 영역(35)의 바닥은 바디 영역(30)의 바닥 깊이에 대응될 수 있고, JFET 영역(35)은 바디 영역(30)이 이격된 폭 길이(WS)로 형성될 수 있다.
저저항 영역(110)의 바닥 깊이는 후술될 소스 영역(40)의 바닥 깊이에 대응될 수 있다. 또한, 저저항 영역(110)은 바디 영역(30)들의 이격된 폭 길이(WS)의 길이에 비해 상대적으로 길고, 제1 방향에서 인접한 바디 영역(30)과 오버랩(overlap) 길이 OL1만큼 상하 방향의 오버랩 영역을 형성하며, 제1 방향의 역방향인 제2 방향에서 인접한 바디 영역(30)과 오버랩 길이 OL2만큼 상하 방향의 오버랩 영역을 형성하도록 폭 길이 WS + OL1 + OL2로 형성될 수 있다.
여기서, 오버랩 길이 OL1과 OL2는 0(즉, 저저항 영역(110)과 JFET 영역(35)의 측벽이 상하 방향에서 수직 위치에 놓여진 상태)부터 한계값의 범위 내의 값일 수 있다. 오버랩 길이의 한계값은 소스 영역(40)과 바디 영역(30) 각각을 정의하고 형성하기 위한 사진(photo) 공정에서 발생 가능한 오정렬 마진(mis-align margin)을 고려하여, 어떤 상황에서도 의도된 채널 길이가 확보될 수 있도록 미리 지정된 오정렬 마진과 같거나 상대적으로 큰 값으로 설정될 수 있다.
이와 같이 저저항 영역(110)이 JFET 영역(35)에 대해 상대적으로 측면 방향에서 시프트 가능한 영역이 오버랩 길이의 범위로 미리 지정됨으로써, 사진 공정에서 소스 영역(40)과 바디 영역(30)이 오정렬되더라도 모든 트랜지스터 셀에서 채널 길이가 균일하게 유지되는 특징이 있다.
바디 영역(30) 내부의 표층부에는 저저항 영역(110)과 같은 바닥 깊이를 가지고, 저저항 영역(110)과 미리 설정된 채널 길이(Lch)만큼 이격되도록 N+ 도전형의 소스 영역(40)이 형성되고, 채널 영역의 반대쪽에서 소스 영역(40)에 접촉하도록 P+ 도전형의 컨택 영역(32)이 형성된다.
여기서, N+ 도전형의 저저항 영역(110)과 소스 영역(40)은 동일한 제1 마스크를 이용한 N 도전형 이온 주입에 의해 함께 형성될 수 있다.
JFET 영역(35)의 형성시에도 주입되는 이온 농도와 형성 깊이는 상이할지라도, 동일한 제1 마스크가 공통적으로 이용될 수 있다.
제1 마스크를 공통적으로 이용하여 JFET 영역이 형성하는 과정에서, 소스 영역(40)의 하부인 바디 영역(30)에도 N 도전형 이온이 주입된다. 이때, 바디 영역(30)과의 이온 농도 차이로 보상(compensation)되어 바디 영역(30)에 영향을 미치지 않도록 JFET 영역(35)은 바디 영역(30)에 비해 현저히 낮은 이온 농도로 형성될 수 있다.
예를 들어, JFET 영역(35)은 1e12/cm2 이하의 도즈(dose)로 형성될 수 있고, P 도전형의 바디 영역(30)은 5e13/cm2 이하의 도즈로 형성될 수 있으며, N+ 도전형의 소스 영역(40)과 저저항 영역(110)은 5e15/cm2 이하의 도즈로 형성될 수 있고, P+ 도전형의 컨택 영역(32)은 1e15/cm2 이하의 도즈로 형성될 수 있다.
저저항 영역(110)을 사이에 두고 서로 인접하는 바디 영역(30)을 가로지르는 반도체 기판의 상측에 게이트 절연막(47)을 개재하여 게이트 전극(49)이 형성된다. 소스 영역(40)과 컨택 영역(32)에 전기적으로 접속되도록 반도체 기판의 상측 표면에는 소스 메탈(45)이 형성되고, 실리콘 카바이드 기판(50)의 하부에는 드레인 메탈(60)이 형성된다.
전술한 바와 같이, 동일한 제1 마스크를 이용하여 소스 영역(40)과 저저항 영역(110)이 함께 형성되므로, 저저항 영역(110)과 양 측에 각각 위치된 소스 영역(40)들 사이의 거리인 채널 거리가 일치하게 되며, 이는 실리콘 카바이드 파워 모스펫의 모든 트랜지스터 셀에서 균일하게 구현될 수 있다.
제1 마스크를 이용하여 반도체 기판의 표층부에 형성되는 저저항 영역(110)에 의해 채널 길이가 정의될 수 있고, 바디 영역(30)들 사이에 형성되는 JFET 영역(35)의 폭 길이와 이온 농도는 온저항과 항복전압 특성의 트레이드 오프 측면을 고려하여 최적값으로 결정될 수 있다.
이하, 도 3 및 도 4를 참조하여, 본 실시예에 따른 실리콘 카바이드 파워 모스펫의 제조 과정을 간략히 설명한다.
도 3의 (a)에 도시된 바와 같이, N+ 도전형의 실리콘 카바이드 기판(50) 상에 N- 도전형의 드리프트 영역(20)이 형성된 에피텍셜 기판(epitaxial substrate)인 반도체 기판의 상측 표층부에 P 도전형의 이온이 주입되고 활성화되어, 수평 방향에서 미리 지정된 폭 길이(WS)만큼 서로 이격하도록 다수 개의 P 도전형의 바디 영역(30)들이 형성된다. 바디 영역(30)은 예를 들어 5e13/cm2 이하의 도즈로 형성될 수 있고, 주입되는 P 도전형 이온은 예를 들어 Al 등일 수 있다.
이어서, 도 3의 (b)에 도시된 바와 같이, 제1 마스크를 적용하여 N 도전형 이온이 주입되고 활성화되어, 바디 영역(30) 사이의 이격 공간의 상부에 N+ 도전형의 저저항 영역(110)이 형성되고, 저저항 영역(110)으로부터 미리 설정된 채널 길이(Lch)만큼 이격된 위치인 바디 영역(30)의 내부의 표층부에 N+ 도전형의 소스 영역(40)이 형성된다.
소스 영역(40)과 저저항 영역(110)은 예를 들어 이온 주입 에너지 100keV 및 5e15/cm2 이하의 도즈로 형성될 수 있고, 주입되는 N 도전형 이온은 예를 들어 N(Nitrogen), Ph(Phosphorus) 등일 수 있다. 소스 영역(40)과 저저항 영역(110)은 동일한 바닥 깊이를 가지도록 형성될 수 있다.
저저항 영역(110)은 바디 영역(30)이 이격된 폭 길이(WS)에 비해 상대적으로 긴 폭 길이로서, 양 측의 바디 영역(30)들 각각과 0 내지 한계값의 범위 내에서 오버랩(OL1, OL2)되는 WS + OL1 + OL2의 길이로 형성될 수 있다.
여기서, 소스 영역(40)과 바디 영역(30)이 정상적으로 정렬된 경우, 양 측의 바디 영역(30)과의 오버랩 길이(OL1, OL2)는 서로 일치(도 2 참조)할 수 있고, 소스 영역(40)과 바디 영역(30)이 서로 간에 오정렬된 경우, 양 측의 바디 영역(30)과의 오버랩 길이(OL1, OL2)는 서로 상이(도 5 참조)할 수 있다.
오버랩 길이의 한계값은 어떤 상황에서도 의도된 채널 길이가 확보되도록, 소스 영역(40)과 바디 영역(30) 각각을 정의하고 형성하기 위한 사진(photo) 공정에서 발생 가능한 오정렬 마진(mis-align margin)과 같거나 상대적으로 큰 값으로 미리 결정될 수 있다.
이어서, 도 3의 (c)에 도시된 바와 같이, 앞서 이용된 동일한 마스크인 제1 마스크를 적용하여 소스 영역(40)의 하부인 바디 영역(30)과 저저항 영역(110)의 하부인 드리프트 영역(20)에 N 도전형 이온이 주입되고 활성화되어 저저항 영역(110)의 하부에 JFET 영역(35)이 형성된다.
이와 같이, JFET 영역(35)의 형성을 위해 제1 마스크가 동일하게 이용될 수 있어, 요구되는 마스크의 수량을 감소시킬 수 있고 제조 공정의 복잡도가 감소되는 특징이 있다.
제1 마스크를 이용하여 JFET 영역이 형성되는 과정에서, 소스 영역(40)의 하부인 바디 영역(30)에도 N 도전형 이온이 주입되지만, 바디 영역(30)과의 이온 농도 차이로 보상(compensation)되어 바디 영역(30)에 영향을 미치지 않도록 JFET 영역(35)은 바디 영역(30)에 비해 현저히 낮은 이온 농도로 형성된다.
JFET 영역(35)은 예를 들어 연속하여 300keV, 500keV, 700keV 등으로 이온 주입 에너지를 높이면서 1e12/cm2 이하의 도즈(dose)로 형성될 수 있고, 주입되는 N 도전형 이온은 예를 들어 N(Nitrogen), Ph(Phosphorus) 등일 수 있다.
이어서, 도 4의 (d)에 도시된 바와 같이, 제2 마스크를 적용하여 P 도전형 이온이 주입되고 활성화되어, 채널 영역의 반대쪽에서 소스 영역(40)에 접촉하도록 P+ 도전형의 컨택 영역(32)이 형성된다. 컨택 영역(32)은 1e15/cm2 이하의 도즈로 형성될 수 있고, 주입되는 P 도전형 이온은 예를 들어 Al 등일 수 있다.
도 3 내지 도 4의 (d)를 참조하여, 반도체 기판의 표층부에 바디 영역(30), 소스 영역(40)과 저저항 영역(110), JFET 영역(35), 컨택 영역(32)의 순서로 각 영역이 생성되는 경우를 가정하여 설명하였으나, 이들의 형성 순서가 이에 제한되지 않음은 당연하다.
이어서, 도 4의 (e)에 도시된 바와 같이, 저저항 영역(110)을 사이에 두고 서로 인접하는 바디 영역(30)을 가로지르는 반도체 기판의 상측에 게이트 절연막(47)이 형성되고, 게이트 절연막(47)의 상부에 게이트 전극(49)이 형성된다.
이어서, 단계 4의 (f)에 도시된 바와 같이, 소스 영역(40)과 컨택 영역(32)에 전기적으로 접속되도록 반도체 기판의 상측 표면에는 소스 메탈(45)이 형성되고, 실리콘 카바이드 기판(50)의 하부에는 드레인 메탈(60)이 형성된다.
전술한 바와 같이, 제1 마스크를 이용하여 N+ 도전형의 소스 영역(40)과 저저항 영역(110)이 형성되기 때문에, 소스 영역(40)과 바디 영역(30)이 정상적으로 정렬되어 JFET 영역(35) 양측의 오버랩 길이가 일치하는 경우(도 2 참조)뿐 아니라, 소스 영역(40)과 바디 영역(30)이 상호간에 오정렬되어 JFET 영역(35) 양측의 오버랩 길이가 불일치하는 경우(도 5 참조)에도 저저항 영역(110)과 양측의 소스 영역(40)들 사이의 채널 길이는 항상 일정해지게 된다.
도 6 및 도 7 각각에는 실리콘 카바이드 파워 모스펫의 수직 방향에서의 깊이에 따른 불순물 농도 프로파일이 도시되어 있다. 참고로, 도 6은 JFET 영역(35)의 형성을 위한 이온 주입이 경사 도핑(retrograde doping)된 경우를 나타내고, 도 7은 JFET 영역(35)의 형성을 위한 이온 주입이 박스 프로파일(box profile)된 경우를 나타낸다.
도 6 및 도 7에서 수직 방향에서 저저항 영역(110)과 JFET 영역(35)을 지나는 구간인 A-A' 영역의 불순물 농도 프로파일을 참조하면, JFET 영역(35)은 N+ 도전형의 저저항 영역(110)에 비해서는 상대적으로 낮은 농도이지만, N- 도전형의 드리프트 영역(20)에 비해서는 상대적으로 높은 농도로 형성된다.
여기서, 도 7에 도시된 바와 같이, 특정 깊이에 높은 도즈의 이온을 주입하는 경사 도핑 방식으로 JFET 영역(35)을 형성하면, 에너지를 달리하여 여러 번 이온 주입하여 형성하는 박스 형태의 프로파일(도 8 참조)과 저항 관점에서 동급의 효과를 얻을 수 있지만, 이온 주입 횟수가 감소되어 공정 효율이 향상되는 장점이 있다.
여기서, 예를 들어 1e12/cm2 이상이고 1e13/cm2 미만인 도즈로 N 도전형 이온이 주입될 수 있고, 가장 높은 도즈의 이온이 주입되는 깊이는 저저항 영역(110)의 바닥 깊이부터 바디 영역(30)의 바닥 깊이에 이르는 깊이의 중간 위치일 수 있다.
또한, 도 6 및 도 7에서 수직 방향에서 소스 영역(40) 및 저저항 영역(110) 중 어느 하나와 바디 영역(30)을 지나는 구간인 B-B' 영역(또는 오버랩 거리 내의 영역인 ①, ②, ③도 동일함)의 불순물 농도 프로파일을 참조하면, 소스 영역(40)과 저저항 영역(110)이 바디 영역(30)에 비해 상대적으로 높은 농도로 형성되고, 바디 영역(30)은 N- 도전형의 드리프트 영역(20)에 비해 상대적으로 높은 농도로 형성된다.
제1 마스크를 적용하여 JFET 영역(35)을 형성하는 과정에서 소스 영역(40)과 저저항 영역(110)의 하부에 위치한 바디 영역(30)에도 N 도전형 이온이 주입되지만, 바디 영역(30)의 불순물 농도에 비해 현저히 낮은 불순물 농도로 주입되어 바디 영역(30)과의 이온 농도 차이로 보상(compensation)되어 바디 영역(30)에 영향을 미치지 않게 된다.
이제까지, 실리콘 카바이드 전력 반도체 장치가 파워 모스펫인 경우를 예로 들어 설명하였으나, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
전술한 바와 같이, 본 발명의 실시예들에 따른 실리콘 카바이드 전력 반도체 장치는 채널 길이를 균일화하여 스위칭 온/오프 및 도통시 트랜지스터 셀당 전류 밀도의 편차 발생을 방지함으로써 소자의 내구성을 강화하는 특징이 있다. 또한, 소스 영역(40)과 저저항 영역(110)을 형성하기 위한 마스크와 JFET 영역(35)을 형성하기 위한 마스크가 공유되도록 하여, 전력 반도체 장치의 제조시 요구되는 마스크의 수량을 감소시키고, 제조 공정의 복잡도도 감소시키는 특징도 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20 : 드리프트 영역 30 : 바디 영역
32 : 컨택 영역 35 : JFET 영역
40 : 소스 영역 45 : 소스 메탈
47 : 게이트 절연막 49 : 게이트 전극
50 : 실리콘 카바이드 기판 60 : 드레인 메탈
110 : 저저항 영역

Claims (14)

  1. 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 상부에 수평 방향에서 미리 지정된 이격폭(WS)으로 서로 이격하도록 다수 개 형성되는 제2 도전형의 바디 영역;
    인접한 바디 영역들의 이격 공간에 양 측면이 인접한 바디 영역들에 접해지도록 형성되는 제1 도전형의 JFET 영역과 제1 도전형의 저저항 영역; 및
    상기 저저항 영역으로부터 미리 지정된 채널 길이만큼 수평 방향에서 이격되어 위치되도록 상기 저저항 영역에 인접된 바디 영역들 내부의 표층부에 각각 형성되는 제1 도전형의 소스 영역을 포함하되,
    상기 JFET 영역은 상기 이격폭(WS) 만큼의 폭 길이로 상기 이격 공간의 하부 영역에 형성되고, 상기 저저항 영역은 상기 JFET 영역에 접촉하여 상기 이격 공간의 상부 영역에 형성되며,
    상기 저저항 영역은 제1 방향에서 인접한 바디 영역과 오버랩 길이 OL1만큼 상하 방향의 오버랩 영역을 형성하고, 상기 제1 방향의 역방향인 제2 방향에서 인접한 바디 영역과 오버랩 길이 OL2만큼 상하 방향의 오버랩 영역을 형성하는 폭 길이 WS + OL1 + OL2로 형성되되, 상기 저저항 영역이 인접한 바디 영역들과의 오버랩 길이 OL1과 OL2는 일치하지 않고,
    상기 JFET 영역, 상기 저저항 영역 및 상기 소스 영역은 동일한 마스크를 적용하여 각각 형성되고, 제1 도전형의 상기 JFET 영역이 오버랩되지 않은 상기 저저항 영역의 하부에 형성되는 과정에서, 제1 도전형의 불순물이 오버랩된 상기 저저항 영역의 하부와 상기 소스 영역의 하부에 해당하는 상기 바디 영역에도 주입되며,
    측면 방향에서 상기 바디 영역의 제2 도전형의 불순물 농도가 제1 도전형의 불순물 주입에 의해 불균일해지면서도 제2 도전형의 바디 영역으로 유지되도록, 상기 JFET 영역을 형성하기 위한 불순물 주입 농도는 바디 영역의 불순물 주입 농도에 비해 상대적으로 낮게 설정되고,
    이온 주입에 의해 형성된 상기 바디 영역, 상기 JFET 영역, 상기 저저항 영역 및 상기 소스 영역의 도즈(dose)는 "저저항 영역 = 소스 영역 > 바디 영역 > JFET 영역"의 크기 관계를 가지는 것을 특징으로 하는 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 드리프트 영역은 제1 도전형의 실리콘 카바이드 기판 상에 에피텍셜 성장된 것을 특징으로 하는 전력 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 오버랩 길이 OL1과 OL2 각각은 0(zero)부터 미리 지정된 한계값의 범위에 속하는 값이고,
    상기 저저항 영역이 상기 JFET 영역에 대해 상대적으로 측면 방향에서 시프트(shift) 가능한 영역의 범위를 한정하는 상기 한계값은 상기 소스 영역과 상기 바디 영역을 형성하는 사진(photo) 공정에 대해 미리 설정된 오정렬 마진과 같거나 상대적으로 큰 값으로 설정되는 것을 특징으로 하는 전력 반도체 장치.
  6. 제1항에 있어서,
    상기 바디 영역은 Al 이온 주입에 의해 형성되는 것을 특징으로 하는 전력 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 영역과 상기 저저항 영역은 N(Nitrogen) 및 Ph(Phosphorus) 중 하나 이상인 이온 주입에 의해 형성되는 것을 특징으로 하는 전력 반도체 장치.
  8. 제1항에 있어서,
    상기 JFET 영역은 상기 저저항 영역의 바닥 깊이부터 상기 바디 영역의 바닥 깊이까지의 중간 위치에 1e12/cm2 이상이고 1e13/cm2 미만인 도즈로 제1 도전형 이온이 주입되어 형성되는 것을 특징으로 하는 전력 반도체 장치.
  9. 제1항에 있어서,
    상기 전력 반도체 장치는 모스펫 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
  10. 제1항에 있어서,
    상기 전력 반도체 장치는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
  11. (a) 제1 도전형의 실리콘 카바이드 기판에 에피텍셜 성장된 드리프트 영역의 상부에 수평 방향에서 미리 지정된 이격폭(WS)의 이격 공간을 가지도록 서로 이격된 제2 도전형의 바디 영역이 다수 개 형성되는 단계;
    (b) 제1 마스크를 적용한 제1 도전형의 이온 주입에 의해, 인접한 바디 영역들의 이격 공간의 상부 영역에 양 측면이 인접한 바디 영역들에 접해지도록 제1 도전형의 저저항 영역이 형성되고, 상기 저저항 영역에 인접된 바디 영역들 내부의 표층부에 상기 저저항 영역으로부터 미리 지정된 채널 길이만큼 수평 방향에서 이격되어 위치되도록 제1 도전형의 소스 영역이 형성되는 단계; 및
    (c) 상기 제1 마스크를 적용한 제1 도전형의 이온 주입에 의해, 상기 이격 공간의 하부 영역에 상기 이격폭(WS)의 폭 길이를 가지는 JFET 영역이 형성되는 단계를 포함하되,
    상기 단계 (b)에서, 상기 저저항 영역은 제1 방향에서 인접한 바디 영역과 오버랩 길이 OL1만큼 상하 방향의 오버랩 영역을 형성하고, 상기 제1 방향의 역방향인 제2 방향에서 인접한 바디 영역과 오버랩 길이 OL2만큼 상하 방향의 오버랩 영역을 형성하는 폭 길이 WS + OL1 + OL2로 형성되고,
    상기 소스 영역의 하부 및 오버랩되지 않은 상기 저저항 영역의 하부에서 상기 바디 영역이 유지되도록, 상기 단계 (c)에서의 이온 주입 농도는 상기 바디 영역의 이온 주입 농도에 비해 상대적으로 낮게 설정되며,
    상기 제1 마스크를 이용하여 상기 소스 영역과 상기 저저항 영역이 형성되므로 상기 소스 영역과 상기 바디 영역이 상호간에 오정렬되어 상기 저저항 영역 양측의 오버랩 길이가 서로 불일치하는 경우에도 상기 저저항 영역과 양측의 상기 소스 영역들 사이의 채널 길이는 항상 일정해지는 것을 특징으로 하는, 전력 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 저저항 영역이 인접한 바디 영역들과의 오버랩 길이 OL1과 OL2는 일치하지 않는 것을 특징으로 하는 전력 반도체 장치 제조 방법.
  13. 제11항에 있어서,
    이온 주입에 의해 형성된 상기 바디 영역, 상기 JFET 영역, 상기 저저항 영역 및 상기 소스 영역의 도즈(dose)는 “저저항 영역 = 소스 영역 > 바디 영역 > JFET 영역"의 크기 관계를 가지는 것을 특징으로 하는 전력 반도체 장치 제조 방법.
  14. 제11항에 있어서,
    상기 오버랩 길이 OL1과 OL2 각각은 0(zero)부터 미리 지정된 한계값의 범위에 속하는 값이고,
    상기 저저항 영역이 상기 JFET 영역에 대해 상대적으로 측면 방향에서 시프트 가능한 영역의 범위를 한정하는 상기 한계값은 상기 소스 영역과 상기 바디 영역을 형성하는 사진(photo) 공정에 대해 미리 설정된 오정렬 마진과 같거나 상대적으로 큰 값으로 설정되는 것을 특징으로 하는 전력 반도체 장치 제조 방법.
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