CN117936579A - 具有均匀沟道长度的碳化硅功率半导体器件及其制造方法 - Google Patents

Abstract

公开了具有均匀沟道长度的碳化硅功率半导体器件及其制造方法。该功率半导体器件包括：第一导电型的漂移区域；多个第二导电型的主体区域，在水平方向上以预设间隔宽度W_S相互间隔开地形成在漂移区域的上部区域中；第一导电型的JEFT区域和第一导电型的低电阻区域，形成在相邻的主体区域之间的分隔空间中，使得它们的侧表面与相邻的主体区域接触；以及第一导电型的源极区域，形成在与低电阻区域接触的主体区域中的表面区域中使得与低电阻区域间隔开预设沟道长度。

Description

具有均匀沟道长度的碳化硅功率半导体器件及其制造方法

技术领域

本发明涉及一种具有均匀沟道长度的碳化硅功率半导体器件及其制造方法。

背景技术

功率半导体器件，例如IGBT(绝缘栅极双极型晶体管)、功率MOSFET(金属氧化物半导体场效应晶体管)和各种类型的晶闸管，是电力电子领域中的重要元件，功率半导体器件正在被开发以满足各种工业领域和汽车应用中的各种需求(例如，高击穿电压、低传导损耗、高开关速度、低开关损耗等)。

作为用于制造功率半导体器件的材料，由于碳化硅(SiC)具有与硅(Si)相比10倍的最大临界电场和3倍的能带间隙，因此制造具有高击穿电压(BV)的优异功率半导体器件是有优势的。由于这个原因，正在进行对工艺或结构的各种研究，以实现SiC功率半导体器件。

图1是根据现有技术的碳化硅功率MOSFET的剖视图。

参考图1，碳化硅功率MOSFET是用半导体基板制造的，该半导体基板是在N+导电型碳化硅半导体基板50上形成的外延生长的N-导电型漂移区域20。在半导体基板的表面区域上形成MOS结构。

在形成有MOS结构的半导体基板的表面区域中，形成多个P导电型的主体区域30使得在水平方向上相互间隔开，在半导体上形成栅极氧化物47使得横跨相邻的主体区域30，并且在栅极氧化物47上形成栅极电极49。

在主体区域30中，形成N+导电型的源极区域40使得与栅极电极49的边缘对应，并且与源极区域40接触地形成P+导电型的接触区域32。在半导体基板上形成源极金属45以与源极区域40和接触区域32电连接。此外，在碳化硅半导体基板50的背面上形成漏极金属60。

在上述结构中，当对栅极电极49施加适当的电压时，在主体区域30中在位于栅极电极49下方的沟道区域中形成反转层(inversion layer)，碳化硅功率MOSFET作为晶体管工作。

在由硅制成的功率MOSFET的情况下，由于首先形成栅极结构，并且可以使用栅极结构作为掩模来形成N+导电型源极区域40，因此可以应用自对准工艺。

然而，在由碳化硅制成的功率MOSFET的情况下，在向半导体基板注入离子后，必须进行约1500度或更高的高温热加工，因此，在形成栅极结构之前，必须形成诸如主体区域30、源极区域40和接触区域32的移植区域。

由于这个原因，很难将自对准工艺应用于碳化硅功率MOSFET，由于在形成主体区域30和源极区域40时应使用单独的掩模，所以在照相工序期间，由于错位，两边的沟道长度(图1中的Lch1和Lch2)会变得不均匀(Lch1≠Lch2)。

这样，如果在碳化硅功率MOSFET的晶体管单元中沟道长度不对称，则在开启/关闭以及导通期间发生每个晶体管单元的电流密度的偏差，并且由于瞬态下过流导通区域的热应力，器件的耐久性(ruggedness)被削弱。

上述相关技术是发明人为推导本发明而掌握的技术信息，或在本发明的推导过程中获得的技术信息，不一定是在本发明提交前向公众公开的已知技术。

发明内容

本发明提供一种碳化硅功率半导体器件及其制造方法，能够通过均匀化沟道长度以防止在开启/关闭和导通期间每个晶体管单元的电流密度的变化来提高器件的耐久性。

本发明提供一种碳化硅功率半导体器件及其制造方法，能够通过共用用于形成源极区域和低电阻区域的掩模和用于形成JEFT区域的掩模，来减少制造功率半导体器件时所需的掩模数量并降低制造工艺的复杂度。

通过以下描述，本发明的其他目的将很容易理解。

根据本发明的一个方面，提供一种功率半导体器件。该功率半导体器件可以包括：第一导电型的漂移区域；多个第二导电型的主体区域，所述多个第二导电型的主体区域在水平方向上以预设间隔宽度Ws相互间隔开地形成在漂移区域的上部区域中；第一导电型的JEFT区域和第一导电型的低电阻区域，所述第一导电型的JEFT区域和所述第一导电型的低电阻区域形成在相邻的主体区域之间的分隔空间中，使得它们的侧表面与相邻的主体区域接触；以及第一导电型的源极区域，所述第一导电型的源极区域形成在与低电阻区域接触的主体区域中的表面区域中，使得与低电阻区域间隔开预设沟道长度，其中，JEFT区域以与间隔宽度W_S相等的宽度形成在分隔空间的下部区域中，并且低电阻区域与JEFT区域接触地形成在分隔空间的上部区域中，其中所述低电阻区域在第一方向上与相邻的主体区域以重叠的长度OL1形成横向方向上的重叠区域，所述低电阻区域在与第一方向相反的第二方向上与相邻的主体区域以重叠的长度OL2形成横向方向上的重叠区域，从而宽度长度形成为W_S+OL1+OL2，其中所述低电阻区域与相邻的主体区域形成的重叠长度OL1和OL2不一致。

在一个实施例中，所述漂移区域可以在所述第一导电型的碳化硅基板上外延生长。

在一个实施例中，可以分别通过应用相同的掩模来形成所述JEFT区域、所述低电阻区域和所述源极区域，在形成JEFT区域的工序中，在不重叠的低电阻区域的下部区域中形成所述第一导电型的JFET区域，可以将所述第一导电型的杂质注入到重叠的低电阻区域的下部区域，并且还注入到源极区域的下部区域，其中用于形成JEFT区域的杂质浓度可以设定为与主体区域的杂质浓度相比相对较低，以使横向方向上的在主体区域中的第二导电型的杂质浓度可以通过第一导电型的杂质注入而变得不均匀的同时，第二导电型的主体区域的杂质浓度保持为第二导电型的主体区域。

在一个实施例中，通过离子注入形成的主体区域、JEFT区域、低电阻区域和源极区域的剂量可以具有低电阻区域＝源极区域>主体区域>JEFT区域的关系。

在一个实施例中，重叠长度OL1和OL2中的每一个可以是0到预设极限值的范围内的值，并且限制低电阻区域相对于JEFT区域在横向方向上可移动的区域的范围的极限值可以设定为等于或相对大于对形成源极区域和主体区域的光刻工艺预设的错位余量的值。

在一个实施例中，主体区域是通过Al离子注入而形成的，所述源极区域和低电阻区域可以通过N(氮)和Ph(磷)中的至少一者的离子注入而形成。

在一个实施例中，JEFT区域可以通过在从低电阻区域的底部深度到主体区域的底部深度的中间位置处以1e12/cm²或更高且小于1e13/cm²的剂量注入第一导电型离子来形成。

在一个实施例中，所述功率半导体器件可以是MOSFET或绝缘栅极双极晶体管。

根据本发明的另一方面，提供一种功率半导体器件的制造方法。所述方法可以包括：(a)在第一导电型的碳化硅基板上外延生长的漂移区域的上部区域中在水平方向上以预设分隔宽度W_S相互间隔开地形成多个第二导电型的主体区域；(b)通过使用第一掩模的第一导电型的离子注入，在相邻的主体区域之间的分隔空间的上部区域中形成第一导电型的低电阻区域，使它们的侧表面与相邻的主体区域接触，并在与低电阻区域接触的主体区域中的表面区域中形成第一导电型的源极区域使得与低电阻区域间隔开预设的沟道长度；以及(c)通过使用第一掩模的第一导电型的离子注入，在分隔空间的下部区域中形成具有分隔宽度W_S的宽度长度的第一导电型的JFET区域，其中在(b)中，所述低电阻区域在第一方向上与相邻的主体区域以重叠的长度OL1形成横向方向上的重叠区域，所述低电阻区域在与第一方向相反的第二方向上与相邻的主体区域以重叠的长度OL2形成横向方向上的重叠区域，从而宽度长度形成为W_S+OL1+OL2，其中(c)中的离子注入浓度被设定为相对地低于主体区域的离子注入浓度，使得主体区域保持在源极区域的下部区域和不重叠的低电阻区域的下部区域。

在一个实施例中，低电阻区域与相邻的主体区域形成的重叠长度OL1和OL2可以不一致。

在一个实施例中，通过离子注入形成的主体区域、JEFT区域、低电阻区域和源极区域的剂量可以具有低电阻区域＝源极区域＞主体区域>JEFT区域的关系。

在一个实施例中，重叠长度OL1和OL2中的每一个可以是0到预设极限值的范围内的值，其中限制低电阻区域相对于JEFT区域在横向方向上可移动的区域的范围的极限值被设定为等于或相对大于对形成源极区域和主体区域的光刻工艺预设的错位余量的值。

除上述描述外，其他方面、特征、优点将从以下附图、权利要求和详细描述中明显看出。

有利的是，根据本发明的一个实施例的碳化硅功率半导体器件的沟道长度的均匀性可以防止在开关和导通期间每个晶体管单元的电流密度的变化，从而提高器件的耐久性。

同样有利的是，共用用于形成源极区域和低电阻区域的掩模和用于形成JEFT区域的掩模，可以减少制造功率半导体器件时所需的掩模数量和制造工艺的复杂度。

在本发明中可获得的优点并不限于上述内容，其他未提及的优点可以由本领域的技术人员从下面的描述中清楚地理解。

附图说明

图1是根据现有技术的碳化硅功率MOS的剖视图；

图2是根据本发明的一个实施例的碳化硅功率MOSFET的剖视图；

图3和图4是说明根据本发明的一个实施例的碳化硅功率MOSFET的制造方法的视图；

图5是根据本发明的另一实施例的碳化硅功率MOSFET的剖视图；以及

图6和图7示出了基于根据本发明的一个实施例的碳化硅功率MOSFET在垂直方向上的深度的杂质浓度曲线。

具体实施方式

本发明可以以各种形式进行修改，具体的实施例将在下面进行描述和展示。然而，这些实施例并不是为了限制本发明，而是应该理解，本发明包括属于本发明概念和技术范围的所有修改、等同物和替换物。在描述本发明时，如果确定对相关已知技术的详细描述可能会模糊本发明的要旨，则其详细描述将被省略。

诸如第一、第二等术语可以用于指称各种元件，但是，这些元件不应由于这些术语而受到限制。这些术语将被用来区分一个元件和另一个元件。

在以下描述中使用的术语旨在仅描述具体的实施例，但并不旨在限制本发明。单数的表述包括复数的表述，只要能清楚地理解为不同的表达方式。诸如“包括”和“具有”这样的术语旨在表明在以下描述中使用的特征、数字、步骤、操作、元件、部件或其组合是存在的，因此应理解为不排除存在或增加一个或多个其他不同的特征、数字、步骤、操作、元件、部件或其组合的可能性。

可以理解的是，当一个元件如层、区域或基板被称为“在…上”或“延伸到”另一个元件上时，它可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在中间的元件。相反，当一个元件被称为“直接在…上”或“直接延伸到”另一个元件上时，不存在任何中间元件。还可以理解的是，当一个元件被称为“连接”或“结合”到另一个元件时，它可以直接连接或结合到另一个元件，也可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接结合”到另一个元件时，没有中间元件存在。类似的数字在整个说明书中指的是类似的元件。

相对术语，如“下面”或“上面”或者“上方”或“下方”或者“水平”或“横向”或“垂直”，可在此用于描述一个元件、层或区域与另一个元件、层或区域的关系，如图所示。可以理解的是，除图中描述的方向外，相对术语旨在还包括设备的不同方向。

在以下描述和附图中，可以在掺杂类型“N”或“P”旁边追加“-”或“+”，以表示相对掺杂浓度。例如，“N-”表示掺杂浓度低于“N”掺杂区域的掺杂浓度，“N+”掺杂区域的掺杂浓度高于“N”掺杂区域的掺杂浓度。然而，相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“N”掺杂区域可以有相同或不同的绝对掺杂浓度。

下面，将参考附图对本发明的实施例进行详细描述。然而，在下面的描述中，将主要描述功率MOSFET，但应该理解，本发明的技术概念可以以相同或类似的方式应用和扩展到各种类型的半导体器件，如IGBT。

图2是根据本发明的一个实施例的碳化硅功率MOS的剖视图，图3和图4是说明根据本发明的一个实施例的碳化硅功率MOS的制造方法的视图。图5是根据本发明的另一实施例的碳化硅功率MOSFET的剖视图。图6和图7示出了基于根据本发明实施例的碳化硅功率MOSFET在垂直方向上的深度的杂质浓度曲线。

参考图2，可以使用半导体基板制造平面栅极碳化硅功率MOSFET，该半导体基板是由N+导电型的碳化硅半导体基板50和形成在半导体基板50上的N-导电型的漂移区域20组成的外延基板。可以在半导体基板的表面区域上形成MOS结构。

在半导体基板的表面区域(即，漂移区域20的表面区域)中，可以在水平方向上相互间隔地形成多个P导电型的主体区域30。在漂移区域20的与主体区域30之间的分隔空间对应的下部区域可以形成JEFT区域35。在漂移区域20的与主体区域30之间的分隔空间对应的上部区域中，可以形成与JEFT区域35的上部区域接触并延伸到半导体基板的上表面的N+导电型的低电阻区域110。

低电阻区域110可以定义沟道长度，同时在电流流动时降低积聚层的电阻。与漂移区域20相比JEFT区域35也可以以相对较高的浓度形成，以降低电阻。与低电阻区域110相比JEFT区域35可以以相对较低的离子浓度形成，但考虑到击穿电压特性，可以以适当的离子浓度形成。

JEFT区域35的底部深度可以与主体区域30的底部深度对应，并且JEFT区域35可以以间隔宽度长度W_S形成，主体区域30以间隔宽度长度W_S间隔开。

低电阻区域110的底部深度可以与源极区域40的底部深度对应。而且，低电阻区域110可以形成为具有宽度长度W_S+OL1+OL2，以便比主体区域30之间的间隔宽度长度W_S相对更长，从而在第一方向上与相邻的主体区域30以重叠的长度OL1形成横向方向上的重叠区域，并且在与第一方向相反的第二方向上与相邻的主体区域30以重叠的长度OL2形成横向方向上的重叠区域。

重叠长度OL1和OL2可以是在从0(低电阻区域110和JEFT区域35的侧壁在垂直方向上在垂直位置处对齐放置的状态)到极限值的范围内的值。考虑到在分别定义和形成源极区域40和主体区域30的光刻工艺中可能出现的错位余量，重叠长度的极限值可以被设定为等于或相对大于预设的错位余量，以便在任何情况下都能确保预期的沟道长度。

以这种方式，低电阻区域110可以相对于JEFT区域35在横向方向上移动的区域可以被预先指定为重叠长度的范围，相应地，即使在照相期间(photo process)源极区域40和主体区域30错位，也可以在所有晶体管单元中都能均匀地保持沟道长度。

N+导电型的源极区域40可以在主体区域30的表面区域中形成为具有与低电阻区域110相同的底部深度并与低电阻区域110间隔预设的沟道长度Lch，并且P+导电型的接触区域32可以在沟道区域的相反侧形成为接触源极区域40。

低电阻区域110和源极区域40都是N+导电型，低电阻区域110和源极区域40可以通过使用相同的第一掩模的N导电型的离子注入一起形成。

即使在形成JEFT区域35时，即便注入的离子浓度和形成深度不同，也可以共同使用相同的第一掩模。

在共同使用第一掩模形成JEFT区域的过程中，N导电型离子也被注入到源极区域40下方的主体区域30。在这种情况下，JEFT区域35可以形成为具有明显低于主体区域30的离子浓度的离子浓度，以便不因与主体区域30的离子浓度差异而被补偿而影响主体区域30。

例如，JEFT区域35可以用1e12/cm²或更少的剂量形成，P导电型的主体区域30可以用5e13/cm²或更少的剂量形成，源极区域40和低电阻区域110都是N+导电型，源极区域40和低电阻区域110可以用5e15/cm²或更少的剂量形成，并且P+导电型的接触区域32可以用1e15/cm²或更少的剂量形成。

可以在半导体基板的上表面形成栅极氧化物47以跨越彼此相邻并且在它们之间具有低电阻区域110的主体区域30，并且可以在栅极氧化物47上形成栅极电极49。可以在半导体基板的上表面上形成源极金属45以与源极区域40和接触区域32电连接，并且可以在碳化硅基板50的下表面上形成漏极金属60。

如上所述，由于源极区域40和低电阻区域110使用相同的第一掩模一起形成，因此低电阻区域110与位于两侧的源极区域40之间的间隙也就是沟道长度可以一致。因此，沟道长度可以在碳化硅功率MOSFET的所有晶体管单元中均匀地实现。

沟道长度可以由使用第一掩模在半导体基板的表面区域中形成的低电阻区域110定义，并且考虑导通电阻与击穿电压特性之间的权衡，在主体区域30之间形成的JEFT区域35的宽度、长度和离子浓度可以被确定为最佳值。

下面，将参考图3和图4简要描述根据本实施例的碳化硅功率MOSFET的制造工艺。

如图3的(a)所示，P导电型的离子被注入并活性化到半导体基板(该半导体基板是具有在N+导电型的碳化硅基板50中形成的N-导电型的漂移区域20的外延基板)的上表面层，以形成多个P导电型的主体区域30，多个P导电型的主体区域30在水平方向上以预设宽度W_S相互间隔开。主体区域30可以例如用5e13/cm²或更少的剂量形成，注入的P导电型离子例如可以是Al。

随后，如图3的(b)所示，可以通过用第一掩模注入N导电型离子而在主体区域30之间的分隔空间的上部区域中形成N+导电型的低电阻区域110，并且可以在主体区域30的表面区域中在与低电阻区域110间隔预设沟道长度Lch的位置处形成N+导电型的源极区域40。

源极区域40和低电阻区域110可以例如用100keV的离子注入能量和5e15/cm²或更少的剂量来形成，要注入的N导电型离子例如可以是N(氮)、Ph(磷)等。源极区域40和低电阻区域110可以形成为具有相同的底部深度。

低电阻区域110可以以与主体区域30间隔开的宽度W_S相比相对较长的宽度形成，例如，低电阻区域110可以以与两侧的主体区域30中的每一个在0至各极限值OL1、OL2的范围内重叠的W_S+OL1+OL2的长度形成。

这里，当源极区域40和主体区域30正常对准时，两侧的主体区域30的重叠长度OL1、OL2可以彼此一致(见图2)，而当源极区域40和主体区域30彼此错位时，两侧的主体区域30的重叠长度OL1和OL2可以彼此不同(见图5)。

为了在任何情况下确保预期的沟道长度，重叠长度的极限值可以预先确定为等于或相对大于在分别限定和形成源极区域40和主体区域30的照相过程中可能出现的错位余量的值。

随后，如图3的(c)所示，可以通过应用第一掩模在低电阻区域110下方形成JEFT区域35，该第一掩模是与先前用于将N导电型离子注入源极区域40下方的主体区域30和低电阻区域110下方的漂移区域20并使它们活性化的掩模相同的。

以这种方式，由于第一掩模可以同样地用于形成JEFT区域35，因此可以减少所需掩模的数量并且可以降低制造工序的复杂度。

在通过使用第一掩模形成JEFT区域的过程中，尽管N导电型离子也被注入到源极区域40下方的主体区域30中，但JEFT区域35可以形成为具有明显低于主体区域30的离子浓度的离子浓度，以便不因与主体区域30的离子浓度差异而被补偿而影响主体区域30。

JEFT区域35可以在将离子注入能量连续增大至例如300keV、500keV、700keV等的同时用1e12/cm²或更少的剂量形成，注入的N型导电性离子例如可以是N(氮)、Ph(磷)等。

随后，如图4的(d)所示，可以应用第二掩模来注入并活性化P导电型离子，以形成P+导电型的接触区域32使得在沟道区的另一侧与源极区域40接触。接触区域32可以用1e15/cm²或更少的剂量形成，要注入的P型离子例如可以是Al。

参考图3的(a)至4的(d)，尽管描述是假设每个区域按照主体区域30、源极区域40、低电阻区域110、JEFT区域35和接触区域32的顺序形成在半导体基板表面区域中进行的，但应该理解，它们的形成顺序不限于此。

随后，如图4的(e)所示，可以在半导体基板的上表面上形成栅极氧化物47使得跨越彼此相邻并在它们之间具有低电阻区域110的主体区域30，并且可以在栅极氧化物47上形成栅极电极49。

随后，源极金属45可以形成在半导体基板的上表面上，以与源极区域40和接触区域32电连接，并且可以在碳化硅基板50的下表面上形成漏极金属60。

如上所述，由于N+导电型的源极区域40和低电阻区域110是使用第一掩模形成的，因此，当源极区域40和主体区域30正常对准使得两侧的主体区域30的重叠长度OL1、OL2相互一致时(见图2)，甚至当源极区域40和主体区域30相互错位使得两侧的主体区域30的重叠长度OL1和OL2相互不一致时(见图5)，低电阻区域110与两侧的源极区域40之间的沟道长度始终恒定。

图6和图7分别示出了根据碳化硅功率MOSFET的垂直方向上的深度的杂质浓度曲线。作为参考，图6示出了用于形成JEFT区域35的离子注入被逆向掺杂(retrogradedoping)的情况，图7示出了用于形成JEFT区域35的离子注入为盒形轮廓(box profile)的情况。

在图6和图7中，参考A-A'区域(在垂直方向上通过低电阻区域110和JEFT区域35的区间)的杂质浓度曲线，JEFT区域35可以以与N+导电型的低电阻区域110相比相对较低的浓度形成，但与N-导电型的漂移区域20相比相对较高的浓度形成。

这里，如图6所示，当JEFT区域35是通过高剂量离子被注入特定的深度的逆向掺杂方法形成的，从电阻的角度来看，可以获得由具有不同能量的多次离子注入形成的盒形轮廓的相同效果，但由于离子注入的数量减少，所以可以有利于提高工艺效率。

这里，N导电型离子的注入剂量例如可以是1e12/cm²以上且小于1e13/cm²，最高剂量的离子被注入的深度可以是低电阻区域110的底部深度与主体区域30的底部深度之间的中间位置。

此外，在图6和图7中，参考区域BB’(或重叠距离内的区域①、②、③相同)的杂质浓度曲线，参考区域BB’是在垂直方向上通过源极区域40和低电阻区域110以及主体区域30中任一者的区间，源极区域40和低电阻区域110可以以相比于主体区域30相对较高的浓度形成，主体区域30可以以相比于N-导电型漂移区域20相对较高的浓度形成。

在使用第一掩模形成JEFT区域的过程中，尽管N导电型离子也被注入到源极区域40和低电阻区域110下方的主体区域30中，但离子以比主体区域30的注入浓度明显低的浓度被注入，以便不因与主体区域30的离子浓度不同而被补偿而影响主体区域30。

到目前为止，已经以功率MOSFET为例描述了功率半导体器件，但应该理解，本发明的技术概念可以以相同或类似的方式应用和扩展到各种类型的功率半导体器件，如IGBT。

如上所述，根据本发明实施例的碳化硅功率半导体器件具有通过均匀化沟道长度以防止在开启/关闭和导通期间每个晶体管单元的电流密度的变化来增强器件的耐久性的特点。此外，用于形成源极区域40和低电阻区域110的掩模和用于形成JEFT区域35的掩模可以共用，从而减少了制造功率半导体器件时所需的掩模的数量，也降低了制造工艺的复杂度。

尽管上面已经参考本发明的实施例进行了描述，但本领域的普通技术人员可以在不偏离下面权利要求书中所描述的本发明的精神和范围的情况下对本发明进行各种修改。

Claims (12)

1.一种功率半导体器件，包括：

第一导电型的漂移区域；

多个第二导电型的主体区域，所述多个第二导电型的主体区域在水平方向上以预设间隔宽度W_S相互间隔开地形成在所述漂移区域的上部区域中；

第一导电型的JEFT区域和第一导电型的低电阻区域，所述第一导电型的JEFT区域和所述第一导电型的低电阻区域形成在相邻的主体区域之间的分隔空间中，使得所述第一导电型的JEFT区域的侧表面和所述第一导电型的低电阻区域的侧表面与相邻的主体区域接触；以及

第一导电型的源极区域，所述第一导电型的源极区域形成在与所述低电阻区域接触的所述主体区域中的表面区域中，使得所述第一导电型的源极区域与所述低电阻区域间隔开预设沟道长度，

其中，所述JEFT区域以与间隔宽度W_S相等的宽度形成在所述分隔空间的下部区域中，并且所述低电阻区域与所述JEFT区域接触地形成在所述分隔空间的上部区域中，

其中，所述低电阻区域在第一方向上与相邻的主体区域以重叠长度OL1形成横向方向上的重叠区域，所述低电阻区域在与所述第一方向相反的第二方向上与相邻的主体区域以重叠的长度OL2形成所述横向方向上的重叠区域，从而宽度形成为W_S+OL1+OL2，其中所述低电阻区域与相邻的主体区域形成的重叠长度OL1和重叠长度OL2不一致，

其中，通过应用相同的掩模分别形成所述JEFT区域、所述低电阻区域和所述源极区域，并且在不重叠的所述低电阻区域的下部区域中形成所述第一导电型的JEFT区域的工序中，将第一导电型的杂质注入到重叠的所述低电阻区域的下部区域和所述源极区域的下部区域，

其中，用于形成所述JEFT区域的杂质浓度设定为相对地低于所述主体区域的杂质浓度，使得横向方向上所述主体区域中的第二导电型的杂质浓度通过所述第一导电型的杂质注入而变得不均匀，并且保持为所述第二导电型的主体区域，

其中，通过离子注入形成的所述主体区域、所述JEFT区域、所述低电阻区域和所述源极区域的剂量具有低电阻区域＝源极区域＞主体区域＞JEFT区域的关系。

2.根据权利要求1所述的功率半导体器件，其中，所述漂移区域在第一导电型的碳化硅基板上外延生长。

3.根据权利要求1所述的功率半导体器件，其中，重叠长度OL1和重叠长度OL2中的每一个是0到预设的极限值的范围内的值，

其中，限制所述低电阻区域相对于所述JEFT区域在所述横向方向上可移动的区域的范围的所述极限值设定为等于或相对大于针对形成所述源极区域和所述主体区域的光刻工序预设的错位余量的值。

4.根据权利要求1所述的功率半导体器件，其中，所述主体区域是通过Al离子注入而形成的。

5.根据权利要求1的功率半导体器件，其中，所述源极区域和所述低电阻区域通过氮(N)和磷(Ph)中的至少一者的离子注入而形成。

6.根据权利要求1所述的功率半导体器件，其中，所述JEFT区域是通过在从所述低电阻区域的底部深度到所述主体区域的底部深度的中间位置处以1e12/cm²以上且小于1e13/cm²的剂量注入第一导电型离子而形成的。

7.根据权利要求1所述的功率半导体器件，其中，所述功率半导体器件是MOSFET。

8.根据权利要求1所述的功率半导体器件，其中，所述功率半导体器件是绝缘栅极双极晶体管。

9.一种功率半导体器件的制造方法，包括：

(a)在第一导电型的碳化硅基板上外延生长的漂移区域的上部区域中在水平方向上以预设分隔宽度W_S相互间隔开地形成多个第二导电型的主体区域；

(b)通过使用第一掩模的第一导电型的离子注入，在相邻的主体区域之间的分隔空间的上部区域中形成第一导电型的低电阻区域，使得所述第一导电型的低电阻区域的侧表面与所述相邻的主体区域接触，并在与所述低电阻区域接触的所述主体区域中的表面区域中形成第一导电型的源极区域，使得所述第一导电型的源极区域与所述低电阻区域间隔开预设的沟道长度；以及

(c)通过使用第一掩模的第一导电型的离子注入，在所述分隔空间的下部区域中形成具有分隔宽度W_S的宽度的第一导电型的JFET区域，

其中，在(b)中，所述低电阻区域在第一方向上与相邻的主体区域以重叠的长度OL1形成横向方向上的重叠区域，所述低电阻区域在与所述第一方向相反的第二方向上与相邻的主体区域以重叠的长度OL2形成所述横向方向上的重叠区域，从而宽度形成为W_S+OL1+OL2，

其中，(c)中的离子注入浓度被设定为相对地低于所述主体区域的离子注入浓度，使得所述主体区域保持在所述源极区域的下部区域和不重叠的所述低电阻区域的下部区域，

其中，所述源极区域和所述低电阻区域是使用所述第一掩模形成的，从而即使当由于所述源极区域与所述主体区域未对准而导致所述低电阻区域的两侧的重叠长度彼此不一致时，所述低电阻区域与两侧的所述源极区域之间的沟道长度也始终恒定。

10.根据权利要求9所述的功率半导体器件的制造方法，其中，所述低电阻区域与相邻的主体区域形成的重叠长度OL1和重叠长度OL2不一致。

11.根据权利要求9所述的功率半导体器件的制造方法，其中，通过离子注入形成的所述主体区域、所述JEFT区域、所述低电阻区域和所述源极区域的剂量具有低电阻区域＝源极区域＞主体区域＞JEFT区域的关系。

12.根据权利要求9所述的功率半导体器件的制造方法，其中，重叠长度OL1和重叠长度OL2中的每一个是0到预设的极限值的范围内的值，

其中，限制所述低电阻区域相对于所述JEFT区域在所述横向方向上可移动的区域的范围的所述极限值设定为等于或相对大于针对形成所述源极区域和所述主体区域的光刻工序预设的错位余量的值。