CN107819025B - 半导体装置和半导体装置的制造方法 - Google Patents

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Abstract

提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ‑MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
通常，在n沟道型的纵型MOSFET(Metal Oxide Semiconductor Field EffectTransistor(金属氧化物半导体场效应晶体管)：绝缘栅型场效应晶体管)，设置于半导体基板的内部的多个半导体层之中的n-型漂移层是电阻最高的区域。该n-型漂移层的电阻对整个纵型MOSFET的导通电阻造成大的影响。整个纵型MOSFET的导通电阻的降低可以通过减薄n-型漂移层的厚度而缩短主电流的电流路径来实现。
但是，对MOSFET而言，在截止时，通过使耗尽层从p型基区与n-型漂移层之间的pn结向n-型漂移层扩展，从而保持耐压(耐电压)。耐压是指不引起元件破坏的极限电压。在为了降低导通电阻而减薄了n-型漂移层的厚度的情况下，截止时的该耗尽层的伸展变短，因此变得易于在低的漏极-源极间电压下达到击穿电场强度，耐压降低。另一方面，截止时的该耗尽层的伸展变得越长就越可能实现高耐压，但是需要增厚n-型漂移层的厚度，因此导通电阻变高。
这样，降低导通电阻与提高耐压存在权衡关系，通常难以使两者同时实现。已知该权衡关系在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、双极型晶体管、二极管等其他半导体装置也同样成立。提出了这样的超结(SJ：Super Junction)结构作为改善了该权衡关系的元件结构，即，该超结结构形成为将提高了漂移层中杂质浓度而成的n型区(以下，称为n型漂移区)与p型区(以下，称为p型间隔区)交替地配置成的并列pn层(例如，参照下述专利文献1)。
在超结结构中，通过使并列pn层的n型漂移区的杂质浓度与p型间隔区的杂质浓度相等，使得通过在截止时从n型漂移区与p型间隔区之间的pn结扩展的耗尽层，在漂移层内疑似地形成非掺杂层，因此能够力图使漂移层高电阻化。并且，在导通时，主电流通过提高了杂质浓度而成的n型漂移区而在漏极-源极间流动，因此也能够降低导通电阻。另外，通过将n-型缓冲层设置在并列pn层与n+型漏层之间，与不设置n-型缓冲层的情况相比，可以进一步改善降低导通电阻与提高耐压的权衡关系。
另一方面，在以往的具备超结结构的半导体装置(以下，称为超结半导体装置)中，在将并列pn层的n型漂移区与p型间隔区的电荷平衡设定为耐压变得最高的条件的情况下，发生雪崩击穿时，电流(以下，称为雪崩电流)在漏极-源极间骤增时，漏极电压降低。该条件是指，使并列pn层的n型漂移区的总杂质量与p型间隔区的总杂质量大致相同，并在各个区域使深度方向的杂质浓度大致均等的情况。因此，存在容易引起雪崩电流的局部集中，破坏耐量(以下，称为雪崩耐量)降低这样的问题。
作为解决了该问题的超结半导体装置，提出了具备如下并列pn层的装置，该并列pn层中，在基板正面侧使p型间隔区的杂质浓度比相邻的n型漂移区的杂质浓度高，并且在基板背面侧使p型间隔区的杂质浓度比相邻的n型漂移区的杂质浓度低(例如，参照下述专利文献2(第0020段、图1))。在下述专利文献2中，发生雪崩击穿时，使电流-电压特性中的预定偏压点处的负电阻降低，来提高雪崩耐量。
另外，作为另一超结半导体装置，提出了具备如下并列pn层的装置，该并列pn层中，使n型漂移区的杂质量与p型间隔区的杂质量相等且为相同的分布，并且使n型漂移区与p型间隔区的杂质量的总和在各区域的深度方向的中央最高且越靠近基板正面侧和基板背面侧越低(例如，参照下述专利文献3(第0018段、图1))。在下述专利文献3中，由于电场强度分布在并列pn层的深度方向的中央最大，并且越靠近基板正面侧和基板背面侧变得越小，因此变得难以在发生雪崩击穿时产生负电阻，雪崩耐量提高。
另外，作为另一超结半导体装置，提出了具备如下并列pn层的装置，该并列pn层中，使n型漂移区的深度方向的杂质浓度均等，并且在基板背面侧使p型间隔区的杂质浓度比相邻的n型漂移区的杂质浓度高(例如，参照下述专利文献4(第0024段、图1)、下述专利文献5(第0022段、图1)和下述专利文献6(第0024段、图1))。在下述专利文献4、专利文献5中，使电场集中在p型间隔区的基板背面侧的部分而使雪崩电流的局部集中部位固定在p型间隔区的基板背面侧的部分，由此抑制寄生npn双极型晶体管的导通，提高了雪崩耐量。
现有技术文献
专利文献
专利文献1：日本特开2000-040822号公报
专利文献2：日本特开2004-072068号公报
专利文献3：日本专利第4564509号公报
专利文献4：日本专利第4768259号公报
专利文献5：日本特开2009-272397号公报
专利文献6：日本特开2006-179598号公报
非专利文献
非专利文献1：SC李(S.-C.Lee)，共六位，“对由雪崩模式运行引起的功率MOSFET的栅极振荡的研究”(Investigation of Gate Oscillation of Power MOSFETs Induced byAvalanche Mode Operation)，第十九届功率半导体器件和集成电路国际研讨会会刊(Proceedings of the 19th International Symposium on Power SemiconductorDevices and IC’s)，韩国，电气和电子工程师协会(IEEE)，2007年5月，第113～116页。
发明内容
技术问题
但是，在上述专利文献2中，电场高的部分成为沿p型间隔区与n型漂移区之间的pn结分布的电场强度分布。另外，在p型间隔区的正上方(基板正面侧)配置有p型基区和n+型源区，因此雪崩电流通过n+型源区的正下方(p型基区的位于n+型源区与并列pn层的p型间隔区之间的部分)流到源电极。因此，雪崩电流成为以n+型源区为发射极、以p型基区为基极、以n型漂移区的表面区域(基板正面侧的区域)为集电极的寄生npn双极型晶体管的基极电流，存在容易因该寄生npn双极型晶体管工作而破坏这样的问题。
在上述专利文献3中，由于在n型漂移区和p型间隔区的深度方向的中央处p型和n型的杂质浓度一起变高，因此在深度方向中央部存在电场的峰值。因此，在发生了栅电极附近的雪崩击穿的情况下，雪崩击穿部位与电场集中部位之间的深度方向的距离变小，栅极电位通过栅氧化膜而改变，会流动向着栅极的反馈电流，可能会对雪崩耐量造成恶劣影响(例如，参照上述非专利文献1)。
在上述专利文献4～专利文献6中，仅局部地提高p型间隔区的基板背面侧的杂质浓度，而强制破坏了n型漂移区与p型间隔区之间的杂质浓度的平衡。虽然通过该n型漂移区与p型间隔区之间的杂质浓度差使基板正面侧的电场降低，但该电场降低与通过局部地提高p型间隔区的基板背面侧的杂质浓度而产生的电场上升抵消，改变深度方向的电场强度分布的效果会变小。为了充分改变电场强度分布而使电场集中于p型间隔区的基板背面侧的部分，需要增大n型漂移区与p型间隔区之间的杂质浓度差。其结果是p型间隔区的杂质浓度变高，n型漂移区易于耗尽化，因此导通电阻会增大。
本发明为了消除上述的因现有技术所导致的问题，目的在于提供能够降低导通电阻并且提高耐压和雪崩耐量的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有以下特征。在第一导电型半导体层上设有并列pn层。上述并列pn层将第一导电型半导体区和第二导电型半导体区沿与上述第一导电型半导体层的表面平行的方向交替地重复配置而成。在上述并列pn层的与上述第一导电型半导体层侧相反一侧设有元件结构。第一电极与构成上述元件结构的半导体部电连接。第二电极与上述第一导电型半导体层电连接。上述第一导电型半导体区的宽度遍及深度方向恒定。上述第二导电型半导体区的宽度遍及深度方向恒定。上述第一导电型半导体区具有使上述第二电极侧的部分的杂质浓度高于上述第一电极侧的部分的杂质浓度而成的杂质浓度分布曲线。上述第二导电型半导体区具有使上述第二电极侧的部分的杂质浓度高于上述第一电极侧的部分的杂质浓度并且使上述第一电极侧的部分的一部分的杂质浓度相对地低于该第一电极侧的部分的其他部分的杂质浓度而成的杂质浓度分布曲线。上述第二导电型半导体区的上述第二电极侧的部分的杂质浓度高于上述第一导电型半导体区的上述第二电极侧的部分的杂质浓度。
另外，本发明的半导体装置，其特征在于，在上述的发明中，上述第一导电型半导体区的总杂质量与上述第二导电型半导体区的总杂质量相等。
另外，本发明的半导体装置，其特征在于，在上述的发明中，上述第二导电型半导体区的上述第一电极侧的部分的杂质浓度与上述第一导电型半导体区的上述第一电极侧的部分的杂质浓度相等。
另外，本发明的半导体装置，其特征在于，在上述的发明中，上述第一导电型半导体区的上述第二电极侧的部分的杂质浓度随着朝向上述第二电极侧以预定的比例变高。
另外，本发明的半导体装置，其特征在于，在上述的发明中，上述第二导电型半导体区的上述第二电极侧的部分的杂质浓度随着朝向上述第二电极侧以预定的比例变高。
另外，本发明的半导体装置，其特征在于，在上述的发明中，上述第二导电型半导体区的上述第一电极侧的部分的杂质浓度相对低的低浓度部分的杂质浓度在该低浓度部分的深度方向的中央附近成为最低。
另外，本发明的半导体装置，其特征在于，在上述的发明中，上述元件结构具有第二导电型的第一半导体区、第一导电型的第二半导体区、栅绝缘膜和栅电极。上述第一半导体区与上述第一导电型半导体区接触而设置在上述第二导电型半导体区的与上述第一导电型半导体层侧相反一侧的表面层，并构成上述半导体部。上述第二半导体区选择性地设置在上述第一半导体区的内部，并构成上述半导体部。上述栅绝缘膜与上述第一半导体区的位于上述第一导电型半导体区与上述第二半导体区之间的区域接触而设置。上述栅电极以隔着上述栅绝缘膜的方式设置在上述第一半导体区的相反侧。
另外，本发明的半导体装置，其特征在于，在上述的发明中，在上述第一导电型半导体层与上述并列pn层之间，还具备杂质浓度比上述第一导电型半导体区的杂质浓度低的第一导电型低浓度半导体层。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法是具备如下并列pn层的半导体装置的制造方法，该并列pn层将第一导电型半导体区和第二导电型半导体区沿与第一导电型半导体层的表面平行的方向交替地重复配置在上述第一导电型半导体层上而成，本发明的半导体装置的制造方法包括重复进行以第一工序至第三工序为一组的工序，具有如下特征。上述第一导电型半导体区具有使上述第一导电型半导体层侧的部分的杂质浓度高于与上述第一导电型半导体层侧相反一侧的部分的杂质浓度而成的杂质浓度分布曲线。上述第二导电型半导体区具有使上述第一导电型半导体层侧的部分的杂质浓度高于与上述第一导电型半导体层侧相反一侧的部分的杂质浓度，并且使与上述第一导电型半导体层侧相反一侧的部分的一部分的杂质浓度相对地低于与该第一导电型半导体层侧相反一侧的部分的其他部分的杂质浓度而成的杂质浓度分布曲线。上述第二导电型半导体区的上述第一导电型半导体层侧的部分的杂质浓度高于上述第一导电型半导体区的上述第一导电型半导体层侧的部分的杂质浓度。在上述第一工序中，将第一导电型的外延生长层堆叠在上述第一导电型半导体层上。在上述第二工序中进行第一离子注入，上述第一离子注入将第一导电型杂质以离子方式注入到上述外延生长层的表面的上述第一导电型半导体区的形成区域。在上述第三工序中进行第二离子注入，上述第二离子注入将第二导电型杂质以离子方式注入到上述外延生长层的表面的上述第二导电型半导体区的形成区域。而且，在第一次的上述第二工序中，以不同的加速电压进行多次上述第一离子注入。在第二次以后的上述第二工序中，以比第一次的上述第二工序少的次数进行上述第一离子注入。在第一次的上述第三工序中，以与上述第一离子注入的剂量相等的剂量且比第一次的上述第二工序更多的次数，来进行各不相同的加速电压下的上述第二离子注入。在第二次以后的上述第三工序中，以与上述第一离子注入的剂量相等的剂量，进行比第一次的上述第三工序少的次数的上述第二离子注入。在第二次以后的上述第三工序之中，在连续的上述一组的工序的上述第三工序中，使上述第二离子注入的剂量低于其他上述第三工序的上述第二离子注入的剂量。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，在上述一组的工序之后，进行将第一导电型的外延生长层进一步堆叠在对上述第一导电型半导体区和上述第二导电型半导体区的形成区域进行了离子注入的上述外延生长层上的第四工序。接着，进行通过热处理使上述第一导电型杂质和上述第二导电型杂质扩散的热处理工序。上述热处理工序，使上述第一导电型杂质扩散，形成遍及所层叠的多个上述外延生长层而连续的上述第一导电型半导体区。使上述第二导电型杂质扩散，形成遍及所层叠的多个上述外延生长层而连续的上述第二导电型半导体区。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，在最初的上述第一工序之前，还包括在上述第一导电型半导体层上形成杂质浓度比上述第一导电型半导体区的杂质浓度低的第一导电型低浓度半导体层的工序。而且，在最初的上述第一工序中，将上述外延生长层堆叠在上述第一导电型低浓度半导体层上。
根据上述的发明，能够降低导通电阻，并且能够提高第一、第二导电型半导体区的第二电极侧的部分的电场强度。另外，根据上述的发明，能够使雪崩击穿发生在第二导电型半导体区与第一导电型低浓度半导体层的边界。
有益效果
根据本发明的半导体装置和半导体装置的制造方法，具有能够降低导通电阻，并且提高耐压和雪崩耐量这样的效果。
附图说明
图1是示出实施方式1的半导体装置的主要部分的说明图。
图2是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图3是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图4是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图5是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图6是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图7是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图8是示出实施方式1的半导体装置的制造过程中的主要部分的深度方向的p型杂质注入量分布的说明图。
图9是示出实施方式2的半导体装置的主要部分的深度方向的杂质浓度分布曲线的特性图。
图10是示出实施方式2的半导体装置的另一示例的主要部分的深度方向的杂质浓度分布曲线的特性图。
图11是示出实施方式2的半导体装置的另一示例的主要部分的深度方向的杂质浓度分布曲线的特性图。
图12是示出实施方式3的半导体装置的主要部分的说明图。
图13是示出实施方式4的半导体装置的主要部分的深度方向的杂质浓度分布曲线的特性图。
图14是示出实施方式4的半导体装置的另一示例的主要部分的深度方向的杂质浓度分布曲线的特性图。
图15是示出实施方式4的半导体装置的另一示例的主要部分的深度方向的杂质浓度分布曲线的特性图。
图16是示出实施例的半导体装置的导通电阻的特性图。
图17是示出实施例的半导体装置的耐压的特性图。
符号说明
1 n+型半导体基板
2a n-型缓冲层
2b 并列pn层
3 n型漂移区
3A n型漂移区的源极侧的部分
3B 表面n型漂移区
3H n型漂移区的漏极侧的部分
4 p型间隔区
4A p型间隔区的源极侧的部分
4H p型间隔区的漏极侧的部分
4L p型间隔区的源极侧的部分的深度方向的中央附近的部分
5 p型基区
6 n+型源区
7 栅绝缘膜
8 栅电极
9 层间绝缘膜
10 半导体基体
11 源电极
12 漏电极
20 外延基板
21 n-型半导体层
21a，21b n-型外延层
22，24，26，28 抗蚀剂掩模
23，25，27，29 离子注入
31，33 n型区
32，34 p型区
Cn1 n型漂移区的漏极侧的部分的杂质浓度
Cn2 n型漂移区的源极侧的部分的杂质浓度
Cn3 n+型半导体基板的杂质浓度
Cn4 n-型缓冲层的杂质浓度
Cp1 p型间隔区的漏极侧的部分的杂质浓度
Cp2 p型间隔区的源极侧的部分的杂质浓度
Cp3 p型间隔区的源极侧的部分的深度方向的中央附近的部分的杂质浓度
L1，L2，L11 电场强度分布
具体实施方式
以下参考附图，对本发明的半导体装置和半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，n或p所带的+表示杂质浓度比未标记有该符号的层或区域的杂质浓度高，n或p所带的-表示杂质浓度比未标记有该符号的层或区域的杂质浓度低。需要说明的是，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，并省略重复的说明。
(实施方式1)
对于实施方式1的半导体装置的结构，以平面栅结构的超结MOSFET(以下，称为SJ-MOSFET)为例进行说明。图1是示出实施方式1的半导体装置的主要部分的说明图。在图1的(a)中，示出SJ-MOSFET的截面结构。在图1的(b)中，示出半导体基体(半导体芯片)10的主要部分的深度方向(纵向)的杂质浓度分布曲线。在图1的(b)中，实线是p型杂质浓度分布曲线，虚线是n型杂质浓度分布曲线(在图9～图11、图12的(a)、图13～图15中也一样)。在图1的(c)中示出与图1的(b)的杂质浓度分布曲线对应的电场强度分布。
图1的(a)中示出的实施方式1的半导体装置是形成为如下并列pn层2b的SJ-MOSFET，该并列pn层2b是将提高漂移层中杂质浓度而成的n型区(n型漂移区：第一导电型半导体区)3与p型区(p型间隔区：第二导电型半导体区)4沿与基体主面平行的方向交替地重复配置而成的并列pn层。另外，实施方式1的半导体装置在半导体基体10的两主面分别具备源电极(第一电极)11和漏电极(第二电极)12，并且是供主电流沿半导体基体10的深度方向流动的纵型器件。在图1的(a)中，示出有源区的两个单位单元(unit cell)(元件的构成单位)，并对与这些单位单元相邻的其他单位单元和/或边缘终端区省略图示(在图2～图7中也一样)。
有源区是在导通状态时供主电流流动的区域。边缘终端区包围有源区的周围，并且是缓和并列pn层2b的基体正面(半导体基体10的正面)侧的电场来保持耐压的区域，具有例如保护环、场板和降低表面电场(RESURF：REduced SURface Field)等一般的耐压结构。半导体基体10为硅(Si)基板，该硅基板是将并列pn层2b介由n-型缓冲层(第一导电型低浓度半导体层)2a而层叠在n+型半导体基板(第一导电型半导体层)1的正面上而成的基板。也可以不设置n-型缓冲层2a。
并列pn层2b也可以从有源区遍及设置到边缘终端区。并列pn层2b的n型漂移区3和p型间隔区4配置为例如，沿与n型漂移区3和p型间隔区4重复排列的方向(横向)正交的方向(图面进深方向)延伸的条纹状的平面布局(未图示)。另外，并列pn层2b的n型漂移区3和p型间隔区4也可以是将p型间隔区4配置为矩阵状并且将n型漂移区3配置为包围p型间隔区4的周围的格子状而成的平面布局(未图示)。平面布局是指从半导体基体10的正面侧观察到的各部分的平面形状和配置构成。
n型漂移区3以在基体背面(半导体基体10的背面)的端部与n-型缓冲层2a接触的方式配置，并构成了在SJ-MOSFET导通时沿半导体基体10的深度方向流动的主电流的电流路径的一部分。n型漂移区3的宽度(横向的宽度)与p型间隔区4的宽度(横向的宽度)大致相等。n型漂移区3和p型间隔区4的深度方向的杂质浓度分布曲线被设定为使n型漂移区3的n型杂质的总杂质量与p型间隔区4的p型杂质的总杂质量变得大致相等(图1的(b))。关于这些杂质浓度分布曲线将在后面描述。
在半导体基体10的正面(并列pn层2b侧的面)的表面层，选择性地设有p型基区(第一半导体区)5。p型基区5配置于p型间隔区4的正上方(基体正面侧)，且与该p型间隔区4接触。另外，p型基区5以位于该p型基区5的正下方(基体背面侧)的p型间隔区4的宽度以上的宽度设置，并与表面n型漂移区3B接触。表面n型漂移区3B是指n型漂移区3的位于相邻的p型基区5之间的区域。在p型基区5的内部，选择性地设有n+型源区(第二半导体区)6。
在p型基区5的位于表面n型漂移区3B与n+型源区6之间的部分的表面上，从表面n型漂移区3B遍及到n+型源区6设有栅绝缘膜7。栅绝缘膜7为例如氧化硅(SiO2)膜，其厚度为0.1μm左右。在栅绝缘膜7上设有栅电极8。通过这些p型基区5、n+型源区6、栅绝缘膜7和栅电极8构成了平面栅结构的MOS栅(元件结构)。
源电极11与p型基区5和n+型源区6接触，并与这些区域电连接。也可以在p型基区5的内部设有p+型接触区(未图示)，在此情况下，源电极11与p+型接触区和n+型源区6接触。另外，源电极11通过层间绝缘膜9而与栅电极8电绝缘。漏电极12设置在半导体基体10的背面(n+型半导体基板1的背面)，并与作为n+型漏层的n+型半导体基板1电连接。
在该图1的SJ-MOSFET，如果在相对于源电极11使正电压施加到漏电极12的状态下，阈值电压以上的电压施加到栅电极8，则在p型基区5的在栅电极8的正下方(隔着栅绝缘膜7与栅电极8在深度方向上对置的部分)的表面区域形成n型的反转层(沟道)。据此，主电流以n+型半导体基板1、n-型缓冲层2a、n型漂移区3(表面n型漂移区3B)、p型基区5的表面反转层和n+型源区6的路径流动。该主电流流动的状态为SJ-MOSFET的导通状态。
另一方面，如果在相对于源电极11使正电压施加到漏电极12的状态下，小于阈值电压的电压施加到栅电极8，则p型基区5与表面n型漂移区3B之间的pn结成为反向偏置的状态，因此不流动主电流。即，SJ-MOSFET维持截止状态。该SJ-MOSFET截止时，耗尽层从p型间隔区4与n型漂移区3之间的pn结扩展，漂移层耗尽化。据此，能够力求使漂移层高电阻化，因此能够确保高耐压。
接着，参照图1的(b)，对并列pn层2b的n型漂移区3和p型间隔区4的深度方向的杂质浓度分布曲线进行说明。图1的(b)的纵轴为从p型基区5与p型间隔区4的边界(深度＝0μm)朝向漏极侧的方向的深度(在图1的(c)中也一样)。图1的(b)的横轴为杂质浓度。在图1的(b)中，实线(p型间隔区4的源极侧的部分4A的p型杂质浓度分布曲线)与虚线(n型漂移区3的源极侧的部分3A的n型杂质浓度分布曲线)重叠的部分的杂质浓度值实质上大致相等。
如图1的(b)所示，n型漂移区3被设定为使漏极侧的部分3H的杂质浓度Cn1比源极侧的部分(基本构成部分)3A的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线(Cn1＝Cn2+ΔCnx)。n型漂移区3的漏极侧的部分3H的杂质浓度Cn1在深度方向上等效地均等，并且比n+型半导体基板1的杂质浓度Cn3低(Cn1＜Cn3)。n型漂移区3的源极侧的部分3A的杂质浓度Cn2在深度方向上大致均等，并且高于n-型缓冲层2a的杂质浓度Cn4(Cn2＞Cn4)。用比n型杂质浓度分布曲线细的虚线来表示n型漂移区3的各部分3H、3A和表面n型漂移区3B的各边界(在图1的(a)、图1的(c)、图9～图15中也一样)。
n型漂移区3的漏极侧的部分3H与n-型缓冲层2a接触。n型漂移区3的源极侧的部分3A还包括表面n型漂移区3B。n型漂移区3的宽度遍及整个深度方向实质上是恒定的(参照图1的(a))。因此，n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2由这些部分3H、3A的单位面积的杂质量(剂量)决定。即，对n型漂移区3而言，漏极侧的部分3H的杂质量比源极侧的部分3A的杂质量高，且在n型漂移区3与n-型缓冲层2a的边界处具有在深度方向上杂质浓度局部地变高的部分3H。
p型间隔区4被设定为使漏极侧的部分4H的杂质浓度Cp1比源极侧的部分(基本构成部分)4A的杂质浓度Cp2高ΔCph而成的p型杂质浓度分布曲线(Cp1＝Cp2+ΔCph)。p型间隔区4的漏极侧的部分4H的杂质浓度Cp1在深度方向上等效地均等。另外，p型间隔区4的漏极侧的部分4H的杂质浓度Cp1比n型漂移区3的漏极侧的部分3H的杂质浓度Cn1高，并且比n+型半导体基板1的杂质浓度Cn3低(Cn1＜Cp1＜Cn3)。
另外，p型间隔区4被设定为使源极侧的部分4A之中该部分4A的深度方向的中央附近的部分4L的杂质浓度Cp3比其他部分的杂质浓度Cp2相对低ΔCpl而成的p型杂质浓度分布曲线(Cp3＝Cp2-ΔCpl)。p型间隔区4的源极侧的部分4A的杂质浓度Cp2在深度方向上大致均等，并且与n型漂移区3的源极侧的部分3A的杂质浓度Cn2实质相等(Cp2＝Cn2)。p型间隔区4的源极侧的部分4A之中的、该部分4A的深度方向的中央附近的部分4L的杂质浓度Cp3在深度方向上大致均等，并且比n-型缓冲层2a的杂质浓度Cn4高(Cp3＞Cn4)。用比n型杂质浓度分布曲线细的虚线示出p型间隔区4的各部分4H、4A、4L的各边界(在图1的(a)、图1的(c)、图9～图15中也一样)。
p型间隔区4的漏极侧的部分4H与n-型缓冲层2a接触。在p型间隔区4之中的、最高的杂质浓度Cp1的漏极侧的部分4H与最低的杂质浓度Cp3的部分4L之间，配置有基本构成部分(即部分4A)。在p型基区5与p型间隔区4的最低的杂质浓度Cp3的部分4L之间，配置有基本构成部分。p型间隔区4的漏极侧的部分4H和源极侧的部分4A的边界位于与n型漂移区3的漏极侧的部分3H和源极侧的部分3A的边界相等的深度位置，或者位于比n型漂移区3的漏极侧的部分3H与源极侧的部分3A的边界更靠向源极侧的位置。
p型间隔区4的宽度遍及整个深度方向实质上恒定(参照图1的(a))。因此，p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3由这些部分4H、4A、4L的单位面积的杂质量(剂量)决定。即，p型间隔区4在与n-型缓冲层2a的边界具有部分4H，该部分4H与基本构成部分相比杂质量局部地变高且在深度方向上杂质浓度局部地变高。并且，对p型间隔区4而言，在源极侧的部分4A之中的、该部分4A的深度方向的中央附近具有部分4L，该部分4L与该部分4A相比杂质量相对变低且杂质浓度相对变低。
另外，n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2以及p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3满足下述(1)式。tn1、tn2分别为n型漂移区3的各部分3A、3H的厚度。tp1、tp3分别为p型间隔区4的基本构成部分(部分4A)之中比深度方向的中央附近的最低的杂质浓度Cp3的部分4L更靠向源极侧和漏极侧的部分的厚度。tp2、tp4分别为p型间隔区4之中最低的杂质浓度Cp3的部分4L和最高的杂质浓度Cp1的部分4H的厚度。
Cn2·tn1+(Cn2+ΔCnx)·tn2＝Cp2·tp1+(Cp2-ΔCpl)·tp2+Cp2·tp3+(Cp2+ΔCph)·tp4…(1)
n型漂移区3的漏极侧的部分3H的厚度tn2优选为并列pn层2b的厚度T的1/5倍以上且1/4倍以下的程度(1/5·T≤tn2≤1/4·T)。p型间隔区4的漏极侧的部分4H的厚度tp4优选为并列pn层2b的厚度T的1/5倍以上且1/4倍以下的程度(1/5·T≤tp4≤1/4·T)。p型间隔区4的漏极侧的部分4H的厚度tp4也可以与n型漂移区3的漏极侧的部分3H的厚度tn2相等。在此，该部分3H、4H的厚度tn2、tp4是指从n-型缓冲层2a与n型漂移区3的边界起算向源极侧的深度。
p型间隔区4的最低的杂质浓度Cp3的部分4L的厚度tp2优选为并列pn层2b的厚度T的1/5倍以上且2/7倍以下的程度(1/5·T≤tp2≤2/7·T)。p型间隔区4的最低的杂质浓度Cp3的部分4L的中心的深度位置(厚度tp2的一半的深度位置)从表面n型漂移区3B与栅绝缘膜7的边界起算，优选为并列pn层2b的厚度T的6/11倍以上且8/11倍以下的程度的深度D(6/11·T≤tD≤8/11·T)。并列pn层2b的厚度T是指从n-型缓冲层2a与n型漂移区3的边界起算至表面n型漂移区3B与栅绝缘膜7的边界为止的厚度(T＝tn1+tn2)。
并列pn层2b的n型漂移区3和p型间隔区4的深度方向的杂质浓度分布曲线满足上述(1)式，由此保持n型漂移区3与p型间隔区4之间的电荷平衡，并列pn层2b的n型漂移区3与p型间隔区4的总杂质量变为大致相等。由此，能够不增大导通电阻，提高耐压。即，可改善降低导通电阻与提高耐压之间的权衡关系，获得图1的(a)的SJ-MOSFET所期望的特性。
另一方面，并列pn层2b的n型漂移区3和p型间隔区4的深度方向的杂质浓度分布曲线不满足上述(1)式，即n型漂移区3与p型间隔区4之间的电荷平衡破坏了的状态下，因上述权衡关系，会发生导通电阻增大或耐压降低，无法获得SJ-MOSFET所期望的特性。其理由是因为，会成为电场高的部分沿p型间隔区与n型漂移区之间的pn结而分布的电场强度分布L2(参照图1的(c))。
在图1的(c)中，实线为图1的(a)的SJ-MOSFET的p型间隔区4的深度方向的电场强度分布L1，虚线为以往的SJ-MOSFET(未图示)的p型间隔区的深度方向的电场强度分布L2(在图12的(b)中也一样)。以往的SJ-MOSFET具备如下的并列pn层，该并列pn层是将n型漂移区和p型间隔区的总杂质量设为大致相等，并且在各个区域将深度方向的杂质浓度设为大致均等而成的pn层。因此，如图1的(c)中虚线所示，对于以往的SJ-MOSFET而言，成为遍及整个深度方向恒定的电场强度分布L2。
另一方面，在图1的(a)的SJ-MOSFET中，通过将并列pn层2b设为上述杂质浓度分布曲线，如图1的(c)中实线所示，电场强度分布L1在p型间隔区4的源极侧的部分4A呈现大致恒定的电场强度。并且，电场强度分布L1中，电场强度随着从p型间隔区4的源极侧的部分4A与漏极侧的部分4H的边界向漏极侧变深而变高，电场强度在p型间隔区4的漏极侧的部分4H与n-型缓冲层2a的边界变得最高。p型间隔区4的漏极侧的部分4H处的电场强度比以往的SJ-MOSFET的相同部分处的电场强度高。
通过如此p型间隔区4的漏极侧的部分4H处的电场强度变高，使得n型漂移区3的漏极侧的部分3H处的电场强度也变高。因此，能够施加到n型漂移区3的电压变大，耐压提高。在p型间隔区4的最低的杂质浓度Cp3的部分4L，与以往的SJ-MOSFET的相同部分相比，能够施加到并列pn层2b的电压(耐压)随着朝向漏极侧而变低，但该部分4L处的耐压降低量被p型间隔区4的漏极侧的部分4H处的耐压提高量所补偿。耐压由p型间隔区4的漏极侧的部分4H处的耐压提高量所补偿的部分(即，最低的杂质浓度Cp3的部分4L)在图1的(a)中用阴影表示。
另外，n型漂移区3之中，漏极侧的部分3H的杂质浓度Cn1高于源极侧的部分3A的杂质浓度Cn2，由此与仅将p型间隔区的漏极侧的部分设为相对高杂质浓度的以往结构(例如上述专利文献4)相比，能够降低导通电阻。据此，能够使电场进一步集中在p型间隔区4的漏极侧的部分4H，并能够进一步提高耐压。因此，在本发明，可以兼顾降低导通电阻和提高耐压。另外，如接下来所说明的那样，本发明成为易于获得高雪崩耐量的结构。
通常，雪崩耐量对将n+型源区作为发射极、将p型基区作为基极、并且将表面n型漂移区作为集电极的寄生npn双极型晶体管的工作造成极大恶劣影响。另外，已知在发生雪崩击穿的部位，寄生npn双极型晶体管的工作容易度不同，是否能够提高雪崩耐量很大程度上依赖于发生雪崩击穿的部位。例如，在如以往的SJ-MOSFET那样p型间隔区的杂质浓度在深度方向均等的情况下，发生雪崩击穿的部位成为p型基区与p型间隔区的边界或者p型间隔区与n-型缓冲层的边界。
以在p型基区与p型间隔区的边界发生雪崩击穿的条件(杂质浓度分布曲线等)形成了并列pn层的情况下，寄生npn双极型晶体管易于工作，雪崩耐量变低。以在p型间隔区与n-型缓冲层的边界发生雪崩击穿的条件形成了并列pn层的情况下，寄生npn双极型晶体管难以工作，雪崩耐量变高。发生雪崩击穿的部位为并列pn层内的电场强度高的部位，并列pn层内的电场强度分布会因n型漂移区与p型间隔区的杂质浓度的偏差而改变。因此，雪崩耐量依赖于工艺的偏差。因此，可能因工艺偏差导致在p型基区与p型间隔区的边界发生雪崩击穿的以往结构中，无法再现性良好地提高雪崩耐量。
相对于此，在图1的(a)的SJ-MOSFET，通过将p型间隔区4的漏极侧的部分4H的杂质浓度Cp1设为最高，使得在p型间隔区4的漏极侧的部分4H与n-型缓冲层2a的边界处电场强度变得最高。因此，即使工艺稍微产生偏差，p型间隔区4的漏极侧的部分4H的杂质浓度Cp1为最高的情况也不会改变，雪崩击穿总是发生在p型间隔区4与n-型缓冲层2a的边界。因此，不依赖于工艺偏差，发生雪崩击穿的部位确定为一个部位(p型间隔区4与n-型缓冲层2a的边界)。并且，难以发生如上述那样寄生npn双极型晶体管工作的情形，难以引起因寄生npn双极型晶体管的工作产生的雪崩耐量的降低。因此，能够再现性良好地获得高雪崩耐量。
接着，对实施方式1的半导体装置的制造方法进行说明。图2～图7是示出实施方式1的半导体装置的制造过程中的状态的截面图。图8是示出实施方式1的半导体装置的制造过程中的主要部分的p型杂质注入量分布的说明图。图8的横轴为从源极侧朝向漏极侧的方向的深度，纵轴为与p型间隔区4的形成区域对应的部分的p型杂质注入量分布。首先，如图2所示，准备使n-型缓冲层2a外延生长在n+型半导体基板(硅基板)1的正面上而成的外延基板(半导体晶片)20。
接着，使n-型半导体层21外延生长在外延基板20的正面(n-型缓冲层2a侧的面)上。将此时的n-型半导体层21作为n-型外延层21a。优选该最初外延生长而成的n-型外延层21a比在后述的工序中为了使n-型半导体层21的厚度增大而在该n-型外延层21a上通过一次外延生长所生长的部分(n-型外延层21b)厚。
其理由如下。这是因为能够抑制通过后述的工序而形成于n-型外延层21a的内部的n型区31和p型区32通过用于后述的杂质扩散的退火(热处理)而扩散到n-型缓冲层2a的内部，并抑制n-型缓冲层2a的厚度变薄。由于使n-型缓冲层2a越厚，则越能够使耐压提高，因此优选n-型缓冲层2a以堆叠于n+型半导体基板1上时的厚度残留。
接着，如图3所示，在n-型外延层21a上，形成与n型漂移区3的形成区域对应的部分开口的抗蚀剂掩模22。接着，将同一抗蚀剂掩模22作为掩模，进行多次用于形成n型漂移区3的漏极侧的部分3H的例如磷(P)等n型杂质的离子注入23。此时，多次离子注入23以大致相同的剂量且各不相同的加速电压进行。
通过这些加速电压不同的多次离子注入23，在n型漂移区3的形成区域，以在深度方向上对置的方式选择性地形成有杂质注入量(剂量)大致相等的多个(与离子注入23的次数相等的个数)n型区31。另外，通过调整射程最短的(加速电压最低的)离子注入23的加速电压，能够调整n型漂移区3的漏极侧的部分3H与源极侧的部分3A的边界的深度位置。
具体来说，将离子注入23设为进行例如两次。在此情况下，在第一次离子注入23，在n-型外延层21a的内部的靠近n-型缓冲层2a的部分选择性地形成n型区31。也可以在该第一次离子注入23中，例如，将加速电压设为1.2MeV以上且2.2MeV以下程度的范围内，将剂量设为1×1012/cm2以上且1×1013/cm2以下程度的范围内。
在第二次离子注入23，在n-型外延层21a的内部的深度方向的中央附近的部分选择性地形成n型区31。该第二次的离子注入23中，将加速电压设为低于第一次离子注入23的加速电压，例如将加速电压设为50keV以上且150keV以下程度的范围内，并将剂量设为与第一次离子注入23的剂量大致相等。这两个n型区31的形成顺序可以进行各种改变。
接着，如图4所示，在除去抗蚀剂掩模22之后，在n-型外延层21a上，形成与p型间隔区4的形成区域对应的部分开口的抗蚀剂掩模24。接着，将同一抗蚀剂掩模24作为掩模，进行多次用于形成p型间隔区4的漏极侧的部分4H的例如硼(B)等p型杂质的离子注入25。该离子注入25的剂量与用于形成n型区31的离子注入23的剂量大致相等。离子注入25的次数比用于形成n型区31的离子注入23的次数多。多次离子注入25以彼此不同的加速电压进行。
通过这些加速电压不同的多次离子注入25，在p型间隔区4的形成区域，以在深度方向上对置的方式形成杂质注入量大致相等的多个(与离子注入25的次数相等的个数的)p型区32。另外，通过调整射程最短的离子注入25的加速电压，能够调整p型间隔区4的漏极侧的部分4H与源极侧的部分4A的边界的深度位置。
具体来说，将离子注入25设为进行例如三次。在此情况下，在第一次离子注入25，在n-型外延层21a的内部的靠近n-型缓冲层2a的部分选择性地形成p型区32。该p型区32形成于例如与形成于最深的位置的n型区31大致相等的深度。在该第一次离子注入25中，可以将加速电压设为1.0MeV以上且1.5MeV以下程度的范围内。第一次离子注入25的剂量与第一次离子注入23的剂量大致相等。
在第二次离子注入25，在n-型外延层21a的内部的深度方向的中央附近的部分选择性地形成p型区32。该p型区32形成于例如与在n-型外延层21a的内部的深度方向的中央附近的部分形成的n型区31大致相等的深度。在该第二次离子注入25中，将加速电压设为低于第一次离子注入25的加速电压，且将剂量设为与第一次离子注入25的剂量大致相等。第二次离子注入25的加速电压也可为例如50keV以上且200keV以下程度的范围内。
在第三次离子注入25，在n-型外延层21a的内部的比深度方向的中央浅的深度的部分选择性地形成p型区32。在该第三次离子注入25中，将加速电压设为低于第二次离子注入25的加速电压，将剂量设为与第一次离子注入25的剂量大致相等。第三次离子注入25的加速电压也可以为例如25keV以上且100keV以下的程度的范围内。这三个p型区32的形成顺序可以进行各种改变。
如此，在n-型外延层21a的内部，使在深度方向上对置的p型区32的个数多于在深度方向上对置的n型区31的个数。据此，即使一次离子注入25的剂量与一次离子注入23的剂量大致相等，也能够使n-型外延层21a内的p型杂质的总注入量高于n型杂质的总注入量。即，能够使p型间隔区4的漏极侧的部分4H的杂质注入量高于n型漂移区3的漏极侧的部分3H的杂质总注入量。
接着，如图5所示，在除去抗蚀剂掩模24之后，使n-型外延层21b生长在n-型外延层21a上，由此增大n-型半导体层21的厚度。
接着，如图6所示，在n-型外延层21b上，形成与n型漂移区3的形成区域对应的部分开口的抗蚀剂掩模26。接着，将抗蚀剂掩模26作为掩模，进行用于形成n型漂移区3的源极侧的部分3A的例如磷等n型杂质的离子注入27。离子注入27的次数(例如一次)比用于形成n型区31的离子注入23的次数少。离子注入27的剂量与用于形成n型区31的离子注入23的剂量大致相等。
如此，使对一段(一层)n-型外延层21b进行的离子注入27的次数少于对一段n-型外延层21a进行的离子注入23的次数。据此，即使使一次离子注入27的剂量与一次离子注入23的剂量大致相等，也能够使n-型外延层21b内的n型杂质的总注入量低于n-型外延层21a内的n型杂质的总注入量。因此，能够使n型漂移区3的源极侧的部分3A的杂质注入量低于n型漂移区3的漏极侧的部分3H的杂质注入量。
具体来说，例如，对一段n-型外延层21b仅进行一次离子注入27，在该n-型外延层21b的内部的例如深度方向的中央附近的部分选择性地形成n型区33。在此情况下，离子注入27的加速电压与用于形成n型区31的第二次离子注入23的加速电压大致相等。
接着，如图7所示，在除去抗蚀剂掩模26之后，在n-型外延层21b上，形成与p型间隔区4的形成区域对应的部分开口的抗蚀剂掩模28。接着，将抗蚀剂掩模28作为掩模，进行用于形成p型间隔区4的源极侧的部分4A的例如硼等p型杂质的离子注入29。离子注入29的次数(例如一次)比用于形成p型区32的离子注入25的次数少。离子注入29的剂量与用于形成p型区32的离子注入25的剂量大致相等。
如此，使对一段n-型外延层21b进行的离子注入29的次数少于对一段n-型外延层21a进行的离子注入25的次数。据此，即使使一次离子注入29的剂量与一次离子注入25的剂量大致相等，也能够使n-型外延层21b内的p型杂质的总注入量低于n-型外延层21a内的p型杂质的总注入量。因此，能够使p型间隔区4的源极侧的部分4A的杂质注入量低于p型间隔区4的漏极侧的部分4H的杂质注入量。
具体来说，例如，对一段n-型外延层21b仅进行一次离子注入29，在该n-型外延层21b的内部的例如深度方向的中央附近的部分选择性地形成p型区34。在此情况下，离子注入29的加速电压与用于形成p型区32的第二次离子注入25的加速电压相等。由此，杂质注入量相等的n型区33和p型区34形成于n-型外延层21b的内部的大致相等的深度。然后，除去抗蚀剂掩模28。
重复进行将这些n-型外延层21b的形成、n型区33的形成和p型区34的形成设为一组的工序，直到n-型半导体层21变为预定厚度(并列pn层2b的厚度T)为止。应予说明，对n-型外延层21b的最上层，不进行形成n型区33和p型区34的离子注入。
在重复该一组工序中，n型区33的杂质注入量也可以低于n型区31的杂质注入量。在此情况下，n型区31(n型漂移区3的漏极侧的部分3H)的杂质注入量为n型区33(n型漂移区3的源极侧的部分3A)的杂质注入量的1.1倍以上且1.3倍以下的程度。p型区34的杂质注入量也可以低于p型区32的杂质注入量(参照图8)。在此情况下，p型区32(p型间隔区4的漏极侧的部分4H)的杂质注入量为p型区34(p型间隔区4的源极侧的部分4A)的杂质注入量的1.1倍以上且1.3倍以下的程度。
在形成成为p型间隔区4的最低的杂质浓度Cp3的部分4L的p型区34时，使杂质注入量比形成其他p型区34的情况低ΔCpl(参照图1的(b))(参照图8)。成为p型间隔区4的最低的杂质浓度Cp3的部分4L的p型区34的杂质注入量为其他p型区34的杂质注入量的0.85倍以上且0.95倍以下的程度。通过以满足该杂质注入量范围的方式来设定各区域31～34的杂质注入量，能够在后述的用于杂质扩散的退火时使这些区域31～34的横向扩散的程度大致相同。因此，n型漂移区3和p型间隔区4的各自宽度在深度方向上保持大致恒定。
另外，n型漂移区3和p型间隔区4的深度方向的杂质浓度分布曲线(参照图1的(b))由n型漂移区3的各部分3H、3A和p型间隔区4的各部分4H、4A的各自杂质注入量等效地决定。n型漂移区3的漏极侧的部分3H和p型间隔区4的漏极侧的部分4H的杂质注入量能够通过如上述那样增加离子注入23、25的次数来相对地提高。因此，即使以上述杂质注入量范围设定各区域31～34的杂质注入量而形成n型漂移区3和p型间隔区4，也能够获得n型漂移区3和p型间隔区4的深度方向的预定的杂质浓度分布曲线。
接着，进行用于杂质扩散的退火。通过该退火，在n-型外延层21a内，在深度方向上对置的n型区31彼此连接，成为n型漂移区3的漏极侧的部分3H。在n-型外延层21a内，在深度方向上对置的p型区32彼此连接，成为p型间隔区4的漏极侧的部分4H。另外，分别形成于n-型外延层21b内且在深度方向上对置的各n型区33彼此连接，成为n型漂移区3的源极侧的部分3A。n型漂移区3的源极侧的部分3A与n型漂移区3的漏极侧的部分3H连接。分别形成于n-型外延层21b内且在深度方向上对置的各p型区34彼此连接，成为p型间隔区4的源极侧的部分4A。p型间隔区4的源极侧的部分4A与p型间隔区4的漏极侧的部分4H连接。
此时，n型区33以将离子注入27的射程的深度位置作为中心的大致圆形的截面形状，扩散为与在深度方向上对置的n型区33和在横向上对置的p型区34接触或少许重叠的程度。即，大致圆形的截面形状的n型区33彼此在深度方向上以接触或少许重叠的程度连接而形成n型漂移区3的源极侧的部分3A。因此，n型漂移区3的源极侧的部分3A的杂质浓度分布曲线在深度方向上大致均等。p型区34以将离子注入29的射程的深度位置作为中心的大致圆形的截面形状，扩散为与在深度方向上对置的p型区34和在横向上对置的n型区33接触或少许重叠的程度。即，大致圆形的截面形状的p型区34彼此在深度方向上以接触或少许重叠的程度连接而形成p型间隔区4的源极侧的部分4A。因此，p型间隔区4的源极侧的部分4A的杂质浓度分布曲线在深度方向上大致均等。
另一方面，n型区31以将离子注入23的射程的深度位置作为中心的大致圆形的截面形状，扩散为在同一n-型外延层21a内与深度方向上对置的n型区31重叠。即，多个n型区31在深度方向上重叠而形成n型漂移区3的漏极侧的部分3H，该部分3H呈在深度方向上长的大致楕圆状的截面形状。因此，n型漂移区3的漏极侧的部分3H成为将多个n型区31的杂质浓度分布曲线合成而得的杂质浓度分布曲线，且杂质浓度Cn1高于n型漂移区3的源极侧的部分3A的杂质浓度。一个n型区31的杂质浓度分布曲线是以离子注入23的射程的深度位置为顶点，杂质浓度向源极侧和漏极侧减少的抛物线。因此，多个n型区31的杂质浓度分布曲线的合成成为多条以各离子注入23的射程的深度位置为顶点的抛物线的杂质浓度分布曲线连接而成的山脊状的杂质浓度分布曲线，但由于各n型区31的杂质浓度的最大位置(顶点)与该顶点间的杂质浓度差小，因此等效地成为在深度方向上大致均等的杂质浓度分布曲线。n型区31的横向扩散为与杂质注入量大致相等的n型区33相同程度的扩散，因此n型漂移区3的漏极侧的部分3H的宽度成为与n型漂移区3的源极侧的部分3A的宽度大致相等。
p型区32以将离子注入25的射程的深度位置作为中心的大致圆形的截面形状，扩散为在同一n-型外延层21a内与深度方向上对置的p型区32重叠。即，多个p型区32在深度方向上重叠而形成p型间隔区4的漏极侧的部分4H，该部分4H呈在深度方向上长的大致楕圆状的截面形状。因此，p型间隔区4的漏极侧的部分4H成为将多个p型区32的杂质浓度分布曲线合成而得的杂质浓度分布曲线，且杂质浓度Cp1高于p型间隔区4的源极侧的部分4A的杂质浓度。并且，在n-型外延层21a内，在深度方向上对置的p型区32的个数多于在深度方向上对置的n型区31的个数，因此p型间隔区4的漏极侧的部分4H的杂质浓度Cp1高于n型漂移区3的漏极侧的部分3H的杂质浓度Cn1。多个p型区32的杂质浓度分布曲线的合成与上述多个n型区31同样地成为山脊状的杂质浓度分布曲线，但由于各p型区32的杂质浓度的最大位置(顶点)与该顶点间的杂质浓度差小，因此等效地成为在深度方向上大致均等的杂质浓度分布曲线。p型区32的横向扩散为与杂质注入量大致相等的p型区34相同程度的扩散，因此p型间隔区4的漏极侧的部分4H的宽度成为与p型间隔区4的源极侧的部分4A的宽度大致相等。
另外，通过对一段n-型外延层21a进行多次离子注入23、25而形成n型漂移区3的漏极侧的部分3H和p型间隔区4的漏极侧的部分4H，能够如上述那样使该部分3H、4H形成为在深度方向上长的大致椭圆状的截面形状。因此，与对一段n-型外延层21a以一次离子注入来形成相同的杂质浓度Cn1、Cp1的该部分3H、4H的情况相比，能够在不扩展n型漂移区3和p型间隔区4的宽度的情况下，物理地增厚这些区域3、4的厚度(并列pn层2b的厚度T)。因此，在将成为并列pn层2b的n-型外延层21a、21b设为相同的段数时，与对一段n-型外延层21a进行一次离子注入的情况相比，能够提高耐压。另外，通过物理地增厚n型漂移区3的厚度，能够降低导通电阻。另外，由于可以不增加n-型外延层的段数，因此能够降低制造成本。
通过至此为止的工序，形成将n型漂移区3和p型间隔区4沿与基体主面平行的方向交替地重复配置而成的并列pn层2b。另外，形成将并列pn层2b层叠在外延基板20上而成的半导体基体(半导体晶片)10。
接着，通过一般的方法，在并列pn层2b的表面层形成平面栅结构的MOS栅，该平面栅结构的MOS栅包括p型基区5、n+型源区6、栅绝缘膜7和栅电极8。接着，以覆盖栅电极8的方式形成层间绝缘膜9。接着，将层间绝缘膜9和栅绝缘膜7图案化而形成接触孔，使p型基区5和n+型源区6露出。接着，形成与p型基区5和n+型源区6接触的源电极11。形成与半导体基体10的背面(n+型半导体基板1的背面)接触的漏电极12。然后，将半导体基体10切割(切断)为芯片状而进行单片化，由此完成图1的(a)中示出的SJ-MOSFET。
以上，如所说明的那样，根据实施方式1，使p型间隔区的漏极侧的部分的杂质浓度高于p型间隔区的源极侧的部分的杂质浓度，并相对降低p型间隔区的源极侧的部分的一部分的杂质浓度。并且，使p型间隔区的漏极侧的部分的杂质浓度高于n型漂移区的漏极侧的部分的杂质浓度。据此，能够提高p型间隔区的漏极侧的部分的电场强度，因此也能够提高n型漂移区的漏极侧的部分处的电场强度。因此，能够施加到n型漂移区的电压变大，能够提高耐压。
另外，根据实施方式1，通过使n型漂移区的漏极侧的部分的杂质浓度高于n型漂移区的源极侧的部分的杂质浓度，能够降低导通电阻。另外，根据实施方式1，通过使p型间隔区的漏极侧的部分的杂质浓度高于p型间隔区的源极侧的部分的杂质浓度，能够以雪崩击穿发生在p型间隔区与n-型缓冲层的边界的条件形成并列pn层。因此，能够提高雪崩耐量。因此，能够降低导通电阻，并且提高耐压和雪崩耐量。
(实施方式2)
接着，对实施方式2的半导体装置进行说明。图9是示出实施方式2的半导体装置的主要部分的深度方向的杂质浓度分布曲线的特性图。实施方式2的半导体装置的截面结构与实施方式1(参照图1的(a))一样。在图9中示出图1的(a)的半导体基体10的主要部分的深度方向的杂质浓度分布曲线。对实施方式2的半导体装置而言，n型漂移区3的漏极侧的部分3H和p型间隔区4的漏极侧的部分4H的杂质浓度分布曲线与实施方式1的半导体装置不同。
具体来说，如图9所示，n型漂移区3的漏极侧的部分3H的杂质浓度随着从与n型漂移区3的源极侧的部分3A的边界朝向漏极侧以预定的比例(梯度)变高，并在与n-型缓冲层2a的边界处变为最高。p型间隔区4的漏极侧的部分4H的杂质浓度随着从与p型间隔区4的源极侧的部分4A的边界朝向漏极侧以预定的比例变高，并在与n-型缓冲层2a的边界处变为最高。
例如，在p型间隔区4的漏极侧的部分4H，与n-型缓冲层2a的边界处的杂质浓度也可以为与p型间隔区4的源极侧的部分4A的边界处的杂质浓度的例如1.5倍左右。另外，与实施方式1同样地，以使n型漂移区3的n型杂质的总杂质量与p型间隔区4的p型杂质的总杂质量变得大致相等的方式，设定了n型漂移区3和p型间隔区4的深度方向的杂质浓度。即，保持了n型漂移区3与p型间隔区4之间的电荷平衡。
即，n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2以及p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3满足下述(2)式。
Cn2·tn1+(Cn2+1/2·ΔCnx)·tn2＝Cp2·tp1+(Cp2-ΔCpl)·tp2+Cp2·tp3+(Cp2+1/2·ΔCph)·tp4…(2)
对实施方式2的半导体装置的制造方法而言，只要在实施方式1的半导体装置的制造方法中，使用于形成n型漂移区3的漏极侧的部分3H的多次离子注入23(参照图3)的各剂量根据该部分3H的杂质浓度分布曲线而改变即可。具体来说，只要对多次离子注入23之中越是加速电压低的离子注入23，越降低剂量即可。
进一步地，只要使用于形成p型间隔区4的漏极侧的部分4H的多次离子注入25(参照图4)的各剂量根据该部分4H的杂质浓度分布曲线而改变即可。具体来说，只要对多次离子注入25之中越是加速电压低的离子注入25，越降低剂量即可。
用于形成n型漂移区3的源极侧的部分3A的离子注入27(参照图6)的剂量与多次离子注入23之中加速电压最低的离子注入23的剂量大致相等。与通过离子注入27形成的n型区33的杂质注入量相对的n型区31的杂质注入量范围与实施方式1相同。
用于形成p型间隔区4的源极侧的部分4A的离子注入29(参照图7)的剂量与多次离子注入25之中加速电压最低的离子注入25的剂量大致相等。与通过离子注入29形成的p型区34的杂质注入量相对的p型区32的杂质注入量范围与实施方式1相同。
对实施方式2的半导体装置的另一示例进行说明。图10、图11为示出实施方式2的半导体装置的另一示例的主要部分的深度方向的杂质浓度分布曲线的特性图。在图9中示出的实施方式2的半导体装置，也可以仅改变n型漂移区3的漏极侧的部分3H和p型间隔区4的漏极侧的部分4H中的任一个的杂质浓度分布曲线。
即，如图10所示，也可以仅使n型漂移区3的漏极侧的部分3H的杂质浓度随着从与n型漂移区3的源极侧的部分3A的边界朝向漏极侧以预定的比例变高。在此情况下，n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2以及p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3满足下述(3)式。
Cn2·tn1+(Cn2+1/2·ΔCnx)·tn2＝Cp2·tp1+(Cp2-ΔCpl)·tp2+Cp2·tp3+(Cp2+ΔCph)·tp4…(3)
如图11所示，也可以仅使p型间隔区4的漏极侧的部分4H的杂质浓度随着从与p型间隔区4的源极侧的部分4A的边界朝向漏极侧以预定的比例变高。在此情况下，p型间隔区4的漏极侧的部分4H的杂质浓度在源极侧变得低于n型漂移区3的漏极侧的部分3H的杂质浓度，但只要n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2以及p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3满足下述(4)式即可。
Cn2·tn1+(Cn2+ΔCnx)·tn2＝Cp2·tp1+(Cp2-ΔCpl)·tp2+Cp2·tp3+(Cp2+1/2·ΔCph)·tp4…(4)
以上，如所说明的那样，根据实施方式2，能够获得与实施方式1同样的效果。另外，根据实施方式2，通过使n型漂移区或p型间隔区、或者这两者的漏极侧的部分的杂质浓度随着朝向漏极侧以预定的比例提高，能够进一步使n型漂移区和p型间隔区的宽度在深度方向上恒定。
(实施方式3)
接着，对实施方式3的半导体装置进行说明。图12是示出实施方式3的半导体装置的主要部分的说明图。实施方式3的半导体装置的截面结构与实施方式1(参照图1的(a))相同。在图12的(a)中，示出图1的(a)的半导体基体10的主要部分的深度方向的杂质浓度分布曲线。在图12的(b)中，示出相对于图12的(a)的杂质浓度分布曲线的电场强度分布L11。对实施方式3的半导体装置而言，p型间隔区4的最低的杂质浓度Cp3的部分4L的杂质浓度分布曲线与实施方式1的半导体装置不同。
具体来说，如图12的(a)所示，p型间隔区4的最低的杂质浓度Cp3的部分4L的杂质浓度随着从源极侧朝向漏极侧以预定的比例(梯度)变低，并在该部分4L的深度方向的中央附近变得最低。并且，p型间隔区4的最低的杂质浓度Cp3的部分4L的杂质浓度随着从该部分4L的深度方向的中央附近朝向漏极侧以预定的比例变高。在此情况下，n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2以及p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3满足下述(5)式。
Cn2·tn1+(Cn2+ΔCnx)·tn2＝Cp2·tp1+(Cp2-1/2·ΔCpl)·tp2+Cp2·tp3+(Cp2+ΔCph)·tp4…(5)
如在图12的(b)中利用实线所示，在p型间隔区4的最低的杂质浓度Cp3的部分4L的深度方向的中央附近，能够施加到并列pn层2b的电压(耐压)变得最低，但与实施方式1同样地，该部分4L处的耐压降低量被p型间隔区4的漏极侧的部分4H处的耐压提高量弥补。
对实施方式3的半导体装置的制造方法而言，只要在实施方式1的半导体装置的制造方法中，将每次使n-型外延层21b外延生长时进行的离子注入29(参照图7)之中用于形成p型间隔区4的最低的杂质浓度Cp3的部分4L的离子注入29的剂量根据该部分4L的杂质浓度分布曲线而改变即可。此时，用于形成p型间隔区4的最低的杂质浓度Cp3的部分4L的n-型外延层21b的层叠段(层叠数)为例如3段以上的奇数段。只要将向该奇数段的n-型外延层21b之中层叠于中央的n-型外延层21b进行的离子注入29的剂量设为最低即可。
具体来说，每次使n-型外延层21b外延生长，均降低用于形成p型间隔区4的最低的杂质浓度Cp3的部分4L的离子注入29的剂量。而且，只要以成为p型间隔区4的最低的杂质浓度Cp3的部分4L的深度方向的中央附近的位置为界，每次使n-型外延层21b外延生长，均增大该离子注入29的剂量即可。在通过离子注入29形成的p型区34之中，与成为p型间隔区4的最低的杂质浓度Cp3的部分4L的p型区34的杂质注入量相对的其他p型区34的杂质注入量范围，与实施方式1相同。
以上，如所说明的那样，根据实施方式3，即使改变了p型间隔区的最低的杂质浓度的部分的杂质浓度分布曲线，也能够获得与实施方式1、实施方式2同样的效果。
(实施方式4)
接着，对实施方式4的半导体装置进行说明。图13是示出实施方式4的半导体装置的主要部分的深度方向的杂质浓度分布曲线的特性图。实施方式4的半导体装置的截面结构与实施方式1(参照图1的(a))相同。在图13中，示出图1的(a)的半导体基体10的主要部分的深度方向的杂质浓度分布曲线。实施方式4的半导体装置是将实施方式3应用于实施方式2而成的SJ-MOSFET。
即，如图13所示，与实施方式2(参照图9)同样地，n型漂移区3的漏极侧的部分3H和p型间隔区4的漏极侧的部分4H的杂质浓度随着朝向漏极侧以预定的比例变高。并且，与实施方式3(参照图12的(a))同样地，p型间隔区4的最低的杂质浓度Cp3的部分4L的杂质浓度在该4L的深度方向的中央附近变得最低。n型漂移区3的各部分3H、3A的杂质浓度Cn1、Cn2以及p型间隔区4的各部分4H、4A、4L的杂质浓度Cp1、Cp2、Cp3满足下述(6)式。
Cn2·tn1+(Cn2+1/2·ΔCnx)·tn2＝Cp2·tp1+(Cp2-1/2·ΔCpl)·tp2+Cp2·tp3+(Cp2+1/2·ΔCph)·tp4…(6)
图14、图15是示出实施方式4的半导体装置的另一示例的主要部分的深度方向的杂质浓度分布曲线的特性图。与实施方式2的变形例(图10、图11)同样，也可以仅改变n型漂移区3的漏极侧的部分3H和p型间隔区4的漏极侧的部分4H中的任意一者的杂质浓度分布曲线。在图14中，示出仅改变了n型漂移区3的漏极侧的部分3H的杂质浓度分布曲线的情况。在图15中，示出仅改变了p型间隔区4的漏极侧的部分4H的杂质浓度分布曲线的情况。
以上，如所说明的那样，根据实施方式4，能够获得与实施方式1～实施方式3同样的效果。
(实施例)
接着，对导通电阻与耐压之间的关系进行了验证。图16是示出实施例的半导体装置的导通电阻的特性图。图17是示出实施例的半导体装置的耐压的特性图。对具有上述的实施方式1的半导体装置的杂质浓度分布曲线的SJ-MOSFET(以下，称为实施例)的导通电阻和耐压进行测定而得的结果分别示于图16、图17。
实施例的各部分的尺寸和杂质浓度设为以下的值。并列pn层2b的厚度T为40μm，n型漂移区3和p型间隔区4的宽度为6μm(重复节距为12μm)。n型漂移区3的漏极侧的部分3H的杂质浓度Cn1为6.8×1016/cm3。n型漂移区3的源极侧的部分3A的杂质浓度Cn2为6.6×1016/cm3。
p型间隔区4的漏极侧的部分4H的杂质浓度Cp1为7.3×1016/cm3。p型间隔区4的源极侧的部分4A的杂质浓度Cp2为6.5×1016/cm3。p型间隔区4的最低的杂质浓度Cp3的部分4L的杂质浓度Cp3为6.0×1016/cm3。n-型缓冲层2a的厚度和杂质浓度Cn4分别为6.5μm和9.8×1014/cm3。
另外，在图16、图17中分别示出以往例的导通电阻和耐压。以往例是将并列pn层的n型漂移区和p型间隔区的总杂质量设为大致相等，且在各个区域中将深度方向的杂质浓度设为大致均等而成的SJ-MOSFET。在图16中，将实施例和以往例设定为相等的耐压(700V)，并将以往例的导通电阻设为100％时的实施例的导通电阻被标准化而示出。在图17中，示出将实施例和以往例设定为相等的导通电阻时的实施例和以往例的耐压。
由图16示出的结果可确认，在实施例中，将导通电阻比以往例的导通电阻降低了10％左右。由图17示出的结果可确认，在实施例中，能够使耐压比以往例的耐压提高30V。虽然省略图示，但实施方式2～实施方式5的半导体装置也可获得与实施例同样的结果。
以上，本发明不限于上述的实施方式，在不脱离本发明的宗旨的范围内可以进行各种改变。例如，在有源区的并列pn层和边缘终端区的并列pn层处，n型漂移区和p型间隔区的宽度和/或平面布局也可以不同。也可以在边缘终端区不设置并列pn层而仅设为n型漂移区。另外，也可以设置沟槽栅结构的MOS栅来取代平面栅结构的MOS栅。
另外，在上述的各实施方式中，通过重复进行将外延生长和离子注入作为一组的工序来形成并列pn层，但只要可获得并列pn层的上述杂质浓度分布曲线，则也可以通过例如将外延生长层埋入到沟槽的内部来形成并列pn层。另外，在上述的各实施方式中，使用了硅作为半导体材料，但也可以使用碳化硅(SiC)和/或氮化镓(GaN)等带隙比硅的带隙宽的半导体。
另外，在上述的各实施方式中，以MOSFET为例进行了说明，但只要是具备超结结构的半导体元件，则也可以对正面元件结构进行各种改变。例如，本发明也可以应用于SBD(Schottky Barrier Diode：肖特基势垒二极管)、将SBD和MOSFET设置在同一半导体基体而成的半导体元件、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)。在将本发明应用于IGBT的情况下，也可以使用成为p+型集电极层的p+型半导体基板来替代n+型半导体基板，或者使用n型的杂质浓度比n+型半导体基板的n型的杂质浓度低的半导体基板而从半导体基板的背面注入成为p+型集电极层的p型的杂质。另外，本发明即使将导电型(n型、p型)颠倒也同样成立。
产业上的可利用性
如上，本发明的半导体装置和半导体装置的制造方法对具备超结结构的半导体装置是有用的。

Claims (12)

1.一种半导体装置，其特征在于，具备：
并列pn层，将第一导电型半导体区和第二导电型半导体区沿与第一导电型半导体层的表面平行的方向交替地重复配置在所述第一导电型半导体层上而成；
元件结构，设置在所述并列pn层的与所述第一导电型半导体层侧相反一侧；
第一电极，与构成所述元件结构的半导体部电连接；以及
第二电极，与所述第一导电型半导体层电连接，
其中，所述第一导电型半导体区的宽度遍及深度方向恒定，
所述第二导电型半导体区的宽度遍及深度方向恒定，
所述第一导电型半导体区具有使所述第二电极侧的部分的杂质浓度高于所述第一电极侧的部分的杂质浓度而成的杂质浓度分布曲线，
所述第二导电型半导体区具有使所述第二电极侧的部分的杂质浓度高于所述第一电极侧的部分的杂质浓度并且使所述第一电极侧的部分的预定厚度的一位置的杂质浓度相对地低于该第一电极侧的部分的其他部分的杂质浓度而成的杂质浓度分布曲线，
所述第二导电型半导体区的所述第二电极侧的部分的杂质浓度高于所述第一导电型半导体区的所述第二电极侧的部分的杂质浓度，
所述第一导电型半导体区的所述第一电极侧的部分的杂质浓度在深度方向上均等，
所述第二导电型半导体区的所述第一电极侧的部分中除杂质浓度相对低的所述一位置的低浓度部分以外的基本构成部分的杂质浓度在深度方向上均等，
在所述第二导电型半导体区中，所述基本构成部分分别与所述低浓度部分的所述第一电极侧和所述第二电极侧相邻，
所述第二导电型半导体区的所述低浓度部分的中心的深度位置位于比所述并列pn层的厚度的一半更靠所述第二电极侧的位置。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二导电型半导体区的所述第二电极侧的部分与所述第一电极侧的部分之间的边界位于比所述第一导电型半导体区的所述第二电极侧的部分与所述第一电极侧的部分之间的边界更靠所述第一电极侧的位置。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述第一导电型半导体区的总杂质量与所述第二导电型半导体区的总杂质量相等。
4.根据权利要求1或2所述的半导体装置，其特征在于，所述第二导电型半导体区的所述第一电极侧的部分的杂质浓度与所述第一导电型半导体区的所述第一电极侧的部分的杂质浓度相等。
5.根据权利要求1或2所述的半导体装置，其特征在于，所述第一导电型半导体区的所述第二电极侧的部分的杂质浓度随着朝向所述第二电极侧以预定的比例变高。
6.根据权利要求1或2所述的半导体装置，其特征在于，所述第二导电型半导体区的所述第二电极侧的部分的杂质浓度随着朝向所述第二电极侧以预定的比例变高。
7.根据权利要求1或2所述的半导体装置，其特征在于，所述第二导电型半导体区的所述低浓度部分的杂质浓度在该低浓度部分的深度方向的中央附近成为最低。
8.根据权利要求1或2所述的半导体装置，其特征在于，所述元件结构具有：
第二导电型的第一半导体区，与所述第一导电型半导体区接触而设置在所述第二导电型半导体区的与所述第一导电型半导体层侧相反一侧的表面层，并构成所述半导体部；
第一导电型的第二半导体区，选择性地设置在所述第一半导体区的内部，并构成所述半导体部；
栅绝缘膜，与所述第一半导体区的位于所述第一导电型半导体区与所述第二半导体区之间的区域接触而设置；以及
栅电极，以隔着所述栅绝缘膜的方式设置在所述第一半导体区的相反侧。
9.根据权利要求1或2所述的半导体装置，其特征在于，在所述第一导电型半导体层与所述并列pn层之间，还具备杂质浓度比所述第一导电型半导体区的杂质浓度低的第一导电型低浓度半导体层。
10.一种半导体装置的制造方法，其特征在于，所述半导体装置具备并列pn层，所述并列pn层将第一导电型半导体区和第二导电型半导体区沿与第一导电型半导体层的表面平行的方向交替地重复配置在所述第一导电型半导体层上而成，
所述第一导电型半导体区具有使所述第一导电型半导体层侧的部分的杂质浓度高于与所述第一导电型半导体层侧相反一侧的部分的杂质浓度而成的杂质浓度分布曲线，
所述第二导电型半导体区具有使所述第一导电型半导体层侧的部分的杂质浓度高于与所述第一导电型半导体层侧相反一侧的部分的杂质浓度，并且使与所述第一导电型半导体层侧相反一侧的部分的一部分的杂质浓度相对地低于与该第一导电型半导体层侧相反一侧的部分的其他部分的杂质浓度而成的杂质浓度分布曲线，
所述第二导电型半导体区的所述第一导电型半导体层侧的部分的杂质浓度高于所述第一导电型半导体区的所述第一导电型半导体层侧的部分的杂质浓度，
所述半导体装置的制造方法包括重复进行以第一工序、第二工序、第三工序为一组的工序，其中，所述第一工序将第一导电型的外延生长层堆叠在所述第一导电型半导体层上；所述第二工序进行第一离子注入，所述第一离子注入将第一导电型杂质以离子方式注入到所述外延生长层的表面的所述第一导电型半导体区的形成区域；所述第三工序进行第二离子注入，所述第二离子注入将第二导电型杂质以离子方式注入到所述外延生长层的表面的所述第二导电型半导体区的形成区域，
在第一次的所述第二工序中，以不同的加速电压进行多次所述第一离子注入，
在第二次以后的所述第二工序中，以比第一次的所述第二工序少的次数进行所述第一离子注入，
在第一次的所述第三工序中，以与所述第一离子注入的剂量相等的剂量且比第一次的所述第二工序更多的次数，来进行各不相同的加速电压下的所述第二离子注入，
在第二次以后的所述第三工序中，以与所述第一离子注入的剂量相等的剂量，进行比第一次的所述第三工序少的次数的所述第二离子注入，
在第二次以后的所述第三工序之中连续的所述一组的工序的所述第三工序中，使所述第二离子注入的剂量低于其他所述第三工序的所述第二离子注入的剂量。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，还包括：
第四工序，在所述一组的工序之后，进一步将第一导电型的外延生长层堆叠在对所述第一导电型半导体区和所述第二导电型半导体区的形成区域进行了离子注入的所述外延生长层上；以及
热处理工序，在所述第四工序之后，通过热处理使所述第一导电型杂质和所述第二导电型杂质扩散，
在所述热处理工序中，
使所述第一导电型杂质扩散，形成遍及所层叠的多个所述外延生长层而连续的所述第一导电型半导体区，
使所述第二导电型杂质扩散，形成遍及所层叠的多个所述外延生长层而连续的所述第二导电型半导体区。
12.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，在最初的所述第一工序之前，还包括在所述第一导电型半导体层上形成杂质浓度比所述第一导电型半导体区的杂质浓度低的第一导电型低浓度半导体层的工序，
在最初的所述第一工序中，将所述外延生长层堆叠在所述第一导电型低浓度半导体层上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600649B2 (en) * 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
CN110212015A (zh) * 2019-04-30 2019-09-06 上海功成半导体科技有限公司 超结器件结构及其制备方法
CN114999922B (zh) * 2022-08-08 2022-11-04 泰科天润半导体科技（北京）有限公司 一种具有耐压结构的碳化硅mosfet的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP4843843B2 (ja) * 2000-10-20 2011-12-21 富士電機株式会社 超接合半導体素子
JP4304433B2 (ja) 2002-06-14 2009-07-29 富士電機デバイステクノロジー株式会社 半導体素子
JP4768259B2 (ja) 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
EP1696490A1 (en) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Charge compensation semiconductor device and relative manufacturing process
DE102007004616B4 (de) * 2006-01-31 2014-01-23 Denso Corporation Halbleitervorrichtung mit Super-Junction-Struktur und Verfahren zur Herstellung derselben
DE102006061994B4 (de) * 2006-12-21 2011-05-05 Infineon Technologies Austria Ag Ladungskompensationsbauelement mit einer Driftstrecke zwischen zwei Elektroden und Verfahren zur Herstellung desselben
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
JP2009272397A (ja) 2008-05-02 2009-11-19 Toshiba Corp 半導体装置
CN101924132B (zh) * 2009-06-09 2013-05-01 株式会社东芝 功率用半导体器件
JP5867606B2 (ja) * 2012-07-19 2016-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
US9559171B2 (en) * 2014-10-15 2017-01-31 Fuji Electric Co., Ltd. Semiconductor device

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