JP6777975B2 - 半導体デバイスのセル型レイアウト - Google Patents

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Description

本明細書に開示する主題は、フィールドトランジスタ（例えば、ＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴなど）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、および金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含む、炭化シリコン（ＳｉＣ）電源素子などの半導体デバイスに関する。
本セクションは、以下に記載および／または請求する本開示の様々な態様と関連する場合がある分野の様々な態様を読者に紹介することを意図したものである。本考察は、本開示の様々な態様をより十分に理解することを容易にするため、背景的情報を読者に提供する際に有用であると考えられる。したがって、これらの記述はこのことに照らして読まれるべきものであって、先行技術を容認するものとして読まれるべきでないことを理解されたい。
電力変換デバイスは、電力を１つの形態から負荷によって消費される別の形態へと変換するため、現代の電気系統全体にわたって広く使用されている。多くのパワーエレクトロニクスシステムは、サイリスタ、ダイオード、および様々なタイプのトランジスタ（例えば、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）など、様々な半導体デバイスおよび構成要素を利用する。
特に高周波数、高電圧、および／または高電流用途のため、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を利用するデバイスは、高温での動作、オン抵抗の低減、および対応するシリコン（Ｓｉ）デバイスよりも小さいダイサイズの点で、多数の利点をもたらし得る。したがって、ワイドバンドギャップ半導体デバイスは、例えば、配電システム（例えば、配電網の形）、発電システム（例えば、太陽または風コンバータの形）、ならびに消費財（例えば、電気自動車、電気器具、電源など）を含む、電力変換用途に対して利点を提供する。
一実施形態では、システムは、炭化シリコン（ＳｉＣ）半導体層の表面に配設される半導体デバイスセルを含む。半導体デバイスセルは、第１の導電型を有するドリフト領域と、ドリフト領域に隣接して配設される、第２の導電型を有するウェル領域と、ウェル領域に隣接して配設される、第１の導電型を有するソース領域と、ソース領域に隣接するとともに表面に近接して配設される、第２の導電型を有するチャネル領域と、ウェル領域の位置部分の上に配設される、第２の導電型を有するボディコンタクト領域であって、半導体デバイスセル内で心出しされない、ボディコンタクト領域とを含む。デバイスセルは、表面の一部分の上に配設されるセグメント化ソースボディコンタクト（ｓｅｇｍｅｎｔｅｄ ｓｏｕｒｃｅ ａｎｄ ｂｏｄｙ ｃｏｎｔａｃｔ）（ＳＳＢＣ）を含み、ＳＳＢＣは、ボディコンタクト領域の上に配設されるボディコンタクト部分と、ボディコンタクト領域に隣接するとともにソース領域の一部分の上に配設されるソースコンタクト部分であって、ＳＳＢＣのボディコンタクト部分を完全には取り囲まない、ソースコンタクト部分とを含む。
一実施形態では、システムは、炭化シリコン（ＳｉＣ）半導体層の表面に配設される複数の半導体デバイスセルを有するセル型半導体デバイスレイアウトを含む。複数のセル型半導体デバイスセルはそれぞれ、第１の導電型を有するドリフト領域と、ドリフト領域に隣接して配設される、第２の導電型を有するウェル領域と、ウェル領域に隣接して配設される、第１の導電型を有するソース領域とを含む。各デバイスセルのウェル領域は、表面に近接して配設されるボディコンタクト領域を含み、各デバイスセルのソース領域は、表面に近接するとともにボディコンタクト領域に近接して配設されるソースコンタクト領域を含む。複数のセル型半導体デバイスセルはそれぞれ、表面の一部分の上に配設される、非対称のセグメント化ソースボディコンタクト（ＳＳＢＣ）を含み、非対称ＳＳＢＣは、半導体デバイスセルのボディコンタクト領域の上に配設されるボディコンタクト部分と、ボディコンタクト部分に隣接するとともに半導体デバイスセルのソースコンタクト領域の上に配設されるソースコンタクト部分とを含み、非対称ＳＳＢＣのソースコンタクト部分は、非対称ＳＳＢＣのボディコンタクト部分を完全には取り囲まない。
一実施形態では、炭化シリコン（ＳｉＣ）半導体層の表面で半導体デバイスセルを製作する方法は、ＳｉＣ半導体層の表面の上に、半導体デバイスセルのセグメント化ソースボディコンタクト（ＳＳＢＣ）を形成することを含む。ＳＳＢＣは、半導体層の表面の上であって半導体デバイスセルのボディコンタクト領域に近接して配設されるボディコンタクト部分を含み、ボディコンタクト部分は半導体デバイスセルの中心と位置合わせされない。ＳＳＢＣはまた、半導体層の表面の上であって半導体デバイスセルのソースコンタクト領域に近接して配設されるソースコンタクト部分を含み、少なくとも１つのソースコンタクト部分はＳＳＢＣのボディコンタクト部分を部分的にのみ取り囲む。
本発明のこれらおよび他の特徴、態様、ならびに利点は、添付図面を参照して以下の詳細な説明を読むことで、より十分に理解されるであろう。図面全体を通して、同様の符号は同様の部分を表す。
一般的な平面ＭＯＳＦＥＴデバイスの概略図である。 一般的なＭＯＳＦＥＴデバイスの様々な領域に関する抵抗を示す概略図である。 本方策の実施形態による、対称のセグメント化ソースボディコンタクト（ＳＳＢＣ）領域を有する半導体デバイスセルの上面図である。 対称ＳＳＢＣ領域を有し、製造欠陥を誇張して示している、デバイスセルの別の実施形態の上面図である。 本方策の実施形態による、対称のセグメント化ソースボディコンタクト（ＳＳＢＣ）を備えた長方形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの上面図である。 図３Ｃに示されるＳＳＢＣセル型デバイスレイアウトの実施形態の一部分を示す断面図である。 図３Ｃに示されるＳＳＢＣセル型デバイスレイアウトの実施形態の別の部分を示す断面図である。 対称のＳＳＢＣを備える互い違いにした長方形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの別の実施形態を示す上面図である。 対称のＳＳＢＣを備えた細長い六角形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの別の実施形態を示す上面図である。 非対称のＳＳＢＣを備えた長方形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの別の実施形態を示す上面図である。 非対称のＳＳＢＣを備えた六角形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの別の実施形態を示す上面図である。 非対称のＳＳＢＣを備えた正方形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの別の実施形態を示す上面図である。 非対称のＳＳＢＣを備えた六角形のデバイスセルを有するＳＳＢＣセル型デバイスレイアウトの別の実施形態を示す上面図である。 連続するストライプ状のソースコンタクトおよび連続するストライプ状のボディコンタクトを含む非セル型のストライプ型デバイスレイアウトの一実施形態を示す上面図である。 ストライプ状のセグメント化ソース／ボディコンタクトを有する非セル型のストライプラダー型デバイスレイアウトの一実施形態を示す上面図である。 ＳＳＢＣを有さない正方形のデバイスセルを含むセル型デバイスレイアウトの一実施形態を示す上面図である。 異なるチャネル長（Ｌch）を有するＳＳＢＣセル型デバイスレイアウトの実施形態に関して、正規化されたチャネル幅（Ｗch）（図１２Ｂのストライプラダー型デバイスレイアウト２００のチャネル幅に対して正規化）と、ＪＦＥＴ領域の幅（ＷJFET）との間の関係を示すグラフである。 異なるチャネル長（Ｌch）を有するＳＳＢＣセル型デバイスレイアウトの実施形態に関して、正規化されたＪＥＦＴ密度（ＤJFET）（図１２Ｂのストライプラダー型デバイスレイアウトのＪＦＥＴ密度に対して正規化）とＪＦＥＴ領域の幅（ＷJFET）との間の関係を示すグラフである。 異なるチャネル長（Ｌch）を有するＳＳＢＣセル型デバイスレイアウトの実施形態に関して、正規化されたチャネル幅（Ｗch）（図１２Ｃの正方形のセル型デバイスレイアウトのチャネル幅に対して正規化）とＪＦＥＴ領域の幅（ＷJFET）との間の関係を示すグラフである。 異なるチャネル長（Ｌch）を有するＳＳＢＣセル型デバイスレイアウトの実施形態に関して、正規化されたＪＦＥＴ密度（ＤJFET）（図１２Ｃの正方形のセル型デバイスレイアウトのＪＦＥＴ密度に対して正規化）とＪＦＥＴ領域の幅（ＷJFET）との間の関係を示すグラフである。
１つまたは複数の特定の実施形態について以下に記載する。これらの実施形態について簡潔に記載するために、本明細書では実際の実現例におけるすべての特徴については記載しない。いずれかのかかる実際の実現例を開発する際、任意のエンジニアリングまたは設計計画において見られるように、実現例毎に異なる場合がある、システム関連およびビジネス関連の制約とのコンプライアンスなど、開発者の具体的な目標を達成するために実現例特有の多数の決定を行わなければならないことが認識されるべきである。さらに、かかる開発努力は複雑で時間がかかることがあるが、しかしながら、本開示の利益を有する当業者にとっては日常的な設計、製作、および製造の作業であろうことが認識されるべきである。
本開示の様々な実施形態の要素を導入する際、冠詞「ａ」「ａｎ」、および「ｔｈｅ」は、要素の１つまたは複数が存在することを意味するものとする。「備える」、「含む」、および「有する」という用語は、包括的であるとともに、リストアップした要素以外の追加要素が存在してもよいことを意味するものとする。それに加えて、本開示の「一実施形態」または「ある実施形態」という言及は、列挙した特徴も組み込んだ追加の実施形態が存在することを除外するものとして解釈されないものとする。「実質的に」という用語は、本明細書で使用するとき、ある特徴の形状、位置、および配列が、理想的なまたは目標の形状、位置、および配列、ならびに当業者には認識されてもよいように、半導体製作プロセスにおけるばらつきの結果として、不完全に実現された形状、位置、および整列を包含することを意味する。「対称の」または「対称的な」という用語は、本明細書では、セグメント化ソース／ボディコンタクト領域、セグメント化ソース／ボディコンタクト、または半導体表面の面に対して垂直に位置付けられた少なくとも２つの対称鏡面を有するデバイスセルを説明するのに使用されることがある。「非対称の」または「非対称的な」という用語は、本明細書では、セグメント化ソースボディコンタクト領域、セグメント化ソース／ボディコンタクト、または半導体表面の面に対して垂直に位置付けられた２つ未満の対称鏡面を有するデバイスセルを説明するのに使用されることがある。「心出しされた」という用語は、本明細書では、ボディコンタクト領域が、セグメント化ソース／ボディコンタクト領域、セグメント化ソース／ボディコンタクト、またはデバイスセルそれぞれのほぼ中心に配設された、セグメント化ソース／ボディコンタクト領域、セグメント化ソース／ボディコンタクト、またはデバイスセルを説明するのに使用されることがある。「偏心された」または「心出しされていない」という用語は、本明細書では、ボディコンタクト領域が、セグメント化ソース／ボディコンタクト領域、セグメント化ソース／ボディコンタクト、またはデバイスセルそれぞれのほぼ中心に配設されていない、セグメント化ソース／ボディコンタクト領域、セグメント化ソース／ボディコンタクト、またはデバイスセルを説明するのに使用されることがある。それに加えて、本明細書において、半導体層の「表面に」配設または製作されるものとして記載される半導体デバイスセルは、半導体層のバルク内に配設された部分、半導体層の表面に近接して配設された部分、半導体層の表面と同一平面に配設された部分、および／または半導体層の表面の上方もしくは表面上に配設された部分を有する、半導体デバイスセルを含むものとする。
現代のパワーエレクトロニクスにおける必須のビルディングブロックの１つは、電界効果トランジスタ（ＦＥＴ）デバイスである。例えば、図１は、平面ｎチャネル電界効果トランジスタ（即ち、ＤＭＯＳＦＥＴ）、以下ＭＯＳＦＥＴデバイス１０の、アクティブセルを示す。ＭＯＳＦＥＴデバイス１０ならびに後述する他のデバイスの特定の構成要素をより明瞭に例証するために、特定の一般に理解される設計要素（例えば、頂部金属化部、不動態化部、縁部終端部など）は省略され得ることを認識することができる。図１の図示されるＭＯＳＦＥＴデバイス１０は、第１の表面４および第２の表面６を有する半導体層２（例えば、炭化ケイ素半導体層）を含む。半導体層２は、第１の導電型を有するドリフト領域１６（例えば、ｎ型ドリフト層１６）と、ドリフト領域に隣接するとともに第１の表面に近接する、第２の導電型を有するウェル領域１８（例えば、ｐ型ウェル１８）とを含む。半導体層２はまた、ウェル領域１８に隣接する、第１の導電型を有するソース領域２０（例えば、ｎ型ソース領域２０）を含む。ゲート絶縁層２４は半導体層２の第１の表面４の一部分上に配設され、ゲート電極２６はゲート絶縁層２４上に配設される。半導体層２の第２の表面６は基板層１４であり、ドレインコンタクト１２は基板層１４に沿ってデバイス１０の底部に配設される。ソース／ボディコンタクト２２は、ソース領域２０およびウェル／ボディ領域１８を部分的に覆って、半導体層２の頂部に配設される。動作中、適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス１０の閾値電圧（ＶTH）もしくはそれを上回る）により、反転層がチャネル領域２８に形成されるとともに、担体の蓄積によって接合電界効果トランジスタ（ＪＦＥＴ）領域２９の導電路が増進され、それによってコンタクト２２（即ち、ソース電極）とドレインコンタクト１２との間を電流が流れることができるようになってもよい。本明細書にて考察するＭＯＳＦＥＴデバイスの場合、チャネル領域２８は、全体として、ゲート電極２６およびゲート誘電体２４の下方に配設されるｐウェル領域１８の上側部分として規定されてもよいことが認識されるべきである。
図２に示されるように、ＭＯＳＦＥＴデバイス１０の様々な領域はそれぞれ、関連する抵抗と、それらの抵抗それぞれの合計として表されてもよい、ＭＯＳＦＥＴデバイス１０の総抵抗（例えば、オン状態抵抗、Ｒds（ｏｎ））とを有してもよい。例えば、図２に示されるように、ｎチャネルＭＯＳＦＥＴデバイス１０のオン状態抵抗Ｒds（ｏｎ）は、凡そ次のものの合計であってもよい。抵抗Ｒs ３０（例えば、ｎ＋領域２０の抵抗およびコンタクト２２の抵抗）、抵抗Ｒch ３２（例えば、図１に示される領域２８の反転チャネル抵抗）、抵抗Ｒacc ３４（例えば、ゲート酸化膜２４とｐウェル領域１８間に位置するドリフト層１６の部分との間の蓄積層の抵抗）、抵抗ＲJFET ３６（例えば、ｐウェル領域１８間の空乏化していないネック領域の抵抗）、抵抗Ｒdrift ３８（例えば、ドリフト層１６に関する抵抗）、ならびに抵抗Ｒsub ４０（例えば、基板層１４に関する抵抗）。図２に示される抵抗は網羅的であるものではなく、他の抵抗（例えば、ドレインコンタクト抵抗、拡がり抵抗など）が半導体デバイス１０内に存在する可能性があることに留意されたい。
上記を念頭において、本発明の実施形態は、半導体デバイスの性能改善を可能にするセル型デバイスの設計およびレイアウトを対象とする。特に、デバイスのオン状態での伝導損を低減するかまたは最小限に抑える（例えば、Ｒds（ｏｎ）を最小限に抑える）ため、ＭＯＳＦＥＴデバイス１０の構成要素の抵抗を低減するのが望ましいことがある。特定の例では、１つまたは２つの抵抗構成要素が伝導損を支配することがあり、これらの要因に対処することでＲds（ｏｎ）に顕著な影響を与えることができる。例えば、低電圧デバイスまたは低い反転層移動度という欠点があるデバイス（例えばＳｉＣデバイス）など、ドリフト抵抗３８、基板抵抗４０、およびコンタクト抵抗３０が無視できる程度であるデバイスの場合、チャネル抵抗（Ｒch ３２）は、デバイスの伝導損の重大な部分を占めることがある。したがって、本発明の実施形態は、チャネル幅の増加および／またはチャネル密度の増加をもたらして、チャネル抵抗（Ｒch ３２）を低減するとともに、それによってオン状態での伝導損を低減する、セル型デバイスの設計およびレイアウトを含む。さらなる例によって、中電圧および高電圧デバイスでは、ＪＦＥＴ領域抵抗（ＲJFET ３６）は、総伝導損の重大な部分を占めることがある。したがって、本発明の実施形態は、ＪＦＥＴ領域抵抗（ＲJFET）を低減するとともに、それによって、中電圧および高電圧デバイスならびに高温で動作する低電圧デバイスの伝導損を低減する、ＪＦＥＴ密度が増加したデバイスの設計およびレイアウトを含む。それに加えて、本発明が開示するセル型デバイスの設計およびレイアウトは、拡がり抵抗構成要素の低減も可能にして、デバイス性能のさらなる改善をもたらしてもよいことが認識されてもよい。さらに、本発明の方策は、ＳｉＣ ＭＯＳＦＥＴデバイスに関連して以下に考察されるが、本発明の方策は、いずれもｎチャネルおよびｐチャネル設計を利用する、他のタイプの材料系（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）、ダイヤモンド（Ｃ）、または他の任意の適切な半導体）、ならびに他のタイプのデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、および金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、または他の任意の適切なデバイス）に適用可能であってもよいことが認識されるべきである。
図２に示されるように、一般にソース電極に対するオーミック接続となる、ＭＯＳＦＥＴデバイス１０のコンタクト２２は、ｎ＋領域２０の一部分およびｐウェル領域またはｐ＋ボディ領域１８の一部分の両方の上に配設される。コンタクト２２は、一般に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極との間に置かれる１つまたは複数の金属層を備える金属界面である。特に、ＭＯＳＦＥＴデバイス１０のｎ＋領域２０のうちコンタクト２２の下方に配設される部分は、本明細書では、ＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２と呼ばれることがある。さらに、ＭＯＳＦＥＴデバイス１０のｐウェル領域またはｐ＋ボディ領域１８のうちコンタクト２２の下方に配設される部分は、ｐウェル領域１８の残りの部分よりも高レベルでｐ＋ドープすることができ、本明細書では、ＭＯＳＦＥＴデバイス１０のボディコンタクト領域４４と呼ばれることがある。一貫性を保つため、コンタクト２２の部分は、本明細書では、半導体デバイスのうちコンタクト２２の下方に配設される部分に基づいて指定されてもよい。例えば、コンタクト２２のうちボディコンタクト領域４４の上方に配設される部分は、本明細書では、コンタクト２２のボディコンタクト部分２２Ａと呼ばれることがある。同様に、コンタクト２２のうちＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２の上方に配設される部分は、本明細書では、コンタクト２２のソースコンタクト部分２２Ｂと呼ばれることがある。
上記を念頭において、図３Ａは、上述したようにオン状態での伝導損の低減を可能にすることができる、長方形の半導体デバイスセル４６（例えば、ＭＯＳＦＥＴ半導体デバイスセル４６）の一実施形態を示す上面図または平面図である。図３Ａの場合、デバイスセル４６の層がコンタクト２２の下方に配設されることになることを実証するために、デバイスセル４６のコンタクト２２の最終的な位置は、アウトライン（即ち、点線の長方形２２）として示されていることが認識されるであろう。例えば、図示されるデバイスセル４６は、デバイスセル４６の中央に配設された長方形のボディコンタクト領域４４を含む。デバイスセル４２のボディコンタクト領域４４は、ｎ＋領域２０に取り囲まれており、それが次に、半導体デバイスセル４６のｎチャネル領域４７に取り囲まれている。それに加えて、図示される半導体デバイスセル４６は、デバイスセル４６のｐチャネル領域４７を取り囲む、接合電界効果トランジスタ（ＪＦＥＴ）領域４８を含む。
図３Ａに示されるように、ｎ＋領域２０のうちコンタクト２２の下方に配設される部分は、デバイスセル４６のソースコンタクト領域４２の部分４２Ａおよび４２Ｂとして役立つことが認識されてもよい。そのため、デバイスセル４６のうちコンタクト２２の下に配設される範囲（即ち、ソースコンタクト領域４２の両方の部分４２Ａおよび４２Ｂに沿ったボディコンタクト領域４４）は全体として、本明細書では、セグメント化ソースボディコンタクト（ＳＳＢＣ）領域５０と呼ばれることがある。同様に、一旦形成されると、コンタクト２２は全体として、本明細書では、セグメント化ソースボディコンタクト（ＳＳＢＣ）２２と呼ばれることがある。図３Ａに示される半導体デバイス４６のＳＳＢＣ領域５０では、ボディコンタクト領域４４は、ソースコンタクト領域４２の部分４２Ａおよび４２Ｂによって部分的にのみ（即ち、完全ではなく）取り囲まれることに留意すべきである。換言すれば、特定の実施形態では、ソースコンタクト領域４２（例えば、ソースコンタクト領域４２の部分４２Ａおよび４２Ｂ）は、ボディコンタクト領域４４のすべてに満たない辺（例えば、縁部、面）に沿って配設されるものとして記載されることがある。例えば、特定の実施形態では、ソースコンタクト領域４２の部分は、ボディコンタクト領域４４の６つ未満の辺、５つ未満の辺、４つ未満の辺、３つ未満の辺、２つ未満の辺、または１つのみの辺に沿って位置付けられるものとして記載されることがあり、あるいは、ソースコンタクトは、ボディコンタクト領域の全周未満に沿って配設されるものとして記載されることがある。それに加えて、図示されるデバイスセル４６は、ボディコンタクト領域４４の対向する辺に配設される、ソースコンタクト領域４２の部分４２Ａおよび４２Ｂを有するものとして記載されることがある。したがって、本発明が開示するＳＳＢＣの設計は、セルサイズを最小限に抑え、単位セル当たりの導電領域（例えば、チャネル、ＪＦＥＴ、拡がり）の密度を増加させる。
図３Ａに示される実施形態に関して、半導体デバイスセル４６、ＳＳＢＣ領域５０、および／またはＳＳＢＣ ２２は、心出しされたものおよび／または対称であるものとして記載されることがあることが認識されてもよい。例えば、図示されるボディコンタクト領域４４は、ＳＳＢＣ領域５０の中心および半導体デバイスセル４６の中心に配設されるので、デバイスセル４６、ＳＳＢＣ領域５０、および／またはＳＳＢＣ ２２は心出しされるものとして記載されてもよい。さらに、一旦ＳＳＢＣ ２２が形成されると、ＳＳＢＣ ２２のボディコンタクト部分も、図３Ａに示されるボディコンタクト領域４４の上で、デバイスセル４６の中心に配設されることになる。それに加えて、またはその代わりに、半導体デバイスセル４６、ＳＳＢＣ領域５０、および／またはＳＳＢＣ ２２は、多数の対称鏡面に基づいて対称であるものと記載されることがあり、その際、対称鏡面は、デバイスセル４６をホストする半導体表面に対して垂直に配向される（即ち、ｚ軸に沿って、ｘ−ｙ面に対して垂直に配向される）。例えば、図３Ａに示されるように、半導体デバイスセル４６、ＳＳＢＣ領域５０、およびＳＳＢＣ ２２は、ｚ軸に沿って配向された２つの対称鏡面を有し、そのうち第１のものはデバイスセル４６の中心に配設されたｘ−ｚ面であり、第２のものはデバイスセル４６の中心に配設されたｙ−ｚ面であり、それら両方が、デバイスセル４６、ＳＳＢＣ領域５０、およびＳＳＢＣ ２２を均等に二分する。図３Ｂに関して後述するように、特定の実施形態では、デバイスセル４６は、製造のばらつきおよび許容差に起因して、理想に満たない配列および／または特徴定義を有することがある。かかる実施形態に関して、製造されるデバイスセル４６の実際の構造は、製作プロセスの制限に基づく不規則性を含むことがあるものの、目標の構造（即ち、設計に基づいて実現することが意図されるもの）は、本明細書では、心出しされたものおよび／または対称的なものであると見なされてもよい。例えば、図３Ｂに関して後述するように、特定の実施形態では、ボディコンタクト領域４４はデバイスセル４６の中心からわずかに偏心してもよく、ＳＳＢＣ ２２はチャネル領域４８と完璧に位置合わせされなくてもよく、ボディコンタクト領域４４はＳＳＢＣ ２２の上方または下方にわずかに延在してもよい、などである。しかしながら、実世界の製造品は製作プロセスによって導入されるばらつきに起因して目標の構造から離れることがあるものの、デバイスセル４６は依然として、目標の構造に基づいて心出しされたものおよび／または対称的なものと見なされてもよい。
図３Ａはまた、図示されるデバイスセル４６の寸法を示す。例えば、図３Ａは、図示されるデバイスセル４６に関して、チャネル長（Ｌch ５２）、チャネルからオーミック領域までの距離（Ｌch-to-ohm ５４）、オーミック領域の幅（Ｗohm ５６）、ソースコンタクト領域の幅（例えば、Ｗn_42A ５８ＡおよびＷn_42B ５８Ｂ；Ｗn＝Ｗn_42A＋Ｗn_42B）、ボディコンタクト領域の幅（Ｗp ６０）、チャネル幅（Ｗch-Vertical ６２ＡおよびＷch-Horizontal ６２Ｂ；Ｗch＝２Ｗch-Vertical＋２Ｗch-Horizontal、角の伝導は無視）、デバイスセル面積（長方形４６によって取り囲まれる合計面積によって表される）、および単位セル当たりのＪＦＥＴ面積（ＪＦＥＴ領域４８の面積）を示す。特定の実施形態では、チャネルからオーミック領域までの距離（Ｌch-to-ohm ５４）は、ゲート電極とソース電極との間の分離を依然として可能にする製作プロセスによって許容される最小距離によって定義されてもよい。
また、図３Ａに示される点線の長方形２２によって表される、ＳＳＢＣ ２２の最終位置は、コンタクト２２の理想的な（例えば、完全な）整列ならびに理想的な（例えば、完全な）特徴の定義を実証するものと認識されてもよい。即ち、図３Ａのデバイス４６の場合、コンタクト２２の長さは一般に、ｎ＋領域２０の長さと厳密に平行に及ぶ。さらに、デバイス４６のソースコンタクト領域４４は、ＳＳＢＣ ２２の上方または下方には実質的に延在しない。特徴の理想的な整列および特定の形状は考察を単純化するために示されているものの、本発明の方策はそれらの特定の形状、寸法、または整列に限定されないことに留意されてもよい。そのため、理想的または完全に整列されたデバイス（例えば、目標のデバイス構造）が本明細書において全体的に例証され考察されるものの、特定の実施形態では、本発明の方策におけるデバイスセル（例えば、デバイスセル４６）のＳＳＢＣ（例えば、ＳＳＢＣ ２２）は、製造プロセスにおいて認められる許容差により、図３Ｂに示されるように、理想的または完全に整列されないことがあることに留意すべきである。
例えば、図３Ｂは、コンタクト２２の理想に満たない（例えば、不完全な）整列、ならびに理想に満たない（例えば、不完全な）特徴定義を実証する、本発明の方策のデバイス４６の一実施形態を示す。図３Ｂに示されるように、特定の実施形態では、ＳＳＢＣ ２２の長さは、半導体製作に使用される整列技術の制限に基づいて、ｎ＋領域２０の長さに対して完全に平行ではない（例えば、１°、２°、３°、４°、もしくは５°またはそれ以上、意図的にもしくは意図せずにオフセットされる）ことがある。図３Ｂに示されるように、特定の実施形態では、半導体製作に使用される整列技術の制限に基づいて、ＳＳＢＣ ２２がソースコンタクト領域４４のわずかに上方または下方に延在してもよく、あるいはソースコンタクト領域４４がＳＳＢＣ ２２のわずかに上方または下方に延在してもよい。例えば、特定の実現例では、ＳＳＢＣ ２２は、Ｗohm ５６（例えば、コンタクト２２の総幅）の約２０％未満、Ｗohm ５６の約１０％未満、またはＷohm ５６の約５％未満、ソースコンタクト領域４４の上方および／または下方を越えて延在してもよい。また、本明細書で例証し考察する形状は、デバイス４６の特徴（例えば、ソースコンタクト領域４４、ｎ＋領域２０など）の理想または目標の形状（例えば、長方形、正方形、六角形など）を表すものであることが認識されてもよい。しかしながら、図３Ｂに示されるように、特定の実現例では、これらの特徴は、半導体製作技術（例えば、フォトリソグラフィ）の制限によってある程度修正されてもよく、したがって実際には、デバイスの設計に使用される目標の構造よりも丸みを帯びたもの、より輪郭がぼやけたもの、または全体的によりはっきりしないものとして現れることがある。したがって、本発明の方策は、理想的な整列および／または形状のデバイスセル（例えば、図３Ａに示されるようなもの）、ならびに部分的に整列がずれた特徴定義および／または完全でない特徴定義であるデバイスセル（例えば、図３Ｂに示されるようなもの）の両方に適用可能であることが認識されるべきである。
図３Ｃは、上述したように、オン状態の伝導損の低減を可能にする、セグメント化ソースボディコンタクト（ＳＳＢＣ）セル型デバイスレイアウト７２Ａの一実施形態を含む、半導体表面７０（例えば、ＳｉＣエピタキシャル半導体層）の上面図または平面図である。図示されるＳＳＢＣセル型レイアウト７２Ａは、上述した図３Ａのデバイスセル４６のような、多数のＭＯＳＦＥＴデバイスセル４６を含む。特に、図３Ｃに図示されるデバイスセル４６はそれぞれ、図３Ａに関して上記に考察したような、下にあるセグメント化ソースボディコンタクト（ＳＳＢＣ）領域５０（図示なし）の上に配設される、セグメント化ソースボディコンタクト（ＳＳＢＣ）２２を含む。即ち、図３Ａとは異なり、図３Ｃに示されるＳＳＢＣ ２２は、下にある上述したセグメント化ソースボディコンタクト（ＳＳＢＣ）領域５０を視界から隠す固体として示されている。図示されるＳＳＢＣ ２２はそれぞれ、ボディコンタクト部分２２Ａと、特定の実施形態では同じ寸法であってもよい（例えば、対称）、または異なる寸法を有してもよい（例えば、非対称）、２つのソースコンタクト部分２２Ｂとを含む。図３Ｃに示されるデバイス４６の場合、ＳＳＢＣ ２２のボディコンタクト部分２２Ａは、ＳＳＢＣ ２２のソースコンタクト部分２２Ｂによって部分的にのみ（即ち、完全ではなく）取り囲まれる。換言すれば、ＳＳＢＣ ２２のソースコンタクト部分２２Ｂは、ＳＳＢＣ ２２のボディコンタクト部分２２Ａのすべてに満たない辺（例えば、２つの辺のみ）に配設されるものとして示される。例えば、異なる形状のＳＳＢＣ ２２を有する実施形態の場合、ＳＳＢＣ ２２のソースコンタクト部分２２Ｂの部分は、ＳＳＢＣ ２２のボディコンタクト部分２２Ａの６つ未満の辺、５つ未満の辺、４つ未満の辺、３つ未満の辺、２つ未満の辺、または１つの辺のみに沿って位置付けられてもよい。
図３Ｃはまた、図示されるＳＳＢＣデバイスレイアウト７２Ａに関する特定の寸法を示す。例えば、図３Ｃは、ＳＳＢＣデバイスレイアウト７２Ａの図示される実施形態に関して、ＪＦＥＴ領域の幅（ＷJFET ７３）、水平のデバイスセルピッチ７４、垂直のデバイスセルピッチ７５、デバイス単位セル面積（点線の長方形７６によって包囲された面積によって表される、Ａcell ７６）、および単位セル当たりのＪＦＥＴ面積（ＪＦＥＴ領域４８の斜線部分７８によって表される、ＡJFET ７８）を示す。「チャネル密度」という用語は、本明細書で使用するとき、特定のデバイスセルのチャネル周とデバイスセルの総面積との比を指すのに使用されてもよいことが認識されてもよい。そのため、図３Ｃに示されるＳＳＢＣデバイスレイアウト７２Ａの場合、チャネル密度は、１つのデバイスセル４６の総チャネル周をデバイスセルの面積（Ａcell ７６）で割ったものに等しくてもよい（例えば、Ｄchannel＝（２Ｌch_horizontal＋２Ｌch_vertical）／Ａcell）。また、「ＪＦＥＴ密度」という用語は、本明細書で使用するとき、特定のデバイスセルのＪＦＥＴ面積とデバイスセル４６の総面積との比を指すのに使用されてもよいことが認識されてもよい。そのため、図３Ｃに示されるＳＳＢＣデバイスレイアウト７２Ａの場合、ＪＦＥＴ密度は、セル当たりのＪＦＥＴ面積（ＡJFET ７８）を１つのデバイスセルの面積（Ａcell ７６）で割ったものに等しくてもよい（例えば、ＤJFET＝ＷJFET（ｖｅｒｔｉｃａｌ＿ｐｉｔｃｈ＋ｈｏｒｉｚｏｎｔａｌ＿ｐｉｔｃｈ−ＷJFET）／Ａcell）。後述するように、ＳＳＢＣセル型レイアウト７２Ａによってデバイスピッチを低減することができ、したがって、ＭＯＳＦＥＴデバイスセル４６に関して、単位面積当たりのチャネル周の増加および／またはＪＦＥＴ領域４８の密度の増加がもたらされる。
図４は、図３Ｃの線４−４に沿って得たＭＯＳＦＥＴデバイスセルレイアウト７２Ａの一部分を示す断面図９０である。特に、断面図９０は、ゲート電極２６、誘電体層２４、およびＳＳＢＣ ２２を形成した後のＭＯＳＦＥＴデバイスセルレイアウト７２Ａの一部分を示す。図３Ｃに示されるように、線４−４は、図３Ａに関して上述したような、ＭＯＳＦＥＴデバイスセル４６のＳＳＢＣ領域５０におけるボディコンタクト領域４４の上に配設される、ＳＳＢＣ ２２のボディコンタクト部分２２Ａを横断している。したがって、図４に示される実施形態の場合、ＳＳＢＣ ２２のボディコンタクト部分２２Ａは、ｐウェル領域１８の表面にあるｐ＋ボディコンタクト領域４４の上に（例えば、それと物理的および電気的に接触して）配設される。図示される実施形態では、ＳＳＢＣ ２２のボディコンタクト部分２２Ａは、断面図９０内でｎ＋領域２０の上に（例えば、それと物理的または電気的に接触して）配設されない。しかしながら、他の実施形態では、コンタクト２２のボディコンタクト部分２２Ａは、意図的に、または半導体製作プロセスの制限に起因して、ｎ＋領域２０の上に部分的に（例えば、それと限定的に物理的または電気的に接触して）配設されてもよい。
図５は、線５−５に沿って得た図３ＣのＭＯＳＦＥＴデバイスセルレイアウト７２Ａを示す断面図１００である。図４と同様に、図５の断面図１００は、ゲート電極２６、誘電体層２４、およびＳＳＢＣ ２２を形成した後のＭＯＳＦＥＴデバイスセルレイアウト７２Ａを示す。図３Ｃに示されるように、線５−５は、図３Ａに関して上述したような、ＭＯＳＦＥＴデバイスセル４６のＳＳＢＣ領域５０におけるソースコンタクト領域４２の部分４２Ａの上に配設される、ＳＳＢＣ ２２のソースコンタクト部分２２Ｂを横断している。したがって、図５に示される実施形態の場合、ＳＳＢＣ ２２のソースコンタクト部分２２Ｂは、ｎ＋領域２０の上に（例えば、それと物理的および電気的に接触して）配設される。そのため、図示される断面図１００では、ＳＳＢＣ ２２のソースコンタクト部分２２Ｂは、断面図１００内でｐウェル領域１８またはボディコンタクト領域４４の上に（例えば、それと物理的および電気的に接触して）配設されない。
図６は、ＳＳＢＣデバイスレイアウト７２Ｂの別の実施形態を含む半導体基板７０の上面図または平面図である。図３Ｃに示されるＳＳＢＣデバイスレイアウト７２Ａのように、図６に示されるＳＳＢＣデバイスレイアウト７２Ｂは、下にあるＳＳＢＣ領域５０（図示なし）の上に配設される上述したようなＳＳＢＣ ２２を有する、多数のＭＯＳＦＥＴデバイスセル４６を含む。即ち、図３Ａに関して上述したように、ＳＳＢＣ ２２は、各デバイスセル４６のボディコンタクト領域４４の上に配設されるボディコンタクト部分２２Ａを含み、ソースコンタクト領域４２の部分４２Ａおよび４２Ｂの上に配設されるソースコンタクト部分２２Ｂをさらに含む。さらに、図示されるデバイスセル４６はまた、上述したような、他の特徴（例えば、ＪＦＥＴ領域４８、チャネル領域４７、ｎ＋領域２０）も含む。そのため、各ＳＳＢＣ ２２の下に配設される、図６のＳＳＢＣデバイスレイアウト７２Ｂの場合、上述の図３Ａに関して考察したように、ＳＳＢＣ領域５０は、ソースコンタクト領域４２Ａおよび４２Ｂによってすべてに満たない辺で取り囲まれる（例えば、完全には取り囲まれない）ボディコンタクト領域４４を有する。したがって、図６に示されるＳＳＢＣデバイスレイアウト７２Ｂの場合、各ＳＳＢＣ ２２は、１つまたは複数のソースコンタクト部分２２Ｂによってすべてに満たない辺で取り囲まれる（例えば、完全には取り囲まれない）ボディコンタクト部分２２Ａを有する。
それに加えて、図６に示されるように、デバイスレイアウト７２Ｂのデバイスセル４６、ＳＳＢＣ ２２、および下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト部分２２Ａ（およびその下にあるボディコンタクト領域）がデバイスセル４６の中心に配設されるという点で、心出しされるものとして記載されてもよい。それに加えて、またはその代わりに、これらの特徴は、デバイスレイアウト７２Ｂのデバイスセル４６、ＳＳＢＣ ２２、および下にあるＳＳＢＣ領域（図示なし）が、半導体表面の面に対して垂直に配設される（即ち、ｚ軸に沿って配設される）少なくとも２つの対称鏡面を有するという点で、対称であるものとして記載されてもよい。例えば、図示されるデバイスセル４６はそれぞれ、各デバイスセル４６を垂直に二分するｚ−ｙ面である第１の鏡面と、各デバイスセル４６を水平に二分するｚ−ｘ面である第２の鏡面との、少なくとも２つの対称鏡面を含む。
図３Ｃに示されるＳＳＢＣデバイスレイアウト７２Ａのように、図６に示されるＳＳＢＣデバイスレイアウト７２ＢのＭＯＳＦＥＴデバイスセル４６は、行１１０に配設される。しかしながら、図３Ｃに示されるＳＳＢＣデバイスレイアウト７２Ａとは異なり、図６のＭＯＳＦＥＴデバイスセル４６の行１１０はそれぞれ、距離１１２の分オフセットされるかまたは互い違いにされる。ＳＳＢＣデバイスレイアウト７２Ｂの水平ピッチ１１１および垂直ピッチ１１３も図６に示される。図６の互い違いの設計により、ｐウェル領域１８の角付近における電界を低減し、また、図４および５に示されるように、ＪＦＥＴ領域の中心の上方に位置付けられるゲート酸化膜２４の電界も低減することが可能になることが認識されてもよい。したがって、図６の互い違いの設計は、図３Ｃのレイアウトに比べて耐圧（ＢＶ）およびデバイス信頼性の改善を可能にしてもよい。
図７は、ＳＳＢＣデバイスレイアウト７２Ｃの別の実施形態を含む半導体基板７０の上面図または平面図である。図３Ｂおよび６にそれぞれ示されるＳＳＢＣデバイスレイアウト７２Ａ〜Ｂのように、図７に示されるＳＳＢＣデバイスレイアウト７２Ｃは多数のＭＯＳＦＥＴデバイスセル１１８を含む。ＳＳＢＣデバイスレイアウト７２Ｃの水平ピッチ１２０および垂直ピッチ１２３も図７に示される。さらに、ＭＯＳＦＥＴデバイスセル１１８はそれぞれ、（上述の図３Ａに関して考察したように）ＳＳＢＣ領域５０の上に配設される、上述のＳＳＢＣ ２２を含む。同様に、各ＳＳＢＣ ２２の下に配設されるＳＳＢＣ領域５０（図示なし）は、上述の図３Ａで考察したように、ソースコンタクト領域４２Ａおよび４２Ｂによってすべてに満たない辺で取り囲まれる（例えば、完全には取り囲まれない）ボディコンタクト領域４４を含む。
それに加えて、図７に示されるように、デバイスレイアウト７２Ｃのデバイスセル１１８、ＳＳＢＣ ２２、および下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト部分２２Ａ（およびその下にあるボディコンタクト領域）がデバイスセル１１８の中心に配設されるという点で、心出しされるものとして記載されてもよい。それに加えて、またはその代わりに、これらの特徴は、デバイスレイアウト７２Ｃのデバイスセル１１８、ＳＳＢＣ ２２、および下にあるＳＳＢＣ領域（図示なし）が、半導体表面の面に対して垂直に配設される（即ち、ｚ軸に沿って配設される）少なくとも２つの対称鏡面を有するという点で、対称であるものとして記載されてもよい。例えば、図示されるデバイスセル１１８はそれぞれ、各デバイスセル１１８を垂直に二分するｚ−ｙ面である第１の鏡面と、各デバイスセル１１８を水平に二分するｚ−ｘ面である第２の鏡面との、少なくとも２つの対称鏡面を含む。
図７に示されるＭＯＳＦＥＴデバイスセル１１８はそれぞれ、ＭＯＳＦＥＴデバイスセル１１８それぞれに関してＳＳＢＣ領域２２をチャネル領域１２２から分離する、ｎ＋ドープ領域１２１を含む。図示されるＭＯＳＦＥＴデバイスセル１１８はまた、チャネル領域１２２を取り囲むＪＦＥＴ領域１２４を含む。図３Ａ、３Ｃ、および６に示されるＭＯＳＦＥＴデバイスセル４６とは異なり、図７に示されるＭＯＳＦＥＴデバイスセル１１８は、細長い（即ち、伸長または拡張した）六角形形状および「ハニカム」セル配列を有し、それによって、ｐウェル領域１８の角付近における電界、およびＪＦＥＴ領域の中心の上方にあるゲート酸化膜２４における電界を低くすることが可能になる。ＳＳＢＣ ２２およびその下にあるＳＳＢＣ領域５０は、本発明のＳＳＢＣ設計を利用しない他の六角形のデバイスセルレイアウトに比べて、デバイスピッチ１２３を低減させることが可能であると認識されてもよい。
図８は、ＳＳＢＣデバイスレイアウト７２Ｄのさらに別の実施形態を含む半導体基板７０の上面図または平面図である。図８に示されるＳＳＢＣデバイスレイアウト７２Ｄは、セグメント化ソースボディコンタクト（ＳＳＢＣ）１３４をそれぞれ含む、互いに対して特定のオフセット１３２で配設される多数の長方形のＭＯＳＦＥＴデバイスセル１３０を含む。ＳＳＢＣデバイスレイアウト７２Ｄの水平ピッチ１３３および垂直ピッチ１３５も図８に示される。図示される実施形態の場合、ＳＳＢＣ １３４は、ＭＯＳＦＥＴデバイスセル１３０それぞれに関して、ＳＳＢＣ １３４をｐチャネル領域１３８から分離するｎ＋ドープ領域１３６によって取り囲まれる。図示されるＭＯＳＦＥＴデバイスセル１３０はまた、ｐチャネル領域１３８を取り囲むＪＦＥＴ領域１４０を含む。
図８に示されるＳＳＢＣ １３４はそれぞれ、ＳＳＢＣ １３４のソースコンタクト部分１３４Ｂのそばに（例えば、その隣りにまたはそれに隣接して）配設されるボディコンタクト部分１３４Ａを含む。ＳＳＢＣ １３４のソースコンタクト部分１３４Ｂは、ＳＳＢＣ １３４のボディコンタクト部分１３４Ａのすべてに満たない辺に沿って配設される（例えば、完全には取り囲まないか、１つの辺に沿って、２つ未満の辺に沿って、３つ未満の辺に沿って配設される）。同様に、各ＳＳＢＣ １３４の下方で、下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト領域のすべてに満たない辺に沿って配設される（例えば、完全には取り囲まないか、１つの辺に沿って、２つ未満の辺に沿って、３つ未満の辺に沿って配設される）ソースコンタクト領域を含む。
それに加えて、デバイスレイアウト７２Ｄのデバイスセル１３０、ＳＳＢＣ １３４、および下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト部分１３４Ａ（およびその下にあるボディコンタクト領域）がデバイスセル１３０の中心に配設されないという点で、偏心されるものとして記載されてもよい。それに加えて、またはその代わりに、これらの特徴は、デバイスレイアウト７２Ｄのデバイスセル１３０、ＳＳＢＣ １３４、および下にあるＳＳＢＣ領域（図示なし）が、半導体表面の面に対して垂直に配設される（即ち、ｚ軸に沿って配設される）２つ未満の対称鏡面を有するという点で、非対称であるものとして記載されてもよい。実際に、図示されるデバイスセル１３０はそれぞれ、デバイスセル１３０それぞれを二分するｚ−ｙ面内に配設される、１つのみの対称鏡面を含む。
図９は、ＳＳＢＣデバイスレイアウト７２Ｅのさらに別の実施形態を含む半導体基板７０の上面図または平面図である。図９に示されるＳＳＢＣデバイスレイアウト７２Ｅは、互いに対して特定のピッチ１５２で配設される、多数の細長い（例えば、伸長または拡張した）六角形のＭＯＳＦＥＴデバイスセル１５０を含む。ＳＳＢＣデバイスレイアウト７２Ｅの垂直ピッチ１５３も図９に示される。図８のＭＯＳＦＥＴデバイスセル１３０のように、図９の図示されるＭＯＳＦＥＴデバイスセル１５０はそれぞれＳＳＢＣ １３４を含む。各ＳＳＢＣ １３４は、ＳＳＢＣ １３４のソースコンタクト部分１３４Ｂのそばに（例えば、その隣りにまたはそれに隣接して）配設されるボディコンタクト部分１３４Ａを含む。上述したように、ソースコンタクト部分１３４Ｂは、図示されるＳＳＢＣ１３４それぞれに関して、ボディコンタクト部分１３４Ａのすべてに満たない辺に沿って配設される（例えば、完全には取り囲まないか、１つの辺に沿って、２つ未満の辺に沿って、３つ未満の辺に沿って配設される）。同様に、各ＳＳＢＣ １３４の下方で、下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト領域のすべてに満たない辺に沿って配設される（例えば、完全には取り囲まないか、１つの辺に沿って、２つ未満の辺に沿って、３つ未満の辺に沿って配設される）ソースコンタクト領域を含む。
それに加えて、デバイスレイアウト７２Ｅのデバイスセル１５０、ＳＳＢＣ １３４、および下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト部分１３４Ａ（およびその下にあるボディコンタクト領域）がデバイスセル１５０の中心に配設されないという点で、偏心されるものとして記載されてもよい。それに加えて、またはその代わりに、これらの特徴は、デバイスレイアウト７２Ｅのデバイスセル１５０、ＳＳＢＣ １３４、および下にあるＳＳＢＣ領域（図示なし）が、半導体表面の面に対して垂直に配設される（即ち、ｚ軸に沿って配設される）２つ未満の対称鏡面を有するという点で、非対称であるものとして記載されてもよい。実際に、図示されるデバイスセル１５０はそれぞれ、デバイスセル１５０それぞれを二分するｚ−ｙ面内に配設される、１つのみの対称鏡面を含む。
図９の図示されるレイアウト７２Ｅの場合、ＳＳＢＣ １３４は、ＭＯＳＦＥＴデバイスセル１５０それぞれの中でＳＳＢＣ領域１３４をｐチャネル領域１５６から分離する、ｎ＋ドープ領域１５４によって取り囲まれる。図示されるＭＯＳＦＥＴデバイスセル１５０はまた、ｐチャネル領域１５６を取り囲むＪＦＥＴ領域１５８を含む。特定の実施形態では、図９に示される六角形のＭＯＳＦＥＴデバイスセル１５０および「ハニカム」セル配列により、ｐウェル領域１８の角付近における電界、および図４および５に示されるようなＪＦＥＴ領域の中心の上方にあるゲート酸化膜２４における電界を低くすることが可能になることが認識されてもよい。さらに、ＳＳＢＣ １３４は、本発明のＳＳＢＣ設計を利用しない他の六角形のデバイスセルレイアウトに比べて、デバイスピッチ１５３を低減させることが可能である。
図１０は、ＳＳＢＣデバイスレイアウト７２Ｆのさらに別の実施形態を含む半導体基板７０の上面図または平面図である。図１０に示されるＳＳＢＣデバイスレイアウト７２Ｆは、互いに対する特定のオフセット１６２で配設される多数の正方形のＭＯＳＦＥＴデバイスセル１６０を含む。ＳＳＢＣデバイスレイアウト７２Ｆの水平ピッチ１６１および垂直ピッチ１６３も図１０に示される。デバイスセル６０はそれぞれ、セグメント化ソースボディコンタクト（ＳＳＢＣ）領域（図示なし）の上に配設される、セグメント化ソースボディコンタクト（ＳＳＢＣ）１６４を含む。ＳＳＢＣ １６４は、ＭＯＳＦＥＴデバイスセル１６０それぞれに関してＳＳＢＣ領域１６４をｐチャネル領域１７０から分離する、ｎ＋ドープ領域１６８によって取り囲まれる。図示されるＭＯＳＦＥＴデバイスセル１６０はまた、ｐチャネル領域１７０を取り囲むＪＦＥＴ領域１７２を含む。
図１０に示されるＳＳＢＣ １６４はそれぞれ、ソースコンタクト領域１６４Ｂのそばに（例えば、その隣りにまたはそれに隣接して）配設されるボディコンタクト部分１６４Ａを含む。ＳＳＢＣ １６４のソースコンタクト部分１６４Ｂは、ＳＳＢＣ １６４のボディコンタクト部分１６４Ａのすべてに満たない辺に沿って配設される（例えば、完全には取り囲まないか、２つの辺に沿って、３つ未満の辺に沿って、４つ未満の辺に沿って配設される）。特に、図１０のＳＳＢＣ １６４は、「Ｌ」字形のソースコンタクト領域１６４Ｂに２つの辺が接触する、ボディコンタクト部分１６４Ａを含む。換言すれば、ソースコンタクト部分１６４Ｂは、各ＳＳＢＣ １６４に関してボディコンタクト部分１６４Ａを部分的にのみ取り囲むか包囲する。特定の実施形態では、図１０に示される正方形のＭＯＳＦＥＴデバイスセル１６０は、チャネル領域１７０の周囲の増加および／またはＪＦＥＴ領域１７２の密度の増加の点で、他のＭＯＳＦＥＴデバイスセル形状（例えば、ＳＳＢＣ領域１６４を有さない設計）を上回る利点をもたらしてもよいことが認識されてもよい。
それに加えて、デバイスレイアウト７２Ｆのデバイスセル１６０、ＳＳＢＣ １６４、および下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト部分１６４Ａ（およびその下にあるボディコンタクト領域）がデバイスセル１６０の中心に配設されないという点で、偏心されるものとして記載されてもよい。それに加えて、またはその代わりに、これらの特徴は、デバイスレイアウト７２Ｆのデバイスセル１６０、ＳＳＢＣ １６４、および下にあるＳＳＢＣ領域（図示なし）が、半導体表面の面に対して垂直に配設される（即ち、ｚ軸に沿って配設される）２つ未満の対称鏡面を有するという点で、非対称であるものとして記載されてもよい。実際に、図示されるデバイスセル１５０はそれぞれ、デバイスセル１６０それぞれを対角線方向で二分するｚ軸に沿って配向される、１つのみの対称鏡面を含む。
図１１は、ＳＳＢＣデバイスレイアウトのさらに別の実施形態を含む半導体基板７０の上面図または平面図である。図１１に示されるＳＳＢＣデバイスレイアウト７２Ｇは、セグメント化ソースボディコンタクト（ＳＳＢＣ）１８２をそれぞれ含む、多数の六角形のＭＯＳＦＥＴデバイスセル１８０を含む。それに加えて、ＳＳＢＣデバイスレイアウト７２ＦのＭＯＳＦＥＴデバイスセル１８０は、互いに対して特定のピッチ１８３（例えば、規則的な六角形形状の場合、垂直ピッチ＝水平ピッチ）で配設される。図示される実施形態の場合、ＳＳＢＣ １８２はそれぞれ、ＭＯＳＦＥＴデバイスセル１８０それぞれに関してＳＳＢＣ １８２をチャネル領域１９０から分離する、ｎ＋領域１８８によって取り囲まれる。図示されるＭＯＳＦＥＴデバイスセル１８０はまた、ｐチャネル領域１９０を取り囲むＪＦＥＴ領域１９２を含む。
図１１に示されるＳＳＢＣ １８２はそれぞれ、ソースコンタクト部分１８２Ｂのそばに（例えば、その隣りにまたはそれに隣接して）配設されるボディコンタクト部分１８２Ａを含む。ＳＳＢＣ １８２のソースコンタクト部分１８２Ｂは、ＳＳＢＣ １８２のボディコンタクト部分１８２Ａのすべてに満たない辺に沿って配設される（例えば、完全には取り囲まないか、２つの辺に沿って、３つ未満の辺に沿って、４つ未満の辺に沿って配設される）。図１１におけるＳＳＢＣ １８２の形状および位置付けは単に一例として提供されることが認識されてもよい。例えば、図示されるように、ＳＳＢＣ １８２は、六角形のデバイスセル１８０それぞれの中心に位置付けられ、凧形のボディコンタクト部分１８２Ａおよび山形のソースコンタクト部分１８２Ｂを含む。他の実施形態では、ボディコンタクト部分１８２Ａとソースコンタクト部分１８２Ｂの形状および／または相対サイズは、例えば、接触抵抗およびデバイス設計の要件に応じて異なってもよい。特定の実施形態では、図１１に示される六角形のＭＯＳＦＥＴデバイスセル１８０は、チャネル領域１９０の周囲の増加および／またはＪＦＥＴ領域１９２の密度の増加の点で、長方形または正方形のＭＯＳＦＥＴデバイスセル４６、１３０、および１６０を上回る利点をもたらしてもよいことが認識されてもよい。デバイスレイアウト７２Ｇはまた、ｐウェル領域１８の角付近の電界、ならびにＪＦＥＴ領域の中心の上方におけるゲート酸化膜２４の電界を低くすることを可能にする。さらに、ＳＳＢＣ １８２は、本発明のＳＳＢＣ設計を利用しない他の六角形のデバイスセルレイアウトに対して低減されたデバイスピッチを可能にする。
それに加えて、デバイスレイアウト７２Ｇのデバイスセル１８０、ＳＳＢＣ １８２、および下にあるＳＳＢＣ領域（図示なし）は、ボディコンタクト部分１８２Ａ（およびその下にあるボディコンタクト領域）がデバイスセル１８０の中心に配設されないという点で、偏心されるものとして記載されてもよい。それに加えて、またはその代わりに、これらの特徴は、デバイスレイアウト７２Ｇのデバイスセル１８０、ＳＳＢＣ １８２、および下にあるＳＳＢＣ領域（図示なし）が、半導体表面の面に対して垂直に配設される（即ち、ｚ軸に沿って配設される）２つ未満の対称鏡面を有するという点で、非対称であるものとして記載されてもよい。実際に、図示されるデバイスセル１８０はそれぞれ、デバイスセル１８０それぞれを対角線方向で二分するｚ軸に沿って配向される、１つのみの対称鏡面を含む。
開示されるＳＳＢＣセル型デバイスレイアウトの実施形態７２Ａ〜Ｇは、他のデバイスレイアウトおよびデバイスセル設計を上回る性能上の利点を可能にするものと認識されてもよい。比較のため、別のデバイスレイアウトの一例が、ストライプ型デバイスレイアウト１９４（即ち、非セル型レイアウト）の上面図または平面図である、図１２Ａに示される。図１２Ａの図示されるストライプ型レイアウト１９４は、チャネル領域１９５、ｎ＋領域１９６、ソースコンタクト領域１９７、ボディコンタクト領域１９８、およびＪＦＥＴ領域１９９を含む。ソースコンタクト領域１９７およびボディコンタクト領域１９８は、図１２Ａの図示されるストライプ型レイアウト１９４における半導体の表面に沿った連続的なストライプとして形成される。別のデバイスレイアウトの一例が、セグメント化ソース／ボディコンタクトを有するストライプラダー型デバイスレイアウト２００（即ち、非セル型レイアウト）の上面図または平面図である、図１２Ｂに示される。図示されるレイアウト２００は、チャネル領域２０２、ｎ＋領域２０４、セグメント化ソース／ボディコンタクト２０６（ボディコンタクト部分２０６Ａとソースコンタクト部分２０６Ｂとを含む）、およびＪＦＥＴ領域２１０を含む。図１２Ｂはさらに、図示されるストライプラダー型デバイスレイアウト２００に関して、チャネル長（Ｌch ２１２）、チャネルからオーミック領域までの距離（Ｌch-to-ohm ２１４）、オーミック領域の幅（Ｗohm ２１６）、ＪＦＥＴ領域の幅（ＷJFET ２１８）、ソースコンタクト領域セグメントの長さ（Ｌn ２２０）、ボディコンタクト領域セグメントの長さ（Ｌp ２２２）、デバイス面積のサブセット（破線の長方形２２４によって表される、Ａcell ２２４）、Ａcell ２２４内のＪＦＥＴ面積（斜線の範囲２２６によって表される、ＡJFET ２２６）、およびＡcell ２２４内のチャネルの幅（Ｗch ２２８）を含む、ストライプラダー型デバイスレイアウト２００の寸法を示す。さらなる比較のため、デバイスレイアウトの別の例が、セグメント化ソース／ボディコンタクトを含まない正方形のセル型デバイスレイアウト２４０の上面図または平面図である、図１２Ｃに示される。正方形のセル型デバイスレイアウト２４０は、チャネル領域２４２、ｎ＋領域２４４、ボディコンタクト２４６、ソースコンタクト２４８、およびＪＦＥＴ領域２５０を含む。図１２Ｃはさらに、正方形のセル型デバイスレイアウト２４０の図示されるセルに関して、チャネル長（Ｌch ２５２）、チャネルからオーミック領域までの距離（Ｌch-to-ohm ２５４）、オーミック領域の幅（Ｗohm ２５６）、ＪＦＥＴ領域の幅（ＷJFET ２５８）、ソースコンタクト領域の幅の半分（Ｗn／２ ２６０）、ボディコンタクト領域の幅（Ｗp ２６２）、デバイスセル面積（破線の長方形２６４によって表される、Ａcell）、１セル当たりのＪＦＥＴ面積（斜線の範囲２６６によって表される、ＡJFET）、および内側チャネル幅の４分の１（Ｗch/4 ２６８；Ｗch＝４Ｗch/4）を含む、正方形のセル型デバイスレイアウト２４０の寸法を示す。
上記を念頭において、ＳＳＢＣセル型デバイスレイアウト７２Ａ〜Ｇの本発明に開示される実施形態は、他のデバイスレイアウトよりも大きいチャネル幅（例えば、より長いチャネル周）を提供することによって、他のデバイスレイアウトおよびデバイスセル設計を上回る性能上の利点を可能にする。例えば、式１は、図３Ａおよび３Ｃに示される本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａ（「ＳＳＢＣ」という下付き文字によって示される）によって提供されるチャネル幅（Ｗch）と、図１２Ｂのストライプ「ラダー型」レイアウト２００（「ｓｔｒｉｐｅ」という下付き文字によって示される）によって提供されるチャネル幅２２８との比について記述する。式１は、２つの比較される設計に対して、同じ設計ルールおよび技術的制限（例えば、Ｌch、Ｌch_to_ohm、Ｗohm、ＷJFET、Ｗn、およびＷp）を仮定することによって、導出され単純化されるものと認識されてもよい。式１から、式２の不等式が導出されてもよく、その式は、ＳＳＢＣ領域を有する本発明が開示するセル型デバイスレイアウトによって提供されるチャネル幅（Ｗch）（即ち、Ｗch SSBC）が、図１２Ｂのストライプ「ラダー型」レイアウト２００によって提供されるチャネル幅２２８（即ち、Ｗch Stripe）よりも広い、デバイス寸法を数学的に実証する。
さらなる例によって、式３は、本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａ（「ＳＳＢＣ」という下付き文字によって示される）によって提供されるチャネル幅（Ｗch）と、図１２Ｃの正方形のセル型レイアウト２４０（「ＳＣ」という下付き文字によって示される）によって提供されるチャネル幅（例えば、４＊Ｗch/4 ２６８）との比について記述する。式３は、２つの比較される設計に対して、同じ設計ルールおよび技術的制限（例えば、Ｌch、Ｌch_to_ohm、Ｗohm、ＷJFET、Ｗn、およびＷp）を仮定することによって、導出され単純化されるものと認識されてもよい。式３から、式４の不等式が導出されてもよく、その式は、本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａによって提供されるチャネル幅（Ｗch）（即ち、Ｗch SSBC）が、図１２Ｃの正方形のセル型レイアウト２４０によって提供されるチャネル幅２６８（即ち、Ｗch SC）よりも広い、デバイス寸法を数学的に実証する。
本発明が開示するセル型デバイスレイアウトの実施形態７２Ａ〜Ｇはまた、他のデバイスレイアウトよりも高いＪＦＥＴ領域密度を提供することによって、他のデバイスレイアウトおよびデバイスセル設計を上回る性能上の利点を可能にしてもよい。例えば、式５は、本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａ（「ＳＳＢＣ」という下付き文字によって示される）によって提供されるＪＦＥＴ領域密度（例えば、図３Ｃで、Ａcell ７６によって割られるＡJFET ７８として示される）と、ストライプ「ラダー型」レイアウト２００（「Ｓｔｒｉｐｅ」という下付き文字によって示される）によって提供されるＪＦＥＴ領域密度（例えば、図１２Ｂで、Ａcell ２２４によって割られるＡJFET ２２６として示される）との比について記述する。式５は、２つの比較される設計に対して、同じ設計ルールおよび技術的制限（例えば、Ｌch、Ｌch_to_ohm、Ｗohm、ＷJFET、Ｗn、およびＷp）を仮定することによって、導出され単純化されるものと認識されてもよい。式５から、式６の不等式が導出されてもよく、その式は、本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａによって提供されるＪＦＥＴ領域密度（即ち、ＤJFET SSBC）が、図１２Ｂのストライプ「ラダー型」レイアウト２００によって提供されるＪＦＥＴ領域密度（即ち、ＤJFET Stripe）よりも高い、デバイス寸法を数学的に実証する。
さらなる例によって、式７は、本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａ（「ＳＳＢＣ」という下付き文字によって示される）によって提供されるＪＦＥＴ領域密度（例えば、図３Ｃで、Ａcell ７６によって割られるＡJFET ７８として示される）と、正方形のセル型レイアウト２４０（「ＳＣ」という下付き文字によって示される）によって提供されるＪＦＥＴ領域密度（例えば、図１２Ｃで、Ａcell ２６４によって割られるＡJFET ２６６として示される）との比について記述する。式７は、２つの比較される設計に対して、同じ設計ルールおよび技術的制限（例えば、Ｌch、Ｌch_to_ohm、Ｗohm、ＷJFET、Ｗn、およびＷp）を仮定することによって、導出され単純化されるものと認識されてもよい。式７から、式８の不等式が導出されてもよく、その式は、本発明が開示するＳＳＢＣセル型デバイスレイアウト７２Ａによって提供されるＪＦＥＴ領域密度（即ち、ＤJFET SSBC）が、図１２Ｃの正方形のセル型レイアウト２４０によって提供されるＪＦＥＴ密度（即ち、ＤJFET SC）よりも高い、デバイス寸法を数学的に実証する。式５〜８に関して、角のチャネル領域の伝導は考慮に入れられないものと認識されてもよく、これは、（２Ｌch-to-ohm＋Ｗohm）がＬchよりもはるかに大きいときは常に有効な仮定である。
図１３は、３つの異なるチャネル長を有するデバイスに関して、式１（即ち、図１２Ｂのストライプラダー型デバイスレイアウト２００のチャネル幅２２８に対して正規化された図３ＣのＳＳＢＣセル型デバイスレイアウト７２Ａのチャネル幅（Ｗch））を示すグラフ２８０である。特に、図１３に示されるグラフ２８０は、０．３μｍのチャネル長（Ｌch）を有するデバイスを表す曲線２８２と、０．５μｍのチャネル長（Ｌch）を有するデバイスを表す曲線２８４と、０．７μｍのチャネル長（Ｌch）を有するデバイスを表す曲線２８６とを含む。さらに、図示される曲線２８２、２８４、および２８６に関して、Ｌch-to-ohm＝１．３μｍ、Ｗohm＝１．６μｍ、Ｗn＝３μｍ、およびＷp＝３μｍであると認識されてもよい。したがって、曲線２８２、２８４、および２８６は、図１２Ｂのストライプラダー型デバイスレイアウト２００のチャネル幅２２８に比べて、図３ＣのＳＳＢＣデバイスレイアウト７２Ａによって可能になる、チャネル幅（Ｗch）の増加を示す。例えば、特定の実施形態では、図１３に示されるように、ＳＳＢＣデバイスレイアウト７２Ａは、ストライプラダー型デバイスレイアウト２００のチャネル幅よりも約１％〜約４０％広いチャネル幅を可能にしてもよい。
図１４は、３つの異なるチャネル長を有するデバイスに関して、式５（即ち、図１２Ｂのストライプラダー型デバイスレイアウト２００のＪＦＥＴ密度に対して正規化された図３ＣのＳＳＢＣセル型デバイスレイアウト７２ＡのＪＦＥＴ密度）を示すグラフ２９０である。特に、図１４に示されるグラフ２９０は、０．３μｍのチャネル長（Ｌch）を有するデバイスを表す曲線２９２と、０．５μｍのチャネル長（Ｌch）を有するデバイスを表す曲線２９４と、０．７μｍのチャネル長（Ｌch）を有するデバイスを表す曲線２９６とを含む。さらに、図示される曲線２９２、２９４、および２９６に関して、Ｌch-to-ohm＝１．３μｍ、Ｗohm＝１．６μｍ、Ｗn＝３μｍ、およびＷp＝３μｍであると認識されてもよい。したがって、曲線２９２、２９４、および２９６は、図１２Ｂのストライプラダー型デバイスレイアウト２００に比べて、図３ＣのＳＳＢＣセル型デバイスレイアウト７２Ａによって可能になる、ＪＦＥＴ密度（ＤJFET）の増加を示す。例えば、特定の実施形態では、図１４に示されるように、ＳＳＢＣデバイスレイアウト７２Ａは、ストライプラダー型デバイスレイアウト２００のＪＦＥＴ密度よりも約１％〜約６０％高いＪＦＥＴ密度を可能にしてもよい。
図１５は、３つの異なるチャネル長を有するデバイスに関して、式３（即ち、図１２Ｃの正方形のセル型レイアウト２４０のチャネル幅２６８に対して正規化された図３ＣのＳＳＢＣセル型デバイスレイアウト７２Ａのチャネル幅（Ｗch））を示すグラフ３００である。特に、図１５に示されるグラフ３００は、０．３μｍのチャネル長（Ｌch）を有するデバイスを表す曲線３０２と、０．５μｍのチャネル長（Ｌch）を有するデバイスを表す曲線３０４と、０．７μｍのチャネル長（Ｌch）を有するデバイスを表す曲線３０６とを含む。さらに、曲線３０２、３０４、および３０６に関して、Ｌch-to-ohm＝１．３μｍ、Ｗohm＝１．６μｍ、Ｗn＝１．６μｍ、およびＷp＝１．６μｍであると認識されてもよい。したがって、図１５の曲線３０２、３０４、および３０６は、（図１２Ｃの正方形のセル型デバイスレイアウト２４０のチャンネル幅２６８に比べて）図３ＣのＳＳＢＣセル型デバイスレイアウト７２Ａによって可能になる、チャネル幅（Ｗch）の増加を示す。例えば、特定の実施形態では、図１５に示されるように、ＳＳＢＣデバイスレイアウト７２Ａは、正方形のセル型デバイスレイアウト２４０のチャネル幅よりも約１％〜約１５％広いチャネル幅を可能にしてもよい。
図１６は、３つの異なるチャネル長を有するデバイスに関して、式７（即ち、図１２Ｃの正方形のセル型レイアウト２４０のＪＦＥＴ密度に対して正規化された図３ＣのＳＳＢＣセル型デバイスレイアウト７２ＡのＪＦＥＴ密度）を示すグラフ３１０である。特に、図１６に示されるグラフ３１０は、０．３μｍのチャネル長（Ｌch）を有するデバイスを表す曲線３１２と、０．５μｍのチャネル長（Ｌch）を有するデバイスを表す曲線３１４と、０．７μｍのチャネル長（Ｌch）を有するデバイスを表す曲線３１６とを含む。さらに、曲線３１２、３１４、および３１６に関して、Ｌch-to-ohm＝１．３μｍ、Ｗohm＝１．６μｍ、Ｗn＝１．６μｍ、およびＷp＝１．６μｍであると認識されてもよい。したがって、図１６の曲線３１２、３１４、および３１６は、図１２Ｃの正方形のセル型デバイスレイアウト２４０に比べて、図３ＣのＳＳＢＣセル型デバイスレイアウト７２Ａによって可能になる、ＪＦＥＴ密度（ＤJFET）の増加を示す。例えば、特定の実施形態では、図１６に示されるように、ＳＳＢＣデバイスレイアウト７２Ａは、正方形のセル型デバイスレイアウト２４０のＪＦＥＴ密度よりも約１％〜約２０％高いＪＦＥＴ密度を可能にしてもよい。
本発明の技術的効果は、半導体デバイス性能の改善を可能にするセル型デバイス設計およびレイアウトを含む。特に、本発明の実施形態は、チャネル抵抗を低減するため、チャネル幅の増加および／またはチャネル密度の増加を提供することによって、また、ＪＦＥＴ領域の構成要素の抵抗を低減するため、ＪＦＥＴ密度の増加を提供することによって、デバイスの伝導損を低減する（例えば、Ｒds（ｏｎ））を最小限に抑える）。本発明の実施形態は、ボディコンタクト領域が１つまたは複数のソースコンタクト領域によって部分的にのみ（即ち、完全にではなく、すべての辺においてではなく）取り囲まれる、セグメント化ソースボディコンタクト（ＳＳＢＣ）セル型デバイスレイアウトを使用することによって、少なくとも部分的に、これらの利点を可能にする。開示したＳＳＢＣセル型レイアウト７２Ａ〜Ｇは、デバイスピッチの低減を可能にし、したがって、単位面積当たりのチャネル幅の増加および／またはＪＦＥＴ領域密度の増加を可能にする。さらに、本発明の方策は、多数の異なるデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、ＩＧＢＴ、ＩＢＭＣＴ、もしくは他の任意の適切なデバイス）および／または異なる半導体基板（例えば、ＳｉＣ、Ｓｉ、Ｇｅ、ＡｌＮ、ＧａＮ、ＧａＡｓ、Ｃ、もしくは他の任意の適切な半導体基板）における伝導損を低減してもよい。
本明細書は、実施例を使用して、最良の形態を含む本発明を開示するとともに、任意のデバイスもしくはシステムの作成と使用および任意の組み込まれた方法の実施を含めて、当業者が本発明を実践することを可能にしている。本発明の特許可能範囲は請求項によって定義され、当業者には想起される他の実施例を含んでもよい。かかる他の実施例は、それらが請求項の文言と異ならない構造的要素を有する場合、またはそれらが請求項の文言と実質的に異ならない等価の構造的要素を含む場合、請求項の範囲内にあるものとする。
最後に、代表的な実施態様を以下に示す。
［実施態様１］
炭化シリコン（ＳｉＣ）半導体層の表面に配設される半導体デバイスセルを備えるシステムであって、半導体デバイスセルが、
第１の導電型を有するドリフト領域と、
ドリフト領域に隣接して配設される、第２の導電型を有するウェル領域と、
ウェル領域に隣接して配設される、第１の導電型を有するソース領域と、
ソース領域に隣接するとともに表面に近接して配設される、第２の導電型を有するチャネル領域と、
ウェル領域の一部分の上に配設され、半導体デバイスセル内で心出しされない、第２の導電型を有するボディコンタクト領域と、
表面の一部分の上に配設される、セグメント化ソースボディコンタクト（ＳＳＢＣ）とを備え、ＳＳＢＣが、
ボディコンタクト領域の上に配設されるボディコンタクト部分と、
ボディコンタクト領域に隣接するとともにソース領域の一部分の上に配設され、ＳＳＢＣのボディコンタクト部分を完全には取り囲まない、ソースコンタクト部分とを備える、システム。
［実施態様２］
ＳＳＢＣが、表面に対して垂直な２つ未満の離散的な対称鏡面を有する、実施態様１に記載のシステム。
［実施態様３］
ソースコンタクト部分の第１の区画がボディコンタクト部分の第１の辺に沿って配設される、実施態様１に記載のシステム。
［実施態様４］
ＳＳＢＣのボディコンタクト部分の少なくとも１つの辺が、ソース領域のうちＳＳＢＣの下に配設されない部分に近接して配設される、実施態様１に記載のシステム。
［実施態様５］
ボディコンタクト領域が実質的にダイヤモンド形状である、実施態様１に記載のシステム。
［実施態様６］
ボディコンタクト領域が実質的に正方形形状である、実施態様１に記載のシステム。
［実施態様７］
半導体デバイスセルが、フィールドトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、または金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含む、実施態様１に記載のシステム。
［実施態様８］
炭化シリコン（ＳｉＣ）半導体層の表面に配設される複数の半導体デバイスセルを備えるセル型半導体デバイスレイアウトを備えるシステムであって、複数のセル型半導体デバイスセルがそれぞれ、
第１の導電型を有するドリフト領域と、
ドリフト領域に隣接して配設され、第２の導電型を有するとともに、表面に近接して配設されるボディコンタクト領域を含む、ウェル領域と、
ウェル領域に隣接して配設され、第１の導電型を有し、表面に近接するとともにボディコンタクト領域に近接して配設されるソースコンタクト領域を含む、ソース領域と、
表面の一部分の上に配設される、非対称のセグメント化ソースボディコンタクト（ＳＳＢＣ）とを備え、非対称ＳＳＢＣが、
半導体デバイスセルのボディコンタクト領域の上に配設されるボディコンタクト部分と、
ボディコンタクト部分に隣接するとともに半導体デバイスセルのソースコンタクト領域の上に配設され、非対称ＳＳＢＣのソースコンタクト部分は非対称ＳＳＢＣのボディコンタクト部分を完全には取り囲まない、ソースコンタクト部分とを備える、システム。
［実施態様９］
セル型半導体デバイスレイアウトが、（２Ｌch-to-ohm＋Ｗohm）が（２Ｌch＋ＷJFET）よりも大きいようにして、または（２Ｌch＋２Ｌch-to-ohm＋Ｗohm）がＷJFETよりも大きいようにして、またはそれらの組み合わせで構成され、式中、複数のセル型半導体デバイスセルの、Ｌchはチャネル長、Ｌch-to-ohmはオーミック領域の長さ、Ｗohmはオーミック領域の幅、およびＷJFETはＪＦＥＴ領域の幅である、実施態様８に記載のシステム。
［実施態様１０］
セル型半導体デバイスレイアウトが、（（４Ｌch-to-ohm＋Ｗn＋Ｗp＋Ｗohm）・（２Ｌch＋２Ｌch-to-ohm＋Ｗn＋Ｗp＋ＷJFET））が（２・（２Ｌch-to-ohm＋Ｗn＋Ｗp）・（２Ｌch＋２Ｌｃｈ−ｔｏ−ｏｈｍ＋Ｗohm＋ＷJFET））よりも大きいようにして、または（（４Ｌch＋４Ｌch-to-ohm＋Ｗn＋Ｗp＋Ｗohm）・（２Ｌch＋２Ｌch-to-ohm＋Ｗn＋Ｗp＋ＷJFET））が（２（２Ｌch＋２Ｌch-to-ohm＋Ｗn＋Ｗp）・（２Ｌch＋２Ｌch-to-ohm＋Ｗohm＋ＷJFET））よりも大きいようにして、またはそれらの組み合わせで構成され、式中、複数のセル型半導体デバイスセルの、Ｌchはチャネル長、Ｌch-to-ohmはオーミック領域の長さ、Ｗohmはオーミック領域の幅、Ｗnはソースコンタクト領域の幅、Ｗpはボディコンタクト領域の幅、およびＷJFETはＪＦＥＴ領域の幅である、実施態様８に記載のシステム。
［実施態様１１］
セル型半導体デバイスレイアウトが、列、行、またはそれら両方で配列される複数の半導体デバイスセルを備え、列または行が互いにオフセットされる、実施態様８に記載のシステム。
［実施態様１２］
非対称ＳＳＢＣがそれぞれ、そのそれぞれの半導体デバイスセルの中心と整列されない、実施態様８に記載のシステム。
［実施態様１３］
炭化シリコン（ＳｉＣ）半導体層の表面に半導体デバイスセルを製作する方法であって、
ＳｉＣ半導体層の表面の上に半導体デバイスセルのセグメント化ソースボディコンタクト（ＳＳＢＣ）を形成するステップを含み、ＳＳＢＣが、
半導体層の表面の上であって半導体デバイスセルのボディコンタクト領域に近接して配設され、半導体デバイスセルの中心と整列されない、ボディコンタクト部分と、
半導体層の表面の上であって半導体デバイスセルのソースコンタクト領域に近接して配設され、ＳＳＢＣのボディコンタクト部分を完全には取り囲まない、ソースコンタクト部分とを備える、方法。
［実施態様１４］
ＳＳＢＣが表面に対して垂直な２つ未満の対称面を有する、実施態様１３に記載の方法。
［実施態様１５］
ＳＳＢＣが表面に対して垂直な対称面を有さない、実施態様１３に記載の方法。
２ 半導体層
４ 第１の表面
６ 第２の表面
１０ ＭＯＳＦＥＴデバイス
１２ ドレインコンタクト
１４ 基板層
１６ ドリフト領域
１８ ウェル領域
２０ ソース領域
２２ ソース／ボディコンタクト
２２Ａ ボディコンタクト部分
２２Ｂ ソースコンタクト部分
２４ ゲート絶縁層
２６ ゲート電極
２８ チャネル領域
２９ ＪＦＥＴ領域
３０ 抵抗Ｒs
３２ 抵抗Ｒch
３４ 抵抗Ｒacc
３６ 抵抗ＲJFET
３８ 抵抗Ｒdrift
４０ 抵抗Ｒsub
４２ ソースコンタクト領域
４２Ａ、４２Ｂ ソースコンタクト領域の部分
４４ ボディコンタクト領域
４６ デバイスセル
４７ チャネル領域
４８ ＪＦＥＴ領域
５０ ＳＳＢＣ領域
５２ チャネル長Ｌch
５４ チャネルからオーミック領域までの距離Ｌch-to-ohm
５６ オーミック領域の幅Ｗohm
５８Ａ ソースコンタクト領域の幅Ｗn_42A
５８Ｂ ソースコンタクト領域の幅Ｗn_42B
６０ ボディコンタクト領域の幅Ｗp
６２Ａ チャネル幅Ｗch-Vertical
６２Ｂ チャネル幅Ｗch-Horizontal
７０ 半導体表面
７２Ａ、７２Ｂ、７２Ｃ、７２Ｄ、７２Ｅ、７２Ｆ、７２Ｇ デバイスレイアウト
７３ ＪＦＥＴ領域の幅ＷJFET
７４ 水平のデバイスセルピッチ
７５ 垂直のデバイスセルピッチ
７６ デバイス単位セル面積Ａcell
７８ 単位セル当たりのＪＦＥＴ面積ＡJFET
９０ 断面図
１００ 断面図
１１０ デバイスセルの行
１１１ 水平ピッチ
１１２ 距離
１１３ 垂直ピッチ
１１８ ＭＯＳＦＥＴデバイスセル
１２２ チャネル領域
１２３ デバイスピッチ
１２４ ＪＦＥＴ領域
１３０ ＭＯＳＦＥＴデバイスセル
１３２ オフセット
１３３ 水平ピッチ
１３４ ＳＳＢＣ
１３４Ａ ボディコンタクト部分
１３４Ｂ ソースコンタクト部分
１３５ 垂直ピッチ
１３６ ｎ＋ドープ領域
１３８ ｐチャネル領域
１４０ ＪＦＥＴ領域
１５０ ＭＯＳＦＥＴデバイスセル
１５２ ピッチ
１５３ 垂直ピッチ
１５４ ｎ＋ドープ領域
１５６ ｐチャネル領域
１５８ ＪＦＥＴ領域
１６０ ＭＯＳＦＥＴデバイスセル
１６１ 水平ピッチ
１６２ オフセット
１６３ 垂直ピッチ
１６４ ＳＳＢＣ
１６４Ａ ボディコンタクト部分
１６４Ｂ ソースコンタクト部分
１６８ ｎ＋ドープ領域
１７０ ｐチャネル領域
１７２ ＪＦＥＴ領域
１８０ ＭＯＳＦＥＴデバイスセル
１８２ ＳＳＢＣ
１８２Ａ ボディコンタクト部分
１８２Ｂ ソースコンタクト部分
１８３ ピッチ
１８８ ｎ＋領域
１９０ ｐチャネル領域
１９２ ＪＦＥＴ領域
１９４ デバイスレイアウト
１９５ チャネル領域
１９６ ｎ＋領域
１９７ ソースコンタクト領域
１９８ ボディコンタクト領域
１９９ ＪＦＥＴ領域
２００ デバイスレイアウト
２０２ チャネル領域
２０４ ｎ＋領域
２０６ セグメント化ソース／ボディコンタクト
２０６Ａ ボディコンタクト部分
２０６Ｂ ソースコンタクト部分
２１０ ＪＦＥＴ領域
２１２ チャネル長Ｌch
２１４ チャネルからオーミック領域までの距離Ｌch-to-ohm
２１６ オーミック領域の幅Ｗohm
２１８ ＪＦＥＴ領域の幅ＷJFET
２２０ ソースコンタクト領域セグメントの長さＬn
２２２ ボディコンタクト領域セグメントの長さＬp
２２４ デバイス面積のサブセットＡcell
２２６ ＪＦＥＴ面積ＡJFET
２２８ チャネルの幅Ｗch
２４０ デバイスレイアウト
２４２ チャネル領域
２４４ ｎ＋領域
２４６ ボディコンタクト
２４８ ソースコンタクト
２５０ ＪＦＥＴ領域
２５２ チャネル長Ｌch
２５４ チャネルからオーミック領域までの距離Ｌch-to-ohm
２５６ オーミック領域の幅Ｗohm
２５８ ＪＦＥＴ領域の幅ＷJFET
２６０ ソースコンタクト領域の幅の半分Ｗn／２
２６２ ボディコンタクト領域の幅Ｗp
２６４ デバイスセル面積Ａcell
２６６ １セル当たりのＪＦＥＴ面積ＡJFET
２６８ 内側チャネル幅の４分の１Ｗch/4
２８０ グラフ
２８２、２８４、２８６ 曲線
２９０ グラフ
２９２、２９４、２９６ 曲線
３００ グラフ
３０２、３０４、３０６ 曲線
３１０ グラフ
３１２、３１４、３１６ 曲線

Claims (17)

  1. 炭化シリコン（ＳｉＣ）半導体層の表面に配設される半導体デバイスセルを備えるシステムであって、前記半導体デバイスセルが、
    第１の導電型を有するドリフト領域（１６）と、
    前記ドリフト領域（１６）に隣接して配設される、第２の導電型を有するウェル領域（１８）と、
    前記ウェル領域（１８）に隣接して配設される、前記第１の導電型を有するソース領域（２０）と、
    前記ソース領域（２０）に隣接するとともに前記表面に近接して配設される、前記第２の導電型を有するチャネル領域と、
    前記ウェル領域（１８）の一部分の上に配設され、前記半導体デバイスセル内で心出しされない、前記第２の導電型を有するボディコンタクト領域と、
    前記表面の一部分の上に配設される、セグメント化ソースボディコンタクト（ＳＳＢＣ）とを備え、前記ＳＳＢＣが、
    前記ボディコンタクト領域の上に配設されるボディコンタクト部分（２２Ａ）と、
    前記ボディコンタクト領域に隣接するとともに前記ソース領域（２０）の一部分の上に配設され、前記ＳＳＢＣの前記ボディコンタクト部分（２２Ａ）を完全には取り囲まない、ソースコンタクト部分（２２Ｂ）とを備え、
    前記ＳＳＢＣの前記ボディコンタクト部分（２２Ａ）の少なくとも１つの辺が、前記ソース領域（２０）のうち前記ＳＳＢＣの下に配設されない部分に近接して配設される、
    システム。
  2. 前記ＳＳＢＣが、前記表面に対して垂直な２つ未満の離散的な対称鏡面を有する、請求項１記載のシステム。
  3. 前記ソースコンタクト部分（２２Ｂ）の第１の区画が前記ボディコンタクト部分（２２Ａ）の第１の辺に沿って配設される、請求項１記載のシステム。
  4. 前記ＳＳＢＣが細長い長方形形状を有する、請求項３記載のシステム。
  5. 前記ソースコンタクト部分（２２Ｂ）の第２の区画が前記ボディコンタクト部分（２２Ａ）の第２の辺に沿って配設される、請求項３記載のシステム。
  6. 前記ＳＳＢＣが正方形形状または六角形形状を有する、請求項５記載のシステム。
  7. 前記ボディコンタクト領域が実質的にダイヤモンド形状である、請求項１記載のシステム。
  8. 前記ボディコンタクト領域が実質的に正方形形状である、請求項１記載のシステム。
  9. 前記半導体デバイスセルが、フィールドトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、または金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含む、請求項１記載のシステム。
  10. 炭化シリコン（ＳｉＣ）半導体層の表面に配設される複数の半導体デバイスセルを備えるセル型半導体デバイスレイアウトを備えるシステムであって、セル型半導体デバイスセルがそれぞれ、
    第１の導電型を有するドリフト領域（１６）と、
    前記ドリフト領域（１６）に隣接して配設され、第２の導電型を有するとともに、前記表面に近接して配設されるボディコンタクト領域を含む、ウェル領域（１８）と、
    前記ウェル領域（１８）に隣接して配設され、前記第１の導電型を有し、前記表面に近接するとともに前記ボディコンタクト領域に近接して配設されるソースコンタクト領域を含む、ソース領域（２０）と、
    前記表面の一部分の上に配設される、非対称のセグメント化ソースボディコンタクト（ＳＳＢＣ）とを備え、前記非対称ＳＳＢＣが、
    前記半導体デバイスセルの前記ボディコンタクト領域の上に配設されるボディコンタクト部分（２２Ａ）と、
    前記ボディコンタクト部分（２２Ａ）に隣接するとともに前記半導体デバイスセルの前記ソースコンタクト領域の上に配設され、前記非対称ＳＳＢＣの前記ボディコンタクト部分（２２Ａ）を完全には取り囲まない、ソースコンタクト部分（２２Ｂ）とを備え、
    前記セル型半導体デバイスレイアウトが、（２Ｌch-to-ohm＋Ｗohm）が（２Ｌch＋ＷJFET）よりも大きいようにして、または（２Ｌch＋２Ｌch-to-ohm＋Ｗohm）がＷJFETよりも大きいようにして、またはそれらの組み合わせで構成され、式中、セル型半導体デバイスセルの、Ｌchはチャネル長、Ｌch-to-ohmはオーミック領域の長さ、Ｗohmは前記オーミック領域の幅、およびＷJFETはＪＦＥＴ領域の幅である、
    システム。
  11. 前記セル型半導体デバイスレイアウトが、前記セル型半導体デバイスレイアウトと同じＬch、Ｌch-to-ohm、Ｗohm、およびＷJFETを有するストライプ型半導体デバイスレイアウトよりも、広いチャネル幅（Ｗch）、または高いＪＦＥＴ密度（ＤJFET）、またはそれらの組み合わせを提供する、請求項１０記載のシステム。
  12. 前記セル型半導体デバイスレイアウトが、（（４Ｌch-to-ohm＋Ｗn＋Ｗp＋Ｗohm）・（２Ｌch＋２Ｌch-to-ohm＋Ｗn＋Ｗp＋ＷJFET））が（２・（２Ｌch-to-ohm＋Ｗn＋Ｗp）・（２Ｌch＋２Ｌch-to-ohm＋Ｗohm＋ＷJFET））よりも大きいようにして、または（（４Ｌch＋４Ｌch-to-ohm＋Ｗn＋Ｗp＋Ｗohm）・（２Ｌch＋２Ｌch-to-ohm＋Ｗn＋Ｗp＋ＷJFET））が（２（２Ｌch＋２Ｌch-to-ohm＋Ｗn＋Ｗp）・（２Ｌch＋２Ｌch-to-ohm＋Ｗohm＋ＷJFET））よりも大きいようにして、またはそれらの組み合わせで構成され、式中、前記セル型半導体デバイスセルの、Ｌchはチャネル長、Ｌch-to-ohmは前記オーミック領域の長さ、Ｗohmは前記オーミック領域の幅、Ｗnは前記ソースコンタクト領域の幅、Ｗpは前記ボディコンタクト領域の幅、およびＷJFETはＪＦＥＴ領域の幅である、請求項１０記載のシステム。
  13. 前記セル型半導体デバイスレイアウトが、前記セル型半導体デバイスレイアウトと同じＬch、Ｌch-to-ohm、Ｗohm、Ｗn、Ｗp、およびＷＪFETを有し、ＳＳＢＣを備えない別のセル型半導体デバイスレイアウトよりも、広いチャネル幅（Ｗch）、または高いＪＦＥＴ密度（ＤJFET）、またはそれらの組み合わせを提供する、請求項１２記載のシステム。
  14. 前記セル型半導体デバイスレイアウトが、列、行、またはそれら両方で配列される前記複数の半導体デバイスセルを備え、前記列または行が互いにオフセットされる、請求項１０記載のシステム。
  15. 非対称ＳＳＢＣがそれぞれ、そのそれぞれの半導体デバイスセルの中心と整列されない、請求項１０記載のシステム。
  16. 炭化シリコン（ＳｉＣ）半導体層の表面に半導体デバイスセルを製作する方法であって、
    前記ＳｉＣ半導体層の前記表面の上に前記半導体デバイスセルのセグメント化ソースボディコンタクト（ＳＳＢＣ）を形成するステップを含み、前記ＳＳＢＣが、
    前記半導体層の前記表面の上であって前記半導体デバイスセルのボディコンタクト領域に近接して配設され、前記半導体デバイスセルの中心と整列されない、ボディコンタクト部分（２２Ａ）と、
    前記半導体層の前記表面の上であって前記半導体デバイスセルのソースコンタクト領域に近接して配設され、前記ＳＳＢＣの前記ボディコンタクト部分（２２Ａ）を完全には取り囲まない、ソースコンタクト部分（２２Ｂ）とを備え、
    前記ＳＳＢＣが前記表面に対して垂直な対称面を有さない、
    方法。
  17. 前記ＳＳＢＣが前記表面に対して垂直な２つ未満の対称面を有する、請求項１６記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480558B1 (ko) 2022-10-24 2022-12-23 (주) 트리노테크놀로지 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056457B2 (en) * 2016-05-23 2018-08-21 General Electric Company Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells using channel region extensions
CN109309086A (zh) * 2018-08-24 2019-02-05 电子科技大学 一种阴极短路栅控晶闸管版图设计方法
CN109599434B (zh) * 2018-12-26 2024-07-26 瑞能半导体科技股份有限公司 半导体器件
US10998403B2 (en) * 2019-03-04 2021-05-04 Infineon Technologies Americas Corp. Device with increased forward biased safe operating area (FBSOA) through using source segments having different threshold voltages
CN112382659A (zh) * 2020-11-12 2021-02-19 中国科学院半导体研究所 一种元胞内带绝缘结构的功率半导体器件及制备方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3114971A1 (de) 1980-04-14 1982-01-14 Supertex, Inc., 94086 Sunnyvale, Calif. Dmos-halbleiterbauelement
JPS6245070A (ja) 1985-08-21 1987-02-27 Mitsubishi Electric Corp 絶縁ゲ−ト電界効果トランジスタ
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
US5844277A (en) 1996-02-20 1998-12-01 Magepower Semiconductor Corp. Power MOSFETs and cell topology
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
US6566710B1 (en) 2001-08-29 2003-05-20 National Semiconductor Corporation Power MOSFET cell with a crossed bar shaped body contact area
US6894345B2 (en) 2002-07-23 2005-05-17 International Rectifier Corporation P channel Rad Hard MOSFET with enhancement implant
US7719054B2 (en) 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6867083B2 (en) 2003-05-01 2005-03-15 Semiconductor Components Industries, Llc Method of forming a body contact of a transistor and structure therefor
JP2004342660A (ja) 2003-05-13 2004-12-02 Toshiba Corp 半導体装置及びその製造方法
US6897561B2 (en) * 2003-06-06 2005-05-24 Semiconductor Components Industries, Llc Semiconductor power device having a diamond shaped metal interconnect scheme
US7081654B2 (en) * 2004-08-26 2006-07-25 Micrel, Inc. Method and system for a programmable electrostatic discharge (ESD) protection circuit
US7498633B2 (en) 2005-01-21 2009-03-03 Purdue Research Foundation High-voltage power semiconductor device
JP2007042892A (ja) 2005-08-03 2007-02-15 Sharp Corp トレンチ型ｍｉｓｆｅｔ
CN101449384B (zh) * 2006-05-18 2011-06-08 松下电器产业株式会社 半导体元件及其制造方法
US7504676B2 (en) * 2006-05-31 2009-03-17 Alpha & Omega Semiconductor, Ltd. Planar split-gate high-performance MOSFET structure and manufacturing method
KR100832718B1 (ko) 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 트랜치 게이트 모스 소자 및 그 제조 방법
JP2009076762A (ja) 2007-09-21 2009-04-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8227908B2 (en) 2008-07-07 2012-07-24 Infineon Technologies Ag Electronic device having contact elements with a specified cross section and manufacturing thereof
US20100176446A1 (en) 2009-01-13 2010-07-15 Force Mos Technology Co. Ltd. MOSFET with source contact in trench and integrated schottky diode
US20110006362A1 (en) 2009-07-10 2011-01-13 Force Mos Technology Co. Ltd. Trench MOSFET with on-resistance reduction
KR101102764B1 (ko) 2009-07-31 2012-01-03 주식회사 하이닉스반도체 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
JP2011134985A (ja) 2009-12-25 2011-07-07 Fuji Electric Co Ltd トレンチゲート型半導体装置とその製造方法
US8178922B2 (en) 2010-01-14 2012-05-15 Force Mos Technology Co., Ltd. Trench MOSFET with ultra high cell density and manufacture thereof
US9029945B2 (en) * 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480558B1 (ko) 2022-10-24 2022-12-23 (주) 트리노테크놀로지 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법

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