KR101887907B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기판; 기판 상에 형성된 액티브 셀 영역(active cell area); 상기 액티브 셀 영역 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴; 및 상기 돌출 패턴 및 상기 액티브 셀 영역을 밀봉하도록 상기 기판을 덮는 패시베이션막;을 포함하는 전력 반도체 소자를 제공한다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 고온 공정에서 패시베이션막이 박리되는 현상을 방지할 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판; 기판 상에 형성된 액티브 셀 영역(active cell area); 상기 액티브 셀 영역 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴; 및 상기 돌출 패턴 및 상기 액티브 셀 영역을 밀봉하도록 상기 기판을 덮는 패시베이션막;을 포함한다.
상기 전력 반도체 소자에서, 상기 패시베이션막은 상기 복수의 돌출 패턴 사이의 이격 공간을 채우도록 형성될 수 있다.
상기 전력 반도체 소자에서, 상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상하로 균일한 폭을 가질 수 있다.
상기 전력 반도체 소자에서, 상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상부의 폭보다 하부의 폭이 더 클 수 있다.
상기 전력 반도체 소자에서, 상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상부에서 하부로 갈수록 폭이 점점 더 커질 수 있다.
상기 전력 반도체 소자에서, 상기 서로 이격된 복수의 돌출 패턴은 상기 상기 액티브 셀 영역 상에 이격되어 배치된 복수의 도트(dot) 패턴, 엠보(embo) 패턴 또는 다각 패턴일 수 있다.
상기 전력 반도체 소자에서, 상기 서로 이격된 복수의 돌출 패턴은 상기 상기 액티브 셀 영역 상에 이격되어 배치된 복수의 라인(line) 패턴 또는 바(bar) 패턴일 수 있다.
상기 전력 반도체 소자에서, 상기 패시베이션막은 폴리이미드막을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 기판; 기판 상에 형성된 액티브 셀 영역(active cell area); 상기 액티브 셀 영역 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴; 및 상기 돌출 패턴 및 상기 액티브 셀 영역을 밀봉하도록 상기 기판을 덮는 패시베이션막;을 포함하는, 구조체를 형성하는 제 1 단계; 및 상기 기판의 후면에 제 1 도전형 정션(junction)을 형성하기 위한 열처리를 수행하는 제 2 단계;를 포함한다.
상기 전력 반도체 소자의 제조방법에서, 상기 패시베이션막은 상기 복수의 돌출 패턴 사이의 이격 공간을 채우도록 형성될 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상하로 균일한 폭을 가질 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상부의 폭보다 하부의 폭이 더 클 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상부에서 하부로 갈수록 폭이 점점 더 커질 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 서로 이격된 복수의 돌출 패턴은 상기 상기 액티브 셀 영역 상에 이격되어 배치된 복수의 도트(dot) 패턴, 엠보(embo) 패턴 또는 다각 패턴일 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 서로 이격된 복수의 돌출 패턴은 상기 상기 액티브 셀 영역 상에 이격되어 배치된 복수의 라인(line) 패턴 또는 바(bar) 패턴일 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 패시베이션막은 폴리이미드막을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고온 공정에서 패시베이션막이 박리되는 현상을 방지할 수 있는 전력 반도체 소자 및 그 제조방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 2는 본 발명의 비교예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 전력 반도체 소자의 평면 구조를 도해하는 평면도이다.
도 6은 본 발명의 다른 실시예들에 따른 전력 반도체 소자의 평면 구조를 도해하는 평면도이다.
도 2는 본 발명의 비교예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 전력 반도체 소자의 평면 구조를 도해하는 평면도이다.
도 6은 본 발명의 다른 실시예들에 따른 전력 반도체 소자의 평면 구조를 도해하는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 전력 반도체 소자(100a)가 제공된다. 상기 전력 반도체 소자(100a)는 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area, 20); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함한다.
이러한 상기 전력 반도체 소자의 제조방법은 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함하는, 구조체를 형성하는 제 1 단계; 및 상기 기판(10)의 후면에 제 1 도전형 정션(junction)을 형성하기 위한 열처리를 수행하는 제 2 단계;를 포함한다.
기판(10)은 웨이퍼 및/또는 상기 웨이퍼 상에서 성장된 에피층을 포함할 수있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
액티브 셀 영역(20)은 기판(10) 상부에 형성되거나 기판(10) 내에 형성되는 게이트 전극, 제 1 도전형의 바디 영역, 제 2 도전형의 소스 영역, 제 1 도전형의 플로팅 영역, 제 2 도전형의 드리프트 영역을 포함할 수 있다.
여기에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 일 실시예에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
상기 복수의 돌출 패턴(30) 사이의 이격 공간(35)을 채우도록 형성될 수 있으며, 본 발명의 일 실시예에 의한 전력 반도체 소자(100a)에서, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)은 상하로 균일한 폭을 가질 수 있다.
상기 패시베이션막(40)을 형성하는 단계는 반도체 소자의 전공정을 수행한 이후에 진행하는 후공정에 속한다. 전력 반도체 소자의 부식과 오염을 방지하기 위하여 전력 반도체 소자의 표면에 폴리이미드와 같은 물질로 패시베이션막(40)을 형성한다.
한편, IGBT와 같은 전력 반도체 소자의 제조 공정 상 웨이퍼에 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정이 수반된다.
본 발명의 일 실시예에 의한 전력 반도체 소자(100a)에서 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서 돌출 패턴(30)은 단조로운 형상을 가지는 것이 아니라 울퉁불퉁한 구조를 가지기 때문에, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)을 채우는 패시베이션막(40)이 돌출 패턴(30)에 단단히 흡착 및 고정될 수 있다.
따라서, 이러한 구조를 가지는 전력 반도체 소자는 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정을 수행하는 과정에서 패시베이션막(40)의 박리가 방지되는 유리한 효과를 가진다.
도 2는 본 발명의 비교예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 2를 참조하면, 본 발명의 비교예에 의한 전력 반도체 소자(1)가 제공된다. 상기 전력 반도체 소자(1)는 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area, 20); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 단일한 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함한다. 단일한 돌출 패턴(30)은 액티브 셀 영역(20)의 많은 부분을 모두 덮는 패턴이다.
이러한 상기 전력 반도체 소자의 제조방법은 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 단일한 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함하는, 구조체를 형성하는 제 1 단계; 및 상기 기판(10)의 후면에 제 1 도전형 정션(junction)을 형성하기 위한 열처리를 수행하는 제 2 단계;를 포함한다.
상기 패시베이션막(40)을 형성하는 단계는 반도체 소자의 전공정을 수행한 이후에 진행하는 후공정에 속한다.
IGBT와 같은 전력 반도체 소자의 제조 공정 상 웨이퍼에 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정이 진행되면, 단일한 돌출 패턴(30)의 단순한 구조로 인하여 패시베이션막(40)이 박리되는 문제점이 발생한다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 의한 전력 반도체 소자(100b)가 제공된다. 상기 전력 반도체 소자(100b)는 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area, 20); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함한다.
이러한 상기 전력 반도체 소자의 제조방법은 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함하는, 구조체를 형성하는 제 1 단계; 및 상기 기판(10)의 후면에 제 1 도전형 정션(junction)을 형성하기 위한 열처리를 수행하는 제 2 단계;를 포함한다.
기판(10)은 웨이퍼 및/또는 상기 웨이퍼 상에서 성장된 에피층을 포함할 수있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
액티브 셀 영역(20)은 기판(10) 상부에 형성되거나 기판(10) 내에 형성되는 게이트 전극, 제 1 도전형의 바디 영역, 제 2 도전형의 소스 영역, 제 1 도전형의 플로팅 영역, 제 2 도전형의 드리프트 영역을 포함할 수 있다.
여기에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 일 실시예에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
상기 복수의 돌출 패턴(30) 사이의 이격 공간(35)을 채우도록 형성될 수 있으며, 본 발명의 다른 실시예에 의한 전력 반도체 소자(100b)에서, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)은 상부의 폭보다 하부의 폭이 더 클 수 있다. 나아가, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)은 상부에서 하부로 갈수록 폭이 점점 더 커질 수도 있다.
이 경우, 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)을 채우면서 액티브 셀 영역(20) 및 돌출 패턴(30)을 밀봉하면서 기판(10)을 덮는 패시베이션막(40)은 역쐐기의 형상으로 돌출 패턴(30)과 맞물리면서 패시베이션막(40)과 돌출 패턴(30)의 결합이 더욱 강건해진다.
상기 패시베이션막(40)을 형성하는 단계는 반도체 소자의 전공정을 수행한 이후에 진행하는 후공정에 속한다. 전력 반도체 소자의 부식과 오염을 방지하기 위하여 전력 반도체 소자의 표면에 폴리이미드와 같은 물질로 패시베이션막(40)을 형성한다.
한편, IGBT와 같은 전력 반도체 소자의 제조 공정 상 웨이퍼에 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정이 수반된다.
본 발명의 다른 실시예에 의한 전력 반도체 소자(100b)에서 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서 돌출 패턴(30)은 단조로운 형상을 가지는 것이 아니라 울퉁불퉁한 구조를 가지기 때문에, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)을 채우는 패시베이션막(40)이 돌출 패턴(30)에 단단히 흡착 및 고정될 수 있다.
따라서, 이러한 구조를 가지는 전력 반도체 소자는 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정을 수행하는 과정에서 패시베이션막(40)의 박리가 방지되는 유리한 효과를 가진다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 도해하는 단면도이다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 의한 전력 반도체 소자(100c)가 제공된다. 상기 전력 반도체 소자(100c)는 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area, 20); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함한다.
이러한 상기 전력 반도체 소자의 제조방법은 기판(10); 기판(10) 상에 형성된 액티브 셀 영역(20)(active cell area); 상기 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴(30); 및 상기 돌출 패턴(30) 및 상기 액티브 셀 영역(20)을 밀봉하도록 상기 기판(10)을 덮는 패시베이션막(40);을 포함하는, 구조체를 형성하는 제 1 단계; 및 상기 기판(10)의 후면에 제 1 도전형 정션(junction)을 형성하기 위한 열처리를 수행하는 제 2 단계;를 포함한다.
기판(10)은 웨이퍼 및/또는 상기 웨이퍼 상에서 성장된 에피층을 포함할 수있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
액티브 셀 영역(20)은 기판(10) 상부에 형성되거나 기판(10) 내에 형성되는 게이트 전극, 제 1 도전형의 바디 영역, 제 2 도전형의 소스 영역, 제 1 도전형의 플로팅 영역, 제 2 도전형의 드리프트 영역을 포함할 수 있다.
여기에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 일 실시예에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
상기 복수의 돌출 패턴(30) 사이의 이격 공간(35)을 채우도록 형성될 수 있으며, 본 발명의 다른 실시예에 의한 전력 반도체 소자(100b)에서, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)은 상부의 폭보다 하부의 폭이 더 작을 수 있다. 즉, 돌출 패턴(30)은 하방으로 폭이 확대되는 단차를 가지는 구조를 가질 수 있다.
이 경우, 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)을 채우면서 액티브 셀 영역(20) 및 돌출 패턴(30)을 밀봉하면서 기판(10)을 덮는 패시베이션막(40)은 쐐기의 형상으로 돌출 패턴(30)과 맞물리면서 패시베이션막(40)과 돌출 패턴(30)의 결합이 더욱 강건해진다.
상기 패시베이션막(40)을 형성하는 단계는 반도체 소자의 전공정을 수행한 이후에 진행하는 후공정에 속한다. 전력 반도체 소자의 부식과 오염을 방지하기 위하여 전력 반도체 소자의 표면에 폴리이미드와 같은 물질로 패시베이션막(40)을 형성한다.
한편, IGBT와 같은 전력 반도체 소자의 제조 공정 상 웨이퍼에 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정이 수반된다.
본 발명의 또 다른 실시예에 의한 전력 반도체 소자(100c)에서 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서 돌출 패턴(30)은 단조로운 형상을 가지는 것이 아니라 울퉁불퉁한 구조를 가지기 때문에, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간(35)을 채우는 패시베이션막(40)이 돌출 패턴(30)에 단단히 흡착 및 고정될 수 있다.
따라서, 이러한 구조를 가지는 전력 반도체 소자는 패시베이션막(40)을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정을 수행하는 과정에서 패시베이션막(40)의 박리가 방지되는 유리한 효과를 가진다.
도 5는 본 발명의 일부 실시예들에 따른 전력 반도체 소자의 일부 구성에 대한 평면 구조를 도해하는 평면도이다.
도 5에 도시된 본 발명의 일부 실시예들에 따른 전력 반도체 소자의 일부 구성은 도 1, 도 3 및 도 4 중에서 선택된 어느 하나의 전력 반도체 소자의 일부 구성으로서 액티브 셀 영역(20) 상에 돌출 패턴(30)이 배치된 구성이며, 패시베이션막(40)을 형성하기 이전의 구성이다.
도 5를 참조하면, 액티브 셀 영역(20) 상에 형성된 상기 서로 이격된 복수의 돌출 패턴(30)은 도트(dot) 패턴, 엠보(embo) 패턴 또는 다각 패턴을 포함할 수 있다.
본 발명의 일부 실시예들에 의한 전력 반도체 소자에서 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서 돌출 패턴(30)은 단조로운 형상을 가지는 것이 아니라 울퉁불퉁한 슬로팅(slotting) 구조를 가지기 때문에, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간을 채우는 패시베이션막이 돌출 패턴(30)에 단단히 흡착 및 고정될 수 있다.
따라서, 이러한 구조를 가지는 전력 반도체 소자는 패시베이션막을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정을 수행하는 과정에서 패시베이션막의 박리가 방지되는 유리한 효과를 가진다.
도 6은 본 발명의 다른 일부 실시예들에 따른 전력 반도체 소자의 일부 구성에 대한 평면 구조를 도해하는 평면도이다.
도 6에 도시된 본 발명의 실시예들에 따른 전력 반도체 소자의 일부 구성은 도 1, 도 3 및 도 4 중에서 선택된 어느 하나의 전력 반도체 소자의 일부 구성으로서 액티브 셀 영역(20) 상에 돌출 패턴(30)이 배치된 구성이며, 패시베이션막(40)을 형성하기 이전의 구성이다.
도 6을 참조하면, 액티브 셀 영역(20) 상에 형성된 상기 서로 이격된 복수의 돌출 패턴(30)은 라인(line) 패턴 또는 바(bar) 패턴을 포함할 수 있다.
본 발명의 일부 실시예들에 의한 전력 반도체 소자에서 액티브 셀 영역(20) 상에 형성된 금속 패턴으로서 돌출 패턴(30)은 단조로운 형상을 가지는 것이 아니라 울퉁불퉁한 슬로팅(slotting) 구조를 가지기 때문에, 상기 복수의 돌출 패턴(30) 사이의 각각의 이격 공간을 채우는 패시베이션막이 돌출 패턴(30)에 단단히 흡착 및 고정될 수 있다.
따라서, 이러한 구조를 가지는 전력 반도체 소자는 패시베이션막을 형성한 후에 제 1 도전형 정션(junction)을 생성하기 위해 열처리 과정을 수행하는 과정에서 패시베이션막의 박리가 방지되는 유리한 효과를 가진다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판
20: 액티브 셀 영역
30: 돌출 패턴
35: 이격 공간
40: 패시베이션막
20: 액티브 셀 영역
30: 돌출 패턴
35: 이격 공간
40: 패시베이션막
Claims (9)
- 기판;
상기 기판 상에 형성된 액티브 셀 영역(active cell area);
상기 액티브 셀 영역 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴; 및
상기 돌출 패턴 및 상기 액티브 셀 영역을 밀봉하도록 상기 기판을 덮는 패시베이션막;
을 포함하며,
상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상부의 폭보다 하부의 폭이 더 큰 것을 특징으로 하는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 패시베이션막은 상기 복수의 돌출 패턴 사이의 이격 공간을 채우도록 형성된, 전력 반도체 소자. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 복수의 돌출 패턴 사이의 각각의 이격 공간은 상부에서 하부로 갈수록 폭이 점점 더 커지는 것을 특징으로 하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 서로 이격된 복수의 돌출 패턴은 상기 상기 액티브 셀 영역 상에 이격되어 배치된 복수의 도트(dot) 패턴, 엠보(embo) 패턴 또는 다각 패턴인 것을 특징으로 하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 서로 이격된 복수의 돌출 패턴은 상기 상기 액티브 셀 영역 상에 이격되어 배치된 복수의 라인(line) 패턴 또는 바(bar) 패턴인 것을 특징으로 하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 패시베이션막은 폴리이미드막을 포함하는, 전력 반도체 소자. - 기판; 기판 상에 형성된 액티브 셀 영역(active cell area); 상기 액티브 셀 영역 상에 형성된 금속 패턴으로서, 서로 이격된 복수의 돌출 패턴; 및 상기 돌출 패턴 및 상기 액티브 셀 영역을 밀봉하도록 상기 기판을 덮는 패시베이션막;을 포함하는, 구조체를 형성하는 제 1 단계; 및
상기 기판의 후면에 제 1 도전형 정션(junction)을 형성하기 위한 열처리를 수행하는 제 2 단계;
를 포함하는, 전력 반도체 소자의 제조방법.
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| JP2007273931A (ja) * | 2006-03-07 | 2007-10-18 | Toshiba Corp | 電力用半導体素子、その製造方法及びその駆動方法 |
| JP2008227236A (ja) * | 2007-03-14 | 2008-09-25 | Toyota Central R&D Labs Inc | 半導体装置 |
| US20140197476A1 (en) * | 2013-01-17 | 2014-07-17 | Fuji Electric Co., Ltd. | Semiconductor device |
-
2016
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