JP2007273931A - 電力用半導体素子、その製造方法及びその駆動方法 - Google Patents

電力用半導体素子、その製造方法及びその駆動方法 Download PDF

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Abstract

【課題】大電流化が可能な電力用半導体素子、その製造方法及びその駆動方法を提供する。
【解決手段】半導体装置１において、半導体層２内にストライプ状のゲート電極６を設け、半導体層２上に層間絶縁膜１１を設ける。そして、層間絶縁膜１１を貫通するように、ゲート電極６と同じ方向に延びるエミッタプラグ１２及びゲートプラグ１３を設ける。エミッタプラグ１２は、Ｎ型層４を貫通させてＰ型層３に接続し、ゲートプラグ１３は、ゲート電極６内に埋め込み、その長手方向に沿ってゲート電極６に接続する。また、絶縁膜１１上にエミッタパッド１４及びゲートパッド１５を設け、エミッタプラグ１２をエミッタパッド１４に接続し、ゲートプラグ１３をその長手方向の一端部においてゲートパッド１５に接続する。
【選択図】図１

Description

本発明は、電力用半導体素子、その製造方法及びその駆動方法に関し、より詳細には、半導体基板上に複数本のゲート電極を備えた電力用半導体素子、その製造方法及びその駆動方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）は、産業用モータ及び自動車用モータのインバータ回路、大容量サーバの電源装置、並びにＵＰＳ（Uninterruptible Power Supply：無停電電源装置）などの半導体スイッチとして広く使われており、主として数百キロワットから数メガワットまでの比較的大きな電流を扱う用途に使用されている。従来は、プレーナゲート型のＩＧＢＴが使用されていたが、近年では、トレンチゲートを用いた縦型のＩＧＢＴが使われるようになってきている（例えば、特許文献１参照。）。
このような半導体スイッチとして使用されるＩＧＢＴにおいては、より一層の大電流化が要望されており、この点で改善の余地があった。
特開平１１−２７４４８４号公報
本発明の目的は、大電流化が可能な電力用半導体素子、その製造方法及びその駆動方法を提供することである。
本発明の一態様によれば、第１の方向に沿ってストライプ状に延在するトレンチを有する半導体層と、前記トレンチ内に充填され、前記半導体層内に流れる電流を制御するゲート電極と、前記ゲート電極よりも導電率が高い材料からなり前記第１の方向に沿って前記ゲート電極に接続されたストライプ状のゲートプラグと、を備え、前記半導体層は、第１導電型の第１半導体層と、前記第１半導体層の上面の一部に設けられた第２導電型の第２半導体層と、前記第２半導体層上の一部に設けられた第１導電型の第３半導体層と、前記第１半導体層の下面上に設けられた第２導電型の第４半導体層と、を有したことを特徴とする電力用半導体素子が提供される。
本発明の他の一態様によれば、第１導電型の半導体層の上部の一部に第２導電型の第２半導体層を形成し、前記第２半導体層上の一部に第１導電型の第３半導体層を形成し、前記半導体層の下部に第２導電型の第４半導体層を形成する工程と、前記半導体層の上面に、第１の方向に沿ってストライプ状に延在する第１のトレンチ溝を形成する工程と、前記第１のトレンチ溝の内部に前記半導体層内に流れる電流を制御するゲート電極を形成する工程と、前記ゲート電極の上面に前記第１の方向に沿ってストライプ状に延在する第２のトレンチ溝を形成すると共に、前記半導体層の上面における前記ゲート電極間の領域に前記第１の方向に沿ってストライプ状に延在する第３のトレンチ溝を形成する工程と、前記第２及び第３のトレンチ溝の内面上に、前記半導体層を形成する材料及び前記ゲート電極を形成する材料と反応可能な導電材料をＣＶＤ法により堆積させ、前記導電材料を前記半導体層を形成する材料及び前記ゲート電極を形成する材料と反応させて反応層を形成する工程と、前記反応層上に、前記ゲート電極よりも導電率が高い材料をＣＶＤ法により堆積させる工程と、を備えたことを特徴とする電力用半導体素子の製造方法が提供される。
本発明の更に他の一態様によれば、半導体基板と、前記半導体基板を流れる電流を制御する複数のゲート電極の少なくともいずれかに接続され、前記半導体基板の上面に第１の方向に延びるように設けられた複数本のコンタクト線と、前記半導体基板上に設けられ前記第１の方向と交差する第２の方向に延びる複数本の制御線と、前記複数本の制御線のそれぞれを前記複数本のコンタクト線の少なくとも１本に接続する接続部材と、を備え、前記複数のゲート電極は、前記コンタクト線及び前記接続部材を介して接続された前記制御線毎に複数のグループに分けられていることを特徴とする電力用半導体素子が提供される。
本発明の更に他の一態様によれば、半導体基板に複数のゲート電極が設けられた電力用半導体素子の駆動方法であって、所定の周波数未満の周波数で駆動するときは、全ての前記ゲート電極に同一のゲート駆動信号を入力し、前記所定の周波数以上の周波数で駆動するときは、一部の前記ゲート電極のみに前記ゲート駆動信号を入力し、残りの前記ゲート電極には前記半導体基板を非導通とする電位を印加することを特徴とする電力用半導体素子の駆動方法が提供される。
本発明の更に他の一態様によれば、半導体基板に複数のゲート電極が設けられた電力用半導体素子の駆動方法であって、前記半導体基板に設定された複数の領域毎に前記半導体基板の温度を検出し、一の前記領域において所定の温度を超える温度が検出されたときは、前記一の領域に配置された前記ゲート電極に前記一の領域を非導通とするような電位を印加することを特徴とする電力用半導体素子の駆動方法が提供される。
本発明によれば、大電流化が可能な電力用半導体素子を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する斜視図である。
本実施形態に係る半導体装置１は、例えば、縦型の電力用半導体素子であり、例えば、ＩＧＢＴである。
本実施形態に係る半導体装置１においては、半導体層２が設けられている。半導体層２の上部の一部には、Ｐ型層３が形成されており、Ｐ型層３上の一部には、Ｎ型層４が形成されている。また、半導体層２の下部にはＰ型層８が設けられている。更に、半導体層２におけるＰ型層３、Ｎ型層４及びＰ型層８以外の部分は、Ｎ型層５となっている。なお、半導体層２においては、Ｐ型層３、Ｎ型層４、Ｎ型層５及びＰ型層８以外にも、拡散層が設けられていてもよい。
また、半導体層２には、複数本のストライプ状のゲート電極６が相互に平行に且つ離隔して設けられている。ゲート電極６の上面は半導体層２の上面において露出しており、ゲート電極６と半導体層２との間には、両者を絶縁するゲート絶縁膜７が設けられている。更に、半導体層２上には、層間絶縁膜１１が設けられている。なお、図１においては、ゲート電極６の上面は半導体層２の上面と同一面としているが、ゲート電極６の上面を半導体層２の上面よりも若干低くしてもよい。これにより、ゲート電極６間の容量が小さくなるため、ゲート電極を駆動するための電流を小さくすることができ、また、駆動速度を高速化することができる。
そして、層間絶縁膜１１を貫通するように、エミッタプラグ１２及びゲートプラグ１３が設けられている。エミッタプラグ１２及びゲートプラグ１３は、ゲート電極６を形成する材料よりも導電率が高い材料により形成されている。エミッタプラグ１２及びゲートプラグ１３はゲート電極６が延びる方向に延び、交互に且つ相互に平行に等間隔に配設されている。エミッタプラグ１２の下部は、半導体層２におけるゲート電極６間の部分に埋め込まれており、Ｎ型層４を貫通してＰ型層３に達している。これにより、エミッタプラグ１２はその長手方向に沿って半導体層２のＰ型層３に接続されている。一方、ゲートプラグ１３の下部は、ゲート電極６内に埋め込まれており、これにより、ゲートプラグ１３はその長手方向に沿ってゲート電極６に接続されている。エミッタプラグ１２及びゲートプラグ１３の下端は相互に同じ高さに位置している。また、両プラグの上部は層間絶縁膜１１に埋め込まれており、それらの上端は層間絶縁膜１１の上面と同じ高さに位置している。なお、エミッタプラグ１２及びゲートプラグ１３を同一の材料により形成すると、両プラグを同一の工程で作製できるため、作製コストを低減することができる。
例えば、エミッタプラグ１２及びゲートプラグ１３は、少なくとも２層構造をなしていてもよい。すなわち、エミッタプラグ１２においては、エミッタプラグ１２の中核をなすコア材（図示せず）と、このコア材と半導体層２との間に形成された反応層（図示せず）と、が設けられていてもよい。そして、コア材と反応層との間のバリア層（図示せず）が設けられていてもよい。反応層は、半導体層２を形成する材料の反応物であり、この材料を含有している。一方、ゲートプラグ１３においては、ゲートプラグ１３の中核をなすコア材（図示せず）と、このコア材とゲート電極６との間に形成された反応層（図示せず）と、が設けられていてもよい。そして、コア材と反応層との間のバリア層（図示せず）が設けられていてもよい。反応層は、ゲート電極６を形成する材料の反応物であり、この材料を含有している。
そして、エミッタプラグ１２及びゲートプラグ１３が延びる方向から見て、エミッタプラグ１２の側面におけるＮ型層４と接触している領域の長さは、エミッタプラグ１２の幅の０．５倍以上であり、反応層の厚さは、２．５ナノメートルより大きく、エミッタプラグ１２の幅の０．２５倍以下である。
絶縁膜１１上には、エミッタパッド１４及びゲートパッド１５が略同一平面上に設けられている。ゲートパッド１５は、半導体装置１の端部領域の一部のみに設けられており、エミッタパッド１４は、半導体装置１の中央領域及びゲートパッド１５が設けられていない端部領域に設けられている。エミッタパッド１４とゲートパッド１５とは相互に離隔しており、相互に絶縁されている。そして、層間絶縁膜１１上において、ゲートプラグ１３とエミッタパッド１４との間には絶縁膜１６が設けられており、エミッタプラグ１２とゲートパッド１５との間にも絶縁膜（図示せず）が設けられている。これにより、エミッタプラグ１２はエミッタパッド１４に接続され、ゲートプラグ１３はその長手方向の一端部においてゲートパッド１５に接続されている。一方、半導体層２の下方には、コレクタ電極１７が設けられており、Ｐ型層８に接続されている。
次に、本実施形態の効果について説明する。
近年、電力用半導体素子の特性を向上させるために、素子の微細化が進んでおり、これに伴って、ゲート電極の抵抗が増大している。この結果、ゲート信号の遅延及び電圧低下が顕在化し、チップ面内で同時に且つ均一にスイッチングすることが困難になりつつある。しかしながら、本実施形態によれば、ゲート電極６の内部にゲートプラグ１３が埋め込まれており、ゲート電極６の長手方向に沿ってゲートプラグ１３が接続されているため、長手方向におけるゲート電極の抵抗が低い。従って、ゲート電極６の長さを長くして、その端部のみをゲートパッド１５に接続しても、信号の遅延及び電圧の低下が少ない。これにより、同時に且つ均一なスイッチングを確保しつつ、電力用半導体素子の微細化を図ることができる。
また、本実施形態によれば、ゲート電極の抵抗を低減することにより、ゲートパッド１５を半導体装置１の端部のみに設け、それ以外の領域にエミッタパッド１４を設けることができる。この結果、より多くの電子を半導体層２内に注入することができるようになるため、より大きな電流を流せるようになる。例えば、その上面の面積が０．５平方センチメートル（ｃｍ２）以上であり、エミッタパッド１４が分割されていない半導体装置を想定した場合、仮に、ゲートプラグ１３を設けないと、例えばポリシリコンからなるゲート電極６のみによりゲート電流を流すことになるため、ゲート抵抗を２Ω以下に低減することは困難である。これに対して、本実施形態のようにゲートプラグ１３を設けると、ゲート抵抗を０．５Ω以下に低減することができる。このように、本実施形態によれば、チップ内のゲート配線の低抵抗化が可能となるため、ゲート容量及びゲート抵抗のＣＲ時定数による面内時遅れが少なく、面内で均一にスイッチングすることができる。この結果、半導体装置の破壊及び振動を抑制することができる。
更に、従来は、ＩＧＢＴ等の電力用の半導体装置のエミッタパッドは、ボンディングワイヤーにより外部と接続されていた。しかし、近年、電力用半導体装置の高電流密度化及び実装性の改善を目的として、半田等により、エミッタパッドをビームリード又はメタルストラップ等の板状電極に対して面状に接合することが望まれている。これにより、半導体装置に大電流を流すことができると共に、寄生インダクタンスを低減することができ、また、板状電極によりチップ面の温度の均一化を図ることができ、板状電極を直接的又は間接的にヒートシンクと熱的に結合することにより、従来のようにチップ下面側からだけではなく、チップ上面側からの冷却も可能となる。この結果、チップに大電流を流しても、熱的な破壊が起こりにくくなる。また、チップを低い温度で使えるため、キャリアの移動度等の温度依存性のあるパラメータを望ましい値に制御することができる。例えば、キャリアの移動度は温度が低いほど向上し、抵抗が低下するため、チップを低温で使用すれば、電力損失を抑制することができる。
そして、本実施形態によれば、エミッタパッド１４を１枚の大きな連続膜として形成することができるため、エミッタパッド１４を外部の板状電極に対して面状に不連続部分を設けることなく接続することが可能となる。これにより、半導体装置において、均熱化及び低温化を図ることができる。
更にまた、本実施形態によれば、Ｐ型層３の内部にエミッタプラグ１２が埋め込まれているため、半導体層２内に導入された正孔がＮ型層４に流入する前に、エミッタプラグ１２によって吸収することができる。これにより、正孔がＮ型層４に流入してラッチアップすることを完全に防止できる。すなわち、半導体装置１においては、Ｎチャネルの長さ（Ｎ型層５におけるゲート電極６間の部分の深さ）に比べて、ゲート絶縁膜７からエミッタプラグ１２までの距離が短いため、ＮソースであるＮ型層４からＮベースであるＮ型層５まで電子が流れる距離よりも、Ｎチャネル内の正孔がエミッタプラグ１２に引き抜かれるときに移動する距離の方が短くなり、この結果、ラッチアップを防止することができる。電子及び正孔の移動度を考慮すると、ゲート絶縁膜７からエミッタプラグ１２までの距離は、Ｎチャネルの長さの半分程度であることが好ましい。また、ラッチアップが発生した場合は、ゲート絶縁膜７の表面とＰ型層３とＮ型層５との界面との接触線にホール電流が集中するが、この接触線からエミッタプラグ１２までの距離が、この接触線からＮ型層４までの距離よりも短いと、さらにラッチアップ防止に効果がある。
更にまた、本実施形態においては、エミッタパッド１４及びゲートパッド１５を略同一平面上に形成しているため、製造安定性が高い。このように、本実施形態によれば、大電流を流すことができ、製造安定性が高い半導体装置を得ることができる。
次に、本実施形態に係る半導体装置を実現するための具体例について説明する。
先ず、本第１の実施形態の第１の具体例について説明する。本具体例に係る半導体装置は、縦型のＩＧＢＴである。
図２は、本具体例に係るＩＧＢＴを例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図であり、
図４は、図２に示すＢ−Ｂ’線による断面図であり、
図５は、図２に示すＣ−Ｃ’線による断面図であり、
図６は、図２に示すＤ−Ｄ’線による断面図である。
なお、図を見易くするために、図２においては、後述するゲート絶縁膜、キャップ膜及び層間絶縁膜は図示を省略している。
図２に示すように、本具体例に係るＩＧＢＴ２１においては、Ｎ型のシリコン層２２が設けられている。シリコン層２２は、一辺の長さが例えば１０ミリメートルの正方形の層であり、例えば、ニュートロンドープにより作製されたものである。シリコン層２２の上面の周辺領域には、シリコン層２２の外縁に沿って環状のＰ型層２３が１本以上同心状に形成されており、シリコン層２２の中央領域を囲むガードリングとなっている。図２においては、ガードリング（Ｐ型層２３）は３本のみが図示されているが、ガードリングの本数は３本に限定されない。例えば、ＩＧＢＴ２１の耐圧約１００Ｖに対して１本のガードリングが設けられており、例えば耐圧が１２００ＶのＩＧＢＴにおいては、ガードリングの本数は１０本程度である。ＩＧＢＴ２１の各辺におけるガードリングが配設されている周辺領域の幅は、例えば０．５ミリメートル程度である。
図２乃至図６に示すように、シリコン層２２の中央領域においては、複数本のストライプ状のゲート電極２４が埋設されている。ゲート電極２４は例えばポリシリコンからなり、相互に平行に且つ離隔して配設されている。ゲート電極２４の上面はシリコン層２２の上面に露出しており、その側面及び底面はゲート絶縁膜２５により覆われている。これにより、ゲート電極２４は、ゲート絶縁膜２５によってシリコン層２２から絶縁されている。ゲート電極２４は、その長手方向には１本のみ配列されており、その長さは、例えば０．５ミリメートル以上であり、その深さは、例えば６ミクロンである。また、ゲート電極２４の中心間の距離は、例えば４ミクロン以下である。ゲート電極２４の本数は例えば８０００本であり、その幅方向に沿って配列されている。
図３及び図４に表したように、シリコン層２２の上層部におけるゲート電極２４間の領域には、ベース層としてＰ型層２６が形成されており、Ｐ型層２６上の一部にはエミッタ層としてＮ型層２７が形成されている。Ｎ型層２７は、ゲート電極２４が延びる方向に沿って断続的に配置されていてもよい。これにより、シリコン層２２の上面におけるゲート電極２４間の領域には、ゲート電極２４の延在方向に沿って、Ｐ型層２６とＮ型層２７とが交互に露出している。このような構造により、短絡耐量を改善できる。シリコン層２２の上面におけるＰ型層２６及びＮ型層２７が露出している領域において、Ｎ型層２７の露出面積率が５０％以下であると、短絡耐量をより一層改善できる。また、ゲート電極２４が形成されている領域の外周部には、Ｐ型層２８が環状に形成されている。
一方、シリコン層２２の下面には、コレクタ層としてＰ型層（図示せず）が形成されており、このＰ型層の下面上には、コレクタ電極（図示せず）が設けられている。そして、シリコン層２２におけるＰ型層が形成されていない部分は、Ｎ型層２９となっている。すなわち、シリコン層２２においては、Ｎ型層２９の上面の一部にＰ型層２３、２６及び２８が設けられており、Ｐ型層２６上の一部にＮ型層２７が設けられている。Ｐ型層２６の形成深さはゲート電極２４よりも浅く、Ｐ型層２３及び２８の形成深さはゲート電極２４とほぼ同等である。Ｐ型層２８の形成深さはゲート電極２４の深さよりもやや深いことが好ましいが、図３乃至図６に例示するように、ゲート電極２４よりもやや浅くてもよい。
図３〜図６に表したように、シリコン層２２上の全面には、例えば窒化アルミニウム（ＡｌＮ）からなるキャップ膜３０が設けられており、キャップ膜３０上には、例えばＢＰＳＧ（Boro-Phospho Silicate Glass）又はＴＥＯＳ（Tetra-Etyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））からなる層間絶縁膜３１が設けられている。層間絶縁膜３１の厚さは例えば１．４乃至１．５ミクロンである。このようにすると、ゲート−ソース間のリーク電流を低減することができ、ゲート耐圧も改善できる。
層間絶縁膜３１、キャップ膜３０及びシリコン層２２内には、ストライプ状のエミッタプラグ３２及びストライプ状のゲートプラグ３３が交互に等間隔に設けられている。但し、Ｐ型層２８には、２本のエミッタプラグ３２が、それらの間にゲートプラグを介さずに設けられている。また、ガードリングである３本のＰ型層２３に相当する領域には、各１本の環状のコンタクトプラグ３４が設けられている。なお、コンタクトプラグ３４は各Ｐ型層２３に対して２本以上設けられていてもよく、また、その形状はストライプ状であってもよい。エミッタプラグ３２、ゲートプラグ３３及びコンタクトプラグ３４は、例えばタングステン（Ｗ）により形成されており、その幅は相互にほぼ等しく、例えば０．２乃至０．５ミクロンであり、その高さは例えば２ミクロンである。
図３〜図６に表したように、エミッタプラグ３２、ゲートプラグ３３及びコンタクトプラグ３４は、共にその上部が絶縁膜３１及びキャップ膜３０内を貫通し、その上面が絶縁膜３１の上面において露出している。そして、図３及び図４に表したように、エミッタプラグ３２の下部はシリコン層２２内に埋め込まれており、Ｎ型層２７を貫通してＰ型層２６内に到達している。すなわち、エミッタプラグ３２の下端は、Ｎ型層２７とＰ型層２６との界面と、Ｐ型層２６とＮ型層２９との界面と、の間に位置している。これにより、エミッタプラグ３２はその長手方向に沿ってＰ型層２６に接続されている。また、ゲートプラグ３３の下部はゲート電極２４内に埋め込まれており、これにより、その長手方向に沿ってゲート電極２４に接続されている。更に、コンタクトプラグ３４の下部はＰ型層２３内に埋め込まれており、これにより、その長手方向に沿ってＰ型層２３に接続されている。
なお、本具体例においては、ゲートプラグ３３の長さはゲート電極２４の長さとほぼ等しく、エミッタプラグ３２の長さは、ゲートプラグ３３の長さよりも長い。このため、ゲート電極２４の長手方向両側に配置されたＰ型層２８にも、エミッタプラグ３２の両端部が接続されている。これにより、シリコン層２２の周辺部分のホール引出抵抗を低減することができる。そして、エミッタプラグ３２、ゲートプラグ３３及びコンタクトプラグ３４の直下には、Ｐ＋型層３５が形成されている。
層間絶縁膜３１上には、例えばアルミニウム（Ａｌ）からなるエミッタパッド３６、ゲートパッド３７及びフィールドプレート３８が設けられている。すなわち、エミッタパッド３６、ゲートパッド３７及びフィールドプレート３８は略同一平面上に設けられている。ゲートパッド３７は、ゲートプラグ３３の一方の端部の上方に、ゲートプラグ３３が延びる方向に直交する方向を長手方向とする帯状に形成されており、その長手方向中央部には、外部の配線（図示せず）に接続するための延出部３７ａが形成されている。延出部３７ａはシリコン層２２の外縁に向かってゲートプラグ３３が延びる方向に延出している。エミッタパッド３６は、シリコン層２２の内部領域上において、ゲートパッド３７から離隔して、ゲートパッド３７を囲むように形成されている。すなわち、エミッタパッド３６は、ゲートパッド３７が配置された領域のみが打ち抜かれ、角部が丸められた略正方形の連続膜として形成されている。更に、フィールドプレート３８は、各コンタクトプラグ３４の直上域を含む領域に環状に形成されている。すなわち、フィールドプレート３８は、ゲートパッド３７を囲むように、同心状に設けられている。
そして、層間絶縁膜３１上には、エミッタプラグ３２とゲートパッド３７とを相互に絶縁すると共に、ゲートプラグ３３とエミッタパッド３６とを相互に絶縁するようにパターニングされた絶縁膜４１が設けられている。絶縁膜４１は例えばＴＥＯＳからなる。これにより、エミッタプラグ３２はエミッタパッド３６のみに接続され、ゲートプラグ３３はゲートパッド３７のみに接続されている。すなわち、本具体例においては、従来のようにゲートプラグと接続するためにゲート電極の一端部をトレンチの外側まで引き出すことなく、ゲートプラグ３３を介してゲート電極２４がゲートパッド３７に接続される構造になっている。これにより、ポリシリコンからなるゲート電極を引き出すことによる段切れや、この引き出された部分の厚さによる段差に起因して上部構造で不具合が発生することを防止できる。また、コンタクトプラグ３４はフィールドプレート３８に接続されている。そして、エミッタパッド３６は、エミッタパッド３６の５０％以上の面積を持つ長方形を内部に含む形状とされている。エミッタパッド３６の面積は、例えば、０．５平方センチメートル（ｃｍ２）以上である。
また、シリコン層２２の上面における各ゲート電極２４及びその両側部のゲート絶縁膜２５（以下、「トレンチ開口部」という）の合計幅（以下、「トレンチ開口部幅」という）をＷｔとし、シリコン層２２の上面におけるトレンチ開口部間の部分（以下、「メサ部」という）の幅（以下、「メサ部幅」という）をＷｍとすると、トレンチ開口部幅Ｗｔとメサ部幅Ｗｍとは、下記数式（１）に示す関係を満たしている。

（２×Ｗｔ）＞Ｗｍ＞（０．５×Ｗｔ） ・・・（１）
次に、本具体例に係るＩＧＢＴ２１の製造方法について説明する。
図７乃至図１３は、本具体例に係るＩＧＢＴの製造方法を例示する断面図である。なお、図７乃至図１３は、図３と同じ断面を示している。
先ず、図７に示すように、ニュートロンドープされたインゴットから一辺が１０ミリメートル程度の正方形板を切り出し、Ｎ型のシリコン層２２とする。そして、このシリコン層２２の一方の面（上面）に対して、Ｐ型不純物をインプラし、この不純物を拡散させることにより、シリコン層２２の上面の一部に、Ｐ型層２３、２８及び２６を局所的に形成する。このとき、シリコン層２２の内部領域に正方形状のＰ型層２６を形成し、このＰ型層２６を囲むように、環状のＰ型層２８をＰ型層２６よりも深く形成し、このＰ型層２８を囲むように、環状のＰ型層２３をＰ型層２８とほぼ同じ深さに複数本形成する。通常は、Ｐ型層２３はＩＧＢＴ２１の耐圧１００Ｖ当たり１本程度形成する。同様に、シリコン層２２の他方の面（下面）にもＰ型層（図示せず）を形成する。このとき、シリコン層２２におけるその上部に形成されたＰ型層２３、２６及び２８と、その下部に形成されたＰ型層（図示せず）とに挟まれた部分は、Ｎ型層２９となる。
次に、図８に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、シリコン層２２の上面から、Ｐ型層２６を貫通してＮ型層２９に到達するように、トレンチ溝４６を形成する。上方から見て、トレンチ溝４６の形状はストライプ状とし、複数本のトレンチ溝４６を等間隔に相互に平行に形成する。
次に、図９に示すように、トレンチ溝４６の内面に熱酸化膜を形成することにより、ゲート絶縁膜２５を形成する。なお、このとき、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）でシリコン酸化膜を成膜することにより、ゲート絶縁膜２５を形成してもよい。
次に、シリコン層２２上にポリシリコンを堆積させてトレンチ溝４６内を埋め込み、その後、このポリシリコンがトレンチ溝４６の内部のみに残留するように選択的にエッチングする。これにより、ストライプ状のゲート電極２４が形成される。
次に、図１０に示すように、シリコン層２２上の全面にキャップ膜３０を形成する。次に、シリコン層２２の上面にＮ型不純物を選択的にインプラし、拡散させることにより、Ｐ型層２６の上面の一部にＮ型層２７を選択的に形成する。このとき、短絡耐量を大きくするために、Ｎ型層２７をゲート電極２４が延びる方向に沿って断続的に配置してもよい。
次に、図１１に示すように、キャップ膜３０上の全面に例えばＢＰＳＧを堆積させることにより、層間絶縁膜３１を形成する。層間絶縁膜３１の厚さは例えば１．５ミクロン程度とする。そして、層間絶縁膜３１を選択的にエッチングすることにより、ゲート電極２４間の領域の中央及びゲート電極２４が配列された領域の両外側に、ゲート電極２４と同じ方向に延びるトレンチ溝４７を形成し、ゲート電極２４の直上域の中央に、ゲート電極２４と同じ方向に延びるトレンチ溝４８を形成し、Ｐ型層２３の直上域にトレンチ溝４９を形成する。トレンチ溝４７、４８及び４９は、同時に且つ同じ幅で同じ深さに形成する。このとき、キャップ膜３０をエッチングストッパとして利用することができる。
次に、図１２に示すように、層間絶縁膜３１内に形成したトレンチ溝４７乃至４９の底を更にエッチングする。これにより、トレンチ溝４７乃至４９をより深くし、キャップ膜３０を貫通し、シリコン層２２の上面から例えば０．５ミクロン程度の深さに達するようにする。従って、トレンチ溝４７乃至４９の深さは、例えば２ミクロン程度となる。これにより、トレンチ溝４７はＰ型層２６内に達し、トレンチ溝４８はゲート電極２４内に達し、トレンチ溝４９はＰ型層２３内に達する。
次に、図１３に示すように、トレンチ溝４７、４８及び４９内に埋め込まれるようにタングステンを堆積させ、その後、層間絶縁膜３１上のタングステンをエッチングして除去する。これにより、トレンチ溝４７の内部に、タングステンからなりＰ型層２６に接続されたエミッタプラグ３２が形成され、トレンチ溝４８の内部に、タングステンからなりゲート電極２４に接続されたゲートプラグ３３が形成され、トレンチ溝４９の内部に、タングステンからなりＰ型層２３に接続されたコンタクトプラグ３４が形成される。このとき、トレンチ溝４７乃至４９の幅がほぼ等しいため、これらのトレンチ溝内にタングステンを確実に埋め込むことができる。なお、仮に、トレンチ溝の幅が相互に異なると、タングステンが１つのトレンチ溝内には埋め込まれても、他のトレンチ溝内には埋め込まれないといった問題が発生しやすくなる。
また、このとき、エミッタプラグ３２、ゲートプラグ３３及びコンタクトプラグ３４の直下には、Ｐ＋型層３５が形成される。
次に、層間絶縁膜３１上にＴＥＯＳを堆積させて、これをエッチングして選択的に除去し、エミッタプラグ３２の上面の一部を選択的に覆うと共に、ゲートプラグ３３の上面の一部を選択的に覆う絶縁膜４１を形成する。
次に、図３に示すように、アルミニウムを例えば２乃至４ミクロンの厚さに堆積させ、エッチングすることにより、層間絶縁膜３１及び絶縁膜４１上に、エミッタパッド３６、ゲートパッド３７及びフィールドプレート３８を相互に離隔して形成する。このとき、エミッタプラグ３２とゲートパッド３７との間、及びゲートプラグ３３とエミッタパッド３６との間に、絶縁膜４１が介在するようにする。換言すれば、絶縁膜４１において、エミッタプラグ３２とエミッタパッド３６との間の領域、及びゲートプラグ３３とゲートパッド３７との間の領域は、開口されている。これにより、エミッタプラグ３２がエミッタパッド３６のみに接続され、ゲートプラグ３３がゲートパッド３７のみに接続され、コンタクトプラグ３４がフィールドプレート３８のみに接続される。これにより、図２乃至図６に示すＩＧＢＴ２１が形成される。
次に、本具体例に係るＩＧＢＴ２１の動作について説明する。
ＩＧＢＴ２１のエミッタパッド３６を負極に接続し、コレクタ電極（図示せず）を正極に接続する。なお、このとき、ガードリングであるＰ型層２３は、例えば、フローティング状態とする。この状態で、ゲートパッド３７にゲートしきい値以上の電位を印加すると、この電位が、ゲートプラグ３３の一端部に印加され、ゲートプラグ３３を介して、ゲート電極２４の長手方向全体に印加される。これにより、Ｐ型層２６が導通し、ソース層であるＮ型層２７からシリコン層２２内に電子が供給され、コレクタ層であるＰ型層（図示せず）からシリコン層２２内に正孔が供給されることにより、シリコン層２２内に電流が流れる。このとき、シリコン層２２内において電子と結合しなかった正孔の一部は、ＰベースであるＰ型層２６を通って、エミッタプラグ３２に吸収される。
次に、本具体例の効果について説明する。
図１４（ａ）及び（ｂ）は、本具体例の効果を示す模式的平面図であり、（ａ）は本具体例に係るＩＧＢＴを示し、（ｂ）は比較例に係るＩＧＢＴを示す。なお、図１４（ａ）及び（ｂ）においては、便宜上、シリコン層、エミッタパッド、ゲートパッド及び後述するゲートフィンガー配線のみを図示している。
また、図１５は、本具体例の他の態様に係るＩＧＢＴを示す断面図である。
本具体例においては、ゲート電極２４内に、その長手方向に沿ってタングステンからなるゲートプラグ３３が埋設されているため、ゲートプラグ３３の一端部に電位を印加すれば、ゲート電極２４の全長に対してこの電位を伝達することができる。このため、図１４（ａ）に示すように、ゲートパッド３７をシリコン層２２上の一端部側のみに設け、それ以外の領域にエミッタパッド３６を設けることができ、エミッタパッド３６を連続膜化及び大面積化することができる。
一方、図１４（ｂ）に示す比較例に係るＩＧＢＴ１０１は、ゲートプラグを設けていないＩＧＢＴである。このＩＧＢＴ１０１において、仮に、シリコン層１０２上の一端部のみにゲートパッドを設けると、ゲート電極が長くなり、その内部抵抗が増大してしまう。そこで、ＩＧＢＴ１０１においては、図１４（ｂ）に示すように、ゲートパッド１０３から引き出されたゲートフィンガー配線１０４を、シリコン層１０２上の全領域を網羅するように敷設する必要がある。そして、隣り合うゲートフィンガー配線１０４間にゲート電極（図示せず）を接続する。この結果、エミッタパッド１０５は、ゲートパッド１０３及びゲートフィンガー配線１０４により区画された複数の領域に分散して配置される。なお、ゲートフィンガー配線１０４は例えばアルミニウムにより形成されており、ポリイミド層により被覆されている。
しかしながら、このようなＩＧＢＴ１０１に大電流を流すために、外部の板状電極を半田によりエミッタパッド１０５と接続しようとすると、ゲートフィンガー配線１０４を被覆するポリイミド層の上に半田が乗ってしまい、ゲートフィンガー配線１０４とエミッタパッド１０５との間の絶縁が破壊されることがある。また、エミッタパッド１０５が相互に独立しているため、エミッタパッド１０５間で電位がばらつき、電流集中による破壊の原因となる。このため、エミッタパッド１０５が板状電極に接続されたパッケージを作製しようとすると、歩留まりが低下してしまったり、使用中に破壊されたりする。また、ゲートフィンガー配線１０４が配置された領域及びその周辺領域には、ゲート電極及びソース層（Ｎ型層）を設けることができないため、これらの領域は、ＩＧＢＴ１０１の駆動に寄与しないデッドスペースとなる。従って、ＩＧＢＴのアクティブエリアの面積が縮小し、通電可能な電流が少なくなる。また、このような不連続な部分、すなわち、繰り返しパターンが崩れる部分が多く存在していると、不均一性が増大し、破壊が起こりやすくなる。
これに対して、本具体例によれば、ゲート電極２４の長手方向の抵抗を低減することができるため、ゲートフィンガー配線を設ける必要がなく、エミッタパッド３６を１枚の大きな連続膜として形成できる。このため、エミッタパッド３６に半田を乗せても、歩留まりが低下することがない。従って、エミッタパッド３６を板状電極に接続することができ、大電流化を図ることができる。また、ゲートフィンガー配線に起因する凹凸が発生しないため、半田接合性が良好になり、接合部の電気抵抗及び熱抵抗が低くなる。この結果、電力損失が低減し、放熱性及び均熱性がより一層向上する。更に、本具体例によれば、ゲートフィンガー配線に起因するデッドスペースをなくすことができるため、図１４（ｂ）に示す比較例と比較して、アクティブエリアを１０〜２０％程度広くすることができる。これにより、更に大電流化を図ることが可能となる。また、パターンの不連続部分がなく、チップ全面が同じパターンの繰り返しとして形成されているため、電流集中が起こりにくく、破壊されにくい。
また、本具体例によれば、タングステンからなるゲートプラグ３３を設け、このゲートプラグ３３をゲート電極２４の全長にわたって接続しているため、ゲートプラグ３３を設けない場合よりも、ゲート抵抗を低減することができる。これにより、ゲート電極２４を細くしても、ゲート信号の遅延及び電圧低下を抑えることができるため、ＩＧＢＴを微細化することができる。
更に、本具体例によれば、Ｐ型層２６の内部にエミッタプラグ３２が埋め込まれているため、Ｐ型層２６に流入した正孔の一部を、Ｎ型層２７に到達する前に、エミッタプラグ３２によって吸収することができる。これにより、ラッチアップをより確実に防止することができる。
なお、例えば、図１５に示すように、電子注入を促進するために、ゲート電極間の領域の一部に、フローティング状態のＰ型層１１０を配置することも考えられる。これにより、正孔がＰベースに流入することをせき止めることができる。これにより、電子の注入が多くなり抵抗が低い素子を作製することができる。但し、Ｐ型層１１０の幅は概ね８ミクロン以下とすることが好ましい。
更にまた、本具体例によれば、シリコン層２２上にキャップ膜３０を設けている。これにより、ＩＧＢＴ２１を製造する際に、図１１に示す工程において、このキャップ膜３０をトレンチ溝４７乃至４９を形成する際のエッチングストッパとして使用することができる。このため、層間絶縁膜３１の膜厚が不均一になった場合でも、トレンチ溝４７乃至４９の下端を、キャップ膜３０において揃えることができる。この結果、この工程に続く図１２に示す工程において、トレンチ溝４７乃至４９をシリコン層２２の内部に向けて掘り進めたときに、シリコン層２２の上面を基準としたトレンチ溝４７乃至４９の深さを均一にすることができる。
更にまた、本具体例においては、層間絶縁膜３１内にエミッタプラグ３２、ゲートプラグ３３及びコンタクトプラグ３４を設け、これらのプラグをそれぞれＰ型層２６、ゲート電極２４、Ｐ型層２３に接続しているため、層間絶縁膜３１上に、エミッタパッド３６、ゲートパッド３７及びフィールドプレート３８の全てを設けることができる。すなわち、層間絶縁膜３１の上面上に、例えばアルミニウムからなる導電膜を成膜し、この導電膜をパターニングすることにより、エミッタパッド３６、ゲートパッド３７及びフィールドプレート３８を同一平面上に設けることができる。これにより、エミッタパッド３６、ゲートパッド３７及びフィールドプレート３８において段切れが発生することを防止でき、ＩＧＢＴ２１の歩留まりを向上させることができる。
これに対して、層間絶縁膜３１にコンタクトプラグを設けず、層間絶縁膜３１におけるＰ型層２３の直上域に相当する部分に大きな開口部を形成し、エミッタパッド及びゲートパッドを形成するための導電膜をこの開口部内にも埋め込んで、Ｐ型層２３と直接コンタクトさせることも可能である。しかしながら、この方法では、導電膜を段差上に形成することになるため、導電膜に段切れが発生する可能性がある。
更にまた、本具体例においては、Ｐ型層２８の深さをゲート電極２４の深さと同程度としている。このため、アバランシェ現象が生じても、発生した正孔がＰ型層２８に流入し、Ｐ型層２６への流入が抑制されるため、ＩＧＢＴ２１の破壊を防止することができる。また、Ｐ型層２８の深さをゲート電極２４の深さと同程度とすることにより、ゲート電極２４の端部及び角部に電界が集中することを抑制できる。この結果、ＩＧＢＴ２１の破壊耐量、耐圧及び宇宙線耐量が向上する。なお、Ｐ型層２８の深さは、ゲート電極２４の深さよりも深いことがより好ましい。
更にまた、本具体例においては、エミッタパッド３６は、エミッタパッド３６の５０％以上の面積を持つ長方形を内部に含む形状になっている。これにより、エミッタパッド３６を外部の板状電極に接続する際に、エミッタパッド３６の５０％以上の広い面積で接合することができる。また、このとき、エミッタパッド３６において、外部電極の接合部分から極端に遠い部分をなくすことができ、ＩＧＢＴ２１の動作及び温度を均一化することができる。更に、エミッタパッド３６が大きな連続膜となるため、外部電極を接合する際のアラインメントも容易になる。
更にまた、本具体例においては、トレンチ開口部幅Ｗｔとメサ部幅Ｗｍとが上記数式（１）に示す関係を有している。シリコン層２２中への電子注入促進効果は、｛（Ｗｔ＋Ｗｍ）／Ｗｍ｝の値に対して正の相関関係があるため、トレンチ開口部幅Ｗｔをメサ部幅Ｗｍよりも広くすることにより、電子の注入量を増大させ、損失を低減することができる。一方、メサ部の強度はメサ部幅Ｗｍの２乗に反比例するため、メサ部幅をあまり狭くしすぎると、構造が不安定になる。本発明者等の知見によれば、メサ部幅Ｗｍをトレンチ開口部幅Ｗｔの半分以上とすれば、メサ部の強度が十分に確保され、優れた信頼性を得ることができる。
なお、本具体例においては、エミッタパッド３６の上面にメッキを施すことにより、エミッタパッドを更に厚くしてもよい。メッキ材料には、銅、アルミニウム又は半田等を使用することができる。
これにより、このエミッタパッドに対して半田等による大面積接続を行ったときに、エミッタパッドの上面から熱及び電流を取り出す際の抵抗を低減することができる。一例では、エミッタパッド３６の上面にメッキを施し、更に半田等による接続を行うことにより、メッキを施さずにボンディングワイヤを使用して接続した場合と比較して、抵抗値を３分の１以下に低減することができる。
また、メッキを施して厚膜化することにより、エミッタパッド自体の熱容量が増えるため、短絡耐量を向上させることができる。
更に、エミッタパッドにメッキを施すことにより、素子の全面において横方向の抵抗値を大幅に低減することができる。これにより、電流集中が起こりにくく、耐破壊性が高い素子を作製することができる。
このように、本具体例によれば、大面積の連続したエミッタパッドを設けることができるため、エミッタパッドの上面にメッキを施すことができ、上述の効果を得ることができる。これに対して、従来のセグメント化されたエミッタパッドにおいて、エミッタパッド同士が分離されているため、このような効果は得られない。
次に、本具体例の変形例について説明する。
図１６乃至図２０は、第１の具体例の各変形例に係るＩＧＢＴを例示する模式的平面図である。なお、図１６乃至図２０においては、便宜上、シリコン層、エミッタパッド及びゲートパッドのみを図示している。
図１６に示す第１の変形例においては、ゲートパッド３７の延出部３７ａがシリコン層２２の中心に向けて、すなわち内側に向けて延出している。本変形例における上記以外の構成は、前述の第１の具体例と同様である。
図１７に示す第２の変形例においては、ゲートパッド３７の延出部３７ａがシリコン層２２の中央領域の端部に配置されており、ゲートパッド３７における延出部３７ａ以外の部分が、エミッタパッド３６により囲まれている。本変形例における上記以外の構成は、前述の第１の具体例と同様である。
図１８に示す第３の変形例においては、ゲートパッド３７がシリコン層２２の中央領域の端部上に配置されており、延出部３７ａは内側に向けて延出している。そして、エミッタパッド３６は、ゲートパッド３７を囲むのではなく、ゲートパッド３７の片側に配置されている。本変形例における上記以外の構成は、前述の第１の具体例と同様である。
図１９に示す第４の変形例においては、ゲートパッド３７がエミッタパッド３６を囲むように設けられており、ゲートパッド３７の延出部３７ａは内側に向けて延出している。また、ゲートパッド３７の内側における延出部３７ａの側方には、３つの矩形状のセンスパッド３９が設けられている。このセンスパッドは、素子の発熱温度を検出する温度センスダイオードや、ゲートの電位差を検出するゲート電位センスパッド層、種々変更可能である。本変形例における上記以外の構成は、前述の第１の具体例と同様である。
図２０に示す第５の変形例においては、ゲートパッド３７の形状がコ字形状となっている。すなわち、ゲートパッド３７はエミッタパッド３６を完全には囲んでおらず、エミッタパッド３６の３辺の外側のみに配置されている。本変形例における上記以外の構成は、図１９に示す第４の変形例と同様である。なお、ゲートパッド３７は、エミッタパッド３６の２辺の外側のみに配置してもよい。
次に、本実施形態の第２の具体例について説明する。
図２１は、本具体例に係るＩＧＢＴを例示する平面図である。
図２１に示すように、本具体例に係るＩＧＢＴ２１ａは、前述の第１の具体例に係るＩＧＢＴ２１（図２参照）と比較して、ゲートパッドが２つ設けられている点が異なっている。すなわち、ＩＧＢＴ２１ａにおいては、ゲートパッド３７の他に、ゲートパッド３７ｂが設けられている。ゲートパッド３７ｂは、ゲート電極２４におけるゲートパッド３７の直下域に位置する側の端部の反対側の端部の直上域に設けられており、ゲートプラグ３３に接続されている。すなわち、ゲートプラグ３３の一端部はゲートパッド３７に接続されており、ゲートプラグ３３の他端部はゲートパッド３７ｂに接続されている。本具体例における上記以外の構成は、前述の第１の具体例と同様である。
本具体例によれば、前述の第１の具体例と比較して、ゲートパッドを２ヶ所に設けているため、ゲート電極２４にその両端部から信号を印加することができ、ゲート遅延をより一層低減することができる。なお、第１の具体例と比較して、ゲートパッド３７ｂを設けた分だけエミッタパッド３６の面積が小さくなるものの、第１の具体例と同様に、エミッタパッド３６を１枚の大きな連続膜として形成することができるため、半田の接続性に関しては問題ない。本具体例における上記以外の動作及び効果は、前述の第１の具体例と同様である。
次に、本実施形態の第３の具体例について説明する。
図２２は、本具体例に係るＩＧＢＴを例示する断面図である。
本具体例に係るＩＧＢＴ２１ｂにおいては、トレンチ開口部幅がメサ部幅の２倍以上となっている。これにより、ゲート抵抗をより一層低減することができる。また、１本のゲート電極２４に対して２本のゲートプラグ３３が接続されている。一方、ゲート電極２４間の領域には、第１の具体例と同様に、各１本のエミッタプラグ３２が接続されている。従って、エミッタプラグ３２とゲートプラグ３３との配列は交互ではなく、１本のエミッタプラグ３２と２本のゲートプラグ３３とが繰り返し配列されている。これにより、メサ部の幅を狭くして、ラッチアップの発生をより確実に防止することができる。また、１本のゲート電極に２本のゲートプラグを接続することにより、ゲート抵抗をより一層低減することができると共に、トレンチ開口部幅をメサ部幅の２倍以上としても、プラグの配列間隔を一定にすることができ、プラグの形成が容易になる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
次に、本実施形態の第４の具体例について説明する。
本具体例に係る半導体装置は、ＩＧＢＴである。
図２３及び図２４は、本具体例に係るＩＧＢＴを例示する断面図である。なお、図２３が示す断面は、第１の具体例において図４が示す断面に相当する。また、図２４が示す断面は、図２３と平行な断面であり、Ｎ型層２７（図２３参照）が形成されてない部分の断面である。
図２３及び図２４に示すように、本具体例に係るＩＧＢＴ５１においては、エミッタプラグ３２ａ、ゲートプラグ３３ａ及びコンタクトプラグ３４ａの下面の位置が、シリコン層２２の上面の位置とほぼ一致しており、シリコン層２２及びゲート電極２４の内部には達していない。すなわち、エミッタプラグ３２ａはＮ型層２７、Ｐ型層２６又はＰ型層２８の上面に接し、ゲートプラグ３３ａはゲート電極２４の上面に接し、コンタクトプラグ３４ａはＰ型層２３の上面に接している。なお、前述の第１の具体例と同様に、各プラグは、層間絶縁膜３１及びキャップ膜３０を貫通しており、その上端部はそれぞれエミッタパッド３６、ゲートパッド３７及びフィールドプレート３８に接続されている。本具体例における上記以外の構成は、前述の第１の具体例と同様である。
本具体例に係るＩＧＢＴ５１は、各プラグをシリコン層２２及びゲート電極２４内に埋め込んでいないため、製造が容易である。本具体例においても、第１の具体例と同様に、ゲートプラグ３３ａによってゲート抵抗を低減し、ゲートパッドをシリコン層２２上の一端部側のみに設けることにより、エミッタパッド３６を大面積化及び連続膜化する効果は得ることができる。本具体例における上記以外の動作及び効果は、前述の第１の具体例と同様である。
なお、本具体例においては、ゲート電極２４を浅くして、例えば、Ｐ型層２６と同程度の深さとしてもよい。ゲート電極を浅くすることにより、ゲート電極間の寄生容量を低減することができる。
次に、本実施形態の第５の具体例について説明する。
図２５は、本具体例に係るＩＧＢＴを例示する断面図である。
本具体例に係るＩＧＢＴ５１ａにおいては、トレンチ開口部幅がメサ部幅の約３倍となっている。また、ゲート電極２４の上部の中央部には、例えばシリコン酸化膜からなる絶縁部５２が埋め込まれている。そして、１本のゲート電極２４の直上域には、３本のゲートプラグ３３ａが設けられており、そのうち、両側に配置された２本のゲートプラグ３３ａの下面は、ゲート電極２４の上面に接しており、これにより、この２本のゲートプラグ３３ａはゲート電極２４に接続されている。一方、中央に配置された１本のゲートプラグ３３ａの下面は、絶縁部５２の上面に接しており、従って、このゲートプラグ３３ａはゲート電極２４には接続されていない。
また、ゲート電極２４間の領域には、第４の具体例と同様に、各１本のエミッタプラグ３２ａが接続されている。従って、エミッタプラグ３２ａとゲートプラグ３３ａとの配列は交互ではなく、１本のエミッタプラグ３２ａと３本のゲートプラグ３３ａとが繰り返し配列されている。これにより、トレンチ開口部幅をメサ部幅の約３倍としても、プラグの配列間隔を一定とすることができ、プラグの形成が容易になる。
更に、ゲート絶縁膜２５ａのうち、ゲート電極２４の底面を覆う部分の膜厚が、ゲート電極２４の側面を覆う部分の膜厚よりも厚くなっている。これにより、ゲート電極２４とシリコン層２２との間の寄生容量を低減し、ゲート遅延の発生を抑制することができる。
第１の具体例において説明したように、ゲート電極を形成する際には、シリコン層２２の上面にトレンチ溝を形成し、シリコン層２２上にポリシリコンを堆積させてトレンチ溝の内部をポリシリコンで埋めた後、トレンチ溝の内部以外の部分に堆積したポリシリコンを除去している。しかしながら、トレンチ溝の幅が広くなると、このトレンチ溝の内部を埋めるために堆積させるべきポリシリコンの量が多くなってしまい、生産性が低下してしまう。
そこで、本具体例においては、トレンチ溝を形成した後、シリコン層上にポリシリコンを堆積させる際に、その堆積量を抑え、トレンチ溝が完全には埋め込まれないようにする。そして、トレンチ溝の内部におけるポリシリコンにより埋まらなかった部分、すなわち、トレンチ溝内の上部の中央部に、シリコン酸化膜を形成する。このシリコン酸化膜が絶縁部５２となる。これにより、幅が広いゲート電極を形成する際にも、ポリシリコンの堆積量を抑え、高い生産性を実現することができる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
なお、本具体例においては、トレンチ溝内におけるポリシリコンにより埋まらなかった部分をシリコン酸化膜により埋め戻す例を示したが、本発明はこれに限定されず、例えば、シリコン窒化膜などの他の絶縁膜により埋め戻してもよく、ポリシリコンにより埋め戻してもよい。また、後に続く工程において問題が生じなければ、金属又は合金により埋め戻してもよい。これにより、ゲート抵抗をより一層低減することができる。
次に、本実施形態の第６の具体例について説明する。
図２６は、本具体例に係るＩＧＢＴを例示する断面図である。
本具体例に係るＩＧＢＴ２１ｃにおいては、層間絶縁膜が２層設けられている。すなわち、層間絶縁膜３１ａ上に、層間絶縁膜３１ｂが設けられている。そして、層間絶縁膜３１ａと層間絶縁膜３１ｂとの界面におけるゲート電極２４の直上域には、ゲート電極２４と同じ方向に延びる複数のゲート配線４０が設けられている。ゲート配線４０は、ＩＧＢＴ２１ｃの端部においてゲートパッド（図示せず）に接続されている。また、層間絶縁膜３１ｂ上の全面には、エミッタパッド３６ａが設けられている。更に、エミッタプラグ３２ｂは、層間絶縁膜３１ａ及び３１ｂを貫通して、エミッタパッド３６ａに接続されており、ゲートプラグ３３は、層間絶縁膜３１ａのみを貫通して、ゲート配線４０に接続されている。本具体例によっても、エミッタパッドを１枚の大きな連続膜として形成することができる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
次に、本実施形態の第７の具体例について説明する。
図２７は、本具体例に係るＩＧＢＴを例示する断面図である。
なお、図２７においては、ＩＧＢＴの中央領域、すなわちアクティブエリアのみを示している。本具体例に係るＩＧＢＴの周辺領域の構成は、前述の第１の具体例と同様である。
本具体例に係るＩＧＢＴ６１においては、エミッタプラグ３２及びコンタクトプラグ３３がそれぞれ複数層構造となっている。すなわち、エミッタプラグ３２においては、エミッタプラグ３２の中核をなし、エミッタプラグ３２の電気伝導の主たる担い手となるコア材６２が設けられている。コア材６２は、例えばタングステン（Ｗ）により形成されている。また、エミッタプラグ３２には、コア材６２を覆うように、バリア層６３が設けられている。バリア層６３は、例えばチタンナイトライド（ＴｉＮ）により形成されている。
更に、エミッタプラグ３２においては、バリア層６３を覆うように、例えばチタンシリサイド（ＴｉＳｉ２）からなる反応層６４が設けられている。反応層６４は、Ｎ型層２７及びＰ型層２６に接合されている。これにより、エミッタプラグ３２は、内側から順に、タングステンからなるコア材６２、チタンナイトライドからなるバリア層６３及びチタンシリサイドからなる反応層６４の３層構造となっている。同様に、コンタクトプラグ３３も、コア材６２、バリア層６３及び反応層６４からなる３層構造をなし、反応層６４はゲート電極２４に接合されている。
エミッタプラグ３２は、その底面ではなく側面によって、Ｎ型層２７（Ｎソース）に接続されている。エミッタプラグ３２が延びる方向から見て、エミッタプラグ３２の各側面におけるＮ型層２７と接触している領域の長さは、エミッタプラグ３２の幅の０．５倍以上である。例えば、エミッタプラグ３２の幅が０．３ミクロンであるとき、エミッタプラグ３２の各側面におけるＮ型層２７と接触している領域の長さは、０．１５ミクロン以上である。
そして、反応層６４の厚さは、２．５ナノメートルより大きく、エミッタプラグ３２の幅の０．２５倍以下である。同様に、ゲートプラグ３３においても、その反応層６４の厚さは、２．５ナノメートルより大きく、ゲートプラグ３３の幅の０．２５倍以下である。
本具体例に係るＩＧＢＴ６１においては、層間絶縁膜３１の厚さは例えば１．４乃至１．５ミクロンであり、エミッタプラグ３２及びゲートプラグ３３（以下、総称して単に「プラグ」ともいう）におけるシリコン層２２内に埋設した部分の高さは０．５乃至０．６ミクロンであり、従って、プラグ全体の高さはそれぞれ１．９乃至２．１ミクロンである。上述の如く、プラグの幅は例えば０．３ミクロンであるため、プラグのアスペクト比は例えば６乃至７程度である。このアスペクト比の下限は、層間絶縁膜３１の膜厚の最小値及び上述のエミッタプラグ３２とＮ型層２７との接触長さの最小値により決定され、上限は、プラグの製造限界によって決定される。これらの因子により、プラグ（エミッタプラグ３２及びゲートプラグ３３）のアスペクト比は、例えば５乃至１０であることが好ましい。本具体例に係る上記以外の構成は、前述の第１の具体例と同様である。
次に、本具体例に係るＩＧＢＴの製造方法について説明する。
図２８乃至図３２は、本具体例に係るＩＧＢＴの製造方法を例示する断面図である。なお、図２８乃至図３２はＩＧＢＴの中央領域のみを示しており、以下の説明においては、ＩＧＢＴの中央領域の製造方法を中心に説明する。本具体例に係るＩＧＢＴの製造方法においても、前述の第１の具体例と同様に、中央領域と共に周辺領域も形成され、各工程における周辺領域の形成状態は、前述の第１の具体例と同様である。
図２８に示すように、前述の第１の具体例と同様に、シリコン層２２の上部にＰ型層２６及びＮ型層２７等の拡散層を形成し、シリコン層２２の下部にコレクタ層となるＰ型層（図示せず）を形成する。そして、シリコン層２２の上面にトレンチ溝４６を形成し、トレンチ溝４６の内部に、シリコン酸化物からなるゲート絶縁膜２５及びポリシリコンからなるゲート電極２４を形成する。次に、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、シリコン層２２上にシリコン酸化膜を成膜することにより、シリコン酸化物からなる層間絶縁膜３１を形成する。層間絶縁膜３１の膜厚は、例えば１．４乃至１．５ミクロンとする。
次に、図２９に示すように、層間絶縁膜３１上にフォトレジスト６６を塗布する。そして、フォトレジスト６６をマスクを介して露光し、現像して、ゲート電極２４の直上域の中央部、及びゲート電極２４間の領域、すなわちメサ部の中央部を開口する。このとき、開口部の形状は一方向に延びるストライプ形状とし、その幅は例えば０．３ミクロンとする。次に、このパターニングされたフォトレジスト６６をマスクとして、層間絶縁膜３１をドライエッチングして選択的に除去する。これにより、層間絶縁膜３１にトレンチ溝４７及び４８を形成する。
次に、フォトレジスト６６を除去し、層間絶縁膜３１をマスクとしてシリコン層２２及びゲート電極２４をドライエッチングして選択的に除去し、トレンチ溝４７及び４８をそれぞれシリコン層２２内及びゲート電極２４内まで延伸する。このとき、トレンチ溝４７はＮ型層２７を突き抜けてＰ型層２６に到達するようにし、トレンチ溝４７の側面におけるＮ型層２７が露出している領域の上下方向の長さ（高さ）を、トレンチ溝４７の幅の（１／２）以上とする。例えば、トレンチ溝４７の幅が０．３ミクロンであれば、Ｎ型層２７の露出領域の高さは０．１５ミクロン以上とし、例えば０．５ミクロンとする。なお、このとき、トレンチ溝４８の深さは、トレンチ溝４７の深さと略等しくなる。
次に、図３０に示すように、ＣＶＤ法により、チタン（Ｔｉ）及びチタンナイトライド（ＴｉＮ）を連続して堆積させる。チタンを堆積させる際には、例えば、原料ガスとしてＴｉＣｌ４ガス及びＨ２ガスを使用し、基板温度を５５０℃以上とする。また、チタンの堆積量は、１ナノメートルより厚く、トレンチ溝４７の幅の０．１倍以下とし、例えば、１０ナノメートルとする。なお、本明細書において「堆積量」とは、堆積させた材料が均一な連続膜を形成すると仮定した場合に、この連続膜の膜厚に相当する量をいう。
これにより、基板上にチタンが堆積されつつ、このチタンがシリコン層２２、ゲート電極２４、層間絶縁膜３１中のシリコン（Ｓｉ）と反応し、チタンシリサイド（ＴｉＳｉ２）となる。この結果、トレンチ溝４７及び４８の内面上並びに層間絶縁膜３１上にチタンシリサイド層６７が形成され、Ｎ型層２７及びＰ型層２６又はゲート電極２４に接合される。このとき、チタンシリサイドの体積は、チタンの体積の約２．５倍となる。従って、チタンシリサイド層６７の膜厚は、２．５ナノメートルより大きく、且つトレンチ溝４７の幅の０．２５倍以下となり、例えば、２５ナノメートルとなる。
そして、チタンに続いてチタンナイトライドを堆積させることにより、チタンナイトライド層６８を形成する。チタンナイトライド層６８は、チタンシリサイド層６７の酸化を抑制するための層であり、その膜厚は例えば５ナノメートルとする。
次に、ＣＶＤ法により、チタンナイトライド層６８上にタングステン（Ｗ）層６９を形成する。このとき、タングステン層６９は、チタンナイトライド層６８がシードメタルとなり、柱粒結晶化しながら成長する。
次に、図３１に示すように、タングステン層６９、チタンナイトライド層６８及びチタンシリサイド層６７を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により研磨し、トレンチ溝４７及び４８の内部以外の領域に形成されている部分を除去する。これにより、トレンチ溝４７及び４８内に残留したチタンシリサイド層６７が反応層６４となり、チタンナイトライド層６８がバリア層６３となり、タングステン層６９がコア材６２となる。この結果、トレンチ溝４７内には、コア材６２、バリア層６３及び反応層６４からなるエミッタプラグ３２が形成され、トレンチ溝４８内には、コア材６２、バリア層６３及び反応層６４からなるゲートプラグ３３が形成される。エミッタプラグ３２の反応層６４はＮ型層２７及びＰ型層２６に接合され、ゲートプラグ３３の反応層６４は、ゲート電極２４に接合されている。
次に、図３２に示すように、ＣＶＤ法により、層間絶縁膜３１上にシリコン酸化膜７０を成膜する。シリコン酸化膜７０の膜厚は、例えば３００ナノメートルとする。次に、シリコン酸化膜７０上にフォトレジスト７１を塗布し、露光及び現像して、エミッタプラグ３２の直上域の一部及びゲートプラグ３３の直上域の一部を相互に分離して開口する。
次に、図２７に示すように、フォトレジスト７１（図３２参照）をマスクとしてドライエッチングを施すことにより、シリコン酸化膜７０に開口部を形成し、この開口部においてエミッタプラグ３２及びゲートプラグ３３を露出させる。その後、フォトレジスト７１を除去する。
次に、スパッタ法により、チタン層７２及びチタンナイトライド層７３を成膜し、値単層７２及びチタンナイトライド層７３からなるバリアメタルを形成する。このバリアメタルの膜厚は例えば２５ナノメートルとする。続いて、スパッタ法により、アルミニウム（Ａｌ）を堆積させ、アルミニウム層７４を形成する。アルミニウム層７４の膜厚は例えば２ミクロンとする。
次に、アルミニウム層７４上にフォトレジスト（図示せず）を形成し、このフォトレジストを露光及び現像してパターニングし、パターニングされたフォトレジストをマスクとしてドライエッチングを施すことにより、アルミニウム層７４、チタンナイトライド層７３及び値単層７２をパターニングする。これにより、ゲートパッド３７、エミッタパッド（図示せず）及びフィールドプレート（図示せず）を形成する。この結果、本具体例に係るＩＧＢＴ６１が作製される。本具体例に係るＩＧＢＴの製造方法のうち、上記以外の方法は、前述の第１の具体例と同様である。
次に、本具体例の数値限定理由について説明する。
エミッタプラグ３２が延びる方向（第１の方向）から見て、エミッタプラグ３２の側面におけるＮ型層２７（第３半導体層）と接触している領域の長さ：エミッタプラグ３２の幅の０．５倍以上
本具体例においては、エミッタプラグ３２はストライプ状に一方向に延びているため、エミッタプラグ３２とＮソースであるＮ型層２７との接触面積は、エミッタプラグが延びる方向から見たエミッタプラグとＮ型層との接触長さによって表すことができる。そして、エミッタプラグ３２はその底面ではなく側面によってＮ型層２７と接しているため、エミッタプラグの両側の接触長さの合計が、エミッタプラグの底面の長さ以上でないと、接触面積を増大させる効果が得られない。従って、エミッタプラグが延びる方向から見て、エミッタプラグの片側におけるＮ型層と接触している領域の長さは、エミッタプラグの幅の０．５倍以上とすることが好ましい。
なお、この領域の長さには特に上限はないが、この長さを長くしようとすると、必然的にエミッタプラグが深くなり、その形成が困難になるため、エミッタプラグの形成安定性の観点から、この領域の長さはエミッタプラグの幅の１０倍以下とすることが好ましい。
チタンの堆積量：１ナノメートルより大きく、トレンチ溝の幅の０．１倍以下
図３３は、横軸にチタンの堆積量をとり、縦軸に素子のシート抵抗をとって、本具体例におけるチタンの堆積量が素子のシート抵抗に及ぼす影響を示すグラフ図である。
また、図３４（ａ）乃至（ｃ）は、トレンチ溝の内面にチタンを堆積させてシリコンと反応させた後のサンプルのＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）写真をトレースした線図であり、（ａ）はチタンの堆積量が１ナノメートルである場合を示し、（ｂ）はチタンの堆積量が１０ナノメートルである場合を示し、（ｃ）はチタンの堆積量が５０ナノメートルである場合を示す。
なお、図３３及び図３４にその特性及び形態を示したＩＧＢＴは、図２７に示す構成のＩＧＢＴにおいて、トレンチ溝の幅を０．３ミクロン、コンタクト深さを０．５ミクロンとしたものである。図３３においては、チタンの堆積量をそれぞれ１ナノメートル、３ナノメートル、５ナノメートル、１０ナノメートル、２０ナノメートル、３０ナノメートル、５０ナノメートル及び７０ナノメートルとしている。また、チタンナイトライドの堆積量は、５ナノメートルで一定としている。
図３３に示すように、チタンの堆積量が１ナノメートルであると、素子のシート抵抗は１００Ωを超える高い値を示す。しかし、チタンの堆積量が１ナノメートルよりも大きくなると、シート抵抗は急激に低下し、１０Ω以下の低い値となる。そして、チタンの堆積量が１ナノメートルより大きく、トレンチ溝の幅（３００ナノメートル）の０．１倍に相当する３０ナノメートル以下の範囲では、シート抵抗は安定して低い値を示す。ところが、チタンの堆積量が５０ナノメートル以上になると、シート抵抗は測定範囲を超える高い値となる。
以下、この理由について説明する。シリコン層に形成されたトレンチ溝の内面上にチタンを堆積させると、温度が４００℃以上であれば、このチタンはシリコン層のシリコンと合金化反応を起こし、チタンシリサイド（ＴｉＳｉ２）が形成される。通常、シリコンの表面には自然酸化膜が存在しているが、チタンがシリサイド化されるときにその体積が２．５倍に膨張し、シリコンの自然酸化膜を破壊する。これにより、チタンシリサイドがシリコン層に確実に接続され、この結果、その後に形成されるエミッタプラグが、シリコン層に確実に接続される。
しかしながら、チタンの堆積量が１ナノメートル以下であると、チタンの絶対量が不足するため、チタンシリサイドを安定的に形成することができず、エミッタプラグをシリコン層に確実に接続することができない。例えば、図３４（ａ）に示すように、チタンの堆積量が１ナノメートルである場合には、トレンチ溝４７の内面上に連続したチタンシリサイド膜が観察されない。この理由として、シリコンの自然酸化膜がチタンとシリコンとの反応を阻害している可能性、及び、チタンの表面が酸化されている可能性が考えられる。なお、ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）により高倍率で観察すれば、トレンチ溝の内面上に部分的にチタンシリサイド膜が生成していることが認められるが、トレンチ溝の底部及び角部には、チタンシリサイド膜は生成していない。
これに対して、チタンの堆積量が１ナノメートルより大きく、エミッタプラグの幅の０．１倍に相当する３０ナノメートル以下の範囲では、連続的なチタンシリサイド膜が安定して形成されるため、エミッタプラグがシリコン層に確実に接続される。例えば、図３４（ｂ）に示すように、チタンの堆積量が１０ナノメートルである場合には、トレンチ溝４７の内面上に薄いチタンシリサイド膜７５が観察される。なお、図３４（ｂ）においては、試料作製の都合上、チタンシリサイド膜７５が観察されていない部分もあるが、チタンシリサイド膜７５はトレンチ溝４７の内面上の全領域に形成されている。
一方、チタンの堆積量が多くなりすぎると、チタンシリサイドの生成量が過剰となり、粗大なチタンシリサイドの結晶が成長してしまい、トレンチ溝の内面に凹凸が形成されてしまう。これにより、その後のタングステンの埋め込みがうまくいかなくなり、シート抵抗が増大する。例えば、図３４（ｃ）に示すように、チタンの堆積量が５０ナノメートルである場合は、チタンシリサイドの粗大な結晶粒７６が観察される。なお、トレンチ溝の幅が十分に大きければ、トレンチ溝の内面に多少の凹凸が形成されても、タングステンを埋め込めるようになる。従って、チタンの堆積量の上限値はトレンチ溝の幅に依存する。チタンの堆積量の上限値はトレンチ溝の幅の１０分の１である。
以上のことから、エミッタプラグを形成する際のチタンの堆積量は、１ナノメートルより大きく、トレンチ溝の幅の０．１倍以下とすることが好ましい。なお、チタンの堆積量を３ナノメートル以上とすると、より確実である。また、チタンがシリコンと反応してチタンシリサイドになると、その体積は２．５倍となるため、チタンシリサイド層、すなわち反応層の厚さの好適範囲は、２．５ナノメートルより大きく、エミッタプラグの幅の２．５倍以下となる。ゲートプラグに関しても同様である。
次に、本具体例の効果について説明する。
本具体例においては、エミッタプラグ及びゲートプラグをそれぞれシリコン層及びゲート電極に埋め込んでいるため、エミッタプラグとシリコン層との間の抵抗及びゲートプラグとゲート電極との間の抵抗を低減することができる。
図３５は、横軸にエミッタプラグのシリコン層に埋設されている部分の深さ（以下、「コンタクト深さ」ともいう）をとり、縦軸に素子のシート抵抗をとって、シート抵抗に及ぼすコンタクト深さの影響を示すグラフ図である。
図３５に示すように、コンタクト深さが０の場合、すなわち、エミッタプラグがシリコン層に埋め込まれておらず、エミッタプラグの底面のみがシリコン層に接している場合には、シート抵抗は相対的に高くなっている。この状態から、コンタクト深さが増加していくと、エミッタプラグの側面とＮ型層との接触面積が増大し、シート抵抗が低減する。そして、エミッタプラグがＮ型層を突き抜けると、それ以上コンタクト深さが増加しても接触面積は増加しなくなるため、シート抵抗はそれ以上低下しなくなる。そして、エミッタプラグ３２が延びる方向から見て、エミッタプラグ３２の各側面におけるＮ型層２７と接触している領域の長さを、エミッタプラグ３２の幅の０．５倍以上とすることにより、エミッタプラグをシリコン層に埋め込まない場合と比較して、エミッタプラグとシリコン層との間の抵抗を低くすることができる。
また、本具体例においては、エミッタプラグ及びゲートプラグを形成する際に、トレンチ溝の内面上にチタンを堆積させて、このチタンをシリコン層及びゲート電極に含まれるシリコンと反応させて反応層を形成している。これにより、エミッタプラグをシリコン層に確実に接続すると共に、ゲートプラグをゲート電極に確実に接続することができる。このとき、チタンの堆積量を、１ナノメートルより大きく、エミッタプラグの幅の０．１倍以下とすることにより、均一な反応層を形成することができ、良好な接続状態を実現することができる。
更に、本具体例においては、チタンを堆積させた後、引き続きチタンナイトライドを堆積させてバリア層を形成している。これにより、チタンが酸化されることを抑制し、チタンのシリサイド化が阻害されることを防止すると共に、その後に堆積されるタングステンを密着性よく成長させることができる。
更にまた、本具体例においては、チタン、チタンナイトライド及びタングステンの堆積をＣＶＤ法により行っている。これにより、これらの材料をトレンチ溝の内面上に確実に堆積させることができる。これに対して、スパッタ法等の直進性が高い堆積方法によりこれらの材料を堆積させようとすると、トレンチ溝の内部よりも入口付近に優先的に堆積してしまう。この場合においても、従来の微細化されていない素子を形成する場合には、トレンチ溝の幅が広いため、大きな問題はないが、素子の微細化が進み、トレンチ溝のアスペクト比が増加すると、トレンチ溝の内面上に材料を成膜することが極めて困難になってしまう。
図３６は、横軸にチタン、チタンナイトライド及びタングステンの堆積方法をとり、縦軸に素子のシート抵抗をとって、本具体例に係るＩＧＢＴにおいて、堆積方法がプラグの接続状態に及ぼす影響を示すグラフ図である。
図３６にその特性を示したＩＧＢＴは、図２７に示す構成のＩＧＢＴにおいて、トレンチ溝の幅を０．３ミクロン、コンタクト深さを０．５ミクロンとしたものである。
図３６に示すように、スパッタ法によりチタン等を堆積させると、トレンチ溝の側面上にチタン膜を成膜することができず、素子のシート抵抗は１００Ω以上と極めて高い値となる。これに対して、ＣＶＤ法によりチタン等を堆積させれば、トレンチ溝の側面上に連続的なチタン膜を成膜することができ、素子のシート抵抗を１５Ω程度の低い値に抑えることができる。
このように、本具体例によれば、エミッタプラグをシリコン層内に埋め込み、エミッタプラグの各側面とＮ型層２７（Ｎソース）との接触長さ（コンタクト深さ）をエミッタプラグの幅の０．５倍以上とし、また、エミッタプラグを形成する際に、トレンチ溝の内面上に、ＣＶＤ法により、１ナノメートルより大きくトレンチ溝の幅の０．１倍以下の堆積量でチタンを堆積させてチタンシリサイドからなる反応層を形成し、その後、ＣＶＤ法によりチタンナイトライド及びタングステンを堆積させることにより、エミッタプラグとＮ型層との間の抵抗を低減することができる。これにより、ＩＧＢＴを微細化することが可能となり、素子を導通状態としたときの電圧（以下、「オン電圧」という）の低減と、スイッチング時の電力損失（以下、「スイッチング損失」という）の抑制とを両立させることができる。
なお、本具体例においては、トレンチ溝の内面上にチタン、チタンナイトライド及びタングステンを堆積させ、チタンシリサイドからなる反応層、チタンナイトライドからなるバリア層、及びタングステンからなるコア材を形成する例を示したが、本発明はこれに限定されない。
すなわち、トレンチ溝を形成した後、最初に堆積させる材料としては、ＣＶＤにより堆積可能であり、半導体層及びゲート電極に含有されている材料と反応し、この反応により生成された反応物が電気伝導度を有する材料であればよい。本具体例においては、半導体層がシリコン層であり、ゲート電極をポリシリコンにより形成しているため、シリコンと反応する金属又は合金であればよく、例えば、遷移金属であってもよく、例えば、チタンの他に、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）又はバナジウム（Ｖ）であってもよい。これらの材料がシリサイド化することにより、シリコンを含む反応層が形成される。
また、バリア層を形成する材料としては、反応層の酸化を抑えることができ、ある程度の電気伝導度を有し、その上にコア材が密着性良く成長する材料であればよい。
更に、コア材を形成する材料もタングステンには限定されず、ゲート電極を形成する材料（本具体例においてはポリシリコン）よりも導電率が高い材料であればよいが、堆積後にＣＭＰにより平坦化処理ができる程度に軟質な材料であることが好ましい。例えば、タングステンの他に、銅（Ｃｕ）を使用することもできる。
また、本具体例においては、ＣＶＤによりチタンを堆積させる際に、基板温度を５５０℃以上とすることにより、堆積されたチタンをシリコンと反応させて、チタンシリサイドからなる反応層を形成する例を示したが、本発明はこれに限定されない。例えば、基板温度をチタンとシリコンとが反応しない温度、例えば４５０℃以下の温度としてチタンを堆積させ、チタン膜を形成した後、窒素雰囲気中で加熱して５５０℃の温度に９０分間保持することにより、このチタン膜をシリサイド化させ、反応層を形成してもよい。
更に、本具体例においては、トレンチ溝の幅を０．３ミクロンとする例を示したが、これに限定されない。また、素子の構成も図２７に示す構成に限定されない。例えば、層間絶縁膜３１及び絶縁膜４１はＴＥＯＳにより形成してもよい。更に、素子の製造方法も、図２８乃至図３２に示す方法に限定されない。
次に、本実施形態の第８の具体例について説明する。
図３７は、本具体例に係るＩＧＢＴを例示する断面図である。なお、図３７においては、ＩＧＢＴの中央領域及び周辺領域の双方を示している。
図３７に示すように、本具体例に係るＩＧＢＴ８１においては、その周辺領域８５において、シリコン層２２上にシリコン酸化物（ＳｉＯ２）からなるガードリング絶縁膜８２が設けられており、ガードリングを構成するＰ型層２３を覆っている。また、このガードリング絶縁膜８２上に、ダイオード８３が設けられている。ダイオード８３は、Ｐ型領域及びＮ型領域（図示せず）が相互に接するように作り分けられたポリシリコンにより形成されている。そして、ダイオード８３の温度が変化すると、その抵抗が変化するため、ダイオード８３は温度検出部として機能する。更に、ガードリング絶縁膜８２及びダイオード８３は、ＴＥＯＳからなる層間絶縁膜３１及びＴＥＯＳからなる絶縁膜４１により覆われている。更にまた、ダイオード８３の上面はフィールドプレート３８に接続されている。なお、ゲートパッド３７及びフィールドプレート３８は、それぞれ、チタン層７２、チタンナイトライド層７３及びアルミニウム層７４が積層されて形成されている。
一例では、ガードリング絶縁膜８２の厚さは０．７ミクロンであり、ダイオード８３の厚さは０．５ミクロンであり、層間絶縁膜３１におけるダイオード８３の上方に位置する部分の厚さは０．２ミクロンである。従って、この部分の合計の厚さは１．４ミクロンである。また、図３７に示すように、中央領域８６における層間絶縁膜３１の厚さは、周辺領域８５におけるガードリング絶縁膜８２及び層間絶縁膜３１の合計厚さと等しい。従って、中央領域８６において、エミッタプラグ３２及びゲートプラグ３３（プラグ）の層間絶縁膜３１内に埋め込まれた部分の高さは、１．４ミクロンである。一方、プラグにおけるシリコン層２２及びゲート電極２４内に埋め込まれた部分の高さ（コンタクト深さ）は、例えば０．５乃至０．６ミクロンであり、従って、プラグの全体の高さは、例えば１．９乃至２．０ミクロンである。
このように、周辺領域８５にダイオード８３が設けられたＩＧＢＴにおいては、層間絶縁膜３１の厚さを一定以上の厚さとする必要があり、これに伴い、プラグの高さが一定以上の高さとなる。一方で、オン電圧の低減とスイッチング損失の抑制とを両立させるためには、素子を微細化する必要がある。このため、このような素子においては、プラグのアスペクト比が必然的に高くなり、従来の技術では、製造が困難であった。しかしながら、本具体例によれば、上述の如く、アスペクト比が高いプラグを安定的に形成することができるため、温度検出部を有し、且つ微細化されたＩＧＢＴを製造することができる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
次に、本実施形態の第９の具体例について説明する。
図３８は、本具体例に係るＩＧＢＴを例示する断面図である。図３８は、この素子のコンタクト部分を抽出して模式的に示している。
図３８に示すように、本具体例に係るＩＧＢＴ４００においては、シリコン単結晶基板４０１が設けられており、このシリコン単結晶基板４０１の表面に、複数本のトレンチゲート電極４０２が設けられている。そして、隣り合ったトレンチゲート電極４０２の間が、電流を流すためのメサ部４０３となっている。また、トレンチゲート電極４０２及びメサ部４０３と上層電極配線４０４との間に、不純物が添加されていない層間絶縁膜４０５（バッファー絶縁膜）と、不純物が添加された層間絶縁膜４０６と、不純物が添加されていない層間絶縁膜４０７（キャップ絶縁膜）とが設けられている。層間絶縁膜４０５、４０６及び４０７には、上層電極配線４０４をトレンチゲート電極４０２又はメサ部４０３に接続するコンタクトライン４０８が配されている。コンタクトライン４０８においては、外側から順に、コンタクトを取るための金属（Ｔｉ）４０９と、バリア金属（ＴｉＮ）４１０と、上層配線４０４とを繋ぐ埋め込みコンタクト金属（Ｗ）４１１とが積層されている。そして、埋め込みコンタクト金属４１１の中、すなわち、コンタクトライン４０８の中央部付近には、ボイド４２０が形成されている。
次に、本具体例に係るＩＧＢＴの製造方法について説明する。
図３９乃至図４５は、本具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。
先ず、図３９に示すように、シリコン単結晶基板４０１の上面にトレンチゲート電極４０２を形成した後、シリコン酸化物からなる第１の層間絶縁膜４０５（バッファー絶縁膜）を熱酸化法にて形成する。層間絶縁膜４０５の厚さは、例えば５０ナノメートルとする。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、ＢＰＳＧ（Boron Phosphorus doped Silicon Glass）からなり、厚さが例えば１．２ミクロンである第２の層間絶縁膜４０６を成膜する。さらに、ＣＶＤ法により、ＴＥＯＳ（Tetra Ethoxy Silicon）からなり、厚さが例えば０．３ミクロンである第３の層間絶縁膜４０７（キャップ膜）を成膜する。
次に、図４０に示すように、層間絶縁膜４０７上にフォトレジスト４１２を塗布し、トレンチゲート電極４０２及びメサ部４０３が形成される予定の領域が開口されるように、露光する。ここでは、開口幅を例えば０．３ミクロンとする。次に、フォトレジスト４１２をマスクとして、開口部からシリコン単結晶基板４０１の表面までをドライエッチングすることにより、層間絶縁膜４０５、４０６及び４０７を一括してエッチングする。続いて、フォトレジスト４１２を剥離した後、層間膜絶縁膜４０７をマスクとして、シリコン基板４０１及びトレンチゲート電極４０２をドライエッチングすることにより、０．３ミクロンの開口幅に対して１／２以上の深さにエッチングする。これは、シリコン基板４０１及びトレンチゲート電極４０２をエッチングしない場合のコンタクトライン４０８の表面積に対して、２倍以上の表面積を得ることを目的としている。本実施例においては、０．５ミクロンのエッチング量とする。
この後、図４１に示すように、ドライエッチングにより生成される反応生成物を除去することを目的として、洗浄処理を行う。本具体例では、１：２００に希釈された弗酸処理により、熱酸化膜で１０ナノメートルの削れ量相当の処理時間を施す。このため、不純物を含まない層間絶縁膜４０５（バッファー絶縁膜）及び層間絶縁膜４０７（キャップ膜）については、１０ナノメートル程度の後退量であるが、ＢＰＳＧからなる不純物を含む層間絶縁膜４０６については、不純物が添加されている分だけ薬液エッチング時の削れ量が速く、約３０ナノメートル程度後退する。このため、コンタクトライン４０８は、間口及び底面が細く、中央部が太いボーイング形状に仕上がる。
続いて、図４２に示すように、コンタクトライン４０８に、ＣＶＤ法により、コンタクト金属であるＴｉ（チタン）４０９及びバリア金属（チタンの酸化防止膜）であるＴｉＮ（窒化チタン）４１０を連続的に成膜する。ここで、Ｔｉ（チタン）４０９の膜厚は、コンタクト開口幅である０．３ミクロンに対して、（１／１００）以上且つ（１／１０）以下である膜厚、例えば、１０ナノメートルとする。また、ＴｉＮ（窒化チタン）４１０は、５ナノメートル成膜する。更に、成膜時の基板温度は例えば６５０℃とする。これにより、Ｔｉ（チタン）４０９とシリコンが反応し、ＴｉＳｉ２（チタンシリサイド）が形成される。
続いて、ＣＶＤ法によりＷ（タングステン）４１１を成膜する。ここで、Ｗ（タングステン）４１１は、ＴｉＮ（窒化チタン）４１０がシードメタルとなり、柱粒結晶化しながら成長し、成膜される。このとき、第１の層間絶縁膜４０５（バッファー絶縁膜）と第３の層間絶縁膜４０７（キャップ絶縁膜）との間の第２の層間絶縁膜４０６は、ボーイング形状（中太り形状）のため、先に第３の層間絶縁膜４０７（キャップ絶縁膜）のコンタクト開口部が、Ｗ（タングステン）４１１により塞がることにより、第２の層間絶縁膜４０６中に埋め込まれたＷ（タングステン）４１１にはボイド（空洞）４２０が形成される。これにより、コンタクトライン４０８の内部においては、外側から順に、Ｔｉ４０９、ＴｉＮ４１０及びＷ４１１が積層され、層間絶縁膜４０７上には、下層側から順に、Ｔｉ４０９、ＴｉＮ４１０及びＷ４１１が積層される。そして、コンタクトライン４０８内のＴｉ４０９と層間絶縁膜４０７上のＴｉ４０９とは連続しており、コンタクトライン４０８内のＴｉＮ４１０と層間絶縁膜４０７上のＴｉＮ４１０とは連続しており、コンタクトライン４０８内のＷ４１１と層間絶縁膜４０７上のＷ４１１とは連続している。
この後、図４３に示すように、Ｗ（タングステン）４１１を、ＣＭＰ（Chemical Mechanical Polish）法により研磨し、コンタクト開口部以外に成膜されているＴｉ（チタン）４０９、ＴｉＮ（窒化チタン）４１０、及びＷ（タングステン）４１１が除去されるように研磨し、表面を平坦化する。
この後、図４４に示すように、ＣＶＤ法により、シリコン酸化膜４１３を成膜する。シリコン酸化膜４１３の膜厚は、例えば３００ナノメートルとする。さらに、フォトレジスト４１４を塗布し、トレンチゲート電極のコンタクト、及びメサ部のコンタクトが分離開口されるように、露光する。なお、本具体例の図面では、ゲート電極のコンタクトのみ図示する。メサ部コンタクトの開口は紙面の奥行き方向で分離されている。
続いて、図４５に示すように、フォトレジスト４１４（図４４参照）をマスクとして、ドライエッチングにより、コンタクト面（Ｗ（タングステン）４１１の表面）が露出するところまでシリコン酸化膜４１３をエッチングする。続いて、フォトレジスト４１４を剥離した後、配線電極のバリアメタル４１５と、電極となるＡｌ（アルミニウム）４１６をスパッタ法により成膜する。本具体例においては、バリアメタル４１５は、Ｔｉ（チタン）層、ＴｉＮ（窒化チタン）層及びＴｉ（チタン）層からなる３層構造とし、各々の膜厚は２０ナノメートルとする。また、電極となるＡｌ（アルミニウム）４１６の膜厚は２ミクロンとする。続いて、上層のＡｌ（アルミニウム）４１６をフォトレジストでパターニングし、ドライエッチングにより、不要な電極配線を除去する。
このようにして作製したサンプルの反り量を評価した。
図４６は、反り量の評価方法を示す図である。
上述の方法により作製した直径が２００ミリメートルのシリコンウェーハ（７２５ミクロン厚）（サンプルＡ）を、裏面方向から２００ミクロンの厚さになるまで研削し、ウェーハ薄化を行った。そして、図４６に図示するように、ウェーハの端から１０ミリメートルの箇所を支持台に置き、支持点からのウェーハ反り量を測定した。その結果、本具体例におけるウェーハでは、１０個のサンプル（ｎ数が１０）の反り量の平均値が、２．２ミリメートルとなった。
比較として、素子を作製していないシリコンウェーハ（サンプルＢ）と、本具体例における層間絶縁膜を第３の層間絶縁膜４０８（キャップ絶縁膜）だけで形成し、埋め込み金属であるＷ（タングステン）４１１にボイド（空洞）が形成されない構造のウェーハ（サンプルＣ）をそれぞれ１０サンプル準備し、２００ｕｍ厚となるようにウェーハ裏面から研削を行い、サンプルＡと同様にウェーハ反り量の測定を行った。
その結果、素子を作製していないシリコンウェーハ（サンプルＢ）の反り量は約１．５ミリメートルであり、これがウェーハの自重による反り量であることがわかった。一方、ボイド（空洞）が形成されない構造のウェーハ（サンプルＣ）の反り量は、約２０ミリメートルと、明らかにウェーハ反り量が大きいことが判明した。以上の結果を表１に示す。
上述の結果は、ボイド（空洞）を形成しないことによるＷ（タングステン）の質量の増加に起因するウェーハ自重の増加も要因の一つとして挙げられるが、Ｗ（タングステン）プラグの中にボイド（空洞）を生成させることにより、応力の緩和を促している可能性が考えられる。
そこで、最も応力が大きい上層電極配線であるＡｌ（アルミニウム）４１６を成膜する前に、ウェーハを２００ミクロンの厚さまで研削して薄化させ、この状態で、ウェーハ反り量の測定を行った。その結果、本具体例の構造であるボイド（空洞）有りのウェーハ（サンプルＡ）での反り量は約１．８ｍｍであった。一方、ボイド（空洞）が形成されない構造のウェーハ（サンプルＣ）での反り量も約１．８ｍｍであった。この結果から、上層電極配線であるＡｌ（アルミニウム）４１６の応力が、プラグ中に形成されたボイドによって緩和されていることがわかる。
次に、本実施形態の第１０の具体例について説明する。
図４７は、本具体例に係るＩＧＢＴを例示する断面図である。
図４７に示すように、本具体例に係るＩＧＢＴ９１においては、層間絶縁膜３１が、ＢＰＳＧ（Boro-Phospho Silicate Glass：ボロン−リンドープドシリコンガラス）層９２と、ＢＰＳＧ層９２上に形成されたシリコン酸化物層９３とからなる二層膜となっている。層間絶縁膜３１全体の厚さは例えば１．５ミクロンであり、そのうち下層をなすＢＰＳＧ層９２の厚さは例えば１．３ミクロンであり、上層をなすシリコン酸化物層９３の厚さは例えば０．２ミクロンである。
また、プラグ（エミッタプラグ３２及びゲートプラグ３３）においては、中間部、すなわち、ＢＰＳＧ層９２に埋設されている部分の幅が、それより下方の部分（下部）の幅、及び上部、すなわち、シリコン酸化物層９３に埋設されている部分の幅よりも大きくなっている。これは、ＢＰＳＧ層９２及びシリコン酸化物層９３を積層して層間絶縁膜３１を形成した後に、ウェットエッチングによりトレンチ溝４７及び４８（図２９参照）を形成すると、ＢＰＳＧ層９２がシリコン酸化物層９３及びシリコン層よりも選択的にエッチングされるため、トレンチ溝４７及び４８におけるＢＰＳＧ層９２内の部分の幅が、シリコン酸化物層９３内の部分並びにゲート電極２４、Ｐ型層２６及びＮ型層２７内の部分の幅よりも大きくなることに起因する。そして、プラグの中間部において、タングステンからなるコア材６２の内部に、ボイド９４が形成されている。ボイド９４は、その内部が空気層等の気体層となっている空洞である。ボイド９４は、プラグの上部及び下部において封止されていると共に、プラグが延びる方向に延びている。本具体例における上記以外の構成は、前述の第７の具体例に係るＩＧＢＴ６１（図２７参照）と同様である。
本具体例によれば、プラグの内部にボイドが形成されているため、プラグに印加される応力を緩和することができる。これにより、ＩＧＢＴの形状安定性を向上させることができる。例えば、直径が８インチであり厚さが７６０ミクロンのＰ型シリコンウェーハの上部にプラグを形成した後、このＰ型シリコンウェーハを下面側から研削して厚さが１００ミクロンのＰ型層を形成するとき、プラグ内にボイドを形成しない場合は、ウェーハ全体で２乃至４センチメートル程度の反りが発生するのに対して、プラグ内にボイドを形成した場合は、ウェーハ全体の反り量を２乃至３ミリメートルに抑えることができる。このように、プラグ内にボイドを形成することによりＩＧＢＴが平坦化され、パッケージングが容易になる。本具体例による上記以外の効果は、前述の第７の具体例と同様である。
なお、本具体例において示したプラグ、すなわち、その内部にボイドが形成されたエミッタプラグ及びゲートプラグは、前述の第１乃至第６及び第８の具体例、並びに、後述の第２及び第３の実施形態の具体例にも適用可能である。
次に、本発明の第２の実施形態について説明する。
図４８は、本実施形態に係る電力用半導体素子を例示する模式的平面図である。
本実施形態に係る電力用半導体素子２０１においては、半導体基板２０２が設けられており、この半導体基板２０２の上面に、複数本のゲート電極（図示せず）が設けられている。ゲート電極は、半導体基板２０２の上面に平行な方向３０１に延びている。このゲート電極は、電圧が印加されることにより、半導体基板２０２内を流れる電流を制御する。
また、ゲート電極の直上域には、導電材料からなり方向３０１に延びる複数本のコンタクト線２０３が設けられている。各ゲート電極は、そのほぼ全長にわたってコンタクト線２０３に接触しており、従って、コンタクト線２０３に接続されている。
更に、コンタクト線２０３の上方には、導電材料からなる複数本の制御線２０４が設けられている。制御線２０４は、半導体基板２０２の上面に平行な方向であって方向３０１に交差する方向３０２に延びている。方向３０２は例えば方向３０１と直交する方向である。なお、制御線２０４は、コンタクト線２０３に直接は接しておらず、両線はねじれの位置関係にある。
そして、コンタクト線２０３と制御線２０４との間には、コンタクト線２０３を少なくとも１本の制御線２０４に接続する複数個の接続部材（図示せず）が設けられている。これにより、複数本のゲート電極は、コンタクト線２０３及び接続部材を介して接続された制御線２０４毎に、複数のグループに分けられている。接続部材は、コンタクト線２０３が設けられている配線層と制御線２０４が設けられている配線層との間に設けられた接続層（図示せず）中に形成されている。
図４８においては、コンタクト線２０３と制御線２０４との接続点、すなわち、接続部材が配置されている位置を、黒丸（●）により示している。例えば、図４８に例示するように、電力用半導体素子２０１には３本の制御線２０４が設けられており、各コンタクト線２０３は、接続部材を介していずれかの制御線２０４に接続されている。これにより、複数本のゲート電極は、第１の制御線２０４に接続された「第１のグループ」、第２の制御線２０４に接続された「第２のグループ」、及び第３の制御線２０４に接続された「第３のグループ」の３つのグループに分けられている。
本実施形態においては、各制御線２０４に相互に独立した信号を印加することにより、各グループに属するゲート電極をそれぞれ独立して駆動することができる。これにより、例えば、電力用半導体素子２０１の駆動周波数に応じて、ゲート電極の駆動方法を選択することができる。例えば、相対的に低い駆動周波数で駆動する場合には、全てのグループに属するゲート電極をスイッチングし、相対的に高い駆動周波数で駆動する場合には、一部のグループに属するゲート電極のみをスイッチングすることができる。これにより、駆動周波数に応じて、オン電圧による損失とスイッチング損失との配分を変化させ、電力損失の総和を低減することができる。また、例えば、半導体基板２０２の導通／非導通を切替えるタイミング、すなわち、スイッチングのタイミングをグループ間でずらすことができる。これにより、オン電圧を低く維持したまま、ターンオフ時のスイッチング損失を低減することができる。
または、ゲート電極をグループ分けすることにより、半導体基板２０２を複数の領域に分けて、破壊耐量を超える可能性がある領域のみをターンオフさせることができる。これにより、素子全体を非導通とすることなく、素子の破壊を防止することができる。
そして、本実施形態においては、各ゲート電極毎にコンタクト線２０３が設けられており、ゲート電極がその全長にわたってコンタクト線２０３に接続されているため、ゲート電極内における抵抗成分を小さくすることができる。
また、本実施形態に係る電力用半導体素子２０１を製造する場合において、コンタクト線２０３と制御線２０４との接続関係が相互に異なる複数種類の素子を製造する際にも、接続層中の接続部材の配設位置を選択することにより、コンタクト線２０３と制御線２０４との接続関係を任意に選択することができる。このため、本実施形態に係る電力用半導体素子１は、設計変更や製造が容易である。
以下、本実施形態に係る電力用半導体素子を具現化する具体例について説明する。
先ず、本実施形態の第１の具体例について説明する。本具体例においては、電力用半導体素子として、ＩＧＢＴについて説明する。
図４９は、本具体例に係るＩＧＢＴを例示する平面図である。なお、図４９においては、図を見易くするために、制御線及びコンタクト線は実際よりも太く示しており、従って、本数は実際よりも少なく示している。
図５０は、このＩＧＢＴにおける半導体基板及びコンタクト線を例示する部分平面図であり、
図５１は、このＩＧＢＴの図５０に表した部分における接続部材が設けられた接続層を例示する部分平面図であり、
また、図５２は、図４９〜図５１に示すＡ−Ａ’線による部分断面図であり、
図５３は、図４９〜図５１に示すＢ−Ｂ’線による部分断面図であり、
図５４は、図４９〜図５１に示すＣ−Ｃ’線による部分断面図である。
図４９〜図５４に示すように、本具体例に係るＩＧＢＴ２１１においては、半導体基板としてのシリコン基板２１２が設けられている。シリコン基板２１２の形状は、例えば、図４９に表したような正方形状であり、一辺の長さが１０ミリメートルの正方形の板状とすることができる。シリコン基板２１２においては、図５２〜図５４に表したように、下面側から上面側に向かって、ｐ型の半導体層であるｐ型層２１３、ｎ型の半導体層であるｎ型層２１４、このｎ型層２１４よりもｎ型不純物濃度が低いｎ−型層２１５、及びｐ型層２１６が形成されている。そして、ｐ型層２１６上の一部に、ｎ型層２１７が形成されている。すなわち、シリコン基板２１２の上面においては、ｐ型層２１６及びｎ型層２１７が露出している。
また、シリコン基板２１２には、複数本のゲート電極２１８（２１８ａ〜２１８ｄなど）が埋め込まれている。ゲート電極２１８の形状は、シリコン基板２１２の上面に平行な方向３１１に延びるストライプ形状である。ゲート電極２１８の上面は、シリコン基板２１２の上面と同じ高さにあり、この上面において露出している。一方、ゲート電極２１８の側面及び下面は、ゲート絶縁膜２１９により覆われている。ゲート絶縁膜２１９は、ゲート電極２１８をシリコン基板２１２に対して絶縁するものである。ゲート電極２１８は、ｐ型層２１６及びｎ型層２１７を貫通して、ｎ−型層２１５が位置する深さに達している。これにより、ｎ型層２１７は、ゲート電極２１８及びゲート絶縁膜２１９に分断されるように、シリコン基板２１２の上面に平行な方向であって方向３１１に直交する方向３１２に沿って断続的に配置されている。なお、図５０〜図５４においては、連続して配置されている４本のゲート電極に符号２１８ａ〜２１８ｄを付し、それぞれ区別して示している。
シリコン基板２１２上には、配線層２２１（図５２参照）が設けられている。配線層２２１においては、絶縁材料２２２中に、複数本のコンタクト線２２３が設けられている。なお、図５０においては、便宜上、絶縁材料２２２は図示を省略している。コンタクト線２２３は例えばアルミニウム（Ａｌ）、銅（Ｃｕ）又はタングステン（Ｗ）からなり、方向３１１に延びている。
図５０、図５２などに表したように、コンタクト線２２３のうち、１本おきに配列されたコンタクト線２２３は、ゲート電極２１８の直上域に配置されている。これにより、各ゲート電極２１８は、そのほぼ全長にわたってコンタクト線２２３に接触しており、従って、コンタクト線２２３に接続されている。また、ゲート電極２１８に接続されたコンタクト線２２３の間に位置するコンタクト線２２３は、シリコン基板２１２の上面におけるゲート電極２１８間の領域２２０、すなわち、ｐ型層２１６及びｎ型層２１７が露出している領域２２０に接触しており、従って、領域２２０に接続されている。なお、領域２２０は、ＩＧＢＴ２１１のメサ部である。
なお、図５０〜図５４においては、連続して配置されている７本のコンタクト線に符号２２３ａ〜２２３ｇを付し、それぞれ区別して示している。この場合、コンタクト線２２３ａはゲート電極２１８ａの直上域に配置されており、コンタクト線２２３ｂはゲート電極２１８ａとゲート電極２１８ｂとの間の領域２２０の直上域に配置されており、コンタクト線２２３ｃはゲート電極２１８ｂの直上域に配置されており、コンタクト線２２３ｄはゲート電極２１８ｂとゲート電極２１８ｃとの間の領域２２０の直上域に配置されており、コンタクト線２２３ｅはゲート電極２１８ｃの直上域に配置されており、コンタクト線２２３ｆはゲート電極２１８ｃとゲート電極２１８ｄとの間の領域２２０の直上域に配置されており、コンタクト線２２３ｇはゲート電極２１８ｄの直上域に配置されている。
また、配線層２２１上には、図５１及び図５２に表したような接続層２２６が設けられている。接続層２２６においては、絶縁材料２２７中に、それぞれ複数個の接続部材２２８ａ、２２８ｂ、２２８ｃ（以下、総称して「接続部材２２８」ともいう）が埋め込まれている。上方から見て、接続部材２２８ａ及び２２８ｂの形状は正方形であり、接続部材２２８ｃの形状は方向３１１に延びるストライプ状である。なお、接続部材２２８ａ及び２２８ｂを上方から見た形状は、正方形には限定されず、例えば、長方形や円形あるいは楕円形などでもよい。また、接続部材２２８は、例えばアルミニウムにより形成されている。接続部材２２８の配設位置については後で詳細に説明する。
更に、接続層２２６上には、図５２〜図５４に表したような配線層２２９が設けられており、この配線層２２９においては、絶縁材料２３０中に、２本の制御線２３１ａ及び２３１ｂ並びに１枚の主電極２３２が設けられている。制御線２３１ａ、２３１ｂ及び主電極２３２は、例えばアルミニウムにより形成されている。制御線２３１ａ及び２３１ｂは方向３１２に延びており、ＩＧＢＴ２１１の能動領域、すなわち、ゲート電極２１８及びコンタクト線２２３が形成されている領域の一端部に配置されている。また、主電極２３２は、能動領域における制御線２３１ａ及び２３１ｂの配設領域を除く領域のほぼ全域に配置されている。
更にまた、図４９に表したように、シリコン基板２１２の上面における能動領域を囲む領域には、１本または複数本のｐ型層２３３が枠状に形成されている。このｐ型層２３３はリサーフ（Reduced Surface Field)またはガードリングなどの接合終端領域として機能する。また、図５２〜図５４に表したように、シリコン基板２１２の下面上のほぼ全域には、例えばアルミニウムからなる主電極２３４が設けられており、ｐ型層２１３に接続されている。
そして、図５４に表したように、接続層２２６において、１本おきに配列されたゲート電極２１８の直上域であって制御線２３１ａの直下域には、接続部材２２８ａが配置されている。これにより、これらの１本おきに配列されたゲート電極２１８は、コンタクト線２２３及び接続部材２２８ａを介して、制御線２３１ａ（図４９参照）に接続されている。
また、これらのゲート電極２１８の間に配置されたゲート電極２１８、すなわち、他の１本おきに配列されたゲート線２１８の直上域であって制御線２３１ｂの直下域には、接続部材２２８ｂ（図５３参照）が配置されている。これにより、これらの他の１本おきに配列されたゲート電極２１８は、コンタクト線２２３及び接続部材２２８ｂを介して、制御線２３１ｂに接続されている。この結果、ゲート電極２１８は、制御線２３１ａに接続されたグループと、制御線２３１ｂに接続されたグループとに、交互に振り分けられている。すなわち、複数本のゲート電極２１８は、コンタクト線２２３及び接続部材２２８を介して接続された制御線毎に複数のグループに分けられている。
更に、領域２２０（メサ部）の直上域であって主電極２３２の直下域には、接続部材２２８ｃ（図５２参照）が配置されている。これにより、領域２２０はコンタクト線２２３及び接続部材２２８ｃを介して主電極２３２に接続されている。
上述の接続部材２２８の配置を図５０〜図５４に示した具体例に即していえば、以下のようになる。すなわち、ゲート電極２１８ａはコンタクト線２２３ａ及び１個の接続部材２２８ａを介して制御線２３１ａに接続されており、ゲート電極２１８ｃはコンタクト線２２３ｅ及び他の１個の接続部材２２８ａを介して制御線２３１ａに接続されており、ゲート電極２１８ａ及び２１８ｃは、制御線２３１ａに接続された第１のグループを構成している。また、ゲート電極２１８ｂはコンタクト線２２３ｃ及び１個の接続部材２２８ｂを介して制御線２３１ｂに接続されており、ゲート電極２１８ｄはコンタクト線２２３ｇ及び他の１個の接続部材２２８ｂを介して制御線２３１ｂに接続されており、ゲート電極２１８ｂ及び２１８ｄは、制御線２３１ｂに接続された第２のグループを構成している。更に、領域２２０（メサ部）は、コンタクト線２２３ｂ、２２３ｄ又は２２３ｆと、いずれかの接続部材２２８ｃとを介して主電極２３２に接続されている。
次に、本具体例に係るＩＧＢＴの動作について説明する。
図５５は、横軸にオン電圧をとり、縦軸にスイッチング損失をとって、本具体例に係るＩＧＢＴの動作を模式的に例示するグラフ図である。
本具体例に係るＩＧＢＴ２１１においては、主電極２３４を主電極２３２に対して高電位とした状態において、いずれかのゲート電極と主電極２３２との間にゲート閾値以上の電圧を印加することによりオン状態とすることができる。すなわち、ゲート閾値以上の電圧によりｐ型層２１６内に形成されたｎ型チャネルを介して、ｎ型層２１７からｎ−型層２１５内に電子が供給され、ｐ型層２１３側からｎ−型層２１５内に正孔が供給される。このようにして、主電極２３４から主電極２３２に電流が流れる。
そして、本具体例においては、ＩＧＢＴ２１１を所定の周波数未満の周波数で駆動するときは、制御線２３１ａ及び２３１ｂに同一のゲート駆動信号を入力する。これにより、制御線２３１ａに接続された第１のゲート電極のグループと、制御線２３１ｂに接続された第２のゲート電極のグループとが、同一のタイミングで動作する。この結果、図５５に例示するように、ＩＧＢＴ１１の動作に寄与するキャリアの量が多くなり、オン電圧を下げることができる。
一方、ＩＧＢＴ１１を所定の周波数以上の周波数で駆動するときは、一方のグループのゲート電極のみを動作させ、他方のグループのゲート電極の電位は、ゲート閾値未満の電位、すなわち、シリコン基板２１２を非導通とするような電位に固定する。例えば、制御線２３１ａのみに通常のゲート駆動信号を印加し、制御線２３１ｂには主電極２３２の電位と同一の電位を印加する。これにより、上方から見て、シリコン基板２１２における制御線２３１ｂに接続されたゲート電極２１８の周囲の領域には電子が供給されなくなり、ＩＧＢＴ２１１全体の動作に寄与するキャリアの量が少なくなる。さらに、制御線２３１ｂに接続されたゲート電極２１８を充放電する必要がないため、スイッチング時間が短縮される。この結果、図５５に例示するように、駆動周波数が低いときと比較して、必要なオン電圧は高くなるものの、スイッチング損失が少なくなる。
このように、本具体例によれば、それぞれの動作条件で電力損失の総和を低減することができる。また、本具体例によれば、シリコン基板２１２の構成は従来のＩＧＢＴと同様な構成とし、シリコン基板２１２の上方に配線層２２１及び接続層２２６を設けることにより、本具体例に係るＩＧＢＴ２１１を実現することができる。従って、本具体例に係るＩＧＢＴを製造する際に、シリコン基板２１２の作製には従来のプラットフォームを使用できるため、製造が容易である。
図５６乃至図５９は、本具体例の変型例を表す模式図である。
すなわち、図５６は、本変型例における配線層２２９の一部を表す模式平面図であり、図４９に対応する。
また、図５７乃至図５９は、それぞれ図５６のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線による部分断面図である。
図５６乃至図５９については、図４８乃至図５５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本変型例のＩＧＢＴにおいては、３本の制御線２３１ａ、２３１ｂ、２３１ｃが設けられている。そして、ゲート線のそれぞれは、これら３本の制御線のいずれかに接続され、３つのグループに分けられている。
具体的には、図５９に表したように、ゲート線２１８ａ及び２１８ｄは、コンタクト線２２３ａ、２２３ｇと接続部材２２８ａ、２２８ｄを介して第１の制御線２３１ａに接続されている。
また、図５８に表したように、ゲート線２１８ｂは、コンタクト線２２３ｃと接続部材２２８ｂを介して第２の制御線２３１ｂに接続されている。
そして、図５７に表したように、ゲート線２１８ｃは、コンタクト線２２３ｅと接続部材２２８ｃを介して制御線２３１ｃに接続されている。図示しない他のゲート線もこのように３本の制御線２３１ａ〜２３１ｃのいずれかに接続され、グループ分けされている。
以上説明したように、本変型例においては、複数のゲート線は、３本の制御線２３１ａ〜２３１ｃのいずれかに接続され、３つのグループに分けられている。このように、ゲート線を３つのグループに分けた場合には、駆動周波数などのパラメータを３段階に分割して駆動態様を変化させることが可能となる。
図６０は、図５５に対応するグラフ図であり、駆動周波数を３分割して駆動する態様を説明するための模式図である。
すなわち、駆動周波数が低いときは、例えば３つの全てのグループのゲートに同一のゲート駆動信号を入力する。一方、駆動周波数が中程度の範囲においては、３つのグループのうちのいずれか２つのグループに同一のゲート駆動信号を入力して駆動する。そして、駆動周波数が高いときには、３つのグループのうちのいずれか１つのグループのみにゲート駆動信号を入力して駆動する。なおここで、駆動周波数の「低」、「中」及び「高」の範囲の境界、すなわち、動作態様を切り替える周波数は、適宜決定することができる。
このようにすれば、図５５に関して前述したように、スイッチング損失を低減できる。このように、本変型例によれば、駆動周波数を３段階に分割して、よりきめ細かく制御することにより、より効率的な動作をさせることが可能となる。従って、駆動周波数が３段階で変化する場合、あるいは３段階以上、または連続的に変化するような場合でも、駆動周波数の変化に対応して駆動上限を変化させ、それぞれの駆動条件において、電力損失の総和を低減することができる。本変型例においては、３本の制御線を設け、複数のゲート電極を３つのグループに分けたが、本発明はこれには限定されず、４本あるいはそれ以上の制御線を設けて４つあるいはそれ以上のグループに分けることもできる。このようにすれば、よりきめ細かく多様な動作モードの調整が可能となる。
また、従来、複数のゲート電極を３つあるいはそれ以上のグループに分けるためには、複雑且つ特別な配線構造と製造工程が必要であった。これに対して、本実施形態においては、コンタクト線と制御線との間の接続部材の配置を代えるだけで任意のグループ分けが可能であり、簡単な構造で容易に製造することができる。
次に、本実施形態の第２の具体例について説明する。
図６１は、横軸に時間をとり、縦軸にゲート駆動信号の電位をとって、本具体例に係るＩＧＢＴの動作を例示するタイミングチャートである。
本具体例に係るＩＧＢＴの構成は、前述の第１の具体例と同様である。
本具体例においては、制御線２３１ａに接続された第１のゲート電極のグループと、制御線２３１ｂに接続された第２のゲート電極のグループとの間で、ターンオフのタイミングをずらしている。すなわち、図６１に示すように、ＩＧＢＴをターンオンするときは、制御線２３１ａ及び２３１ｂに印加するゲート駆動信号を、同一のタイミングでロウレベルからハイレベルへと変化させる。一方、ＩＧＢＴをターンオフするときは、時刻ｔ１において制御線２３１ｂに印加するゲート駆動信号をハイレベルからロウレベルに変化させた後、所定の時間Δｔが経過してから、時刻ｔ２に制御線２３１ａに印加するゲート駆動信号をハイレベルからロウレベルに変化させる。これにより、時刻ｔ１に、制御線２３１ｂに印加するゲート駆動信号をロウレベルとして、制御線２３１ｂに接続されたゲート電極近傍の導電キャリア濃度を低減させた状態で、時刻ｔ２に、制御線２３１ａに印加するゲート駆動信号をロウレベルとして、素子全体をターンオフさせることにより、スイッチング損失を低減することができる。また、アバランシェ現象の発生を防止し、破壊耐量を高めることができる。すなわち、本具体例によれば、低いオン電圧を維持したまま、スイッチング損失の低減及び破壊耐量の向上を図ることができる。
次に、本実施形態の第３の具体例について説明する。
図６２は、本具体例に係るＩＧＢＴの接続部材が設けられた接続層を例示する部分平面図である。
本具体例に係るＩＧＢＴにおいては、前述の第１の具体例に係るＩＧＢＴと比較して、接続層２２６の替わりに接続層２２６ａが設けられている。接続層２２６ａにおいては、上方から見て、接続部材２２８ａはＩＧＢＴの中央領域に配置されており、接続部材２２８ｂはＩＧＢＴの周辺領域に配置されている。これにより、ＩＧＢＴの中央領域に位置するゲート電極２１８は、コンタクト線２２３を介して制御線２３１ａに接続され、ＩＧＢＴの周辺領域に位置するゲート電極２１８は、コンタクト線２２３を介して制御線２３１ｂに接続されている。本具体例における上記以外の構成は、上述の第１の具体例と同様である。
本具体例におけるＩＧＢＴの駆動方法は、前述の第１の具体例と同様である。すなわち、図５５及び図６０に示すように、駆動周波数が相対的に低いとき、すなわち、ＩＧＢＴが所定の周波数未満の周波数で駆動されるときは、制御線２３１ａ及び２３１ｂに同一のゲート駆動信号を入力し、駆動周波数が相対的に高いとき、すなわち、ＩＧＢＴが所定の周波数以上の周波数で駆動されるときは、制御線２３１ａのみに通常のゲート駆動信号を印加し、制御線２３１ｂには主電極２３２の電位と同一の電位を印加する。これにより、駆動周波数が相対的に高いときに、従来アバランシェ現象が発生しやすかったチップの周辺領域において導電キャリアを減少させることにより、アバランシェ現象の発生を効果的に防止することができる。この結果、例えば、大電流を通電させるときのようにアバランシェ現象が発生しやすい動作条件において、高い破壊耐量を実現できる。
また、本具体例に係るＩＧＢＴは、前述の第１の具体例に係るＩＧＢＴに対して、接続層２２６ａに形成された接続部材２２８の配置パターンを変えるだけで、製造することができる。すなわち、本具体例に係るＩＧＢＴは製造が容易である。
なお、本具体例においても、前述の第２の具体例と同様に、ＩＧＢＴをターンオフする際に、第２のグループに属するゲート電極を、第１のグループに属するゲート電極よりも早くオフしてもよい。これにより、チップの周辺領域におけるアバランシェ現象を抑制し、低いオン電圧を維持しながら、破壊耐量を高めることができる。
次に、本実施形態の第４の具体例について説明する。
図６３は、本具体例に係るＩＧＢＴの接続部材が設けられた接続層を例示する部分平面図であり、
図６４は、このＩＧＢＴを示す図６３のＤ−Ｄ’線による断面図である。
本具体例に係るＩＧＢＴ２１１ｂにおいては、前述の第１の具体例に係るＩＧＢＴ２１１と比較して、接続層２２６の替わりに接続層２２６ｂが設けられている。接続層２２６ｂにおいては、ＩＧＢＴの中央領域には、第１の具体例と同様に接続部材２２８ａ、２２８ｂ、２２８ｃが設けられているが、ＩＧＢＴの周辺領域には、接続部材２２８ａ、２２８ｂ、２２８ｃは設けられておらず、その替わりに接続部材２２８ｄが設けられている。接続部材２２８ｄは、ＩＧＢＴの周辺領域のほぼ全域にわたる板状の部材である。これにより、ＩＧＢＴの周辺部に位置するゲート電極２１８は、コンタクト線２２３及び接続部材２２８ｄを介してエミッタ電極である主電極２３２に短絡され、常時、主電極２３２と同じ電位が印加される。本具体例における上記以外の構成は、上述の第１の具体例と同様である。
本具体例によれば、チップの周辺領域において、シリコン基板２１２内への電子の注入を抑制し、導電キャリアを減少させることにより、アバランシェ現象の発生を効果的に防止することができる。また、本具体例に係るＩＧＢＴ２１１ｂは、前述の第１の具体例に係るＩＧＢＴ２１１に対して、接続層２２６ｂにおける接続部材２２８の配置パターンを変えるだけで、容易に製造することができる。
上述の如く、本実施形態によれば、予め複数本の制御線を設けておくことにより、１層の接続層の設計変更のみにより、種々の特性を持つ電力用半導体素子を作り分けることができる。これにより、動作条件のバリエーションに容易に対応することができ、オン電圧の低減と、スイッチング損失の低減及び／又は破壊耐量の向上とを両立可能な電力用半導体素子を実現することができる。
次に、本発明の第３の実施形態について説明する。
図６５は、本実施形態に係る電力用半導体素子を例示する模式的平面図である。
本実施形態に係る電力用半導体素子２０６においては、半導体基板２０７が設けられている。この半導体基板２０７の上面には、半導体基板２０７の上面に平行な方向３０１に延びる複数本のゲート電極（図示せず）が設けられている。このゲート電極は、電圧が印加されることにより、半導体基板７内を流れる電流を制御するものである。また、前述の第１の実施形態と同様に、ゲート電極の直上域には、方向３０１に延びる複数本のコンタクト線（図示せず）と、方向３０２に延びる複数本の制御線（図示せず）とが設けられており、コンタクト線と制御線とは複数個の接続部材（図示せず）によって接続されている。これにより、複数本のゲート電極は、接続された制御線により、複数のグループに分けられている。
そして、本実施形態においては、ゲート電極のグループ分けによって、半導体基板２０７の上面に複数の領域２０８を設定している。すなわち、それぞれのグループに属するゲート電極は、半導体基板２０７の上面における相互に異なる領域２０８に配置されている。換言すれば、半導体基板２０７の上面は複数の領域２０８に区画されており、各領域２０８に配置された複数本のゲート電極は、全て同一の制御線に接続されることにより、同一のグループに属している。この結果、電力用半導体素子２０６においては、各領域２０８を相互に独立して駆動することができる。また、各領域２０８にはそれぞれ温度検出部２０９が設けられている。
本実施形態においては、各領域２０８に設けられた温度検出部２０９が各領域２０８の温度を検出し、所定の温度を超えた領域２０８については、この領域２０８に設けられたゲート電極をターンオフすることにより、この領域２０８に流れる電流を遮断する。このとき、他の領域２０８には電流を流し続ける。これにより、電力用半導体素子２０６において温度が局所的に上昇したときに、温度が上昇した領域２０８のみを非導通とすることにより、素子全体をターンオフすることなく、素子が熱的に破壊されることを防止できる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
以下、本実施形態に係る電力用半導体素子を具現化する具体例について説明する。
先ず、本実施形態の第１の具体例について説明する。本具体例においては、電力用半導体素子として、ＩＧＢＴについて説明する。
図６６は、本具体例に係るＩＧＢＴを例示する平面図である。なお、図６６においては、図を見易くするために、制御線及びコンタクト線は実際よりも太く示しており、本数は実際よりも少なく示している。
図６７は、本具体例に係るＩＧＢＴの接続部材が設けられた接続層を例示する部分平面図であり、
図６８は、図６６及び図６７に示すＥ−Ｅ’線による部分断面図であり、
図６９は、図６６及び図６７に示すＦ−Ｆ’線による部分断面図である。なお、図６６〜図６９において、前述の第２の実施形態の第１の具体例（図４９〜図５４参照）と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
図６６〜図６９に示すように、本具体例に係るＩＧＢＴ２６１においては、シリコン基板２６２が設けられている。シリコン基板２６２の上面は、２行２列のマトリクス状に４つの領域２６３ａ〜２６３ｄ（以下、総称して「領域２６３」ともいう）に分けられており、各領域２６３には、各１個の温度検出部２６４が設けられている。温度検出部２６４は、シリコン基板２６２の温度を測定するものであり、例えば、ポリシリコンからなるダイオード等の温度センサが設けられている。
また、シリコン基板２６２には、第２の実施形態と同様に、複数本のゲート電極２１８が埋め込まれているが、各ゲート電極２１８は、その長手方向（方向３１１）中央部で分断されている。これにより、領域２６３ａのゲート電極２１８と領域２６３ｃのゲート電極２１８とは電気的に相互に独立しており、領域２６３ｂのゲート電極２１８と領域２６３ｄのゲート電極２１８とは電気的に相互に独立している。シリコン基板２６２における上記以外の構成は、第２の実施形態の第１の具体例におけるシリコン基板２１２（図４９参照）と同様である。
更に、シリコン基板２６２上には、第２の実施形態と同様に配線層２２１が設けられており、配線層２２１には複数本のコンタクト線２２３が設けられているが、コンタクト線２２３も、ゲート電極２１８と同様に、その長手方向中央部で分断されている。
更にまた、配線層２２１上には、接続層２２６ｃが設けられている。接続層２２６ｃにおいては、絶縁材料２２７中に複数個の接続部材２２８ａ、２２８ｂ、２２８ｃが埋め込まれている。なお、図６７には、接続層２２６ｃの一部のみを示しているが、接続層２２６ｃにおける接続部材２２８の配置は、図示の上下で対称となっている。すなわち、接続部材２２８の配置は、接続層２２６ｃの中心を含み、接続層２２６ｃの表面に垂直であり、方向３１２に平行な平面に関して、面対称となっている。
更にまた、接続層２２６ｃ上には、配線層２２９が設けられており、この配線層２２９においては、絶縁材料２３０中に、４本の制御線２３１ａ〜２３１ｄ及び１枚の主電極２３２が設けられている。制御線２３１ａ、２３１ｂ、主電極２３２、制御線２３１ｃ、２３１ｄは方向３１１に沿ってこの順に配列されている。すなわち、上方から見て、配線層２２９の中央部に主電極２３２が配置され、方向３１１における一方の端部に制御線２３１ａ及び２３１ｂが配置され、他方の端部に制御線２３１ｃ及び２３１ｄが配置されている。
そして、接続層２２６ｃにおいて、領域２６３ａに配置されたゲート電極２１８の直上域であって制御線２３１ａの直下域には、接続部材２２８ａが配置されている。これにより、領域２６３ａに配置されたゲート電極２１８は、コンタクト線２２３及び接続部材２２８ａを介して、制御線２３１ａに接続されている。
また、領域２６３ｂに配置されたゲート電極２１８の直上域であって制御線２３１ｂの直下域には、接続部材２２８ｂが配置されている。これにより、領域２６３ｂに配置されたゲート電極２１８は、コンタクト線２２３及び接続部材２２８ｂを介して、制御線２３１ｂに接続されている。
同様に、領域２６３ｃに配置されたゲート電極２１８の直上域であって制御線２３１ｃの直下域には、接続部材（図示せず）が配置されている。これにより、領域２６３ｃに配置されたゲート電極２１８は、コンタクト線２２３及び接続部材を介して、制御線２３１ｃに接続されている。
また、領域２６３ｄに配置されたゲート電極２１８の直上域であって制御線２３１ｄの直下域にも、接続部材（図示せず）が配置されている。これにより、領域２６３ｄに配置されたゲート電極２１８は、コンタクト線２２３及び接続部材を介して、制御線２３１ｄに接続されている。
更に、ゲート電極２１８間の領域２２０の直上域であって主電極２３２の直下域の一部には、接続部材２２８ｃが配置されている。これにより、シリコン基板２６２は、コンタクト線２２３及び接続部材２２８ｃを介して、主電極２３２に接続されている。
このように、シリコン基板２６２の上面は複数の領域２６３に区画されており、各領域２６３に配置された複数本のゲート電極２１８は、全て同一の制御線２３１ａ若しくは２３１ｂ又は主電極２３２に接続されることにより、同一のグループに属している。
次に、本具体例に係るＩＧＢＴの動作について説明する。
通常、ＩＧＢＴ２６１を導通させるときには、制御線２３１ａ〜２３１ｄに印加するゲート駆動信号を全てハイレベルとする。これにより、領域２６３ａ〜２６３ｄの全てが導通状態となる。
このとき、各領域２６３に設けられた温度検出部２６４がシリコン基板２６２の温度を検出する。そして、例えば、領域２６３ａに配置された温度検出部２６４が、許容範囲の上限値、例えば１５０℃を超える温度を検出したときは、制御線２３１ａに印加するゲート駆動信号をロウレベルに切替え、領域２６３ａを非導通状態とする。これにより、領域２６３ａは冷却し始める。このとき、他の領域２６３ｂ〜２６３ｄは通常の導通状態を維持し、ＩＧＢＴ２６１全体としては通電を持続する。そして、領域２６３ａが十分に冷却されたら、制御線２３１ａに印加するゲート駆動信号をハイレベルに切替え、領域２６３ａを導通状態に戻す。
次に、本具体例の効果について説明する。
近年、電力用半導体素子の高パワー密度化に伴い、１個のチップで扱う定格電流が増大している。このため、素子温度をある許容温度範囲（例えば１５０℃以下）に抑制するために、半導体チップ上に温度検出素子を設け、ある許容温度範囲の上限値を超えたときに、素子をターンオフすることも行われている。しかしながら、この場合、チップの温度が上限値を超えると、チップがターンオフするため、このチップを組み込んだシステムが急激にパワーダウンしてしまい、トラブルの原因となる。
また、過熱の原因が負荷短絡などの過大電流による場合、ゲート電圧を低減して短絡電流を抑制してからオフしたり、大きなゲート抵抗に切り替えてゆっくりと大電流をオフしたりしないと、電力用半導体素子がターンオフ破壊することがあった。しかしながら、このように、素子をゆっくりとターンオフすると、過熱状態が長い時間継続してしまい、素子が破壊されることがある。
これに対して、本具体例によれば、ＩＧＢＴが局所的に過熱したときに、過熱した領域のみを非導通状態とすることにより、素子全体をターンオフさせることなく、素子を過熱による破壊から保護することができる。また、素子の一部のみをターンオフする場合は、瞬時にオフしてもターンオフ破壊することはなく、素子全体の短絡電流を低減することもできる。従って、システムの急激なパワーダウンを効果的に防ぐことができる。
次に、本実施形態の第２の具体例について説明する。
図７０は、本具体例に係るＩＧＢＴを例示する平面図である。
本具体例に係るＩＧＢＴ２６１ａにおいては、ゲート電極及びコンタクト線２２３が、その長手方向中央部で分断されずに、ＩＧＢＴ２６１ａの能動領域全体にわたって方向３１１に延びている。また、制御線２３１ａ〜２３１ｄはＩＧＢＴ２６１ａの一方の端部に集められており、領域２６３ａ〜２６３ｄは方向３１２に沿って一列に配列されている。このため、上方から見て、ＩＧＢＴ２６１ａの形状が正方形である場合、各領域２６３の形状は方向３１１に延びる短冊状となっている。そして、各領域２６３に設けられた温度検出部２６４は、ＩＧＢＴ２６１ａにおける片側の端部に配置されている。本具体例における上記以外の構成は、前述の第３の実施形態の第１の具体例と同様である。
本具体例によれば、温度検出部２６４がチップの同一側の端部に配置されているため、実装が容易である。また、制御線２３１ａ〜２３１ｄもチップの同一側の端部に配置されているため、実装が容易である。本具体例における上記以外の動作及び効果は、前述の第１の具体例と同様である。
次に、本実施形態の第３の具体例について説明する。
図７１は、本具体例に係るＩＢＧＴにおける温度検出部近傍を例示する模式的回路図である。
本具体例に係るＩＧＢＴ２６１ｂにおいては、エミッタである主電極２３２と制御線２３１ａ〜２３１ｄとの間に、それぞれスイッチ２６５が接続されており、このスイッチ２６５を切替える信号が、各領域２６３の温度検出部２６４から入力される。スイッチ２６５は、例えば、シリコン基板２６２の表面に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）であり、温度検出部２６４の出力端子が、このＭＯＳＦＥＴのゲートに接続されている。本具体例における上記以外の構成は、前述の第２の具体例と同様である。
本具体例においては、正常運転時にはスイッチ２６５は非導通とされており、各制御線２３１ａ〜２３１ｄにはゲート駆動信号が印加されている。そして、例えば領域２６３ａに配置された温度検出部２６４が上限値を超える温度を検出したときに、この温度検出部２６４がスイッチ２６５を導通状態に切替える。これにより、制御線２３１ａがスイッチ２６５を介して主電極２３２に接続され、制御線２３１ａに主電極２３２とほぼ同じ電位が印加される。この結果、領域２６３ａがターンオフし、非導通となる。
前述の第１及び第２の具体例においては、温度検出部２６４が上限値を超える温度を検出すると、その情報がＩＧＢＴの外部に設けられた制御部（図示せず）に伝達され、この制御部が、この温度検出部２６４が配置されている領域のゲート電極に接続された制御線に固定電位を印加する。これに対して、本具体例においては、ＩＧＢＴが形成されているチップの内部で上述の動作が完結するため、より速い応答が可能となる。本具体例における上記以外の動作及び効果は、前述の第２の具体例と同様である。
次に、本実施形態の第４の具体例について説明する。
図７２は、本具体例に係るＩＢＧＴにおける温度検出部近傍を例示する模式的回路図である。
本具体例に係るＩＧＢＴ２６１ｃは、前述の第３の具体例に係るＩＧＢＴ２６１ｂと比較して、各制御線２３１ａ〜２３１ｄが、ゲート抵抗２６６を介して、ＩＧＢＴ２６１ｃの外部に設けられた制御回路２６７に接続されている。ゲート抵抗２６６は、例えば、シリコン基板２６２上に形成されたポリシリコンからなる抵抗体である。本具体例における上記以外の構成は、前述の第３の具体例と同様である。
本具体例によれば、制御線２３１ａ〜２３１ｄには、共通のゲート駆動信号が入力される。そして、いずれかの領域２６３が過熱状態となり、その領域２６３を制御する制御線が主電極２３２に短絡されても、その制御線と他の制御線との間にはゲート抵抗２６６が介在しているため、他の制御線の電位はほとんど変化しない。このため、過熱状態にない他の領域２６３においては、オン状態を維持することができる。このように、本具体例によれば、制御線２３１ａ〜２３１ｄに共通のゲート駆動信号を印加することができ、制御回路２６７を簡略化することができる。なお、この場合、ゲート電極の分割数（グループ数）は多い方が好ましい。本具体例における上記以外の動作及び効果は、前述の第３の具体例と同様である。
次に、本実施形態の第５の具体例について説明する。
図７３は、本具体例に係るＩＧＢＴを例示する平面図である。
本具体例に係るＩＧＢＴ２６１ｄは、３行３列のマトリクス状に配列された９個の領域２６３ａ〜２６３ｉに分けられている。すなわち、ＩＧＢＴ２６１ｄにおいては、９本の制御線２３１ａ〜２３１ｉが設けられており、例えば、ＩＧＢＴ２６１ｄの両端部及び中央部に３本ずつ配置されている。そして、領域２６３ａ〜２６３ｉに配置されたゲート電極２１８が、制御線２３１ａ〜２３１ｉにそれぞれ接続されている。また、各領域２６３には、温度検出部（図示せず）が設けられている。
通常、電力半導体素子においては、チップの中央領域は周辺領域よりも放熱されにくいため、温度が上がりやすい。このため、チップの中央領域における温度管理が特に重要である。本具体例によれば、ＩＧＢＴを３行３列のマトリクス状に配列された９個の領域に区画しているため、中央領域（領域２６３ｅ）を、それ単独で制御することができる。これにより、温度管理を効率よく行うことができる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
次に、本実施形態の第６の具体例について説明する。
図７４は、本具体例に係るＩＧＢＴが実装された電力変換装置を例示する側面図である。
本具体例に係るＩＧＢＴ２６１ｄは、ストラップ構造の電力変換装置２７１に実装されている。すなわち、電力変換装置２７１においては、ヒートシンク２７２が設けられており、このヒートシンク２７２上にセラミック基板２７３が設けられている。セラミック基板２７３の上面上には、電極２７４及びこの電極２７４に接続された端子２７５が設けられており、電極２７４上に、ＩＧＢＴ２６１ｄが搭載されている。また、端子２７５には配線２７６が接続されている。更に、ＩＧＢＴ２６１ｄの中央領域の上部には、例えば銅（Ｃｕ）等の導電性及び伝熱性が優れた材料からなる導電ブロック２７７が接続されており、導電ブロック２７７には配線２７８が接続されている。これにより、配線２７６と配線２７８との間で、端子２７５、電極２７４、ＩＧＢＴ２６１ｄ及び導電ブロック２７７を介して電流が流れる。本具体例に係るＩＧＢＴ２６１ｄの構成は、第５の具体例に係るＩＧＢＴ２６１ｄの構成と同じである。
本具体例においては、ＩＧＢＴ２６１ｄの中央領域は導電ブロック２７７に接しているため、放熱性が良好である。このため、ＩＧＢＴ２６１ｄの中央領域よりも周辺領域の方が、温度が上昇しやすい。本具体例によれば、ＩＧＢＴを３行３列のマトリクス状に配列された９個の領域に区画しているため、中央領域から独立して周辺領域を温度管理することができる。
上述の如く、本実施形態によれば、電力用半導体素子を複数の領域に分け、各領域に温度検出部を設けると共に、各領域を独立して制御できるようにしている。これにより、素子が局所的に過熱状態となった場合に、過熱状態となった領域のみで通電を遮断することにより、素子伝体としては通電を維持しながら、熱による破壊を防止することができる。また、予め複数本の制御線及び複数の温度検出部を設けておくことにより、１層の接続層の設計変更のみにより、素子を種々のパターンで領域分けすることができる。この結果、素子の特性及び半田の接続状態の不均一等の実装状態によって決定される様々な温度分布に対応することができる。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明はこれらの実施形態及びその具体例には限定されない。
例えば、ひとつのコンタクト線（あるいはゲート電極）を複数の制御線に接続してもよい。具体的には、シリコン基板の上からみて、領域の両側に複数の制御線をそれぞれ形成する。そして、領域から伸びるコンタクト線（あるいはゲート電極）をその領域の一方の側に設けられた複数の制御線のいずれかに接続するとともに、その領域の他方側に設けられた複数の制御線のいずれかにも接続する。このようにすると、その領域の両側の制御線からそれぞれ所定のコンタクト線（あるいはゲート電極）に給電できるので、配線抵抗の抑制の点で有利となる。
また例えば、前述の各実施形態及びその具体例においては、電力用半導体素子がＩＧＢＴである例を説明したが、本発明はこれに限定されず、例えば、電力用半導体素子はＭＯＳＦＥＴなどであってもよく、横型素子であってもよい。また、前述した各実施形態及びその具体例は、技術的に可能な範囲において互いに組み合わせることができ、このようにして得られたものも本発明の範囲に包含される。より具体的には、例えば、第２の実施形態のように駆動周波数によって駆動形態を変化させつつ、第３の実施形態のように領域毎に温度管理を行ってもよい。
更に、前述の各実施形態及びその具体例においては、各プラグをタングステンにより形成し、各パッド（フィールドプレートも含む）をアルミニウムにより形成する例を示したが、本発明はこれに限定されず、プラグ及びパッドはゲート電極を形成する材料よりも導電率が高い材料により形成されていればよく、例えば金属又は合金より形成されていればよい。
本発明の第１の実施形態に係る半導体装置を例示する斜視図である。 第１の実施形態の第１の具体例に係るＩＧＢＴを例示する平面図である。 図２に示すＡ−Ａ’線による断面図である。 図２に示すＢ−Ｂ’線による断面図である。 図２に示すＣ−Ｃ’線による断面図である。 図２に示すＤ−Ｄ’線による断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 （ａ）及び（ｂ）は、本具体例の効果を示す模式的平面図であり、（ａ）は本具体例に係るＩＧＢＴを示し、（ｂ）は比較例に係るＩＧＢＴを示す。 本具体例の他の態様に係るＩＧＢＴを示す断面図である。 本具体例の第１の変形例に係るＩＧＢＴを例示する模式的平面図である。 本具体例の第２の変形例に係るＩＧＢＴを例示する模式的平面図である。 本具体例の第３の変形例に係るＩＧＢＴを例示する模式的平面図である。 本具体例の第４の変形例に係るＩＧＢＴを例示する模式的平面図である。 本具体例の第５の変形例に係るＩＧＢＴを例示する模式的平面図である。 第１の実施形態の第２の具体例に係るＩＧＢＴを例示する平面図である。 第１の実施形態の第３の具体例に係るＩＧＢＴを例示する断面図である。 本実施形態の第４の具体例に係るＩＧＢＴを例示する断面図である。 本具体例に係るＩＧＢＴを例示する断面図である。 第１の実施形態の第５の具体例に係るＩＧＢＴを例示する断面図である。 第１の実施形態の第６の具体例に係るＩＧＢＴを例示する断面図である。 第１の実施形態の第７の具体例に係るＩＧＢＴを例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 本具体例に係るＩＧＢＴの製造方法を例示する断面図である。 横軸にチタンの堆積量をとり、縦軸に素子のシート抵抗をとって、本具体例におけるチタンの堆積量が素子のシート抵抗に及ぼす影響を示すグラフ図である。 （ａ）乃至（ｃ）は、トレンチ溝の内面にチタンを堆積させてシリコンと反応させた後のサンプルのＳＥＭ写真をトレースした線図であり、（ａ）はチタンの堆積量が１ナノメートルである場合を示し、（ｂ）はチタンの堆積量が１０ナノメートルである場合を示し、（ｃ）はチタンの堆積量が５０ナノメートルである場合を示す。 横軸にエミッタプラグのシリコン層に埋設されている部分の深さ（コンタクト深さ）をとり、縦軸に素子のシート抵抗をとって、シート抵抗に及ぼすコンタクト深さの影響を示すグラフ図である。 横軸にチタン、チタンナイトライド及びタングステンの堆積方法をとり、縦軸に素子のシート抵抗をとって、本具体例に係るＩＧＢＴにおいて、堆積方法がプラグの接続状態に及ぼす影響を示すグラフ図である。 第１の実施形態の第８の具体例に係るＩＧＢＴを例示する断面図である。 第１の実施形態の第９の具体例に係るＩＧＢＴを例示する断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例に係るＩＧＢＴの製造方法を例示する工程断面図である。 第９の具体例において反り量の評価方法を示す図である。 第１の実施形態の第９の具体例に係るＩＧＢＴを例示する断面図である。 本発明の第２の実施形態に係る電力用半導体素子を例示する模式的平面図である。 第２の実施形態の第１の具体例に係るＩＧＢＴを例示する平面図である。 このＩＧＢＴにおける半導体基板及びコンタクト線を例示する部分平面図である。 このＩＧＢＴの図５０に表した部分における接続部材が設けられた接続層を例示する部分平面図である。 図４９〜図５１に示すＡ−Ａ’線による部分断面図である。 図４９〜図５１に示すＢ−Ｂ’線による部分断面図である。 図４９〜図５１に示すＣ−Ｃ’線による部分断面図である。 横軸にオン電圧をとり、縦軸にスイッチング損失をとって、本具体例に係るＩＧＢＴの動作を模式的に例示するグラフ図である。 第１の具体例の変型例における配線層２２９の一部を表す模式平面図であり、図４９に対応する。 図５６のＡ−Ａ’線による部分断面図である。 図５６のＢ−Ｂ’線による部分断面図である。 図５６のＣ−Ｃ’線による部分断面図である。 図５５に対応するグラフ図であり、駆動周波数を３分割して駆動する動作態様を説明するための模式図である。 横軸に時間をとり、縦軸にゲート駆動信号の電位をとって、第１の実施形態の第２の具体例に係るＩＧＢＴの動作を例示するタイミングチャートである。 第２の実施形態の第３の具体例に係るＩＧＢＴの接続部材が設けられた接続層を例示する部分平面図である。 第２の実施形態の第４の具体例に係るＩＧＢＴの接続部材が設けられた接続層を例示する部分平面図である。 このＩＧＢＴを示す図６３のＤ−Ｄ’線による断面図である。 本発明の第３の実施形態に係る電力用半導体素子を例示する模式的平面図である。 第３の実施形態の第１の具体例に係るＩＧＢＴを例示する平面図である。 このＩＧＢＴの接続部材が設けられた接続層を例示する部分平面図である。 図６６及び図６７に示すＥ−Ｅ’線による部分断面図である。 図６６及び図６７に示すＦ−Ｆ’線による部分断面図である。 第３の実施形態の第２の具体例に係るＩＧＢＴを例示する平面図である。 第３の実施形態の第３の具体例に係るＩＧＢＴの温度検出部近傍を例示する模式的回路図である。 第３の実施形態の第４の具体例に係るＩＧＢＴの温度検出部近傍を例示する模式的回路図である。 第３の実施形態の第５の具体例に係るＩＧＢＴを例示する平面図である。 第３の実施形態の第６の具体例に係るＩＧＢＴが実装された電力変換装置を例示する側面図である。
符号の説明
１ 半導体装置、２ 半導体層、３ Ｐ型層、４、５ Ｎ型層、６ ゲート電極、７ ゲート絶縁膜、８ Ｐ型層、１１ 層間絶縁膜、１２ エミッタプラグ、１３ ゲートプラグ、１４ エミッタパッド、１５ ゲートパッド、１６ 絶縁膜、１７ コレクタ電極、２１、２１ａ、２１ｂ、２１ｃ ＩＧＢＴ、２２ シリコン層、２３、２６、２８ Ｐ型層、２４ ゲート電極、２５、２５ａ ゲート絶縁膜、２７、２９ Ｎ型層、３０ キャップ膜、３１、３１ａ、３１ｂ 層間絶縁膜、３２、３２ａ、３２ｂ エミッタプラグ、３３、３３ａ ゲートプラグ、３４、３４ａ コンタクトプラグ、３５ Ｐ＋型層、３６、３６ａ エミッタパッド、３７、３７ｂ ゲートパッド、３７ａ 延出部、３８ フィールドプレート、３９ センスパッド、４０ ゲート配線、４１ 絶縁膜、４６、４７、４８、４９ トレンチ溝、５１、５１ａ ＩＧＢＴ、５２ 絶縁部、６１ ＩＧＢＴ、６２ コア材、６３ バリア層、６４ 反応層、６６ フォトレジスト、６７ チタンシリサイド層、６８ チタンナイトライド層、６９ タングステン層、７０ シリコン酸化膜、７１ フォトレジスト、７２ チタン層、７３ チタンナイトライド層、７４ アルミニウム層、７５ チタンシリサイド膜、７６ 結晶粒、８５ 周辺領域、８６ 中央領域、９１ ＩＧＢＴ、９２ ＢＰＳＧ層、９３ シリコン酸化物層、９４ ボイド、１０１ ＩＧＢＴ、１０２ シリコン層、１０３ ゲートパッド、１０４ ゲートフィンガー配線、１０５ エミッタパッド、１１０ Ｐ型層、２０１、２０６ 電力用半導体素子、２０２、２０７ 半導体基板、２０３、２２３、２２３ａ〜２２３ｇ コンタクト線、２０４ 制御線、２０８ 領域、２０９ 温度検出部、２１１、２１１ａ、２１１ｂ、２６１、２６１ａ、２６１ｂ、２６１ｃ、２６１ｄ ＩＧＢＴ、 ２１２、２６２ シリコン基板、２１３、２１６、２３３ ｐ型層、２１４、２１７ ｎ型層、２１５ ｎ−型層、２１８、２１８ａ、２１８ｂ、２１８ｃ、２１８ｄ ゲート電極、２１９ ゲート絶縁膜、２２０、２６３ａ〜２６３ｉ 領域、２２１、２２９ 配線層、２２２、２２７、２３０ 絶縁材料、２２６、２２６ａ、２２６ｂ、２２６ｃ 接続層、２２８、２２８ａ、２２８ｂ、２２８ｃ 接続部材、２３１ａ〜２３１ｉ 制御線、２３２、２３４ 主電極、２６４ 温度検出部、２６５ スイッチ、２６６ ゲート抵抗、２６７ 制御回路、２７１ 電力変換装置、２７２ ヒートシンク、２７３ セラミック基板、２７４ 電極、２７５ 端子、２７６、２７８ 配線、２７７ 導電ブロック、３０１、３０２、３１１、３１２ 方向、４０１ シリコン単結晶基板、４０２ トレンチゲート電極、４０３ メサ部、４０４ 上層電極配線、４０５ 第１の層間絶縁膜（バッファー絶縁膜）、４０６ 第２の層間絶縁膜、４０７ 第３の層間絶縁膜（キャップ絶縁膜）、４０８ コンタクトライン、４０９ コンタクトを取るための金属（Ｔｉ）、４１０ バリア金属（ＴｉＮ）、４１１ 埋め込みコンタクト金属（Ｗ）、４１２ フォトレジスト、４１３ シリコン酸化膜、４１４ フォトレジスト、４１５ バリアメタル、４１６ Ａｌ（アルミニウム）、４２０ ボイド

Claims (16)

  1. 第１の方向に沿ってストライプ状に延在するトレンチを有する半導体層と、
    前記トレンチ内に充填され、前記半導体層内に流れる電流を制御するゲート電極と、
    前記ゲート電極よりも導電率が高い材料からなり前記第１の方向に沿って前記ゲート電極に接続されたストライプ状のゲートプラグと、
    を備え、
    前記半導体層は、
    第１導電型の第１半導体層と、
    前記第１半導体層の上面の一部に設けられた第２導電型の第２半導体層と、
    前記第２半導体層上の一部に設けられた第１導電型の第３半導体層と、
    前記第１半導体層の下面上に設けられた第２導電型の第４半導体層と、
    を有したことを特徴とする電力用半導体素子。
  2. 前記半導体層と前記ゲート電極とを絶縁するゲート絶縁膜と、
    前記半導体層に接続されたエミッタプラグと、
    をさらに備え、
    前記エミッタプラグの先端が前記第２半導体層に到達するように前記半導体層内に埋め込まれていることを特徴とする請求項１記載の電力用半導体素子。
  3. 前記半導体層上に設けられ、その内部に前記ゲートプラグの少なくとも一部及び前記エミッタプラグの少なくとも一部が埋設された層間絶縁膜と、
    前記層間絶縁膜上に設けられ前記ゲートプラグに接続されたゲートパッドと、
    前記ゲートパッドと同一平面上に設けられ前記エミッタプラグに接続されたエミッタパッドと、
    をさらに備えたことを特徴とする請求項２記載の電力用半導体素子。
  4. 前記半導体層と前記層間絶縁膜との間に窒化膜が形成されていることを特徴とする請求項３記載の電力用半導体素子。
  5. 前記ゲートプラグ及び前記エミッタプラグは、それぞれ、
    コア材と、
    前記コア材と前記トレンチの内面との間に形成され、前記ゲート電極又は前記半導体層を形成する材料を含有する反応層と、
    を有することを特徴とする請求項２〜４のいずれか１つに記載の電力用半導体素子。
  6. 前記第１の方向から見て、
    前記エミッタプラグの側面における前記第３半導体層と接触している領域の長さは、前記エミッタプラグの幅の０．５倍以上であり、
    前記反応層の厚さは、２．５ナノメートルより大きく、前記エミッタプラグの幅の０．２５倍以下であることを特徴とする請求項５記載の電力用半導体素子。
  7. 前記ゲートプラグ及び前記エミッタプラグの内部には、それぞれボイドが形成されていることを特徴とする請求項２〜６のいずれか１つに記載の電力用半導体素子。
  8. 前記半導体層は、複数の前記トレンチを有し、
    前記複数のトレンチのそれぞれの内部に前記ゲート電極が充填され、
    前記第１の方向に対して垂直な方向にみた前記ゲート電極の幅は、隣接する前記ゲート電極間の領域の幅よりも広く、前記ゲート電極のそれぞれの上に前記ゲートプラグが複数本設けられたことを特徴とする請求項１〜７のいずれか１つに記載の電力用半導体素子。
  9. 第１導電型の半導体層の上部の一部に第２導電型の第２半導体層を形成し、前記第２半導体層上の一部に第１導電型の第３半導体層を形成し、前記半導体層の下部に第２導電型の第４半導体層を形成する工程と、
    前記半導体層の上面に、第１の方向に沿ってストライプ状に延在する第１のトレンチ溝を形成する工程と、
    前記第１のトレンチ溝の内部に前記半導体層内に流れる電流を制御するゲート電極を形成する工程と、
    前記ゲート電極の上面に前記第１の方向に沿ってストライプ状に延在する第２のトレンチ溝を形成すると共に、前記半導体層の上面における前記ゲート電極間の領域に前記第１の方向に沿ってストライプ状に延在する第３のトレンチ溝を形成する工程と、
    前記第２及び第３のトレンチ溝の内面上に、前記半導体層を形成する材料及び前記ゲート電極を形成する材料と反応可能な導電材料をＣＶＤ法により堆積させ、前記導電材料を前記半導体層を形成する材料及び前記ゲート電極を形成する材料と反応させて反応層を形成する工程と、
    前記反応層上に、前記ゲート電極よりも導電率が高い材料をＣＶＤ法により堆積させる工程と、
    を備えたことを特徴とする電力用半導体素子の製造方法。
  10. 前記第２及び第３のトレンチ溝を形成する工程において、前記第１の方向から見て、前記第３のトレンチ溝の側面における前記第３半導体層と接触している領域の長さを、前記第３のトレンチ溝の幅の０．５倍以上とし、
    前記反応層を形成する工程において、前記導電材料の堆積量を１ナノメートルより大きく、前記第３のトレンチ溝の幅の０．１倍以下とすることを特徴とする請求項９記載の電力用半導体素子の製造方法。
  11. ゲート電極を形成する工程と前記第２及び第３のトレンチ溝を形成する工程との間に、
    第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に第２の絶縁層を形成する工程と、
    をさらに備え、
    前記第２及び第３のトレンチ溝を形成する工程は、前記第１の絶縁層のエッチング速度が前記第２の絶縁層のエッチング速度よりも速くなるような条件でエッチングを行う工程を有することを特徴とする請求項９または１０に記載の電力用半導体素子の製造方法。
  12. 半導体基板と、
    前記半導体基板を流れる電流を制御する複数のゲート電極の少なくともいずれかに接続され、前記半導体基板の上面に第１の方向に延びるように設けられた複数本のコンタクト線と、
    前記半導体基板上に設けられ前記第１の方向と交差する第２の方向に延びる複数本の制御線と、
    前記複数本の制御線のそれぞれを前記複数本のコンタクト線の少なくとも１本に接続する接続部材と、
    を備え、
    前記複数のゲート電極は、前記コンタクト線及び前記接続部材を介して接続された前記制御線毎に複数のグループに分けられていることを特徴とする電力用半導体素子。
  13. 前記半導体基板と前記ゲート電極とを絶縁するゲート絶縁膜と、
    前記半導体基板の上面における前記ゲート電極間の領域に前記第１の方向に沿って接続された他のコンタクト線と、
    前記半導体基板の上方に設けられた第１の主電極と、
    前記半導体基板の下方に設けられた第２の主電極と、
    前記第１の主電極と前記他のコンタクト線とを接続する接続部材と、
    をさらに備え、
    前記半導体基板は、
    第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２半導体層上の少なくとも一部に設けられた第１導電型の第３半導体層と、
    を有し、
    前記ゲート電極は、前記第３半導体層及び前記第２半導体層を貫通して前記第１半導体層の深さに達するように前記半導体基板に埋め込まれていることを特徴とする請求項１２記載の電力用半導体素子。
  14. 前記半導体基板の上面に設定された複数の領域毎に設けられ、前記半導体基板における前記領域の温度をそれぞれ検出する複数の温度検出部をさらに備え、
    それぞれの前記グループに属する前記ゲート電極は、相互に異なる前記領域に配置されており、前記温度検出部が所定の温度を超える温度を検出したときは、その温度検出部と同じ前記領域に配置された前記ゲート電極に接続された前記制御線に、前記領域を非導通とするような電位を印加することを特徴とする請求項１２または１３に記載の電力用半導体素子。
  15. 半導体基板に複数のゲート電極が設けられた電力用半導体素子の駆動方法であって、
    所定の周波数未満の周波数で駆動するときは、全ての前記ゲート電極に同一のゲート駆動信号を入力し、前記所定の周波数以上の周波数で駆動するときは、一部の前記ゲート電極のみに前記ゲート駆動信号を入力し、残りの前記ゲート電極には前記半導体基板を非導通とする電位を印加することを特徴とする電力用半導体素子の駆動方法。
  16. 半導体基板に複数のゲート電極が設けられた電力用半導体素子の駆動方法であって、
    前記半導体基板に設定された複数の領域毎に前記半導体基板の温度を検出し、一の前記領域において所定の温度を超える温度が検出されたときは、前記一の領域に配置された前記ゲート電極に前記一の領域を非導通とするような電位を印加することを特徴とする電力用半導体素子の駆動方法。
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