JP2001284587A - 半導体装置およびその製造方法 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】本発明は、Ｕ−ＭＯＳＦＥＴにおいて、タング
ステンゲートを採用できるようにすることを最も主要な
特徴としている。 【解決手段】たとえば、ゲートトレンチ１２内にポリシ
リコンを埋め込んでダミー電極１６を形成した後、ゲッ
ター処理などの高温熱処理工程を実施する。この後、ゲ
ートトレンチ１２内のポリシリコンを除去し、再度、ゲ
ートトレンチ１２内にタングステン膜を埋め込んでトレ
ンチゲート電極１８を形成する。こうすることで、熱に
よるタングステン膜の収縮を抑え、トレンチ１２内に隙
間ができるのを防ぐ構成となっている。
ステンゲートを採用できるようにすることを最も主要な
特徴としている。 【解決手段】たとえば、ゲートトレンチ１２内にポリシ
リコンを埋め込んでダミー電極１６を形成した後、ゲッ
ター処理などの高温熱処理工程を実施する。この後、ゲ
ートトレンチ１２内のポリシリコンを除去し、再度、ゲ
ートトレンチ１２内にタングステン膜を埋め込んでトレ
ンチゲート電極１８を形成する。こうすることで、熱に
よるタングステン膜の収縮を抑え、トレンチ１２内に隙
間ができるのを防ぐ構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、第３世代のトレ
ンチゲート型ＭＯＳＦＥＴ（Ｕ−ＭＯＳＦＥＴ）やトレ
ンチゲート型ＩＧＢＴ（Ｕ−ＩＧＢＴ）に関する。
びその製造方法に関するもので、特に、第３世代のトレ
ンチゲート型ＭＯＳＦＥＴ（Ｕ−ＭＯＳＦＥＴ）やトレ
ンチゲート型ＩＧＢＴ（Ｕ−ＩＧＢＴ）に関する。
【０００２】
【従来の技術】近年、パワーＭＯＳＦＥＴは、市場から
さらなる小型化、省エネルギー化、低価格化などが求め
られている。このような要求に対応するため、第３世代
のＵ−ＭＯＳＦＥＴの開発が行われている。
さらなる小型化、省エネルギー化、低価格化などが求め
られている。このような要求に対応するため、第３世代
のＵ−ＭＯＳＦＥＴの開発が行われている。
【０００３】この第３世代のＵ−ＭＯＳＦＥＴにおい
て、従来から用いられているリンドープポリシリコンに
代え、トレンチゲートの電極材料にメタルを用いること
によって、ゲート抵抗の低減によるスイッチング特性の
向上を図る研究が進められている。
て、従来から用いられているリンドープポリシリコンに
代え、トレンチゲートの電極材料にメタルを用いること
によって、ゲート抵抗の低減によるスイッチング特性の
向上を図る研究が進められている。
【０００４】図６は、Ｕ−ＭＯＳＦＥＴのトレンチゲー
トの電極材料として、タングステン（Ｗ）を用いた場合
を例に示すものである。
トの電極材料として、タングステン（Ｗ）を用いた場合
を例に示すものである。
【０００５】この場合、たとえば図６（ａ）に示すよう
に、半導体基板１０１の主表面には、ゲートトレンチ１
０２，１０２が形成されている。上記基板１０１は、ｎ
+ 型のシリコン基板１０１ａ上にｎ- 型のエピタキシャ
ル層１０１ｂが形成され、このエピタキシャル層１０１
ｂにｐ型不純物領域（ｐベース領域）１０１ｃとｎ+型
不純物領域（ｎ+ ソース領域）１０１ｄとが設けられた
構造になっている。
に、半導体基板１０１の主表面には、ゲートトレンチ１
０２，１０２が形成されている。上記基板１０１は、ｎ
+ 型のシリコン基板１０１ａ上にｎ- 型のエピタキシャ
ル層１０１ｂが形成され、このエピタキシャル層１０１
ｂにｐ型不純物領域（ｐベース領域）１０１ｃとｎ+型
不純物領域（ｎ+ ソース領域）１０１ｄとが設けられた
構造になっている。
【０００６】上記ゲートトレンチ１０２，１０２は、上
記基板１０１の主表面からエピタキシャル層１０１ｂに
達する深さで形成されている。上記ゲートトレンチ１０
２，１０２内の、上記基板１０１の表面にはゲート酸化
膜１０３，１０３が形成され、これらゲート酸化膜１０
３，１０３（必要に応じて、さらに、チタン（Ｔｉ）膜
／チタンナイトライド（ＴｉＮ）膜）を介して、上記ゲ
ートトレンチ１０２，１０２内にはタングステン膜から
なるトレンチゲート電極（タングステンゲート）１０
４，１０４が埋め込まれている。
記基板１０１の主表面からエピタキシャル層１０１ｂに
達する深さで形成されている。上記ゲートトレンチ１０
２，１０２内の、上記基板１０１の表面にはゲート酸化
膜１０３，１０３が形成され、これらゲート酸化膜１０
３，１０３（必要に応じて、さらに、チタン（Ｔｉ）膜
／チタンナイトライド（ＴｉＮ）膜）を介して、上記ゲ
ートトレンチ１０２，１０２内にはタングステン膜から
なるトレンチゲート電極（タングステンゲート）１０
４，１０４が埋め込まれている。
【０００７】しかしながら、タングステン膜は、たとえ
ば図７に示すように、熱を加えることによってグレイン
が変化するという性質がある。
ば図７に示すように、熱を加えることによってグレイン
が変化するという性質がある。
【０００８】図８は、９００℃の温度で、３０分間、タ
ングステン膜を加熱した際の応力熱履歴（ストレス測定
結果）を示すものである。
ングステン膜を加熱した際の応力熱履歴（ストレス測定
結果）を示すものである。
【０００９】このように、タングステン膜は加熱により
膜のストレスが変化し、収縮することがわかる（温度が
下がっても、元の状態には戻らない）。
膜のストレスが変化し、収縮することがわかる（温度が
下がっても、元の状態には戻らない）。
【００１０】そのため、たとえば、トレンチゲートの電
極材料にリンドープポリシリコン（成膜温度５６０℃）
を用いる現行の製造プロセスを適用して、タングステン
ゲート１０４，１０４を形成しようとすると、タングス
テン膜はゲッター処理（９００〜９５０℃）などの熱工
程による影響をもろに受けることになる。
極材料にリンドープポリシリコン（成膜温度５６０℃）
を用いる現行の製造プロセスを適用して、タングステン
ゲート１０４，１０４を形成しようとすると、タングス
テン膜はゲッター処理（９００〜９５０℃）などの熱工
程による影響をもろに受けることになる。
【００１１】その結果、たとえば図６（ｂ）に示すよう
に、タングステン膜が収縮して、ゲートトレンチ１０
２，１０２内に隙間１０５を生じたり、図示していない
層間絶縁膜となるＵＤＯ（Ｕｎ Ｄｏｐｅｄ Ｏｘｉｄ
ｅ）膜とのストレス差が大きくなって、タングステン膜
が剥がれたりする。
に、タングステン膜が収縮して、ゲートトレンチ１０
２，１０２内に隙間１０５を生じたり、図示していない
層間絶縁膜となるＵＤＯ（Ｕｎ Ｄｏｐｅｄ Ｏｘｉｄ
ｅ）膜とのストレス差が大きくなって、タングステン膜
が剥がれたりする。
【００１２】すなわち、現行の製造プロセスにおいて
は、タングステン膜を埋め込んだ後にゲッター処理など
を行うため、タングステン膜に対して必ず８００℃以上
の高温熱処理工程が行われることになる結果、トレンチ
の内部に隙間ができるなどの問題があった。
は、タングステン膜を埋め込んだ後にゲッター処理など
を行うため、タングステン膜に対して必ず８００℃以上
の高温熱処理工程が行われることになる結果、トレンチ
の内部に隙間ができるなどの問題があった。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、トレンチゲートの電極材料にメタルを用い
ることで、ゲート抵抗を低減し、スイッチング特性の向
上を図ることができるものの、タングステン膜は熱が加
えられると収縮するため、現行の製造プロセスを適用し
ようとすると、ゲートトレンチ内に隙間が発生するなど
の問題があった。
においては、トレンチゲートの電極材料にメタルを用い
ることで、ゲート抵抗を低減し、スイッチング特性の向
上を図ることができるものの、タングステン膜は熱が加
えられると収縮するため、現行の製造プロセスを適用し
ようとすると、ゲートトレンチ内に隙間が発生するなど
の問題があった。
【００１４】そこで、この発明は、隙間の発生などを抑
えつつ、ゲート抵抗を低減でき、スイッチング特性の向
上を図ることが可能な半導体装置およびその製造方法を
提供することを目的としている。
えつつ、ゲート抵抗を低減でき、スイッチング特性の向
上を図ることが可能な半導体装置およびその製造方法を
提供することを目的としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第１の半導体
領域と、この第１の半導体領域の一主面に形成され、前
記第１の半導体領域よりも不純物濃度が低い第１導電型
の第２の半導体領域と、この第２の半導体領域上に形成
された第２導電型の第３の半導体領域と、この第３の半
導体領域の表面領域に形成され、前記第２の半導体領域
よりも不純物濃度が高い第１導電型の第４の半導体領域
と、前記第４および第３の半導体領域を貫通し、前記第
２の半導体領域に達する深さを有して形成された複数の
トレンチゲート用溝部と、それぞれの、前記トレンチゲ
ート用溝部の内面に沿って形成されたゲート絶縁膜と、
このゲート絶縁膜を介して、前記トレンチゲート用溝部
内に低融点金属を埋め込んでなるゲート電極とを具備し
てなることを特徴とする。
めに、この発明の半導体装置にあっては、第１の半導体
領域と、この第１の半導体領域の一主面に形成され、前
記第１の半導体領域よりも不純物濃度が低い第１導電型
の第２の半導体領域と、この第２の半導体領域上に形成
された第２導電型の第３の半導体領域と、この第３の半
導体領域の表面領域に形成され、前記第２の半導体領域
よりも不純物濃度が高い第１導電型の第４の半導体領域
と、前記第４および第３の半導体領域を貫通し、前記第
２の半導体領域に達する深さを有して形成された複数の
トレンチゲート用溝部と、それぞれの、前記トレンチゲ
ート用溝部の内面に沿って形成されたゲート絶縁膜と、
このゲート絶縁膜を介して、前記トレンチゲート用溝部
内に低融点金属を埋め込んでなるゲート電極とを具備し
てなることを特徴とする。
【００１６】また、この発明の半導体装置の製造方法に
あっては、トレンチ内に、ゲート絶縁膜を介してダミー
電極材料を埋め込む工程と、高温熱処理を行った後に、
前記トレンチ内に埋め込まれた前記ダミー電極材料を除
去する工程と、前記ダミー電極材料が除去された前記ト
レンチ内に低融点金属を埋め込んで、ゲート電極を形成
する工程とを備えてなることを特徴とする。
あっては、トレンチ内に、ゲート絶縁膜を介してダミー
電極材料を埋め込む工程と、高温熱処理を行った後に、
前記トレンチ内に埋め込まれた前記ダミー電極材料を除
去する工程と、前記ダミー電極材料が除去された前記ト
レンチ内に低融点金属を埋め込んで、ゲート電極を形成
する工程とを備えてなることを特徴とする。
【００１７】さらに、この発明の半導体装置の製造方法
にあっては、第１の半導体領域の一主面に、前記第１の
半導体領域よりも不純物濃度が低い第１導電型の第２の
半導体領域が形成され、この第２の半導体領域上に第２
導電型の第３の半導体領域が形成され、この第３の半導
体領域の表面領域に、前記第２の半導体領域よりも不純
物濃度が高い第１導電型の第４の半導体領域が形成され
てなる基板に対し、前記第４および第３の半導体領域を
貫通し、前記第２の半導体領域に達する深さを有して複
数のトレンチゲート用溝部を形成する工程と、それぞれ
の、前記トレンチゲート用溝部の内面に沿って形成され
たゲート絶縁膜を介して、前記トレンチゲート用溝部内
にダミー電極材料を埋め込む工程と、前記基板に対し、
高温熱処理を施す工程と、前記トレンチゲート用溝部内
に埋め込まれた前記ダミー電極材料を除去する工程と、
前記ダミー電極材料が除去された前記トレンチゲート用
溝部内に、低融点金属を埋め込んでゲート電極を形成す
る工程とを備えてなることを特徴とする。
にあっては、第１の半導体領域の一主面に、前記第１の
半導体領域よりも不純物濃度が低い第１導電型の第２の
半導体領域が形成され、この第２の半導体領域上に第２
導電型の第３の半導体領域が形成され、この第３の半導
体領域の表面領域に、前記第２の半導体領域よりも不純
物濃度が高い第１導電型の第４の半導体領域が形成され
てなる基板に対し、前記第４および第３の半導体領域を
貫通し、前記第２の半導体領域に達する深さを有して複
数のトレンチゲート用溝部を形成する工程と、それぞれ
の、前記トレンチゲート用溝部の内面に沿って形成され
たゲート絶縁膜を介して、前記トレンチゲート用溝部内
にダミー電極材料を埋め込む工程と、前記基板に対し、
高温熱処理を施す工程と、前記トレンチゲート用溝部内
に埋め込まれた前記ダミー電極材料を除去する工程と、
前記ダミー電極材料が除去された前記トレンチゲート用
溝部内に、低融点金属を埋め込んでゲート電極を形成す
る工程とを備えてなることを特徴とする。
【００１８】この発明の半導体装置およびその製造方法
によれば、低融点金属を埋め込んだ後の熱工程を回避で
きるようになる。これにより、低融点金属が収縮したり
するのを防ぐことが可能となるものである。
によれば、低融点金属を埋め込んだ後の熱工程を回避で
きるようになる。これにより、低融点金属が収縮したり
するのを防ぐことが可能となるものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】図１は、本発明の一実施形態にかかる、第
３世代のトレンチゲート型ＭＯＳＦＥＴ（Ｕ−ＭＯＳＦ
ＥＴ）の構成例を示すものである。なお、同図（ａ）は
ゲートトレンチを透視して示す概略平面図、同図（ｂ）
は図（ａ）のｂ−ｂ線に沿う概略断面図、同図（ｃ）は
図（ａ）のｃ−ｃ線に沿う概略断面図である。
３世代のトレンチゲート型ＭＯＳＦＥＴ（Ｕ−ＭＯＳＦ
ＥＴ）の構成例を示すものである。なお、同図（ａ）は
ゲートトレンチを透視して示す概略平面図、同図（ｂ）
は図（ａ）のｂ−ｂ線に沿う概略断面図、同図（ｃ）は
図（ａ）のｃ−ｃ線に沿う概略断面図である。
【００２１】このＵ−ＭＯＳＦＥＴは、半導体基板１１
の主表面に、ゲートトレンチ（トレンチゲート用溝部）
１２，１２，…、コンタクトトレンチ（トレンチコンタ
クト用溝部）１３、および、ゲートダイレクトコンタク
ト形状のゲートの引き出し用トレンチ１４，１４，…が
形成され、上記ゲートトレンチ１２，１２，…内にゲー
ト絶縁膜とゲート電極材料（タングステン膜）とが埋め
込み形成されたトレンチゲート構造になっている。
の主表面に、ゲートトレンチ（トレンチゲート用溝部）
１２，１２，…、コンタクトトレンチ（トレンチコンタ
クト用溝部）１３、および、ゲートダイレクトコンタク
ト形状のゲートの引き出し用トレンチ１４，１４，…が
形成され、上記ゲートトレンチ１２，１２，…内にゲー
ト絶縁膜とゲート電極材料（タングステン膜）とが埋め
込み形成されたトレンチゲート構造になっている。
【００２２】上記基板１１は、ｎ+ 型のシリコン基板
（第１導電型の第１の半導体領域）１１ａ上にｎ- 型の
エピタキシャル層（第１導電型の第２の半導体領域）１
１ｂが形成され、このエピタキシャル層１１ｂにｐベー
ス領域となるｐ型不純物領域（第２導電型の第３の半導
体領域）１１ｃとｎ+ ソース領域となるｎ+ 型不純物領
域（第１導電型の第４の半導体領域）１１ｄとが形成さ
れた構造になっており、上記ゲートトレンチ１２，１
２，…および上記ゲートの引き出し用トレンチ１４，１
４，…は上記エピタキシャル層１１ｂに達する深さで形
成されている。
（第１導電型の第１の半導体領域）１１ａ上にｎ- 型の
エピタキシャル層（第１導電型の第２の半導体領域）１
１ｂが形成され、このエピタキシャル層１１ｂにｐベー
ス領域となるｐ型不純物領域（第２導電型の第３の半導
体領域）１１ｃとｎ+ ソース領域となるｎ+ 型不純物領
域（第１導電型の第４の半導体領域）１１ｄとが形成さ
れた構造になっており、上記ゲートトレンチ１２，１
２，…および上記ゲートの引き出し用トレンチ１４，１
４，…は上記エピタキシャル層１１ｂに達する深さで形
成されている。
【００２３】上記ゲートトレンチ１２，１２，…および
上記ゲートの引き出し用トレンチ１４，１４，…内の、
上記基板１１の表面には、ゲート酸化膜（ゲート絶縁
膜）１５，１５，…が形成されている。また、これらゲ
ート酸化膜１５，１５，…を介して、上記ゲートトレン
チ１２，１２，…および上記ゲートの引き出し用トレン
チ１４，１４，…内には、ポリシリコン（または、シリ
コンナイトライド（ＳｉＮ）膜）からなるダミー電極１
６，１６，…、ＴｉＮ膜からなるバリアメタル膜１７，
１７，…、および、タングステン（低融点金属）膜から
なるタングステンゲートとしてのトレンチゲート電極
（ゲート引き出し電極）１８，１８，…が埋め込まれて
いる。
上記ゲートの引き出し用トレンチ１４，１４，…内の、
上記基板１１の表面には、ゲート酸化膜（ゲート絶縁
膜）１５，１５，…が形成されている。また、これらゲ
ート酸化膜１５，１５，…を介して、上記ゲートトレン
チ１２，１２，…および上記ゲートの引き出し用トレン
チ１４，１４，…内には、ポリシリコン（または、シリ
コンナイトライド（ＳｉＮ）膜）からなるダミー電極１
６，１６，…、ＴｉＮ膜からなるバリアメタル膜１７，
１７，…、および、タングステン（低融点金属）膜から
なるタングステンゲートとしてのトレンチゲート電極
（ゲート引き出し電極）１８，１８，…が埋め込まれて
いる。
【００２４】上記コンタクトトレンチ１３は、上記ゲー
トトレンチ１２，１２，…間に、上記ｎ+ 型不純物領域
１１ｄを貫通し、上記ｐ型不純物領域１１ｃに達する深
さで形成されている。このコンタクトトレンチ１３内に
は、ＴｉＮ膜からなるバリアメタル膜１７、および、タ
ングステン（Ｗ）膜からなるコンタクト電極１９が埋め
込まれている。また、このコンタクトトレンチ１３の底
部付近には、コンタクト抵抗を低減するためのｐ+ 型不
純物領域（第２導電型の第５の半導体領域）２０が形成
されている。
トトレンチ１２，１２，…間に、上記ｎ+ 型不純物領域
１１ｄを貫通し、上記ｐ型不純物領域１１ｃに達する深
さで形成されている。このコンタクトトレンチ１３内に
は、ＴｉＮ膜からなるバリアメタル膜１７、および、タ
ングステン（Ｗ）膜からなるコンタクト電極１９が埋め
込まれている。また、このコンタクトトレンチ１３の底
部付近には、コンタクト抵抗を低減するためのｐ+ 型不
純物領域（第２導電型の第５の半導体領域）２０が形成
されている。
【００２５】なお、上記コンタクトトレンチ１３は、便
宜上、図面には１つしか示していないが、たとえば、複
数のコンタクトトレンチ１３，１３，…が各ゲートトレ
ンチ１２，１２，…で挟まれた領域内にそれぞれ形成さ
れている。
宜上、図面には１つしか示していないが、たとえば、複
数のコンタクトトレンチ１３，１３，…が各ゲートトレ
ンチ１２，１２，…で挟まれた領域内にそれぞれ形成さ
れている。
【００２６】上記基板１１の表面上には、上記ゲート酸
化膜１５を介して、層間絶縁膜としてのＵＤＯ膜２１が
形成されている。また、このＵＤＯ膜２１の上面を含
む、上記ゲートトレンチ１２，１２，…、上記コンタク
トトレンチ１３、および、上記ゲート引き出し用トレン
チ１４，１４，…の各上部には、さらに、層間絶縁膜と
してのＵＤＯ膜２２が形成されている。
化膜１５を介して、層間絶縁膜としてのＵＤＯ膜２１が
形成されている。また、このＵＤＯ膜２１の上面を含
む、上記ゲートトレンチ１２，１２，…、上記コンタク
トトレンチ１３、および、上記ゲート引き出し用トレン
チ１４，１４，…の各上部には、さらに、層間絶縁膜と
してのＵＤＯ膜２２が形成されている。
【００２７】そして、上記ＵＤＯ膜２２上に、上記コン
タクト電極１９につながる、たとえば、アルミニウム
（Ａｌ）層からなるソース電極（第１の電極）２３が形
成され、このソース電極２３が、上記ｐ+ 型不純物領域
２０を介して、上記ｐ型不純物領域１１ｃと電気的に接
続される。
タクト電極１９につながる、たとえば、アルミニウム
（Ａｌ）層からなるソース電極（第１の電極）２３が形
成され、このソース電極２３が、上記ｐ+ 型不純物領域
２０を介して、上記ｐ型不純物領域１１ｃと電気的に接
続される。
【００２８】また、上記ＵＤＯ膜２２上に、上記ゲート
引き出し電極１８，１８，…につながる、たとえば、Ａ
ｌ層からなるゲート電極２４が形成され、このゲート電
極２４が、上記ゲート引き出し電極１８，１８，…を介
して、上記トレンチゲート電極１８，１８，…と電気的
に接続される。
引き出し電極１８，１８，…につながる、たとえば、Ａ
ｌ層からなるゲート電極２４が形成され、このゲート電
極２４が、上記ゲート引き出し電極１８，１８，…を介
して、上記トレンチゲート電極１８，１８，…と電気的
に接続される。
【００２９】一方、上記シリコン基板１１ａの裏面側に
は、ドレイン電極（第２の電極）２５が形成されてい
る。
は、ドレイン電極（第２の電極）２５が形成されてい
る。
【００３０】トレンチゲートにタングステンゲートを採
用した本Ｕ−ＭＯＳＦＥＴの場合、従来のポリシリコン
を用いるＵ−ＭＯＳＦＥＴに比べ、ゲート抵抗を１／５
程度に低減でき、スイッチング特性（Ｔoff）が約３０
％も向上した。
用した本Ｕ−ＭＯＳＦＥＴの場合、従来のポリシリコン
を用いるＵ−ＭＯＳＦＥＴに比べ、ゲート抵抗を１／５
程度に低減でき、スイッチング特性（Ｔoff）が約３０
％も向上した。
【００３１】次に、図２〜図５を参照して、上記の図１
に示した構成のＵ−ＭＯＳＦＥＴの製造方法について説
明する。なお、図２〜図５はそれぞれ図１（ｃ）に対応
するＵ-ＭＯＳＦＥＴの製造工程を示す断面図である。
に示した構成のＵ−ＭＯＳＦＥＴの製造方法について説
明する。なお、図２〜図５はそれぞれ図１（ｃ）に対応
するＵ-ＭＯＳＦＥＴの製造工程を示す断面図である。
【００３２】まず、図２（ａ）に示すように、ｎ+ 型の
シリコン基板１１ａ上にｎ- 型のエピタキシャル層１１
ｂが形成された基板を用意し、この基板に対して、図示
していないガードリングＧＲの形成を行った後、ｐ型不
純物のイオン注入を行ってｐ型不純物領域１１ｃを形成
する。
シリコン基板１１ａ上にｎ- 型のエピタキシャル層１１
ｂが形成された基板を用意し、この基板に対して、図示
していないガードリングＧＲの形成を行った後、ｐ型不
純物のイオン注入を行ってｐ型不純物領域１１ｃを形成
する。
【００３３】次いで、図示していないＥＱＰＲ（Ｅｑｕ
ｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）の形成
を行った後、さらに、上記ｐ型不純物領域１１ｃにｎ型
不純物のイオン注入を行ってｎ+ 型不純物領域１１ｄを
形成し、これを半導体基板１１とする。
ｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）の形成
を行った後、さらに、上記ｐ型不純物領域１１ｃにｎ型
不純物のイオン注入を行ってｎ+ 型不純物領域１１ｄを
形成し、これを半導体基板１１とする。
【００３４】そして、図２（ｂ）に示すように、この半
導体基板１１に対して、ｐ+ 型不純物領域２０を形成す
るためのマスク（図示していない）を形成し、上記ｐ型
不純物領域１１ｃ内にｐ型不純物のイオン注入を行って
アニールし、ｐ+ 型不純物領域２０を形成する。
導体基板１１に対して、ｐ+ 型不純物領域２０を形成す
るためのマスク（図示していない）を形成し、上記ｐ型
不純物領域１１ｃ内にｐ型不純物のイオン注入を行って
アニールし、ｐ+ 型不純物領域２０を形成する。
【００３５】次に、図２（ｃ）に示す如く、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などによ
り、上記半導体基板１１の主表面にゲートトレンチ１
２，１２，…および図示していないゲートの引き出し用
トレンチ１４，１４，…を形成する。この時の、上記ゲ
ートトレンチ１２，１２，…および上記ゲートの引き出
し用トレンチ１４，１４，…の深さは、ｎ+ 型不純物領
域１１ｄとｐ型不純物領域１１ｃとを貫通し、エピタキ
シャル層１１ｂに達する深さとする。
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などによ
り、上記半導体基板１１の主表面にゲートトレンチ１
２，１２，…および図示していないゲートの引き出し用
トレンチ１４，１４，…を形成する。この時の、上記ゲ
ートトレンチ１２，１２，…および上記ゲートの引き出
し用トレンチ１４，１４，…の深さは、ｎ+ 型不純物領
域１１ｄとｐ型不純物領域１１ｃとを貫通し、エピタキ
シャル層１１ｂに達する深さとする。
【００３６】次いで、上記ゲートトレンチ１２，１２，
…および上記ゲートの引き出し用トレンチ１４，１４，
…内を熱酸化して、ゲート酸化膜１５，１５，…を形成
した後、全面にポリシリコン層を形成する。
…および上記ゲートの引き出し用トレンチ１４，１４，
…内を熱酸化して、ゲート酸化膜１５，１５，…を形成
した後、全面にポリシリコン層を形成する。
【００３７】そして、このポリシリコン層をＲＩＥ法な
どによりエッチバックして、上記ゲートトレンチ１２，
１２，…および上記ゲートの引き出し用トレンチ１４，
１４，…内にのみ残存させ、ダミー電極１６，１６，…
を形成する。
どによりエッチバックして、上記ゲートトレンチ１２，
１２，…および上記ゲートの引き出し用トレンチ１４，
１４，…内にのみ残存させ、ダミー電極１６，１６，…
を形成する。
【００３８】その後、図３（ａ）に示すように、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法などにより全面にＵＤＯ膜２１およびＢＰＳＧ
（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓｓ）膜／ＰＳＧ（Ｐｈｏｓｐｈｏ
−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓｓ）膜（いずれも図示
していない）を形成する。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法などにより全面にＵＤＯ膜２１およびＢＰＳＧ
（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓｓ）膜／ＰＳＧ（Ｐｈｏｓｐｈｏ
−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓｓ）膜（いずれも図示
していない）を形成する。
【００３９】次いで、９００〜９５０℃の温度で、ゲッ
ターのための熱処理（ゲッター処理）を行う。
ターのための熱処理（ゲッター処理）を行う。
【００４０】次に、図３（ｂ）に示すように、このＵＤ
Ｏ膜２１上に、ＰＥＰ技術を用いて、上記ゲートトレン
チ１２，１２，…および上記ゲートの引き出し用トレン
チ１４，１４，…内のダミー電極１６，１６，…を除去
するとともに、コンタクトトレンチ１３を形成するため
のマスク３１を形成する。この時、上記ゲートトレンチ
１２，１２，…および上記ゲートの引き出し用トレンチ
１４，１４，…は、トレンチ幅（ゲート酸化膜１５を形
成した後の仕上がり幅）を０．８μｍとした場合、ｉ線
の合わせずれ精度（０．２μｍ）を考慮すると、そのＰ
ＥＰ設計時の開口幅は０．３μｍ以内となる。
Ｏ膜２１上に、ＰＥＰ技術を用いて、上記ゲートトレン
チ１２，１２，…および上記ゲートの引き出し用トレン
チ１４，１４，…内のダミー電極１６，１６，…を除去
するとともに、コンタクトトレンチ１３を形成するため
のマスク３１を形成する。この時、上記ゲートトレンチ
１２，１２，…および上記ゲートの引き出し用トレンチ
１４，１４，…は、トレンチ幅（ゲート酸化膜１５を形
成した後の仕上がり幅）を０．８μｍとした場合、ｉ線
の合わせずれ精度（０．２μｍ）を考慮すると、そのＰ
ＥＰ設計時の開口幅は０．３μｍ以内となる。
【００４１】そして、図３（ｃ）に示すように、このマ
スク３１を用いて、ＲＩＥ法などによりエッチングを行
って、ＵＤＯ膜２１をパターニングする。
スク３１を用いて、ＲＩＥ法などによりエッチングを行
って、ＵＤＯ膜２１をパターニングする。
【００４２】この後、図４（ａ）に示す如く、上記パタ
ーニングされたＵＤＯ膜２１をマスクとして用いて、Ｒ
ＩＥ法などにより、上記ゲートトレンチ１２，１２，…
および上記ゲートの引き出し用トレンチ１４，１４，…
内のダミー電極１６，１６，…を除去するとともに、上
記コンタクトトレンチ１３を同時に形成する。この時
の、上記コンタクトトレンチ１３の深さは、ｎ+ 型不純
物領域１１ｄを貫通し、ｐ型不純物領域１１ｃ内のｐ+
型不純物領域２０に達する深さである。
ーニングされたＵＤＯ膜２１をマスクとして用いて、Ｒ
ＩＥ法などにより、上記ゲートトレンチ１２，１２，…
および上記ゲートの引き出し用トレンチ１４，１４，…
内のダミー電極１６，１６，…を除去するとともに、上
記コンタクトトレンチ１３を同時に形成する。この時
の、上記コンタクトトレンチ１３の深さは、ｎ+ 型不純
物領域１１ｄを貫通し、ｐ型不純物領域１１ｃ内のｐ+
型不純物領域２０に達する深さである。
【００４３】なお、ポリシリコンのエッチングレイトが
０．０２μｍ／秒で、シリコンのエッチングレイトが
０．０１３μｍ／秒となっているＲＩＥ装置を用いて、
仮に、コンタクトトレンチ１３が０．５μｍの深さとな
るようにエッチングを行ったとすると、上記ゲートトレ
ンチ１２，１２，…および上記ゲートの引き出し用トレ
ンチ１４，１４，…は０．７７μｍの深さでエッチング
される。
０．０２μｍ／秒で、シリコンのエッチングレイトが
０．０１３μｍ／秒となっているＲＩＥ装置を用いて、
仮に、コンタクトトレンチ１３が０．５μｍの深さとな
るようにエッチングを行ったとすると、上記ゲートトレ
ンチ１２，１２，…および上記ゲートの引き出し用トレ
ンチ１４，１４，…は０．７７μｍの深さでエッチング
される。
【００４４】次いで、図４（ｂ）に示すように、全面に
バリアメタル膜１７となるＴｉＮ膜をスパッタなどの方
法により形成する。
バリアメタル膜１７となるＴｉＮ膜をスパッタなどの方
法により形成する。
【００４５】引き続いて、図４（ｃ）に示すように、そ
のバリアメタル膜１７上にタングステン膜（Ｗ膜）３２
を形成し、上記ゲートトレンチ１２，１２，…、上記コ
ンタクトトレンチ１３、および、上記ゲートの引き出し
用トレンチ１４，１４，…内をそれぞれ同時に埋め込
む。
のバリアメタル膜１７上にタングステン膜（Ｗ膜）３２
を形成し、上記ゲートトレンチ１２，１２，…、上記コ
ンタクトトレンチ１３、および、上記ゲートの引き出し
用トレンチ１４，１４，…内をそれぞれ同時に埋め込
む。
【００４６】次に、半導体基板１１の裏面側に対し、Ｐ
ＥＰ技術によるマスクの形成、裏面剥離、レジストの除
去をそれぞれ行った後、図５（ａ）に示すように、ＣＭ
Ｐ法およびＲＩＥ法などを用いて、上記Ｗ膜３２および
上記バリアメタル膜１７を全面エッチバックし、上記ト
レンチゲート電極１８，１８，…、上記コンタクト電極
１９、および、図示していない上記ゲート引き出し電極
１８，１８，…をそれぞれ形成する。
ＥＰ技術によるマスクの形成、裏面剥離、レジストの除
去をそれぞれ行った後、図５（ａ）に示すように、ＣＭ
Ｐ法およびＲＩＥ法などを用いて、上記Ｗ膜３２および
上記バリアメタル膜１７を全面エッチバックし、上記ト
レンチゲート電極１８，１８，…、上記コンタクト電極
１９、および、図示していない上記ゲート引き出し電極
１８，１８，…をそれぞれ形成する。
【００４７】次いで、全面にＵＤＯ膜２２を堆積させた
後、ＰＥＰ技術を用いて、上記コンタクト電極１９につ
ながるコンタクト孔および上記ゲート引き出し電極１８
につながるコンタクト孔を形成するためのマスクを形成
する。
後、ＰＥＰ技術を用いて、上記コンタクト電極１９につ
ながるコンタクト孔および上記ゲート引き出し電極１８
につながるコンタクト孔を形成するためのマスクを形成
する。
【００４８】そして、図５（ｂ）に示すように、そのマ
スクにしたがって上記ＵＤＯ膜２２をラウンドＣＤＥ
（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法やＲＩ
Ｅ法などによってエッチングし、上記コンタクト電極１
９につながるコンタクト孔３３および上記ゲート引き出
し電極１８につながるコンタクト孔（図示していない）
を形成する。
スクにしたがって上記ＵＤＯ膜２２をラウンドＣＤＥ
（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法やＲＩ
Ｅ法などによってエッチングし、上記コンタクト電極１
９につながるコンタクト孔３３および上記ゲート引き出
し電極１８につながるコンタクト孔（図示していない）
を形成する。
【００４９】次いで、上記ＵＤＯ膜２２上にＡｌ膜を堆
積させた後、ＰＥＰ技術を用いてマスクを形成する。そ
して、そのマスクにしたがってＡｌ膜をエッチングし
て、上記ソース電極２３および上記ゲート電極２４を形
成するとともに、上記基板１１の裏面にＡｌ層などを形
成してドレイン電極２５を形成する。
積させた後、ＰＥＰ技術を用いてマスクを形成する。そ
して、そのマスクにしたがってＡｌ膜をエッチングし
て、上記ソース電極２３および上記ゲート電極２４を形
成するとともに、上記基板１１の裏面にＡｌ層などを形
成してドレイン電極２５を形成する。
【００５０】最後に、４５０℃の温度でシンター処理を
行って、図１に示したようなＵ−ＭＯＳＦＥＴが完成す
る。
行って、図１に示したようなＵ−ＭＯＳＦＥＴが完成す
る。
【００５１】このような構成によれば、タングステン膜
を形成した後には、シンター処理の４５０℃以上の高温
熱処理を行う工程は存在しない。そのため、タングステ
ン膜の熱によるストレスの変化やシリコン部でのタング
ステン膜の拡散を防止することが可能となる。
を形成した後には、シンター処理の４５０℃以上の高温
熱処理を行う工程は存在しない。そのため、タングステ
ン膜の熱によるストレスの変化やシリコン部でのタング
ステン膜の拡散を防止することが可能となる。
【００５２】上記したように、タングステン膜を埋め込
んだ後の熱工程を回避できるようにしている。
んだ後の熱工程を回避できるようにしている。
【００５３】すなわち、ゲートトレンチ内にタングステ
ン膜を埋め込む前に、ゲッター処理やアニールなどの高
温熱処理工程を実施するようにしている。これにより、
タングステン膜の膜質が変化して、膜のストレスが変化
するのを防止できるようになる。したがって、タングス
テン膜が収縮するのを防ぐことが可能となる結果、タン
グステンゲートによりゲート抵抗を低減させて、スイッ
チング特性の向上を図る場合においても、トレンチ内に
隙間が発生したり、タングステン膜が剥がれたりするの
を抑えることができるものである。
ン膜を埋め込む前に、ゲッター処理やアニールなどの高
温熱処理工程を実施するようにしている。これにより、
タングステン膜の膜質が変化して、膜のストレスが変化
するのを防止できるようになる。したがって、タングス
テン膜が収縮するのを防ぐことが可能となる結果、タン
グステンゲートによりゲート抵抗を低減させて、スイッ
チング特性の向上を図る場合においても、トレンチ内に
隙間が発生したり、タングステン膜が剥がれたりするの
を抑えることができるものである。
【００５４】特に、ゲートトレンチ内にタングステン膜
を埋め込む前に、高温熱処理工程を実施するようにした
場合にも、ＰＥＰの工程数は現行の製造プロセスと同様
の工程数であり、ＰＥＰの工程数が増加することもな
い。
を埋め込む前に、高温熱処理工程を実施するようにした
場合にも、ＰＥＰの工程数は現行の製造プロセスと同様
の工程数であり、ＰＥＰの工程数が増加することもな
い。
【００５５】なお、上記した本発明の一実施形態におい
ては、タングステンゲートを例に説明したが、これに限
らず、たとえば低融点金属としてはタングステン膜のほ
かにカッパー（Ｃｕ）膜やＡｌ膜などを用いることもで
きる。
ては、タングステンゲートを例に説明したが、これに限
らず、たとえば低融点金属としてはタングステン膜のほ
かにカッパー（Ｃｕ）膜やＡｌ膜などを用いることもで
きる。
【００５６】また、ダミー電極材料としてはＳｉＮ膜を
用いることも可能であり、その場合には、ウェットエッ
チングによってゲートトレンチを再形成するようにすれ
ば良い。
用いることも可能であり、その場合には、ウェットエッ
チングによってゲートトレンチを再形成するようにすれ
ば良い。
【００５７】さらに、Ｕ−ＭＯＳＦＥＴに限らず、ｐ型
のシリコン基板（第２導電型の第１の半導体領域）を用
いてなるＵ−ＩＧＢＴにも適用できる。
のシリコン基板（第２導電型の第１の半導体領域）を用
いてなるＵ−ＩＧＢＴにも適用できる。
【００５８】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００５９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、隙間の発生などを抑えつつ、ゲート抵抗を低減で
き、スイッチング特性の向上を図ることが可能な半導体
装置およびその製造方法を提供できる。
ば、隙間の発生などを抑えつつ、ゲート抵抗を低減で
き、スイッチング特性の向上を図ることが可能な半導体
装置およびその製造方法を提供できる。
【図１】この発明の一実施形態にかかるＵ−ＭＯＳＦＥ
Ｔの一構成例を示す概略図。
Ｔの一構成例を示す概略図。
【図２】同じく、製造プロセスを説明するために示すＵ
-ＭＯＳＦＥＴの概略断面図。
-ＭＯＳＦＥＴの概略断面図。
【図３】同じく、製造プロセスを説明するために示すＵ
-ＭＯＳＦＥＴの概略断面図。
-ＭＯＳＦＥＴの概略断面図。
【図４】同じく、製造プロセスを説明するために示すＵ
-ＭＯＳＦＥＴの概略断面図。
-ＭＯＳＦＥＴの概略断面図。
【図５】同じく、製造プロセスを説明するために示すＵ
-ＭＯＳＦＥＴの概略断面図。
-ＭＯＳＦＥＴの概略断面図。
【図６】従来技術とその問題点を説明するために、Ｕ−
ＭＯＳＦＥＴの構成の要部（タングステンゲート）を示
す概略断面図。
ＭＯＳＦＥＴの構成の要部（タングステンゲート）を示
す概略断面図。
【図７】同じく、タングステン膜の膜質の熱による変化
の一例を示す顕微鏡写真。
の一例を示す顕微鏡写真。
【図８】同じく、タングステン膜の応力（ストレス）熱
履歴を示す概略図。
履歴を示す概略図。
１１…半導体基板 １１ａ…ｎ+ 型のシリコン基板 １１ｂ…ｎ- 型のエピタキシャル層 １１ｃ…ｐ型不純物領域 １１ｄ…ｎ+ 型不純物領域 １２…ゲートトレンチ １３…コンタクトトレンチ １４…ゲートの引き出し用トレンチ １５…ゲート酸化膜 １６…ダミー電極 １７…バリアメタル膜 １８…トレンチゲート電極（ゲート引き出し電極） １９…コンタクト電極 ２０…ｐ+ 型不純物領域 ２１，２２…ＵＤＯ膜 ２３…ソース電極 ２４…ゲート電極 ２５…ドレイン電極 ３１…マスク ３２…タングステン膜 ３３…コンタクト孔
フロントページの続き (72)発明者 柴田 浩延 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (14)
- 【請求項１】 第１の半導体領域と、 この第１の半導体領域の一主面に形成され、前記第１の
半導体領域よりも不純物濃度が低い第１導電型の第２の
半導体領域と、 この第２の半導体領域上に形成された第２導電型の第３
の半導体領域と、 この第３の半導体領域の表面領域に形成され、前記第２
の半導体領域よりも不純物濃度が高い第１導電型の第４
の半導体領域と、 前記第４および第３の半導体領域を貫通し、前記第２の
半導体領域に達する深さを有して形成された複数のトレ
ンチゲート用溝部と、 それぞれの、前記トレンチゲート用溝部の内面に沿って
形成されたゲート絶縁膜と、 このゲート絶縁膜を介して、前記トレンチゲート用溝部
内に低融点金属を埋め込んでなるゲート電極とを具備し
てなることを特徴とする半導体装置。 - 【請求項２】 前記第１の半導体領域は、第１導電型の
半導体領域からなることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記第１の半導体領域は、第２導電型の
半導体領域からなることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記ゲート電極間に対応する、前記第４
の半導体領域を貫通し、前記第３の半導体領域に達する
深さを有して形成されたトレンチコンタクト用溝部と、 このトレンチコンタクト用溝部内に埋め込まれたコンタ
クト電極とをさらに具備してなることを特徴とする請求
項１に記載の半導体装置。 - 【請求項５】 前記ゲート絶縁膜と前記ゲート電極との
間には、少なくともダミー電極材料が設けられてなるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記低融点金属には、タングステン膜、
アルミニウム膜、カッパー膜のいずれかが用いられるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記ダミー電極材料としては、ポリシリ
コンまたはＳｉＮ膜が用いられることを特徴とする請求
項５に記載の半導体装置。 - 【請求項８】 トレンチ内に、ゲート絶縁膜を介してダ
ミー電極材料を埋め込む工程と、 高温熱処理を行った後に、前記トレンチ内に埋め込まれ
た前記ダミー電極材料を除去する工程と、 前記ダミー電極材料が除去された前記トレンチ内に低融
点金属を埋め込んで、ゲート電極を形成する工程とを備
えてなることを特徴とする半導体装置の製造方法。 - 【請求項９】 第１の半導体領域の一主面に、前記第１
の半導体領域よりも不純物濃度が低い第１導電型の第２
の半導体領域が形成され、この第２の半導体領域上に第
２導電型の第３の半導体領域が形成され、この第３の半
導体領域の表面領域に、前記第２の半導体領域よりも不
純物濃度が高い第１導電型の第４の半導体領域が形成さ
れてなる基板に対し、 前記第４および第３の半導体領域を貫通し、前記第２の
半導体領域に達する深さを有して複数のトレンチゲート
用溝部を形成する工程と、 それぞれの、前記トレンチゲート用溝部の内面に沿って
形成されたゲート絶縁膜を介して、前記トレンチゲート
用溝部内にダミー電極材料を埋め込む工程と、前記基板
に対し、高温熱処理を施す工程と、 前記トレンチゲート用溝部内に埋め込まれた前記ダミー
電極材料を除去する工程と、 前記ダミー電極材料が除去された前記トレンチゲート用
溝部内に、低融点金属を埋め込んでゲート電極を形成す
る工程とを備えてなることを特徴とする半導体装置の製
造方法。 - 【請求項１０】 前記トレンチゲート用溝部を形成する
工程の前に、前記第３の半導体領域内に、前記第３の半
導体領域よりも不純物濃度が高い第２導電型の第５の半
導体領域を形成する工程と、 前記第４の半導体領域を貫通し、前記第３の半導体領域
内の、前記第５の半導体領域に達する深さを有してトレ
ンチコンタクト用溝部を形成する工程と、 このトレンチコンタクト用溝部内に前記低融点金属を埋
め込んでコンタクト電極を形成する工程とをさらに具備
してなることを特徴とする請求項９に記載の半導体装置
の製造方法。 - 【請求項１１】 前記トレンチコンタクト用溝部を形成
する工程は、前記ゲート電極間に対し、前記トレンチゲ
ート用溝部内に埋め込まれた前記ダミー電極材料を除去
する工程と同時に行われることを特徴とする請求項１０
に記載の半導体装置の製造方法。 - 【請求項１２】 前記トレンチコンタクト用溝部内およ
び前記トレンチゲート用溝部内に前記低融点金属を埋め
込む前に、バリアメタル膜を形成する工程をさらに備
え、 前記低融点金属の埋め込みは、前記トレンチコンタクト
用溝部内および前記トレンチゲート用溝部内に対して同
時に行われることを特徴とする請求項１０に記載の半導
体装置の製造方法。 - 【請求項１３】 前記低融点金属には、タングステン
膜、アルミニウム膜、カッパー膜のいずれかが用いられ
ることを特徴とする請求項８または９に記載の半導体装
置の製造方法。 - 【請求項１４】 前記ダミー電極材料としては、ポリシ
リコンまたはＳｉＮ膜が用いられることを特徴とする請
求項８または９のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
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|---|---|---|---|
| JP2000089736A JP2001284587A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089736A JP2001284587A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284587A true JP2001284587A (ja) | 2001-10-12 |
| JP2001284587A5 JP2001284587A5 (ja) | 2007-03-22 |
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ID=18605450
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089736A Pending JP2001284587A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001284587A (ja) |
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