JP3934818B2 - 絶縁ゲート形トランジスタおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート形トランジスタおよびその製造方法に係り、例えばＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
近年、パワーデバイスとして用いられるＰチャネル型パワーＭＯＳＦＥＴにおいても、高速化高周波化、オン抵抗の低減等の要求によりその構造は微細化の一途をたどっている。しかし、パワーＭＯＳＦＥＴにおいては一方において高破壊耐量が求められており、かかる微細化による電界集中のためゲート酸化膜の局所的絶縁破壊の弊害がでてきており、その対策が求められていた。
【０００３】
以下に図９から図１８までを用いて従来のトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴの製造工程およびその構造について説明し、さらにゲート酸化膜の局所的絶縁破壊の主な原因について説明する。
【０００４】
先ず、従来のＰチャネル型パワーＭＯＳＦＥＴのトレンチゲートの製造工程を図９から順を追って説明する。図９に示すように、Ｐ＋層上にＰ型のエピタキシヤル層が形成されている半導体基板１００の表面を例えば塩酸酸化して酸化膜１０１を形成する。
【０００５】
次に、図１０に示すように、イオン注入法によって基板１００の表面に例えばリンを打ち込み、高温熱処理により拡散およびアニールすることによりパワーＭＯＳＦＥＴのベース領域となるＮ型の拡散層１０２を形成する。
【０００６】
次に、レジスト膜によるマスク（図示せず）を形成して、図１１に示すように、表面の所定の部分にイオン注入法によりリンを打ち込み拡散およびアニールを行うことによりリンを不純物とするＮ＋層を形成する。
【０００７】
次に、図１２に示すように、前記酸化膜１０１をＲＩＥ法（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ法）などを用いて除去し、続いて例えば化学気相成長法であるＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）などを用いることのより、不純物を含まないシリコン酸化膜層であるＵＤＯ層 （Ｕｎ Ｄｏｐｅｄ Ｏｘｉｄｅ層）１０３を堆積させる。
【０００８】
さらに図１２に示すように、基板表面にレジスト膜によるマスク１０４を形成し、例えばＲＩＥ法などを用いて上記ＵＤＯ層１０３の所定部分をエッチングし除去する。
【０００９】
続いて、図１３に示すように前記マスク１０４を用いて、さらに例えばＲＩＥ法などを用いた異方性エッチングによりＮ型ベース領域１０２のエッチングを行い、トレンチ１０５を形成する。
【００１０】
続いて、図１４に示すように、ＵＤＯ膜１０３およびマスク１０４を例えばＲＩＥ法など方法で除去した後、トレンチ１０５の内部を含む表面全体にシリコン酸化膜であるゲート酸化膜１０６を例えば塩酸希釈酸化法により形成する。次に，ボロンがドープされたポリシリコン１０７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）によりトレンチ１０５の内部を含む表面全体に堆積させ、トレンチ１０５の内部をポリシリコン１０７により充填する。
【００１１】
次に、所定のマスクを形成し（図示せず）、図１５に示すように、ソースが形成されるβ領域の上部に形成されている、前記ボロンがドープされたポリシリコン１０７を例えばＲＩＥ法によりエッチングして除去する。このとき図１５に示すα領域の部分の前記ボロンドープのポリシリコン１０７はゲート電極として残しておく。
【００１２】
さらに、図１６に示すように、例えばレジスト膜によるマスク（図示せず）を形成し、イオン注入法により基板表面にボロンを打ち込み、高温でボロンを拡散させるためのアニールをすることによって活性化しＰ型ソース領域１０８を形成する。
【００１３】
次に、図１７に示すように、層間絶縁膜１０９を例えばＣＶＤ法などによって堆積させ、所定の形状のマスク（図示せず）を形成して、例えばＲＩＥ法などによってエッチングを行う。
【００１４】
最後に、図１８に示すように、電極材として例えばＡｌ層１１０などをスパッタ法などにより堆積させた後、所定の形状にエッチングして、ベース電極およびソース電極（図示せず）を形成する。さらにドレイン電極（図示せず）を基板１００のＰ＋層の裏面に形成する。
【００１５】
以上が、従来技術におけるトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴの製造方法である。このＭＯＳＦＥＴは縦型の構造をしている。Ｎ形ベース層１０２はゲート電圧によりトレンチ部に添ってＰ形に反転してチャネルが形成され、表面側のソースと裏面側のドレイン間が導通する。従ってチャネル長はＮ形ベース層１０２の厚さによりフォトリソグラフィの加工精度によらず正確に定まり、短チャネルが容易に形成されるためオン抵抗の低減が可能である。
【００１６】
しかし、図１８に示すトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴおいては、トレンチ１０５の終端のゲート酸化膜１０６、即ちゲート電極ポリシリコンの引き出し部のトレンチ１０５の上部コーナー１１１におけるゲート酸化膜１０６は、平坦部またはトレンチ側壁のゲート酸化膜１０６よりも酸化膜の膜厚が酸化応力により薄くなる。しかも、シリコン表面の形状は直角に近くなっており、平坦部に比較し鋭くなるため、電界集中が生じゲート酸化膜１０６の絶縁破壊の原因となっていた。
【００１７】
【発明が解決しようとする課題】
図９〜図１８に示すような製造方法および図１８に示すような構造では、トレンチの上部終端部のゲート電極ポリシリコンの引出し部のゲート酸化膜は、平坦部またはトレンチの側壁部よりもその膜厚が薄くなる。さらに、Ｓｉ表面の形状は鋭くなり、電界が集中することによってゲートの絶縁破壊の原因となっていた。
【００１８】
本発明は上記のような事情を考慮してなされたものであり、トレンチ上部終端のゲート電極ポリシリコン引出し部のゲート絶縁膜の絶縁破壊を防止できる絶縁ゲート形トランジスタおよびその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の一態様に係る絶縁ゲート形トランジスタは、順次積層されて形成された第１導電形の第１の半導体層、第２導電形の第２の半導体層、および第１導電形の第３の半導体層と、前記第３の半導体層の表面から前記第２の半導体層を経て前記第１の半導体層に達する溝部と、少なくとも前記溝部の表面に形成されたゲート絶縁膜およびゲート電極を有し、前記第３の半導体層と前記第１の半導体層間の電気的導通が前記ゲート電極に加えられる電圧により制御される絶縁ゲート形トランジスタにおいて、前記溝部の全体のうち、前記溝部の終端におけるゲート電極引き出し部の上部コーナー部のゲート絶縁膜の膜厚のみが前記溝部の他の部分より厚く形成されている。
【００２０】
また、前記厚いゲート絶縁膜に接する第３の半導体層には前記溝部の他の部分よりも高濃度の不純物原子がドープされている絶縁ゲート形トランジスタであり、さらに、前記絶縁ゲート形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記高濃度の不純物原子は砒素原子である絶縁ゲート形トランジスタであり、また前記溝部はその断面が矩形またはＵ字形のトレンチである絶縁ゲート形トランジスタである。
【００２１】
また本発明の一態様に係る絶縁ゲート形トランジスタの製造方法は、第１導電形の第１の半導体層の表面に第２導電形の第２の半導体層を形成する工程と、前記第２の半導体層の表面のベース電極およびソース電極を取り出す部分と溝部の終端部分における上部のゲート電極引き出し部を形成する予定である箇所の近傍とに、それぞれ前記第２の半導体層の不純物濃度より高濃度の第２導電形の第１，第２の領域を形成する工程と、前記第２の領域、前記第２の半導体層を経て前記第１の半導体層に達する溝部を形成する工程と、前記溝部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面にゲート電極材を堆積する工程と、前記第２の半導体層の表面の所定の部分に第１導電形の第３の半導体層を形成する工程とを有し、前記溝部にゲート絶縁膜を形成する工程において、前記第２の領域による増速酸化により前記溝部の終端部分における上面コーナー部のゲート絶縁膜の膜厚を他の部分の膜厚より厚くする。
【００２２】
また、前記絶縁ゲート形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記高濃度の第２導電形の第１の領域の不純物原子は砒素原子である絶縁ゲート形トランジスタの製造方法である。
【００２３】
【発明の実施の形態】
本発明は以下の実施の形態を図面を用いて説明するが、本発明はここで説明する実施の形態に限定されるものではない。下記実施の形態は発明の目的を逸脱しない限りにおいて多様に変形することができる。
【００２４】
本発明の実施の形態を以下に図１から図８を用いて説明する。本実施の形態に係るトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴのトレンチゲートの製造工程を図１から順を追って説明する。なお、本発明は以下説明するトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴに限定されるものではなく、例えばＶ溝形ＦＥＴなど他のＭＯＳＦＥＴにも適用可能である。
【００２５】
本実施の形態に係るトレンチゲートの製造工程は、先に説明した従来の技術における図９から図１０までの製造工程は同様である。即ち、Ｐ＋層上にＰ型エピタキシヤル層が形成されている半導体基板の表面を例えば塩酸酸化してシリコン酸化膜１を形成する。次に、イオン注入法によってＰ型基板の表面に例えばリンを打ち込み、高温でアニールすることにより拡散させてＰチャネル型パワーＭＯＳＦＥＴのベース領域となるＮ型の拡散層２を形成する。
【００２６】
それ以降が本発明と従来技術の製造工程の違うところであるので、図１からその後の工程を説明する。
【００２７】
図１に示すように、Ｎ型の拡散層２を形成した基板の表面に例えばレジスト膜による所定のマスク（図示せず）を形成して、表面からイオン注入法により例えば砒素をトレンチ近傍に打ち込み、リンをベース領域の電極取出し部に打ち込み、その後高温でアニールすることにより、基板表面に部分的にＮ＋層を形成する。なお、以降の工程でトレンチを形成する予定である箇所５を点線で示す。部分的にＮ＋層を形成するのは図１に示すように、将来ベース電極およびソース電極を取り出す部分１３とトレンチの終端部分の近傍１４である。イオン注入する原子は砒素に限定されるものではなく、不純物としてシリコンに注入された場合にシリコンの酸化速度を増加させる不純物となるものであれば良い。
【００２８】
次に、図２に示すように前記酸化膜１をＲＩＥ法などによりエッチングして除去し、続いて例えばＣＶＤ法などを用いて新たに不純物を含まないシリコン酸化膜を堆積させＵＤＯ層３を形成する。
【００２９】
次に図２に示すように基板表面に次の工程でトレンチを形成する部分が開口した例えばレジスト膜によるマスク４を形成する。
【００３０】
さらに、図３に示すように先ず前記マスク４を用いて例えばＲＩＥ法などによりＵＤＯ層３のエッチングを行う。さらに、例えばＲＩＥ法などを用いた異方性エッチングによりＮ型ベース領域２のエッチングを行いトレンチ５を形成する。なお、このトレンチ５はＮ型ベース領域２を貫通しその底部１５はＰ型エピタキシヤル層内に達するようにする。
【００３１】
次にマスク３およびＵＤＯ層４を例えばＲＩＥ法などを用いて除去した後、図４に示すように、先ずトレンチ５の内部を含む表面全体に、例えば塩酸希釈酸化法によりシリコンの酸化膜であるゲート酸化膜６を形成する。ゲート酸化膜６の形成時にトレンチ５の終端部分１２のＮ＋層１４の表面は、高濃度にドープされた砒素による増速酸化の効果で、その部分だけトレンチ内部等の他の部分よりも約２倍程度酸化膜の厚さが厚くなる。このため、従来技術において問題点であったトレンチ肩部の電界集中によるゲート絶縁膜の破壊が緩和される。
【００３２】
次に，ボロンがドープされたポリシリコン７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ 法）によりトレンチ５の内部を含む表面全体に堆積させ、トレンチ５の内部をポリシリコン７により充填する。
【００３３】
次に、図５に示すように、ソース領域８（図６参照）が形成されるβ部分の上部に当たる前記ボロンがドープされたポリシリコン７を例えばＲＩＥ法により平坦にエッチングしてその表面層を除去する。このとき、ゲート電極となるα部分の前記ボロンがドープされたポリシリコン層７は残される。
【００３４】
さらに、後の工程でゲート電極を形成するα部分をマスク（図示せず）し、β部分に図６に示すようにイオン注入法によりボロンを打ち込み、高温熱処理によりボロンを拡散させることによってソース領域８を形成する。
【００３５】
次に、図７に示すように、シリコン酸化膜またはシリコン窒化膜またはそれらの積層膜からなる層間絶縁膜９を例えばＣＶＤ法などによって堆積させ、電極取出しのための開口部を形成するためのマスク（図示せず）を形成し、例えばＲＩＥ法などによってエッチングを行う。図７ではβ部分を示しているが、α部分のポリシリコン７上にも上記層間絶縁膜９が形成され、ゲート電極取出しのための開口部が形成される。なお、層間絶縁膜９としては、例えばＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、およびＵＤＯ膜からなる３層構造の絶縁膜を用いることもできる。
【００３６】
最後に、図８に示すように、電極材として例えばアルミニュウム層１０などをスパッタ法などにより堆積させた後、パターニングしてα部分にゲート電極、β部分にベース電極およびソース電極を形成する。さらにドレイン電極（図示せず）をＰ型基板のＰ＋層の裏面に形成する。
【００３７】
以上に記載の本発明の工程を用いることにより、トレンチの上部終端のゲート電極ポリシリコン引出し部のトレンチ上部コーナーに高濃度砒素でＮ＋層１４を形成することによって、ゲート酸化時に不純物である砒素の特徴であるシリコンの増速酸化により、トレンチ上部コーナーのゲート酸化膜を厚くすることができ、ゲート耐量を向上することができる。
【００３８】
しかも、上記トレンチ近傍の高濃度砒素Ｎ＋層１４は、Ｐチャネル型パワーＭＯＳＦＥＴのベース領域の電極取出し部が十分に低抵抗のコンタクトが取れるようこの電極形成部に設けられる高濃度のＮ＋領域１３と同時に形成することが可能であり、イオン注入工程を増やす事なく形成し得る。
【００３９】
本発明を用いるＰチャネル型パワーＭＯＳＦＥＴにおいては、トレンチ上部終端のゲート電極ポリシリコン引出し部のトレンチ上部コーナーに、例えば高濃度砒素を不純物とするＮ＋層を形成することによって、この部分についてゲート酸化時に高濃度砒素不純物を含むシリコンの特徴である増速酸化を行う。かかる酸化により、従来の酸化時間と同じ時間でトレンチ上部コーナーのみゲート酸化膜を他の部分と比較し例えば約２倍程度厚くすることができる。このため、コーナ部のゲート絶縁膜の絶縁破壊耐量を向上することができる。
【００４０】
上記説明においては、主にトレンチゲート形Ｐ型パワーＭＯＳＦＥＴの製造工程について説明したが、Ｐ型に限らずＮ型パワーＭＯＳＦＥＴのゲート絶縁膜の耐圧向上に適用することも可能である。またトレンチゲート形に限定されるものではなく、いわゆるＶ溝形のＭＯＳＦＥＴに適用することも可能である。
【００４１】
【発明の効果】
従来の酸化時間と同じ時間でトレンチ上部コーナーのみゲート酸化膜を他の部分と比較し例えば約２倍程度厚くすることができる。このため、コーナ部のゲート絶縁膜の絶縁破壊耐量を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図２】図１に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図３】図２に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図４】図３に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図５】図４に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜視図。
【図６】図５に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図７】図６に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図８】図７に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図９】従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】図９に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１１】図１０に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１２】図１１に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１３】図１２に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１４】図１３に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１５】図１４に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜視図。
【図１６】図１５に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１７】図１６に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１８】図１７に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【符号の説明】
１、１０１…酸化膜
２、１０２…Ｎ型ベース領域
３、１０３…ＵＤＯ
４、１０４…マスク
５、１０５…トレンチ
６、１０６…ゲート酸化膜
７、１０７…Ｂがドープされたポリシリコン
８、１０８…ソース領域
９、１０９…層間絶縁膜
１０、１１０…Ａｌ
１２、１１１…ゲート電極ポリシリコンの引き出し部のトレンチ上部コーナー
１３、…ベース電極を取出部
１４、…トレンチ上部終端部分の近傍
１５、…トレンチ底部
１００…Ｐ型のエビタキシヤル層が形成されている半導体基板
α…ボロンがドープされたポリシリコンがエッチングされていない領域
β…上面のボロンがドープされたポリシリコンがエッチングで除去されたソース形成領域
【発明の属する技術分野】
本発明は、絶縁ゲート形トランジスタおよびその製造方法に係り、例えばＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
近年、パワーデバイスとして用いられるＰチャネル型パワーＭＯＳＦＥＴにおいても、高速化高周波化、オン抵抗の低減等の要求によりその構造は微細化の一途をたどっている。しかし、パワーＭＯＳＦＥＴにおいては一方において高破壊耐量が求められており、かかる微細化による電界集中のためゲート酸化膜の局所的絶縁破壊の弊害がでてきており、その対策が求められていた。
【０００３】
以下に図９から図１８までを用いて従来のトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴの製造工程およびその構造について説明し、さらにゲート酸化膜の局所的絶縁破壊の主な原因について説明する。
【０００４】
先ず、従来のＰチャネル型パワーＭＯＳＦＥＴのトレンチゲートの製造工程を図９から順を追って説明する。図９に示すように、Ｐ＋層上にＰ型のエピタキシヤル層が形成されている半導体基板１００の表面を例えば塩酸酸化して酸化膜１０１を形成する。
【０００５】
次に、図１０に示すように、イオン注入法によって基板１００の表面に例えばリンを打ち込み、高温熱処理により拡散およびアニールすることによりパワーＭＯＳＦＥＴのベース領域となるＮ型の拡散層１０２を形成する。
【０００６】
次に、レジスト膜によるマスク（図示せず）を形成して、図１１に示すように、表面の所定の部分にイオン注入法によりリンを打ち込み拡散およびアニールを行うことによりリンを不純物とするＮ＋層を形成する。
【０００７】
次に、図１２に示すように、前記酸化膜１０１をＲＩＥ法（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ法）などを用いて除去し、続いて例えば化学気相成長法であるＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）などを用いることのより、不純物を含まないシリコン酸化膜層であるＵＤＯ層 （Ｕｎ Ｄｏｐｅｄ Ｏｘｉｄｅ層）１０３を堆積させる。
【０００８】
さらに図１２に示すように、基板表面にレジスト膜によるマスク１０４を形成し、例えばＲＩＥ法などを用いて上記ＵＤＯ層１０３の所定部分をエッチングし除去する。
【０００９】
続いて、図１３に示すように前記マスク１０４を用いて、さらに例えばＲＩＥ法などを用いた異方性エッチングによりＮ型ベース領域１０２のエッチングを行い、トレンチ１０５を形成する。
【００１０】
続いて、図１４に示すように、ＵＤＯ膜１０３およびマスク１０４を例えばＲＩＥ法など方法で除去した後、トレンチ１０５の内部を含む表面全体にシリコン酸化膜であるゲート酸化膜１０６を例えば塩酸希釈酸化法により形成する。次に，ボロンがドープされたポリシリコン１０７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）によりトレンチ１０５の内部を含む表面全体に堆積させ、トレンチ１０５の内部をポリシリコン１０７により充填する。
【００１１】
次に、所定のマスクを形成し（図示せず）、図１５に示すように、ソースが形成されるβ領域の上部に形成されている、前記ボロンがドープされたポリシリコン１０７を例えばＲＩＥ法によりエッチングして除去する。このとき図１５に示すα領域の部分の前記ボロンドープのポリシリコン１０７はゲート電極として残しておく。
【００１２】
さらに、図１６に示すように、例えばレジスト膜によるマスク（図示せず）を形成し、イオン注入法により基板表面にボロンを打ち込み、高温でボロンを拡散させるためのアニールをすることによって活性化しＰ型ソース領域１０８を形成する。
【００１３】
次に、図１７に示すように、層間絶縁膜１０９を例えばＣＶＤ法などによって堆積させ、所定の形状のマスク（図示せず）を形成して、例えばＲＩＥ法などによってエッチングを行う。
【００１４】
最後に、図１８に示すように、電極材として例えばＡｌ層１１０などをスパッタ法などにより堆積させた後、所定の形状にエッチングして、ベース電極およびソース電極（図示せず）を形成する。さらにドレイン電極（図示せず）を基板１００のＰ＋層の裏面に形成する。
【００１５】
以上が、従来技術におけるトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴの製造方法である。このＭＯＳＦＥＴは縦型の構造をしている。Ｎ形ベース層１０２はゲート電圧によりトレンチ部に添ってＰ形に反転してチャネルが形成され、表面側のソースと裏面側のドレイン間が導通する。従ってチャネル長はＮ形ベース層１０２の厚さによりフォトリソグラフィの加工精度によらず正確に定まり、短チャネルが容易に形成されるためオン抵抗の低減が可能である。
【００１６】
しかし、図１８に示すトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴおいては、トレンチ１０５の終端のゲート酸化膜１０６、即ちゲート電極ポリシリコンの引き出し部のトレンチ１０５の上部コーナー１１１におけるゲート酸化膜１０６は、平坦部またはトレンチ側壁のゲート酸化膜１０６よりも酸化膜の膜厚が酸化応力により薄くなる。しかも、シリコン表面の形状は直角に近くなっており、平坦部に比較し鋭くなるため、電界集中が生じゲート酸化膜１０６の絶縁破壊の原因となっていた。
【００１７】
【発明が解決しようとする課題】
図９〜図１８に示すような製造方法および図１８に示すような構造では、トレンチの上部終端部のゲート電極ポリシリコンの引出し部のゲート酸化膜は、平坦部またはトレンチの側壁部よりもその膜厚が薄くなる。さらに、Ｓｉ表面の形状は鋭くなり、電界が集中することによってゲートの絶縁破壊の原因となっていた。
【００１８】
本発明は上記のような事情を考慮してなされたものであり、トレンチ上部終端のゲート電極ポリシリコン引出し部のゲート絶縁膜の絶縁破壊を防止できる絶縁ゲート形トランジスタおよびその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の一態様に係る絶縁ゲート形トランジスタは、順次積層されて形成された第１導電形の第１の半導体層、第２導電形の第２の半導体層、および第１導電形の第３の半導体層と、前記第３の半導体層の表面から前記第２の半導体層を経て前記第１の半導体層に達する溝部と、少なくとも前記溝部の表面に形成されたゲート絶縁膜およびゲート電極を有し、前記第３の半導体層と前記第１の半導体層間の電気的導通が前記ゲート電極に加えられる電圧により制御される絶縁ゲート形トランジスタにおいて、前記溝部の全体のうち、前記溝部の終端におけるゲート電極引き出し部の上部コーナー部のゲート絶縁膜の膜厚のみが前記溝部の他の部分より厚く形成されている。
【００２０】
また、前記厚いゲート絶縁膜に接する第３の半導体層には前記溝部の他の部分よりも高濃度の不純物原子がドープされている絶縁ゲート形トランジスタであり、さらに、前記絶縁ゲート形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記高濃度の不純物原子は砒素原子である絶縁ゲート形トランジスタであり、また前記溝部はその断面が矩形またはＵ字形のトレンチである絶縁ゲート形トランジスタである。
【００２１】
また本発明の一態様に係る絶縁ゲート形トランジスタの製造方法は、第１導電形の第１の半導体層の表面に第２導電形の第２の半導体層を形成する工程と、前記第２の半導体層の表面のベース電極およびソース電極を取り出す部分と溝部の終端部分における上部のゲート電極引き出し部を形成する予定である箇所の近傍とに、それぞれ前記第２の半導体層の不純物濃度より高濃度の第２導電形の第１，第２の領域を形成する工程と、前記第２の領域、前記第２の半導体層を経て前記第１の半導体層に達する溝部を形成する工程と、前記溝部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面にゲート電極材を堆積する工程と、前記第２の半導体層の表面の所定の部分に第１導電形の第３の半導体層を形成する工程とを有し、前記溝部にゲート絶縁膜を形成する工程において、前記第２の領域による増速酸化により前記溝部の終端部分における上面コーナー部のゲート絶縁膜の膜厚を他の部分の膜厚より厚くする。
【００２２】
また、前記絶縁ゲート形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記高濃度の第２導電形の第１の領域の不純物原子は砒素原子である絶縁ゲート形トランジスタの製造方法である。
【００２３】
【発明の実施の形態】
本発明は以下の実施の形態を図面を用いて説明するが、本発明はここで説明する実施の形態に限定されるものではない。下記実施の形態は発明の目的を逸脱しない限りにおいて多様に変形することができる。
【００２４】
本発明の実施の形態を以下に図１から図８を用いて説明する。本実施の形態に係るトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴのトレンチゲートの製造工程を図１から順を追って説明する。なお、本発明は以下説明するトレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴに限定されるものではなく、例えばＶ溝形ＦＥＴなど他のＭＯＳＦＥＴにも適用可能である。
【００２５】
本実施の形態に係るトレンチゲートの製造工程は、先に説明した従来の技術における図９から図１０までの製造工程は同様である。即ち、Ｐ＋層上にＰ型エピタキシヤル層が形成されている半導体基板の表面を例えば塩酸酸化してシリコン酸化膜１を形成する。次に、イオン注入法によってＰ型基板の表面に例えばリンを打ち込み、高温でアニールすることにより拡散させてＰチャネル型パワーＭＯＳＦＥＴのベース領域となるＮ型の拡散層２を形成する。
【００２６】
それ以降が本発明と従来技術の製造工程の違うところであるので、図１からその後の工程を説明する。
【００２７】
図１に示すように、Ｎ型の拡散層２を形成した基板の表面に例えばレジスト膜による所定のマスク（図示せず）を形成して、表面からイオン注入法により例えば砒素をトレンチ近傍に打ち込み、リンをベース領域の電極取出し部に打ち込み、その後高温でアニールすることにより、基板表面に部分的にＮ＋層を形成する。なお、以降の工程でトレンチを形成する予定である箇所５を点線で示す。部分的にＮ＋層を形成するのは図１に示すように、将来ベース電極およびソース電極を取り出す部分１３とトレンチの終端部分の近傍１４である。イオン注入する原子は砒素に限定されるものではなく、不純物としてシリコンに注入された場合にシリコンの酸化速度を増加させる不純物となるものであれば良い。
【００２８】
次に、図２に示すように前記酸化膜１をＲＩＥ法などによりエッチングして除去し、続いて例えばＣＶＤ法などを用いて新たに不純物を含まないシリコン酸化膜を堆積させＵＤＯ層３を形成する。
【００２９】
次に図２に示すように基板表面に次の工程でトレンチを形成する部分が開口した例えばレジスト膜によるマスク４を形成する。
【００３０】
さらに、図３に示すように先ず前記マスク４を用いて例えばＲＩＥ法などによりＵＤＯ層３のエッチングを行う。さらに、例えばＲＩＥ法などを用いた異方性エッチングによりＮ型ベース領域２のエッチングを行いトレンチ５を形成する。なお、このトレンチ５はＮ型ベース領域２を貫通しその底部１５はＰ型エピタキシヤル層内に達するようにする。
【００３１】
次にマスク３およびＵＤＯ層４を例えばＲＩＥ法などを用いて除去した後、図４に示すように、先ずトレンチ５の内部を含む表面全体に、例えば塩酸希釈酸化法によりシリコンの酸化膜であるゲート酸化膜６を形成する。ゲート酸化膜６の形成時にトレンチ５の終端部分１２のＮ＋層１４の表面は、高濃度にドープされた砒素による増速酸化の効果で、その部分だけトレンチ内部等の他の部分よりも約２倍程度酸化膜の厚さが厚くなる。このため、従来技術において問題点であったトレンチ肩部の電界集中によるゲート絶縁膜の破壊が緩和される。
【００３２】
次に，ボロンがドープされたポリシリコン７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ 法）によりトレンチ５の内部を含む表面全体に堆積させ、トレンチ５の内部をポリシリコン７により充填する。
【００３３】
次に、図５に示すように、ソース領域８（図６参照）が形成されるβ部分の上部に当たる前記ボロンがドープされたポリシリコン７を例えばＲＩＥ法により平坦にエッチングしてその表面層を除去する。このとき、ゲート電極となるα部分の前記ボロンがドープされたポリシリコン層７は残される。
【００３４】
さらに、後の工程でゲート電極を形成するα部分をマスク（図示せず）し、β部分に図６に示すようにイオン注入法によりボロンを打ち込み、高温熱処理によりボロンを拡散させることによってソース領域８を形成する。
【００３５】
次に、図７に示すように、シリコン酸化膜またはシリコン窒化膜またはそれらの積層膜からなる層間絶縁膜９を例えばＣＶＤ法などによって堆積させ、電極取出しのための開口部を形成するためのマスク（図示せず）を形成し、例えばＲＩＥ法などによってエッチングを行う。図７ではβ部分を示しているが、α部分のポリシリコン７上にも上記層間絶縁膜９が形成され、ゲート電極取出しのための開口部が形成される。なお、層間絶縁膜９としては、例えばＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、およびＵＤＯ膜からなる３層構造の絶縁膜を用いることもできる。
【００３６】
最後に、図８に示すように、電極材として例えばアルミニュウム層１０などをスパッタ法などにより堆積させた後、パターニングしてα部分にゲート電極、β部分にベース電極およびソース電極を形成する。さらにドレイン電極（図示せず）をＰ型基板のＰ＋層の裏面に形成する。
【００３７】
以上に記載の本発明の工程を用いることにより、トレンチの上部終端のゲート電極ポリシリコン引出し部のトレンチ上部コーナーに高濃度砒素でＮ＋層１４を形成することによって、ゲート酸化時に不純物である砒素の特徴であるシリコンの増速酸化により、トレンチ上部コーナーのゲート酸化膜を厚くすることができ、ゲート耐量を向上することができる。
【００３８】
しかも、上記トレンチ近傍の高濃度砒素Ｎ＋層１４は、Ｐチャネル型パワーＭＯＳＦＥＴのベース領域の電極取出し部が十分に低抵抗のコンタクトが取れるようこの電極形成部に設けられる高濃度のＮ＋領域１３と同時に形成することが可能であり、イオン注入工程を増やす事なく形成し得る。
【００３９】
本発明を用いるＰチャネル型パワーＭＯＳＦＥＴにおいては、トレンチ上部終端のゲート電極ポリシリコン引出し部のトレンチ上部コーナーに、例えば高濃度砒素を不純物とするＮ＋層を形成することによって、この部分についてゲート酸化時に高濃度砒素不純物を含むシリコンの特徴である増速酸化を行う。かかる酸化により、従来の酸化時間と同じ時間でトレンチ上部コーナーのみゲート酸化膜を他の部分と比較し例えば約２倍程度厚くすることができる。このため、コーナ部のゲート絶縁膜の絶縁破壊耐量を向上することができる。
【００４０】
上記説明においては、主にトレンチゲート形Ｐ型パワーＭＯＳＦＥＴの製造工程について説明したが、Ｐ型に限らずＮ型パワーＭＯＳＦＥＴのゲート絶縁膜の耐圧向上に適用することも可能である。またトレンチゲート形に限定されるものではなく、いわゆるＶ溝形のＭＯＳＦＥＴに適用することも可能である。
【００４１】
【発明の効果】
従来の酸化時間と同じ時間でトレンチ上部コーナーのみゲート酸化膜を他の部分と比較し例えば約２倍程度厚くすることができる。このため、コーナ部のゲート絶縁膜の絶縁破壊耐量を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図２】図１に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図３】図２に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図４】図３に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図５】図４に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜視図。
【図６】図５に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図７】図６に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図８】図７に続く、本発明の実施形態に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図９】従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】図９に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１１】図１０に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１２】図１１に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１３】図１２に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１４】図１３に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１５】図１４に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜視図。
【図１６】図１５に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１７】図１６に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図１８】図１７に続く、従来の技術に係るトレンチゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【符号の説明】
１、１０１…酸化膜
２、１０２…Ｎ型ベース領域
３、１０３…ＵＤＯ
４、１０４…マスク
５、１０５…トレンチ
６、１０６…ゲート酸化膜
７、１０７…Ｂがドープされたポリシリコン
８、１０８…ソース領域
９、１０９…層間絶縁膜
１０、１１０…Ａｌ
１２、１１１…ゲート電極ポリシリコンの引き出し部のトレンチ上部コーナー
１３、…ベース電極を取出部
１４、…トレンチ上部終端部分の近傍
１５、…トレンチ底部
１００…Ｐ型のエビタキシヤル層が形成されている半導体基板
α…ボロンがドープされたポリシリコンがエッチングされていない領域
β…上面のボロンがドープされたポリシリコンがエッチングで除去されたソース形成領域
Claims (8)
- 順次積層されて形成された第１導電形の第１の半導体層、第２導電形の第２の半導体層、および第１導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第２の半導体層を経て前記第１の半導体層に達する溝部と、
少なくとも前記溝部の表面に形成されたゲート絶縁膜およびゲート電極を有し、前記第３の半導体層と前記第１の半導体層間の電気的導通が前記ゲート電極に加えられる電圧により制御される絶縁ゲート形トランジスタにおいて、
前記溝部の全体のうち、前記溝部の終端におけるゲート電極引き出し部の上部コーナー部のゲート絶縁膜の膜厚のみが前記溝部の他の部分より厚く形成されていることを特徴とする絶縁ゲート形トランジスタ。 - 前記厚いゲート絶縁膜に接する第３の半導体層には前記溝部の他の部分よりも高濃度の不純物原子がドープされていることを特徴とする請求項１に記載の絶縁ゲート形トランジスタ。
- 前記絶縁ゲート形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記高濃度の不純物原子は砒素原子であることを特徴とする請求項２記載の絶縁ゲート形トランジスタ。
- 前記溝部はその断面が矩形またはＵ字形のトレンチであることを特徴とする請求項１に記載の絶縁ゲート形トランジスタ。
- 前記溝部は、異方性エッチング法により形成されたものであることを特徴とする請求項１乃至４のいずれか１つの項に記載の絶縁ゲート形トランジスタ。
- 第１導電形の第１の半導体層の表面に第２導電形の第２の半導体層を形成する工程と、
前記第２の半導体層の表面のベース電極およびソース電極を取り出す部分と溝部の終端部分における上部のゲート電極引き出し部を形成する予定である箇所の近傍とに、それぞれ前記第２の半導体層の不純物濃度より高濃度の第２導電形の第１，第２の領域を形成する工程と、
前記第２の領域、前記第２の半導体層を経て前記第１の半導体層に達する溝部を形成する工程と、
前記溝部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面にゲート電極材を堆積する工程と、
前記第２の半導体層の表面の所定の部分に第１導電形の第３の半導体層を形成する工程とを有し、
前記溝部にゲート絶縁膜を形成する工程において、前記第２の領域による増速酸化により前記溝部の終端部分における上面コーナー部のゲート絶縁膜の膜厚を他の部分の膜厚より厚くする
ことを特徴とする絶縁ゲート形トランジスタの製造方法。 - 前記絶縁ゲート形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記高濃度の第２導電形の第２の領域の不純物原子は砒素原子であることを特徴とする請求項６に記載の絶縁ゲート形トランジスタの製造方法。
- 前記溝部は、異方性エッチング法により形成されることを特徴とする請求項６又は７に記載の絶縁ゲート形トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07606699A JP3934818B2 (ja) | 1999-03-19 | 1999-03-19 | 絶縁ゲート形トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07606699A JP3934818B2 (ja) | 1999-03-19 | 1999-03-19 | 絶縁ゲート形トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269499A JP2000269499A (ja) | 2000-09-29 |
| JP3934818B2 true JP3934818B2 (ja) | 2007-06-20 |
Family
ID=13594416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07606699A Expired - Lifetime JP3934818B2 (ja) | 1999-03-19 | 1999-03-19 | 絶縁ゲート形トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3934818B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4694769B2 (ja) | 2003-01-27 | 2011-06-08 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP5065590B2 (ja) * | 2005-11-29 | 2012-11-07 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP7280666B2 (ja) * | 2017-05-17 | 2023-05-24 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2018085531A (ja) * | 2018-01-05 | 2018-05-31 | ローム株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824166B2 (ja) * | 1986-11-26 | 1996-03-06 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP3493903B2 (ja) * | 1995-09-29 | 2004-02-03 | 株式会社デンソー | 半導体装置 |
| JP3528420B2 (ja) * | 1996-04-26 | 2004-05-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP3413050B2 (ja) * | 1997-03-25 | 2003-06-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1999
- 1999-03-19 JP JP07606699A patent/JP3934818B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269499A (ja) | 2000-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040121 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050920 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070316 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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