JP2000269499A - 絶縁ゲート形トランジスタおよびその製造方法 - Google Patents
絶縁ゲート形トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 Ｐチャネル型パワーＭＯＳＦＥＴのトレンチ
上部コーナーにおけるゲート酸化膜は平坦部またはトレ
ンチ側壁に比べて酸化膜厚が薄く、さらにコーナー部の
形状に起因する電界集中によってゲート絶縁破壊の原因
となっていた。 【解決手段】 順次積層されて形成された第１導電形の
第１の半導体層、第２導電形の第２の半導体層(2) 、お
よび第１導電形の第３の半導体層(8) と、第３の半導体
層(8) の表面から第２の半導体層(2) を経て第１の半導
体層に達する溝部(5) と、溝部(5) の表面に形成された
ゲート絶縁膜(6) およびゲート電極(7) を有し、第３の
半導体層と第１の半導体層間の電気的導通がゲート電極
(7) に加えられる電圧により制御される絶縁ゲート形ト
ランジスタにおいて、溝部(5) のゲート絶縁膜(6) の所
定部の膜厚が溝部の他の部分の膜厚より厚い絶縁膜によ
り形成される。
上部コーナーにおけるゲート酸化膜は平坦部またはトレ
ンチ側壁に比べて酸化膜厚が薄く、さらにコーナー部の
形状に起因する電界集中によってゲート絶縁破壊の原因
となっていた。 【解決手段】 順次積層されて形成された第１導電形の
第１の半導体層、第２導電形の第２の半導体層(2) 、お
よび第１導電形の第３の半導体層(8) と、第３の半導体
層(8) の表面から第２の半導体層(2) を経て第１の半導
体層に達する溝部(5) と、溝部(5) の表面に形成された
ゲート絶縁膜(6) およびゲート電極(7) を有し、第３の
半導体層と第１の半導体層間の電気的導通がゲート電極
(7) に加えられる電圧により制御される絶縁ゲート形ト
ランジスタにおいて、溝部(5) のゲート絶縁膜(6) の所
定部の膜厚が溝部の他の部分の膜厚より厚い絶縁膜によ
り形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート形トラ
ンジスタおよびその製造方法に係り、例えばＭＯＳＦＥ
Ｔに関する。
ンジスタおよびその製造方法に係り、例えばＭＯＳＦＥ
Ｔに関する。
【０００２】
【従来の技術】近年、パワーデバイスとして用いられる
Ｐチャネル型パワーＭＯＳＦＥＴにおいても、高速化高
周波化、オン抵抗の低減等の要求によりその構造は微細
化の一途をたどっている。しかし、パワーＭＯＳＦＥＴ
においては一方において高破壊耐量が求められており、
かかる微細化による電界集中のためゲート酸化膜の局所
的絶縁破壊の弊害がでてきており、その対策が求められ
ていた。
Ｐチャネル型パワーＭＯＳＦＥＴにおいても、高速化高
周波化、オン抵抗の低減等の要求によりその構造は微細
化の一途をたどっている。しかし、パワーＭＯＳＦＥＴ
においては一方において高破壊耐量が求められており、
かかる微細化による電界集中のためゲート酸化膜の局所
的絶縁破壊の弊害がでてきており、その対策が求められ
ていた。
【０００３】以下に図９から図１８までを用いて従来の
トレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴの
製造工程およびその構造について説明し、さらにゲート
酸化膜の局所的絶縁破壊の主な原因について説明する。
トレンチゲート形のＰチャネル型パワーＭＯＳＦＥＴの
製造工程およびその構造について説明し、さらにゲート
酸化膜の局所的絶縁破壊の主な原因について説明する。
【０００４】先ず、従来のＰチャネル型パワーＭＯＳＦ
ＥＴのトレンチゲートの製造工程を図９から順を追って
説明する。図９に示すように、Ｐ＋層上にＰ型のエピタ
キシヤル層が形成されている半導体基板１００の表面を
例えば塩酸酸化して酸化膜１０１を形成する。
ＥＴのトレンチゲートの製造工程を図９から順を追って
説明する。図９に示すように、Ｐ＋層上にＰ型のエピタ
キシヤル層が形成されている半導体基板１００の表面を
例えば塩酸酸化して酸化膜１０１を形成する。
【０００５】次に、図１０に示すように、イオン注入法
によって基板１００の表面に例えばリンを打ち込み、高
温熱処理により拡散およびアニールすることによりパワ
ーＭＯＳＦＥＴのベース領域となるＮ型の拡散層１０２
を形成する。
によって基板１００の表面に例えばリンを打ち込み、高
温熱処理により拡散およびアニールすることによりパワ
ーＭＯＳＦＥＴのベース領域となるＮ型の拡散層１０２
を形成する。
【０００６】次に、レジスト膜によるマスク（図示せ
ず）を形成して、図１１に示すように、表面の所定の部
分にイオン注入法によりリンを打ち込み拡散およびアニ
ールを行うことによりリンを不純物とするＮ＋層を形成
する。
ず）を形成して、図１１に示すように、表面の所定の部
分にイオン注入法によりリンを打ち込み拡散およびアニ
ールを行うことによりリンを不純物とするＮ＋層を形成
する。
【０００７】次に、図１２に示すように、前記酸化膜１
０１をＲＩＥ法（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉ
ｎｇ法）などを用いて除去し、続いて例えば化学気相成
長法であるＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法）などを用いることのより、不
純物を含まないシリコン酸化膜層であるＵＤＯ層（Ｕｎ
Ｄｏｐｅｄ Ｏｘｉｄｅ層）１０３を堆積させる。
０１をＲＩＥ法（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉ
ｎｇ法）などを用いて除去し、続いて例えば化学気相成
長法であるＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法）などを用いることのより、不
純物を含まないシリコン酸化膜層であるＵＤＯ層（Ｕｎ
Ｄｏｐｅｄ Ｏｘｉｄｅ層）１０３を堆積させる。
【０００８】さらに図１２に示すように、基板表面にレ
ジスト膜によるマスク１０４を形成し、例えばＲＩＥ法
などを用いて上記ＵＤＯ層１０３の所定部分をエッチン
グし除去する。
ジスト膜によるマスク１０４を形成し、例えばＲＩＥ法
などを用いて上記ＵＤＯ層１０３の所定部分をエッチン
グし除去する。
【０００９】続いて、図１３に示すように前記マスク１
０４を用いて、さらに例えばＲＩＥ法などを用いた異方
性エッチングによりＮ型ベース領域１０２のエッチング
を行い、トレンチ１０５を形成する。
０４を用いて、さらに例えばＲＩＥ法などを用いた異方
性エッチングによりＮ型ベース領域１０２のエッチング
を行い、トレンチ１０５を形成する。
【００１０】続いて、図１４に示すように、ＵＤＯ膜１
０３およびマスク１０４を例えばＲＩＥ法など方法で除
去した後、トレンチ１０５の内部を含む表面全体にシリ
コン酸化膜であるゲート酸化膜１０６を例えば塩酸希釈
酸化法により形成する。次に，ボロンがドープされたポ
リシリコン１０７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ法）によりトレンチ１０５の内部を含む表面
全体に堆積させ、トレンチ１０５の内部をポリシリコン
１０７により充填する。
０３およびマスク１０４を例えばＲＩＥ法など方法で除
去した後、トレンチ１０５の内部を含む表面全体にシリ
コン酸化膜であるゲート酸化膜１０６を例えば塩酸希釈
酸化法により形成する。次に，ボロンがドープされたポ
リシリコン１０７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ法）によりトレンチ１０５の内部を含む表面
全体に堆積させ、トレンチ１０５の内部をポリシリコン
１０７により充填する。
【００１１】次に、所定のマスクを形成し（図示せ
ず）、図１５に示すように、ソースが形成されるβ領域
の上部に形成されている、前記ボロンがドープされたポ
リシリコン１０７を例えばＲＩＥ法によりエッチングし
て除去する。このとき図１５に示すα領域の部分の前記
ボロンドープのポリシリコン１０７はゲート電極として
残しておく。
ず）、図１５に示すように、ソースが形成されるβ領域
の上部に形成されている、前記ボロンがドープされたポ
リシリコン１０７を例えばＲＩＥ法によりエッチングし
て除去する。このとき図１５に示すα領域の部分の前記
ボロンドープのポリシリコン１０７はゲート電極として
残しておく。
【００１２】さらに、図１６に示すように、例えばレジ
スト膜によるマスク（図示せず）を形成し、イオン注入
法により基板表面にボロンを打ち込み、高温処理により
ボロンを拡散させるためのアニール処理をすることによ
って活性化しＰ型ソース領域１０８を形成する。
スト膜によるマスク（図示せず）を形成し、イオン注入
法により基板表面にボロンを打ち込み、高温処理により
ボロンを拡散させるためのアニール処理をすることによ
って活性化しＰ型ソース領域１０８を形成する。
【００１３】次に、図１７に示すように、層間絶縁膜１
０９を例えばＣＶＤ法などによって堆積させ、所定の形
状のマスク（図示せず）を形成して、例えばＲＩＥ法な
どによってエッチングを行う。
０９を例えばＣＶＤ法などによって堆積させ、所定の形
状のマスク（図示せず）を形成して、例えばＲＩＥ法な
どによってエッチングを行う。
【００１４】最後に、図１８に示すように、電極材とし
て例えばＡｌ層１１０などをスパッタ法などにより堆積
させた後、所定の形状にエッチングして、ベース電極お
よびソース電極（図示せず）を形成する。さらにドレイ
ン電極（図示せず）を基板１００のＰ＋層の裏面に形成
する。
て例えばＡｌ層１１０などをスパッタ法などにより堆積
させた後、所定の形状にエッチングして、ベース電極お
よびソース電極（図示せず）を形成する。さらにドレイ
ン電極（図示せず）を基板１００のＰ＋層の裏面に形成
する。
【００１５】以上が、従来技術におけるトレンチゲート
形のＰチャネル型パワーＭＯＳＦＥＴの製造方法であ
る。このＭＯＳＦＥＴは縦型の構造をしている。Ｎ形ベ
ース層１０２はゲート電圧によりトレンチ部に添ってＰ
形に反転してチャネルが形成され、表面側のソースと裏
面側のドレイン間が導通する。従ってチャネル長はＮ形
ベース層１０２の厚さによりフォトリソグラフィの加工
精度によらず正確に定まり、短チャネルが容易に形成さ
れるためオン抵抗の低減が可能である。
形のＰチャネル型パワーＭＯＳＦＥＴの製造方法であ
る。このＭＯＳＦＥＴは縦型の構造をしている。Ｎ形ベ
ース層１０２はゲート電圧によりトレンチ部に添ってＰ
形に反転してチャネルが形成され、表面側のソースと裏
面側のドレイン間が導通する。従ってチャネル長はＮ形
ベース層１０２の厚さによりフォトリソグラフィの加工
精度によらず正確に定まり、短チャネルが容易に形成さ
れるためオン抵抗の低減が可能である。
【００１６】しかし、図１８に示すトレンチゲート形の
Ｐチャネル型パワーＭＯＳＦＥＴおいては、トレンチ１
０５の終端のゲート酸化膜１０６、即ちゲート電極ポリ
シリコンの引き出し部のトレンチ１０５の上部コーナー
１１１におけるゲート酸化膜１０６は、平坦部またはト
レンチ側壁のゲート酸化膜１０６よりも酸化膜の膜厚が
酸化応力により薄くなる。しかも、シリコン表面の形状
は直角に近くなっており、平坦部に比較し鋭くなるた
め、電界集中が生じゲート酸化膜１０６の絶縁破壊の原
因となっていた。
Ｐチャネル型パワーＭＯＳＦＥＴおいては、トレンチ１
０５の終端のゲート酸化膜１０６、即ちゲート電極ポリ
シリコンの引き出し部のトレンチ１０５の上部コーナー
１１１におけるゲート酸化膜１０６は、平坦部またはト
レンチ側壁のゲート酸化膜１０６よりも酸化膜の膜厚が
酸化応力により薄くなる。しかも、シリコン表面の形状
は直角に近くなっており、平坦部に比較し鋭くなるた
め、電界集中が生じゲート酸化膜１０６の絶縁破壊の原
因となっていた。
【００１７】
【発明が解決しようとする課題】図９〜図１８に示すよ
うな製造方法および図１８に示すような構造では、トレ
ンチの上部終端部のゲート電極ポリシリコンの引出し部
のゲート酸化膜は、平坦部またはトレンチの側壁部より
もその膜厚が薄くなる。さらに、Ｓｉ表面の形状は鋭く
なり、電界が集中することによってゲートの絶縁破壊の
原因となっていた。
うな製造方法および図１８に示すような構造では、トレ
ンチの上部終端部のゲート電極ポリシリコンの引出し部
のゲート酸化膜は、平坦部またはトレンチの側壁部より
もその膜厚が薄くなる。さらに、Ｓｉ表面の形状は鋭く
なり、電界が集中することによってゲートの絶縁破壊の
原因となっていた。
【００１８】本発明は上記のような事情を考慮してなさ
れたものであり、トレンチ上部終端のゲート電極ポリシ
リコン引出し部のゲート絶縁膜の絶縁破壊を防止できる
絶縁ゲート形トランジスタおよびその製造方法を提供す
ることを目的とする。
れたものであり、トレンチ上部終端のゲート電極ポリシ
リコン引出し部のゲート絶縁膜の絶縁破壊を防止できる
絶縁ゲート形トランジスタおよびその製造方法を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】本発明によるゲート酸化
膜の絶縁耐量を向上した絶縁ゲート形トランジスタは、
順次積層されて形成された第１導電形の第１の半導体
層、第２導電形の第２の半導体層、および第１導電形の
第３の半導体層と、前記第１の半導体層の表面から前記
第２の半導体層を経て前記第３の半導体層に達する溝部
と、少なくとも前記溝部の表面に形成されたゲート絶縁
膜およびゲート電極を有し、前記第１の半導体層と前記
第３の半導体層間の電気的導通が前記ゲート電極に加え
られる電圧により制御される絶縁ゲート形トランジスタ
において、前記溝部のゲート絶縁膜の所定部の膜厚が前
記溝部の他の部分の膜厚より厚い絶縁膜により形成され
ている絶縁ゲート形トランジスタである。
膜の絶縁耐量を向上した絶縁ゲート形トランジスタは、
順次積層されて形成された第１導電形の第１の半導体
層、第２導電形の第２の半導体層、および第１導電形の
第３の半導体層と、前記第１の半導体層の表面から前記
第２の半導体層を経て前記第３の半導体層に達する溝部
と、少なくとも前記溝部の表面に形成されたゲート絶縁
膜およびゲート電極を有し、前記第１の半導体層と前記
第３の半導体層間の電気的導通が前記ゲート電極に加え
られる電圧により制御される絶縁ゲート形トランジスタ
において、前記溝部のゲート絶縁膜の所定部の膜厚が前
記溝部の他の部分の膜厚より厚い絶縁膜により形成され
ている絶縁ゲート形トランジスタである。
【００２０】さらに本発明は、前記厚い絶縁膜が形成さ
れている所定部が前記溝部の上部コーナ部である絶縁ゲ
ート形トランジスタであり、また、前記厚い絶縁膜が形
成されている所定部に接する半導体部分は前記溝部の他
の部分よりも高濃度の不純物原子がドープされている絶
縁ゲート形トランジスタであり、さらに、前記絶縁ゲー
ト形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、
前記高濃度の不純物原子は砒素原子である絶縁ゲート形
トランジスタであり、また前記溝部はその断面が矩形ま
たはＵ字形のトレンチである絶縁ゲート形トランジスタ
である。
れている所定部が前記溝部の上部コーナ部である絶縁ゲ
ート形トランジスタであり、また、前記厚い絶縁膜が形
成されている所定部に接する半導体部分は前記溝部の他
の部分よりも高濃度の不純物原子がドープされている絶
縁ゲート形トランジスタであり、さらに、前記絶縁ゲー
ト形トランジスタはＰチャネル型ＭＯＳＦＥＴであり、
前記高濃度の不純物原子は砒素原子である絶縁ゲート形
トランジスタであり、また前記溝部はその断面が矩形ま
たはＵ字形のトレンチである絶縁ゲート形トランジスタ
である。
【００２１】また本発明による絶縁ゲート形トランジス
タの製造方法は、第１導電形の第１の半導体層の表面に
第２導電形の第２の半導体層を形成する工程と、前記第
２の半導体層の表面の所定部分に、前記第２の半導体層
の不純物濃度より高濃度の第２導電形の第１の領域を形
成する工程と、前記第１の領域、前記第２の半導体層を
経て前記第１の半導体層に達する溝部を形成する工程
と、前記溝部にゲート絶縁膜を形成する工程と、ここで
前記第１の領域の部分に形成された前記溝部の上面コー
ナー部のゲート絶縁膜の膜厚は他の部分のゲート絶縁膜
の膜厚より厚く形成され、前記ゲート絶縁膜表面にゲー
ト電極材を堆積する工程と、前記第２の半導体層の表面
の所定の部分に第１導電形の第３の半導体層を形成する
工程とを有することを特徴とする絶縁ゲート形トランジ
スタの製造方法である。
タの製造方法は、第１導電形の第１の半導体層の表面に
第２導電形の第２の半導体層を形成する工程と、前記第
２の半導体層の表面の所定部分に、前記第２の半導体層
の不純物濃度より高濃度の第２導電形の第１の領域を形
成する工程と、前記第１の領域、前記第２の半導体層を
経て前記第１の半導体層に達する溝部を形成する工程
と、前記溝部にゲート絶縁膜を形成する工程と、ここで
前記第１の領域の部分に形成された前記溝部の上面コー
ナー部のゲート絶縁膜の膜厚は他の部分のゲート絶縁膜
の膜厚より厚く形成され、前記ゲート絶縁膜表面にゲー
ト電極材を堆積する工程と、前記第２の半導体層の表面
の所定の部分に第１導電形の第３の半導体層を形成する
工程とを有することを特徴とする絶縁ゲート形トランジ
スタの製造方法である。
【００２２】また、本発明は前記第１の領域を形成する
工程において、前記第２の半導体層表面の所定の部分に
外部電極を形成するための第２導電形の第２の領域が同
時に形成される絶縁ゲート形トランジスタの製造方法で
あり、また、前記絶縁ゲート形トランジスタはＰチャネ
ル型ＭＯＳＦＥＴであり、前記高濃度の第２導電形の第
１の領域の不純物原子は砒素原子である絶縁ゲート形ト
ランジスタの製造方法である。
工程において、前記第２の半導体層表面の所定の部分に
外部電極を形成するための第２導電形の第２の領域が同
時に形成される絶縁ゲート形トランジスタの製造方法で
あり、また、前記絶縁ゲート形トランジスタはＰチャネ
ル型ＭＯＳＦＥＴであり、前記高濃度の第２導電形の第
１の領域の不純物原子は砒素原子である絶縁ゲート形ト
ランジスタの製造方法である。
【００２３】
【発明の実施の形態】本発明は以下の実施の形態を図面
を用いて説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は発明の
目的を逸脱しない限りにおいて多様に変形することがで
きる。
を用いて説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は発明の
目的を逸脱しない限りにおいて多様に変形することがで
きる。
【００２４】本発明の実施の形態を以下に図１から図８
を用いて説明する。本実施の形態に係るトレンチゲート
形のＰチャネル型パワーＭＯＳＦＥＴのトレンチゲート
の製造工程を図１から順を追って説明する。なお、本発
明は以下説明するトレンチゲート形のＰチャネル型パワ
ーＭＯＳＦＥＴに限定されるものではなく、例えばＶ溝
形ＦＥＴなど他のＭＯＳＦＥＴにも適用可能である。
を用いて説明する。本実施の形態に係るトレンチゲート
形のＰチャネル型パワーＭＯＳＦＥＴのトレンチゲート
の製造工程を図１から順を追って説明する。なお、本発
明は以下説明するトレンチゲート形のＰチャネル型パワ
ーＭＯＳＦＥＴに限定されるものではなく、例えばＶ溝
形ＦＥＴなど他のＭＯＳＦＥＴにも適用可能である。
【００２５】本実施の形態に係るトレンチゲートの製造
工程は、先に説明した従来の技術における図９から図１
０までの製造工程は同様である。即ち、Ｐ＋層上にＰ型
エピタキシヤル層が形成されている半導体基板の表面を
例えば塩酸酸化してシリコン酸化膜１を形成する。次
に、イオン注入法によってＰ型基板の表面に例えばリン
を打ち込み、さらに高温熱処理により拡散およびアニー
ルすることによりＰチャネル型パワーＭＯＳＦＥＴのベ
ース領域となるＮ型の拡散層２を形成する。
工程は、先に説明した従来の技術における図９から図１
０までの製造工程は同様である。即ち、Ｐ＋層上にＰ型
エピタキシヤル層が形成されている半導体基板の表面を
例えば塩酸酸化してシリコン酸化膜１を形成する。次
に、イオン注入法によってＰ型基板の表面に例えばリン
を打ち込み、さらに高温熱処理により拡散およびアニー
ルすることによりＰチャネル型パワーＭＯＳＦＥＴのベ
ース領域となるＮ型の拡散層２を形成する。
【００２６】それ以降が本発明と従来技術の製造工程の
違うところであるので、図１からその後の工程を説明す
る。
違うところであるので、図１からその後の工程を説明す
る。
【００２７】図１に示すように、Ｎ型の拡散層２を形成
した基板の表面に例えばレジスト膜による所定のマスク
（図示せず）を形成して、表面からイオン注入法により
例えば砒素を打ち込み、その後高温熱処理してリンを拡
散させ、さらにアニールすることにより、基板表面に部
分的にＮ＋層を形成する。なお、以降の工程でトレンチ
を形成する予定である箇所５を点線で示す。部分的にＮ
＋層を形成するのは図１に示すように、将来ベース電極
を取り出す部分１３とトレンチの上部終端部分の近傍１
４である。イオン注入する原子は砒素に限定されるもの
ではなく、不純物としてシリコンに注入された場合にシ
リコンの酸化速度を増加させる不純物となるものであれ
ば良い。
した基板の表面に例えばレジスト膜による所定のマスク
（図示せず）を形成して、表面からイオン注入法により
例えば砒素を打ち込み、その後高温熱処理してリンを拡
散させ、さらにアニールすることにより、基板表面に部
分的にＮ＋層を形成する。なお、以降の工程でトレンチ
を形成する予定である箇所５を点線で示す。部分的にＮ
＋層を形成するのは図１に示すように、将来ベース電極
を取り出す部分１３とトレンチの上部終端部分の近傍１
４である。イオン注入する原子は砒素に限定されるもの
ではなく、不純物としてシリコンに注入された場合にシ
リコンの酸化速度を増加させる不純物となるものであれ
ば良い。
【００２８】次に、図２に示すように前記酸化膜１をＲ
ＩＥ法などによりエッチングして除去し、続いて例えば
ＣＶＤ法などを用いて新たに不純物を含まないシリコン
酸化膜を堆積させＵＤＯ層３を形成する。
ＩＥ法などによりエッチングして除去し、続いて例えば
ＣＶＤ法などを用いて新たに不純物を含まないシリコン
酸化膜を堆積させＵＤＯ層３を形成する。
【００２９】次に図２に示すように基板表面に次の工程
でトレンチを形成する部分が開口した例えばレジスト膜
によるマスク４を形成する。
でトレンチを形成する部分が開口した例えばレジスト膜
によるマスク４を形成する。
【００３０】さらに、図３に示すように先ず前記マスク
４を用いて例えばＲＩＥ法などによりＵＤＯ層３のエッ
チングを行う。さらに、例えばＲＩＥ法などを用いた異
方性エッチングによりＮ型ベース領域２のエッチングを
行いトレンチ５を形成する。なお、このトレンチ５はＮ
型ベース領域２を貫通しその底部１５はＰ型エピタキシ
ヤル層内に達するようにする。
４を用いて例えばＲＩＥ法などによりＵＤＯ層３のエッ
チングを行う。さらに、例えばＲＩＥ法などを用いた異
方性エッチングによりＮ型ベース領域２のエッチングを
行いトレンチ５を形成する。なお、このトレンチ５はＮ
型ベース領域２を貫通しその底部１５はＰ型エピタキシ
ヤル層内に達するようにする。
【００３１】次にマスク３およびＵＤＯ層４を例えばＲ
ＩＥ法などを用いて除去した後、図４に示すように、先
ずトレンチ５の内部を含む表面全体に、例えば塩酸希釈
酸化法によりシリコンの酸化膜であるゲート酸化膜６を
形成する。ゲート酸化膜６の形成時にトレンチ５の終端
部分１２のＮ＋層１４の表面は、高濃度にドープされた
砒素による増速酸化の効果で、その部分だけトレンチ内
部等の他の部分よりも約２倍程度酸化膜の厚さが厚くな
る。このため、従来技術において問題点であったトレン
チ肩部の電界集中によるゲート絶縁膜の破壊が緩和され
る。
ＩＥ法などを用いて除去した後、図４に示すように、先
ずトレンチ５の内部を含む表面全体に、例えば塩酸希釈
酸化法によりシリコンの酸化膜であるゲート酸化膜６を
形成する。ゲート酸化膜６の形成時にトレンチ５の終端
部分１２のＮ＋層１４の表面は、高濃度にドープされた
砒素による増速酸化の効果で、その部分だけトレンチ内
部等の他の部分よりも約２倍程度酸化膜の厚さが厚くな
る。このため、従来技術において問題点であったトレン
チ肩部の電界集中によるゲート絶縁膜の破壊が緩和され
る。
【００３２】次に，ボロンがドープされたポリシリコン
７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
法）によりトレンチ５の内部を含む表面全体に堆積さ
せ、トレンチ５の内部をポリシリコン７により充填す
る。
７をＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
法）によりトレンチ５の内部を含む表面全体に堆積さ
せ、トレンチ５の内部をポリシリコン７により充填す
る。
【００３３】次に、図５に示すように、ソース領域８
（図６参照）が形成されるβ部分の上部に当たる前記ボ
ロンがドープされたポリシリコン７を例えばＲＩＥ法に
より平坦にエッチングしてその表面層を除去する。この
とき、ゲート電極となるα部分の前記ボロンがドープさ
れたポリシリコン層７は残される。
（図６参照）が形成されるβ部分の上部に当たる前記ボ
ロンがドープされたポリシリコン７を例えばＲＩＥ法に
より平坦にエッチングしてその表面層を除去する。この
とき、ゲート電極となるα部分の前記ボロンがドープさ
れたポリシリコン層７は残される。
【００３４】さらに、ゲート電極となるα部分をマスク
（図示せず）し、図６に示すようにイオン注入法により
ボロンを打ち込み、高温熱処理によりボロンを拡散させ
ることによってソース領域８を形成する。
（図示せず）し、図６に示すようにイオン注入法により
ボロンを打ち込み、高温熱処理によりボロンを拡散させ
ることによってソース領域８を形成する。
【００３５】次に、図７に示すように、シリコン酸化膜
またはシリコン窒化膜またはそれらの積層膜からなる層
間絶縁膜９を例えばＣＶＤ法などによって堆積させ、電
極取出しのための開口部を形成するためのマスク（図示
せず）を形成し、例えばＲＩＥ法などによってエッチン
グを行う。なお、層間絶縁膜９としては、例えばＰＳＧ
（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
膜、ＢＰＳＧ（Ｂｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ
−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、およびＵＤＯ膜
からなる３層構造の絶縁膜を用いることもできる。
またはシリコン窒化膜またはそれらの積層膜からなる層
間絶縁膜９を例えばＣＶＤ法などによって堆積させ、電
極取出しのための開口部を形成するためのマスク（図示
せず）を形成し、例えばＲＩＥ法などによってエッチン
グを行う。なお、層間絶縁膜９としては、例えばＰＳＧ
（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
膜、ＢＰＳＧ（Ｂｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ
−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、およびＵＤＯ膜
からなる３層構造の絶縁膜を用いることもできる。
【００３６】最後に、図８に示すように、電極材として
例えばアルミニュウム層１０などをスパッタ法などによ
り堆積させた後、ソース電極およびベース電極を形成す
る。さらにドレイン電極（図示せず）をＰ型基板のＰ＋
層の裏面に形成する。
例えばアルミニュウム層１０などをスパッタ法などによ
り堆積させた後、ソース電極およびベース電極を形成す
る。さらにドレイン電極（図示せず）をＰ型基板のＰ＋
層の裏面に形成する。
【００３７】以上に記載の本発明の工程を用いることに
より、トレンチの上部終端のゲート電極ポリシリコン引
出し部のトレンチ上部コーナーに高濃度砒素でＮ＋層１
４を形成することによって、ゲート酸化時に不純物であ
る砒素の特徴であるシリコンの増速酸化により、トレン
チ上部コーナーのゲート酸化膜を厚くすることができ、
ゲート耐量を向上することができる。
より、トレンチの上部終端のゲート電極ポリシリコン引
出し部のトレンチ上部コーナーに高濃度砒素でＮ＋層１
４を形成することによって、ゲート酸化時に不純物であ
る砒素の特徴であるシリコンの増速酸化により、トレン
チ上部コーナーのゲート酸化膜を厚くすることができ、
ゲート耐量を向上することができる。
【００３８】しかも、上記トレンチ近傍の高濃度砒素Ｎ
＋層１４は、Ｐチャネル型パワーＭＯＳＦＥＴのベース
領域の電極取出し部が十分に低抵抗のコンタクトが取れ
るようこの電極形成部に設けられる高濃度のＮ＋領域１
３と同時に形成することが可能であり、イオン注入工程
を増やす事なく形成し得る。
＋層１４は、Ｐチャネル型パワーＭＯＳＦＥＴのベース
領域の電極取出し部が十分に低抵抗のコンタクトが取れ
るようこの電極形成部に設けられる高濃度のＮ＋領域１
３と同時に形成することが可能であり、イオン注入工程
を増やす事なく形成し得る。
【００３９】本発明を用いるＰチャネル型パワーＭＯＳ
ＦＥＴにおいては、トレンチ上部終端のゲート電極ポリ
シリコン引出し部のトレンチ上部コーナーに、例えば高
濃度砒素を不純物とするＮ＋層を形成することによっ
て、この部分についてゲート酸化時に高濃度砒素不純物
を含むシリコンの特徴である増速酸化を行う。かかる酸
化により、従来の酸化時間と同じ時間でトレンチ上部コ
ーナーのみゲート酸化膜を他の部分と比較し例えば約２
倍程度厚くすることができる。このため、コーナ部のゲ
ート絶縁膜の絶縁破壊耐量を向上することができる。
ＦＥＴにおいては、トレンチ上部終端のゲート電極ポリ
シリコン引出し部のトレンチ上部コーナーに、例えば高
濃度砒素を不純物とするＮ＋層を形成することによっ
て、この部分についてゲート酸化時に高濃度砒素不純物
を含むシリコンの特徴である増速酸化を行う。かかる酸
化により、従来の酸化時間と同じ時間でトレンチ上部コ
ーナーのみゲート酸化膜を他の部分と比較し例えば約２
倍程度厚くすることができる。このため、コーナ部のゲ
ート絶縁膜の絶縁破壊耐量を向上することができる。
【００４０】上記説明においては、主にトレンチゲート
形Ｐ型パワーＭＯＳＦＥＴの製造工程について説明した
が、Ｐ型に限らずＮ型パワーＭＯＳＦＥＴのゲート絶縁
膜の耐圧向上に適用することも可能である。またトレン
チゲート形に限定されるものではなく、いわゆるＶ溝形
のＭＯＳＦＥＴに適用することも可能である。
形Ｐ型パワーＭＯＳＦＥＴの製造工程について説明した
が、Ｐ型に限らずＮ型パワーＭＯＳＦＥＴのゲート絶縁
膜の耐圧向上に適用することも可能である。またトレン
チゲート形に限定されるものではなく、いわゆるＶ溝形
のＭＯＳＦＥＴに適用することも可能である。
【００４１】
【発明の効果】従来の酸化時間と同じ時間でトレンチ上
部コーナーのみゲート酸化膜を他の部分と比較し例えば
約２倍程度厚くすることができる。このため、コーナ部
のゲート絶縁膜の絶縁破壊耐量を向上することができ
る。
部コーナーのみゲート酸化膜を他の部分と比較し例えば
約２倍程度厚くすることができる。このため、コーナ部
のゲート絶縁膜の絶縁破壊耐量を向上することができ
る。
【図１】本発明の実施形態に係るトレンチゲート形のＰ
型パワーＭＯＳＦＥＴの製造工程を示す断面図。
型パワーＭＯＳＦＥＴの製造工程を示す断面図。
【図２】図１に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
【図３】図２に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
【図４】図３に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
【図５】図４に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜
視図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜
視図。
【図６】図５に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
【図７】図６に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
【図８】図７に続く、本発明の実施形態に係るトレンチ
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
ゲート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断
面図。
【図９】従来の技術に係るトレンチゲート形のＰ型パワ
ーＭＯＳＦＥＴの製造工程を示す断面図。
ーＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】図９に続く、従来の技術に係るトレンチゲー
ト形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ト形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１１】図１０に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１２】図１１に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１３】図１２に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１４】図１３に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１５】図１４に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜視
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す斜視
図。
【図１６】図１５に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１７】図１６に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
【図１８】図１７に続く、従来の技術に係るトレンチゲ
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
ート形のＰ型パワーＭＯＳＦＥＴの製造工程を示す断面
図。
１、１０１…酸化膜 ２、１０２…Ｎ型ベース領域 ３、１０３…ＵＤＯ ４、１０４…マスク ５、１０５…トレンチ ６、１０６…ゲート酸化膜 ７、１０７…Ｂがドープされたポリシリコン ８、１０８…ソース領域 ９、１０９…層間絶縁膜 １０、１１０…Ａｌ １２、１１１…ゲート電極ポリシリコンの引き出し部の
トレンチ上部コーナー １３、…ベース電極を取出部 １４、…トレンチ上部終端部分の近傍 １５、…トレンチ底部 １００…Ｐ型のエビタキシヤル層が形成されている半導
体基板 α…ボロンがドープされたポリシリコンがエッチングさ
れていない領域 β…上面のボロンがドープされたポリシリコンがエッチ
ングで除去されたソース形成領域
トレンチ上部コーナー １３、…ベース電極を取出部 １４、…トレンチ上部終端部分の近傍 １５、…トレンチ底部 １００…Ｐ型のエビタキシヤル層が形成されている半導
体基板 α…ボロンがドープされたポリシリコンがエッチングさ
れていない領域 β…上面のボロンがドープされたポリシリコンがエッチ
ングで除去されたソース形成領域
Claims (8)
- 【請求項１】 順次積層されて形成された第１導電形の
第１の半導体層、第２導電形の第２の半導体層、および
第１導電形の第３の半導体層と、 前記第３の半導体層の表面から前記第２の半導体層を経
て前記第１の半導体層に達する溝部と、 少なくとも前記溝部の表面に形成されたゲート絶縁膜お
よびゲート電極を有し、前記第３の半導体層と前記第１
の半導体層間の電気的導通が前記ゲート電極に加えられ
る電圧により制御される絶縁ゲート形トランジスタにお
いて、 前記溝部のゲート絶縁膜の所定部の膜厚が前記溝部の他
の部分の膜厚より厚い絶縁膜により形成されていること
を特徴とする絶縁ゲート形トランジスタ。 - 【請求項２】 前記厚い絶縁膜が形成されている所定部
が前記溝部の上部コーナ部であることを特徴とする請求
項１記載の絶縁ゲート形トランジスタ。 - 【請求項３】 前記厚い絶縁膜が形成されている所定部
に接する半導体部分は前記溝部の他の部分よりも高濃度
の不純物原子がドープされていることを特徴とする請求
項１に記載の絶縁ゲート形トランジスタ。 - 【請求項４】 前記絶縁ゲート形トランジスタはＰチャ
ネル型ＭＯＳＦＥＴであり、前記高濃度の不純物原子は
砒素原子であることを特徴とする請求項３記載の絶縁ゲ
ート形トランジスタ。 - 【請求項５】 前記溝部はその断面が矩形またはＵ字形
のトレンチである請求項１に記載の絶縁ゲート形トラン
ジスタ。 - 【請求項６】 第１導電形の第１の半導体層の表面に第
２導電形の第２の半導体層を形成する工程と、 前記第２の半導体層の表面の所定部分に、前記第２の半
導体層の不純物濃度より高濃度の第２導電形の第１の領
域を形成する工程と、 前記第１の領域、前記第２の半導体層を経て前記第１の
半導体層に達する溝部を形成する工程と、 前記溝部にゲート絶縁膜を形成する工程と、ここで前記
第１の領域の部分に形成された前記溝部の上面コーナー
部のゲート絶縁膜の膜厚は他の部分のゲート絶縁膜の膜
厚より厚く形成され、 前記ゲート絶縁膜表面にゲート電極材を堆積する工程
と、 前記第２の半導体層の表面の所定の部分に第１導電形の
第３の半導体層を形成する工程とを有することを特徴と
する絶縁ゲート形トランジスタの製造方法。 - 【請求項７】 前記第１の領域を形成する工程におい
て、前記第２の半導体層表面の所定の部分に外部電極を
形成するための第２導電形の第２の領域が同時に形成さ
れることを特徴とする請求項６に記載の絶縁ゲート形ト
ランジスタの製造方法。 - 【請求項８】 前記絶縁ゲート形トランジスタはＰチャ
ネル型ＭＯＳＦＥＴであり、前記高濃度の第２導電形の
第１の領域の不純物原子は砒素原子であることを特徴と
する請求項６または請求項７記載の絶縁ゲート形トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07606699A JP3934818B2 (ja) | 1999-03-19 | 1999-03-19 | 絶縁ゲート形トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07606699A JP3934818B2 (ja) | 1999-03-19 | 1999-03-19 | 絶縁ゲート形トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269499A true JP2000269499A (ja) | 2000-09-29 |
| JP3934818B2 JP3934818B2 (ja) | 2007-06-20 |
Family
ID=13594416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07606699A Expired - Lifetime JP3934818B2 (ja) | 1999-03-19 | 1999-03-19 | 絶縁ゲート形トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3934818B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
| JP2007150082A (ja) * | 2005-11-29 | 2007-06-14 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP2018085531A (ja) * | 2018-01-05 | 2018-05-31 | ローム株式会社 | 半導体装置 |
| JP2019161200A (ja) * | 2017-05-17 | 2019-09-19 | ローム株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133664A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH09153613A (ja) * | 1995-09-29 | 1997-06-10 | Denso Corp | 半導体装置 |
| JPH09293861A (ja) * | 1996-04-26 | 1997-11-11 | Denso Corp | 半導体装置およびその製造方法 |
| JPH10270683A (ja) * | 1997-03-25 | 1998-10-09 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-03-19 JP JP07606699A patent/JP3934818B2/ja not_active Expired - Lifetime
Patent Citations (4)
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| JPS63133664A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP2019161200A (ja) * | 2017-05-17 | 2019-09-19 | ローム株式会社 | 半導体装置 |
| US11605707B2 (en) | 2017-05-17 | 2023-03-14 | Rohm Co., Ltd. | Semiconductor device |
| JP7280666B2 (ja) | 2017-05-17 | 2023-05-24 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2018085531A (ja) * | 2018-01-05 | 2018-05-31 | ローム株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3934818B2 (ja) | 2007-06-20 |
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