JPH09246551A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH09246551A JPH09246551A JP8591596A JP8591596A JPH09246551A JP H09246551 A JPH09246551 A JP H09246551A JP 8591596 A JP8591596 A JP 8591596A JP 8591596 A JP8591596 A JP 8591596A JP H09246551 A JPH09246551 A JP H09246551A
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Abstract
(57)【要約】
【課題】 薄いゲート酸化膜の経時絶縁破壊に対する信
頼性を確保する。 【解決手段】 ゲート酸化膜３０３上にゲート電極とな
るノンドープポリシリコン膜３０４を２００ｎｍの厚さ
に形成し、砒素を注入エネルギー５０ｋｅＶ、ドーズ量
３×１０15／ｃｍ2で注入する。砒素の不純物濃度のピ
ークはポリシリコン膜表面から３０ｎｍ程度の浅い位置
に形成される。その後、所定の工程を経てＭＯＳトラン
ジスタを形成する。深さ方向の不純物濃度分布において
最高濃度となる部分をポリシリコン中の浅い領域に形成
することによって、ポリシリコン／ゲート酸化膜界面の
ピーク濃度を低く制御できる。
頼性を確保する。 【解決手段】 ゲート酸化膜３０３上にゲート電極とな
るノンドープポリシリコン膜３０４を２００ｎｍの厚さ
に形成し、砒素を注入エネルギー５０ｋｅＶ、ドーズ量
３×１０15／ｃｍ2で注入する。砒素の不純物濃度のピ
ークはポリシリコン膜表面から３０ｎｍ程度の浅い位置
に形成される。その後、所定の工程を経てＭＯＳトラン
ジスタを形成する。深さ方向の不純物濃度分布において
最高濃度となる部分をポリシリコン中の浅い領域に形成
することによって、ポリシリコン／ゲート酸化膜界面の
ピーク濃度を低く制御できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装
置、特にＮ型ポリシリコンゲート電極を有するＭＯＳト
ランジスタとその製造方法に関するものである。
置、特にＮ型ポリシリコンゲート電極を有するＭＯＳト
ランジスタとその製造方法に関するものである。
【０００２】
【従来の技術】単結晶シリコン基板上に形成した熱酸化
膜と同等の高い絶縁耐圧を有する酸化膜をポリシリコン
膜上に形成するために、ポリシリコン膜中の不純物とし
てリン又は砒素を含み、その濃度を１×１０20〜８×１
０20／ｃｍ3に制御する方法が提案されている（特開平
３−１３２０７８号公報（引用例１）参照）。
膜と同等の高い絶縁耐圧を有する酸化膜をポリシリコン
膜上に形成するために、ポリシリコン膜中の不純物とし
てリン又は砒素を含み、その濃度を１×１０20〜８×１
０20／ｃｍ3に制御する方法が提案されている（特開平
３−１３２０７８号公報（引用例１）参照）。
【０００３】ＬＤＤ構造の低濃度不純物領域の上にトラ
ップ準位の少ない熱酸化膜を形成してホットキャリアに
対する信頼性を向上させるために、半導体基板上に絶縁
膜、ポリシリコン膜を形成し、ポリシリコン膜中の不純
物濃度がポリシリコン膜の上端から下端へ負の濃度勾配
をもつようにすることが提案されている（特開平２−２
６５２４８号公報（引用例２）参照）。
ップ準位の少ない熱酸化膜を形成してホットキャリアに
対する信頼性を向上させるために、半導体基板上に絶縁
膜、ポリシリコン膜を形成し、ポリシリコン膜中の不純
物濃度がポリシリコン膜の上端から下端へ負の濃度勾配
をもつようにすることが提案されている（特開平２−２
６５２４８号公報（引用例２）参照）。
【０００４】半導体集積回路装置形成の際にはポリシリ
コンによる電極、配線形成技術が必要不可欠となってい
る。ノンドープポリシリコン膜では抵抗が極めて高いた
め、Ｎ型不純物イオン注入法、ＰＯＣｌ3などによる熱
拡散法、又はシランガスにフォスフィン等を混入させて
その場ドープさせる方法により、低抵抗のＮ型ポリシリ
コン膜を形成する方法が採用されている。
コンによる電極、配線形成技術が必要不可欠となってい
る。ノンドープポリシリコン膜では抵抗が極めて高いた
め、Ｎ型不純物イオン注入法、ＰＯＣｌ3などによる熱
拡散法、又はシランガスにフォスフィン等を混入させて
その場ドープさせる方法により、低抵抗のＮ型ポリシリ
コン膜を形成する方法が採用されている。
【０００５】ゲート電極を形成しているポリシリコン膜
中の濃度又はその分布について規定しているものとし
て、引用例１においては、ポリシリコン膜中のＮ型不純
物濃度を１×１０20〜８×１０20／ｃｍ3に規定するこ
とによって、膜厚１５ｎｍ程度のポリシリコン膜に挾ま
れた酸化膜の絶縁耐圧の向上に効果が見出されている。
Ｎ型不純物としてリンを用いた場合には、界面にはリン
が原因と考えられる微細な凹凸構造が形成され、この凹
凸はＥＥＰＲＯＭのコントロールゲートとフローティン
グゲートの酸化膜の耐圧を低下させる。この凹凸を形成
させない構造とその形成プロセスという内容が引用例１
に開示されており、酸化膜の耐圧が向上した例が説明さ
れている。
中の濃度又はその分布について規定しているものとし
て、引用例１においては、ポリシリコン膜中のＮ型不純
物濃度を１×１０20〜８×１０20／ｃｍ3に規定するこ
とによって、膜厚１５ｎｍ程度のポリシリコン膜に挾ま
れた酸化膜の絶縁耐圧の向上に効果が見出されている。
Ｎ型不純物としてリンを用いた場合には、界面にはリン
が原因と考えられる微細な凹凸構造が形成され、この凹
凸はＥＥＰＲＯＭのコントロールゲートとフローティン
グゲートの酸化膜の耐圧を低下させる。この凹凸を形成
させない構造とその形成プロセスという内容が引用例１
に開示されており、酸化膜の耐圧が向上した例が説明さ
れている。
【０００６】
【発明が解決しようとする課題】しかし、引用例１に開
示されている技術では、サブハーフミクロン以降と称さ
れる微細化された技術において、１０ｎｍ未満の薄いゲ
ート酸化膜の信頼性を確保することができない。このこ
とを実際のデータに基づいて説明する。
示されている技術では、サブハーフミクロン以降と称さ
れる微細化された技術において、１０ｎｍ未満の薄いゲ
ート酸化膜の信頼性を確保することができない。このこ
とを実際のデータに基づいて説明する。
【０００７】図１は、Ｐ型シリコン基板に膜厚９ｎｍの
ゲート酸化膜を形成し、その上にポリシリコン膜を堆積
し、そのポリシリコン膜にＮ型不純物としてリンをドー
プした後、そのポリシリコン膜上にタングステンシリサ
イド膜を堆積し、ポリサイドゲート電極を形成してＭＯ
Ｓキャパシタとしたものにおける、深さ方向の不純物濃
度分布である。分布はＳＩＭＳ（二次イオン質量分析
法）により計測した。測定はＳｉとＳｉＯ2のマトリク
ス効果の小さいＣｓ（セシウム）の正イオンを用い、深
さ方向の較正は分析後に接触段差計により行なった。定
量に関してはＳｉ中の標準試料を用いて行なった。ＷＳ
ｉ、ＳｉＯ2中の感度の補正は行なっていない。
ゲート酸化膜を形成し、その上にポリシリコン膜を堆積
し、そのポリシリコン膜にＮ型不純物としてリンをドー
プした後、そのポリシリコン膜上にタングステンシリサ
イド膜を堆積し、ポリサイドゲート電極を形成してＭＯ
Ｓキャパシタとしたものにおける、深さ方向の不純物濃
度分布である。分布はＳＩＭＳ（二次イオン質量分析
法）により計測した。測定はＳｉとＳｉＯ2のマトリク
ス効果の小さいＣｓ（セシウム）の正イオンを用い、深
さ方向の較正は分析後に接触段差計により行なった。定
量に関してはＳｉ中の標準試料を用いて行なった。ＷＳ
ｉ、ＳｉＯ2中の感度の補正は行なっていない。
【０００８】０.３μｍ付近にあるピークはポリシリコ
ン／ゲート酸化膜界面、０.１μｍ付近にあるピークは
ポリサイド／ポリシリコン界面での不純物のパイルアッ
プ（析出）によるものであり、この２つのピークの間が
ポリシリコン領域である。
ン／ゲート酸化膜界面、０.１μｍ付近にあるピークは
ポリサイド／ポリシリコン界面での不純物のパイルアッ
プ（析出）によるものであり、この２つのピークの間が
ポリシリコン領域である。
【０００９】図２は定電流ＴＤＤＢ（Time Dependent D
ielectric Breakdown）測定におけるＱｂｄを縦軸に、
ポリシリコン／ゲート酸化膜界面におけるＮ型不純物濃
度を横軸にプロットした結果である。ＭＯＳキャパシタ
の面積は０.０１ｃｍ2である。ここでは、図１の同一試
料（Ａ，Ｂ，Ｃ）を含め、砒素のデータもともに示し
た。ここで、Ｑｂｄとは累積故障率５０％の絶縁破壊に
至るまでのゲート酸化膜中への電荷注入量である。図
１，２において、試料Ａについてみると、ポリシリコン
膜中の不純物濃度が引用例１に開示されている１×１０
20〜８×１０20／ｃｍ3の範囲に入っていても、試料
Ｂ，Ｃに比較してＱｂｄは急激に劣化していることが分
かる。この原因は、上述したように不純物ゲートが酸化
膜との界面にパイルアップしたためであり、酸化膜信頼
性が急激に劣化する臨界濃度が存在していることを示唆
している。このことより、酸化膜とポリシリコン膜との
界面に集中する不純物濃度をコントロールすることが、
酸化膜信頼性を確保する上で重要であることが明らかに
なった。
ielectric Breakdown）測定におけるＱｂｄを縦軸に、
ポリシリコン／ゲート酸化膜界面におけるＮ型不純物濃
度を横軸にプロットした結果である。ＭＯＳキャパシタ
の面積は０.０１ｃｍ2である。ここでは、図１の同一試
料（Ａ，Ｂ，Ｃ）を含め、砒素のデータもともに示し
た。ここで、Ｑｂｄとは累積故障率５０％の絶縁破壊に
至るまでのゲート酸化膜中への電荷注入量である。図
１，２において、試料Ａについてみると、ポリシリコン
膜中の不純物濃度が引用例１に開示されている１×１０
20〜８×１０20／ｃｍ3の範囲に入っていても、試料
Ｂ，Ｃに比較してＱｂｄは急激に劣化していることが分
かる。この原因は、上述したように不純物ゲートが酸化
膜との界面にパイルアップしたためであり、酸化膜信頼
性が急激に劣化する臨界濃度が存在していることを示唆
している。このことより、酸化膜とポリシリコン膜との
界面に集中する不純物濃度をコントロールすることが、
酸化膜信頼性を確保する上で重要であることが明らかに
なった。
【００１０】本発明の目的は、サブハーフミクロン以降
と称されるような、薄いゲート酸化膜の経時絶縁破壊に
対する信頼性を確保するゲート電極構造とその製造方法
を提供することにある。
と称されるような、薄いゲート酸化膜の経時絶縁破壊に
対する信頼性を確保するゲート電極構造とその製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、ポリシリコン
膜とゲート絶縁膜との界面でのポリシリコン側のＮ型不
純物の濃度を制御するものである。すなわち、本発明の
ＭＯＳ型半導体装置は、シリコン基板上にゲート絶縁膜
とその上にＮ型不純物を含有したポリシリコン膜を具備
しており、そのポリシリコン膜とゲート絶縁膜界面近傍
での不純物濃度のピーク値が４×１０19〜３×１０21／
ｃｍ3の範囲内にあることを特徴とするものである。
膜とゲート絶縁膜との界面でのポリシリコン側のＮ型不
純物の濃度を制御するものである。すなわち、本発明の
ＭＯＳ型半導体装置は、シリコン基板上にゲート絶縁膜
とその上にＮ型不純物を含有したポリシリコン膜を具備
しており、そのポリシリコン膜とゲート絶縁膜界面近傍
での不純物濃度のピーク値が４×１０19〜３×１０21／
ｃｍ3の範囲内にあることを特徴とするものである。
【００１２】本発明の製造方法は、シリコン基板上にゲ
ート絶縁膜を介してポリシリコン膜を形成し、そのポリ
シリコン膜にＮ型不純物をドープする際、深さ方向の不
純物濃度分布において最高濃度となる部分を浅い領域に
形成する工程を含み、後工程により不純物を熱拡散させ
てポリシリコン膜とゲート絶縁膜界面近傍の不純物濃度
のピーク値を４×１０19〜３×１０21／ｃｍ3の範囲内
にあるようにするものである。
ート絶縁膜を介してポリシリコン膜を形成し、そのポリ
シリコン膜にＮ型不純物をドープする際、深さ方向の不
純物濃度分布において最高濃度となる部分を浅い領域に
形成する工程を含み、後工程により不純物を熱拡散させ
てポリシリコン膜とゲート絶縁膜界面近傍の不純物濃度
のピーク値を４×１０19〜３×１０21／ｃｍ3の範囲内
にあるようにするものである。
【００１３】ポリシリコン中へのＮ型不純物のドープに
おいて深さ方向の不純物濃度分布で最高濃度となる部分
を浅い領域に形成する工程は、イオン注入法により行な
ってもよく、ＣＶＤ法によるドープトポリシリコンを形
成することにより行なってもよい。ＣＶＤ法によるドー
プトポリシリコンを形成することにより行なう場合は、
ゲート絶縁膜上へのノンドープポリシリコン膜の形成
と、その上への一定の不純物濃度のドープトポリシリコ
ン膜の形成とを含んで行なうことができる。
おいて深さ方向の不純物濃度分布で最高濃度となる部分
を浅い領域に形成する工程は、イオン注入法により行な
ってもよく、ＣＶＤ法によるドープトポリシリコンを形
成することにより行なってもよい。ＣＶＤ法によるドー
プトポリシリコンを形成することにより行なう場合は、
ゲート絶縁膜上へのノンドープポリシリコン膜の形成
と、その上への一定の不純物濃度のドープトポリシリコ
ン膜の形成とを含んで行なうことができる。
【００１４】ポリシリコン膜とゲート絶縁膜界面近傍の
不純物濃度のピーク値の上限値３×１０21／ｃｍ3は、
Ｑｂｄの劣化から決定されたもので、Ｎ型不純物の界面
近傍での濃度がこれを越えるとＱｂｄが急激に低下する
ことが図２の実験結果から見出されている。このピーク
濃度とＱｂｄの関係はリンのみならず、砒素においても
同様な振る舞いが見られることも分かった。
不純物濃度のピーク値の上限値３×１０21／ｃｍ3は、
Ｑｂｄの劣化から決定されたもので、Ｎ型不純物の界面
近傍での濃度がこれを越えるとＱｂｄが急激に低下する
ことが図２の実験結果から見出されている。このピーク
濃度とＱｂｄの関係はリンのみならず、砒素においても
同様な振る舞いが見られることも分かった。
【００１５】次に、ポリシリコン膜とゲート絶縁膜界面
近傍の不純物濃度のピーク値の下限値４×１０19／ｃｍ
3について説明する。酸化膜信頼性という観点から界面
近傍のピーク濃度はより低い方が好ましい。しかし、こ
の濃度を過度に抑えようとすると、今度は空乏化という
問題が起こってくる。ポリシリコン膜中に不純物をドー
プした後、トランジスタ形成に必要な熱履歴（高温酸化
膜堆積やソース・ドレインの拡散層活性化など）を受け
ることにより、ポリシリコン膜中の不純物はポリシリコ
ン／ゲート絶縁膜界面に確実にパイルアップする。すな
わち、十分な熱履歴を受けた場合、（界面の濃度）≧
（ポリシリコン膜のバルク中の濃度）という関係が成り
立つ。これより、ピーク濃度下限はポリシリコン膜中と
ゲート絶縁膜界面の不純物濃度Ｎｄが平坦な試料におい
て、空乏化が生じないＮｄであればよい。実際に実プロ
セスに比べて熱履歴を抑制して上述のような試料を作成
し、ＣＶ測定を行なったところ、空乏化が生じないＮｄ
は４×１０19／ｃｍ3となった。この濃度未満になると
空乏化が顕著になる傾向がある。空乏化が顕著になる
と、ゲートに印加された電圧は空乏層のバンド曲がりに
かかるため、そのようなＭＯＳトランジスタで構成され
た集積回路のスピードの低下を招くことになる。
近傍の不純物濃度のピーク値の下限値４×１０19／ｃｍ
3について説明する。酸化膜信頼性という観点から界面
近傍のピーク濃度はより低い方が好ましい。しかし、こ
の濃度を過度に抑えようとすると、今度は空乏化という
問題が起こってくる。ポリシリコン膜中に不純物をドー
プした後、トランジスタ形成に必要な熱履歴（高温酸化
膜堆積やソース・ドレインの拡散層活性化など）を受け
ることにより、ポリシリコン膜中の不純物はポリシリコ
ン／ゲート絶縁膜界面に確実にパイルアップする。すな
わち、十分な熱履歴を受けた場合、（界面の濃度）≧
（ポリシリコン膜のバルク中の濃度）という関係が成り
立つ。これより、ピーク濃度下限はポリシリコン膜中と
ゲート絶縁膜界面の不純物濃度Ｎｄが平坦な試料におい
て、空乏化が生じないＮｄであればよい。実際に実プロ
セスに比べて熱履歴を抑制して上述のような試料を作成
し、ＣＶ測定を行なったところ、空乏化が生じないＮｄ
は４×１０19／ｃｍ3となった。この濃度未満になると
空乏化が顕著になる傾向がある。空乏化が顕著になる
と、ゲートに印加された電圧は空乏層のバンド曲がりに
かかるため、そのようなＭＯＳトランジスタで構成され
た集積回路のスピードの低下を招くことになる。
【００１６】ゲート絶縁膜の膜厚に関しても９ｎｍ以下
の絶縁膜、例えば７ｎｍにおいても９ｎｍの場合と同様
に界面のピーク濃度に対応してＱｂｄが低下しているこ
とが明らかになった。本発明は膜厚が９ｎｍ以下のゲー
ト絶縁膜を有する半導体装置に関して有効である。
の絶縁膜、例えば７ｎｍにおいても９ｎｍの場合と同様
に界面のピーク濃度に対応してＱｂｄが低下しているこ
とが明らかになった。本発明は膜厚が９ｎｍ以下のゲー
ト絶縁膜を有する半導体装置に関して有効である。
【００１７】
【実施例】以下、本発明を製造方法とともに説明する。 （実施例１）図３に従い第１の実施例を説明する。 （ａ）チャネルドープを施したＰ型シリコン基板３０１
上にフィールド酸化して素子分離領域３０２を形成した
後、基板３０１を８５０℃で熱酸化することによりゲー
ト酸化膜３０３を９ｎｍの厚さに形成する。
上にフィールド酸化して素子分離領域３０２を形成した
後、基板３０１を８５０℃で熱酸化することによりゲー
ト酸化膜３０３を９ｎｍの厚さに形成する。
【００１８】（ｂ）次に、ゲート電極となるノンドープ
ポリシリコン膜３０４を２００ｎｍの厚さにＬＰＣＶＤ
法により形成する。このときの原料ガスはシランであ
り、成膜温度は６２０℃とした。次にイオン注入を行な
う。注入エネルギーは、リンの場合２５ｋｅＶ、砒素の
場合５０ｋｅＶで、ドーズ量はいずれも１×１０15〜１
×１０16／ｃｍ2とした。
ポリシリコン膜３０４を２００ｎｍの厚さにＬＰＣＶＤ
法により形成する。このときの原料ガスはシランであ
り、成膜温度は６２０℃とした。次にイオン注入を行な
う。注入エネルギーは、リンの場合２５ｋｅＶ、砒素の
場合５０ｋｅＶで、ドーズ量はいずれも１×１０15〜１
×１０16／ｃｍ2とした。
【００１９】（ｃ）次に、イオン注入したポリシリコン
膜上にタングステンシリサイド膜３０５を１００ｎｍの
厚さにスパッタ法により堆積してポリサイドゲート電極
膜を形成する。シリサイド膜を形成する材料はタングス
テンシリサイドに限らず、よ良く知られているチタン、
コバルト、ニッケル等のシリサイドで代替してもよい。
また、堆積方法もスパッタ法に限らず、ＷＦ6等のガス
を用いてＣＶＤ法で形成してもよい。
膜上にタングステンシリサイド膜３０５を１００ｎｍの
厚さにスパッタ法により堆積してポリサイドゲート電極
膜を形成する。シリサイド膜を形成する材料はタングス
テンシリサイドに限らず、よ良く知られているチタン、
コバルト、ニッケル等のシリサイドで代替してもよい。
また、堆積方法もスパッタ法に限らず、ＷＦ6等のガス
を用いてＣＶＤ法で形成してもよい。
【００２０】（ｄ）その後、写真工程を経てシリサイド
膜及びポリシリコン膜をエッチングすることによりパタ
ーン化してゲート電極３０６を形成する。更に、通常の
ＬＤＤ構造のトランジスタ構造を形成するために、低濃
度Ｎ型拡散層３０７のための注入としてリンを２５ｋｅ
Ｖの注入エネルギー、２×１０13／ｃｍ2のドーズ量で
斜め回転注入する。
膜及びポリシリコン膜をエッチングすることによりパタ
ーン化してゲート電極３０６を形成する。更に、通常の
ＬＤＤ構造のトランジスタ構造を形成するために、低濃
度Ｎ型拡散層３０７のための注入としてリンを２５ｋｅ
Ｖの注入エネルギー、２×１０13／ｃｍ2のドーズ量で
斜め回転注入する。
【００２１】（ｅ）更に、サイドウォールとなる高温酸
化膜を８５０℃で１５０ｎｍの厚さに堆積し、エッチバ
ックしてサイドウォール３０８を形成する。その後、ソ
ース・ドレインの高濃度Ｎ型拡散層３０９のための注入
として砒素を６０ｋｅＶの注入エネルギー、６×１０15
／ｃｍ2のドーズ量でイオン注入し、活性化アニールを
８５０℃で６０分施すことにより、ポリシリコン膜中を
Ｎ型不純物が拡散して所望のＭＯＳトランジスタを形成
する。
化膜を８５０℃で１５０ｎｍの厚さに堆積し、エッチバ
ックしてサイドウォール３０８を形成する。その後、ソ
ース・ドレインの高濃度Ｎ型拡散層３０９のための注入
として砒素を６０ｋｅＶの注入エネルギー、６×１０15
／ｃｍ2のドーズ量でイオン注入し、活性化アニールを
８５０℃で６０分施すことにより、ポリシリコン膜中を
Ｎ型不純物が拡散して所望のＭＯＳトランジスタを形成
する。
【００２２】これらの条件にて作成した面積０.０１ｃ
ｍ2のＭＯＳキャパシタを評価したところ、図２に示す
ピーク濃度とＱｂｄの関係が明らかになり、酸化膜信頼
性を低下させないピーク濃度の上限値が３×１０21／ｃ
ｍ3であることが明らかとなった。
ｍ2のＭＯＳキャパシタを評価したところ、図２に示す
ピーク濃度とＱｂｄの関係が明らかになり、酸化膜信頼
性を低下させないピーク濃度の上限値が３×１０21／ｃ
ｍ3であることが明らかとなった。
【００２３】（実施例２）実施例１と同じ図３に従い、
第２の実施例を説明する。 （ａ）チャネルドープを施したＰ型シリコン基板３０１
上にフィールド酸化して素子分離領域３０２を形成した
後、基板３０１を８５０℃で熱酸化することによりゲー
ト酸化膜３０３を９ｎｍの厚さに形成する。
第２の実施例を説明する。 （ａ）チャネルドープを施したＰ型シリコン基板３０１
上にフィールド酸化して素子分離領域３０２を形成した
後、基板３０１を８５０℃で熱酸化することによりゲー
ト酸化膜３０３を９ｎｍの厚さに形成する。
【００２４】（ｂ）次に、ゲート電極となるノンドープ
ポリシリコン膜３０４を２００ｎｍの厚さにＬＰＣＶＤ
法により形成する。このときの原料ガスはシランであ
り、成膜温度は６２０℃とした。次に砒素のイオン注入
を注入エネルギー５０ｋｅＶ、ドーズ量３×１０15／ｃ
ｍ2で行なった試料１と、砒素のイオン注入を注入エネ
ルギー１４０ｋｅＶ、ドーズ量は同じく３×１０15／ｃ
ｍ2で行なった試料２を作製した。注入エネルギー５０
ｋｅＶでの注入の場合、砒素の不純物濃度のピークはポ
リシリコン膜表面から３０ｎｍ程度の深さの位置にあ
り、注入エネルギー１４０ｋｅＶでの注入の場合に比べ
て１／３程度の浅い位置に形成されている。
ポリシリコン膜３０４を２００ｎｍの厚さにＬＰＣＶＤ
法により形成する。このときの原料ガスはシランであ
り、成膜温度は６２０℃とした。次に砒素のイオン注入
を注入エネルギー５０ｋｅＶ、ドーズ量３×１０15／ｃ
ｍ2で行なった試料１と、砒素のイオン注入を注入エネ
ルギー１４０ｋｅＶ、ドーズ量は同じく３×１０15／ｃ
ｍ2で行なった試料２を作製した。注入エネルギー５０
ｋｅＶでの注入の場合、砒素の不純物濃度のピークはポ
リシリコン膜表面から３０ｎｍ程度の深さの位置にあ
り、注入エネルギー１４０ｋｅＶでの注入の場合に比べ
て１／３程度の浅い位置に形成されている。
【００２５】この後、実施例１と同様に（ｃ）〜（ｅ）
の工程を経てＭＯＳトランジスタを形成するが、不純物
ピーク濃度に大きく影響する後の熱工程であるサイドウ
ォールとなる高温酸化膜堆積と活性化アニールをともに
８００℃に設定した。
の工程を経てＭＯＳトランジスタを形成するが、不純物
ピーク濃度に大きく影響する後の熱工程であるサイドウ
ォールとなる高温酸化膜堆積と活性化アニールをともに
８００℃に設定した。
【００２６】以上のようにして作製した試料１，２にお
けるポリシリコン／ゲート酸化膜界面の砒素濃度を調べ
た結果、試料２よりも試料１の方が濃度が低くなってお
り、Ｑｂｄの値も大きいことが確かめられた。これらの
結果より、深さ方向の不純物濃度分布において最高濃度
となる部分をポリシリコン中の浅い領域に形成すること
によって、ポリシリコン／ゲート酸化膜界面のピーク濃
度を低く制御できることが分かる。
けるポリシリコン／ゲート酸化膜界面の砒素濃度を調べ
た結果、試料２よりも試料１の方が濃度が低くなってお
り、Ｑｂｄの値も大きいことが確かめられた。これらの
結果より、深さ方向の不純物濃度分布において最高濃度
となる部分をポリシリコン中の浅い領域に形成すること
によって、ポリシリコン／ゲート酸化膜界面のピーク濃
度を低く制御できることが分かる。
【００２７】（実施例３）図４に従い、第３の実施例を
説明する。 （ａ）チャネルドープを施したＰ型シリコン基板４０１
上にフィールド酸化して素子分離領域４０２を形成した
後、基板４０１を８５０℃で熱酸化することによりゲー
ト酸化膜４０３を７ｎｍの厚さに形成する。
説明する。 （ａ）チャネルドープを施したＰ型シリコン基板４０１
上にフィールド酸化して素子分離領域４０２を形成した
後、基板４０１を８５０℃で熱酸化することによりゲー
ト酸化膜４０３を７ｎｍの厚さに形成する。
【００２８】（ｂ）次に、ゲート電極となるポリシリコ
ン膜を１００ｎｍの厚さにＬＰＣＶＤ法により形成す
る。このとき、原料ガスはシラン及びフォスフィンとヘ
リウムであるが、所望の不純物濃度を得るために、下記
のようにフォスフィンの流量を制御して試料３のポリシ
リコン膜を作製した。まず最初の５０ｎｍの堆積時には
フォスフィンを流さずにシラン１０００ｓｃｃｍでノン
ドープポリシリコン膜を形成し、次の５０ｎｍの堆積時
にはシラン１０００ｓｃｃｍに加えてフォスフィン１５
０ｓｃｃｍ、ヘリウム１００ｓｃｃｍの条件でドープト
ポリシリコン膜を形成した。
ン膜を１００ｎｍの厚さにＬＰＣＶＤ法により形成す
る。このとき、原料ガスはシラン及びフォスフィンとヘ
リウムであるが、所望の不純物濃度を得るために、下記
のようにフォスフィンの流量を制御して試料３のポリシ
リコン膜を作製した。まず最初の５０ｎｍの堆積時には
フォスフィンを流さずにシラン１０００ｓｃｃｍでノン
ドープポリシリコン膜を形成し、次の５０ｎｍの堆積時
にはシラン１０００ｓｃｃｍに加えてフォスフィン１５
０ｓｃｃｍ、ヘリウム１００ｓｃｃｍの条件でドープト
ポリシリコン膜を形成した。
【００２９】一方、試料４としては、ノンドープポリシ
リコン層を設けずに上記のドープトポリシリコン膜のみ
を１００ｎｍ形成した。その後は、実施例１と同様に
（ｃ）〜（ｅ）の工程を経てポリサイドゲート電極を有
するＬＤＤ構造のＭＯＳトランジスタを形成して試料
３，４の作製を完了した。
リコン層を設けずに上記のドープトポリシリコン膜のみ
を１００ｎｍ形成した。その後は、実施例１と同様に
（ｃ）〜（ｅ）の工程を経てポリサイドゲート電極を有
するＬＤＤ構造のＭＯＳトランジスタを形成して試料
３，４の作製を完了した。
【００３０】以上のようにして作製した試料３，４にお
けるポリシリコン／ゲート酸化膜界面のリン濃度を調べ
た結果、試料４よりも試料３の方が濃度が低くなってお
り、Ｑｂｄの値も大きいことが確かめられた。以上の結
果より、深さ方向の不純物濃度分布において最高濃度と
なる部分をポリシリコン中の浅い領域に形成することに
よってポリシリコン／ゲート酸化膜界面のピーク濃度を
低く制御できることが分かる。
けるポリシリコン／ゲート酸化膜界面のリン濃度を調べ
た結果、試料４よりも試料３の方が濃度が低くなってお
り、Ｑｂｄの値も大きいことが確かめられた。以上の結
果より、深さ方向の不純物濃度分布において最高濃度と
なる部分をポリシリコン中の浅い領域に形成することに
よってポリシリコン／ゲート酸化膜界面のピーク濃度を
低く制御できることが分かる。
【００３１】実施例３のように、ノンドープポリシリコ
ン／ドープトポリシリコンのような２層構造を形成する
場合に限らず、ＣＶＤ法を用いれば多様な不純物濃度分
布を容易に得ることができるため、イオン注入法により
ゲートポリシリコンに不純物ドープする方法より優位で
ある。また、実施例３のように２層のポリシリコン膜を
形成するプロセスは、複雑な不純物濃度分布を形成する
ための一層安定したプロセスであり、容易に所望の酸化
膜信頼性を得ることができ、量産性に優れている。
ン／ドープトポリシリコンのような２層構造を形成する
場合に限らず、ＣＶＤ法を用いれば多様な不純物濃度分
布を容易に得ることができるため、イオン注入法により
ゲートポリシリコンに不純物ドープする方法より優位で
ある。また、実施例３のように２層のポリシリコン膜を
形成するプロセスは、複雑な不純物濃度分布を形成する
ための一層安定したプロセスであり、容易に所望の酸化
膜信頼性を得ることができ、量産性に優れている。
【００３２】
【発明の効果】ポリシリコン膜とゲート絶縁膜界面のポ
リシリコン側における不純物濃度の下限を４×１０19／
ｃｍ3と規定しているので、ゲート空乏化による実効的
なゲート印加電圧の低下を招くことなく反転層を形成で
きるため、集積回路のスピードが低下することがない。
また、ポリシリコン膜とゲート絶縁膜界面のポリシリコ
ン側における不純物濃度の上限を３×１０21／ｃｍ3と
規定しているので、経時絶縁破壊に対する信頼性の高い
ゲート絶縁膜を得ることができる。本発明の製造方法に
おいては、ポリシリコン膜中の不純物濃度分布につい
て、ポリシリコン表面の浅い領域に高濃度の領域を形成
し、ＭＯＳトランジスタ作成時にはポリシリコン／ゲー
ト絶縁膜界面近傍のＮ型不純物のピーク濃度を４×１０
19〜３×１０21／ｃｍ3の範囲に制御することができる
ので、高信頼性を有するゲート酸化膜を形成できる。ド
ープトポリシリコン膜の形成にＣＶＤ法を用いることに
よって多様な不純物濃度分布を容易に得ることができる
ため、イオン注入法によりゲートポリシリコン膜に不純
物ドープする方法より優位である。また素子の微細化に
より、ゲート電極の薄膜化といった要望に際してポリシ
リコン膜の膜厚を薄くすると、イオン注入法の場合、高
いエネルギーの荷電粒子を注入するということであるの
で、注入電荷によるゲート絶縁膜への電気的なダメージ
（ＦＮトンネル電流が流れ込むことになる）を与えた
り、あるいは加速された高エネルギー粒子がポリシリコ
ン膜中に飛び込むのでシリコン原子がゲート絶縁膜内へ
ノックオン（はじき出されること）され、ゲート絶縁膜
の構造を乱すといったダメージが生じる、といった劣化
が考えられるが、ＣＶＤ法によればこれらのダメージが
ないというメリットがある。
リシリコン側における不純物濃度の下限を４×１０19／
ｃｍ3と規定しているので、ゲート空乏化による実効的
なゲート印加電圧の低下を招くことなく反転層を形成で
きるため、集積回路のスピードが低下することがない。
また、ポリシリコン膜とゲート絶縁膜界面のポリシリコ
ン側における不純物濃度の上限を３×１０21／ｃｍ3と
規定しているので、経時絶縁破壊に対する信頼性の高い
ゲート絶縁膜を得ることができる。本発明の製造方法に
おいては、ポリシリコン膜中の不純物濃度分布につい
て、ポリシリコン表面の浅い領域に高濃度の領域を形成
し、ＭＯＳトランジスタ作成時にはポリシリコン／ゲー
ト絶縁膜界面近傍のＮ型不純物のピーク濃度を４×１０
19〜３×１０21／ｃｍ3の範囲に制御することができる
ので、高信頼性を有するゲート酸化膜を形成できる。ド
ープトポリシリコン膜の形成にＣＶＤ法を用いることに
よって多様な不純物濃度分布を容易に得ることができる
ため、イオン注入法によりゲートポリシリコン膜に不純
物ドープする方法より優位である。また素子の微細化に
より、ゲート電極の薄膜化といった要望に際してポリシ
リコン膜の膜厚を薄くすると、イオン注入法の場合、高
いエネルギーの荷電粒子を注入するということであるの
で、注入電荷によるゲート絶縁膜への電気的なダメージ
（ＦＮトンネル電流が流れ込むことになる）を与えた
り、あるいは加速された高エネルギー粒子がポリシリコ
ン膜中に飛び込むのでシリコン原子がゲート絶縁膜内へ
ノックオン（はじき出されること）され、ゲート絶縁膜
の構造を乱すといったダメージが生じる、といった劣化
が考えられるが、ＣＶＤ法によればこれらのダメージが
ないというメリットがある。
【図１】ゲート電極中のリン濃度の深さ方向分布を表わ
す図である。
す図である。
【図２】ポリシリコン／ゲート酸化膜界面におけるＮ型
不純物濃度とＱｂｄとの関係を示す図である。
不純物濃度とＱｂｄとの関係を示す図である。
【図３】第１、第２の実施例の製造方法を示す工程断面
図である。
図である。
【図４】第３の実施例の製造方法の一部を示す工程断面
図である。
図である。
３０１ Ｐ型シリコン基板 ３０３，４０３ ゲート酸化膜 ３０４，４０４ ノンドープポリシリコン膜 ３０５ タングステンシリサイド膜 ３０６ ゲート電極 ３０７，３０９ ソース・ドレイン ４０５ リンドープトポリシリコン膜
Claims (6)
- 【請求項１】 シリコン基板上にゲート絶縁膜とその上
にＮ型不純物を含有したポリシリコン膜を具備してお
り、そのポリシリコン膜とゲート絶縁膜界面近傍での不
純物濃度のピーク値が４×１０19〜３×１０21／ｃｍ3
の範囲内にあることを特徴とするＭＯＳ型半導体装置。 - 【請求項２】 ゲート絶縁膜が熱酸化膜であり、その膜
厚が９ｎｍ以下である請求項１に記載のＭＯＳ型半導体
装置。 - 【請求項３】 シリコン基板上にゲート絶縁膜を介して
ポリシリコン膜を形成し、そのポリシリコン膜にＮ型不
純物をドープする際、深さ方向の不純物濃度分布におい
て最高濃度となる部分を浅い領域に形成する工程を含
み、後工程により不純物を熱拡散させてポリシリコン膜
とゲート絶縁膜界面近傍の不純物濃度のピーク値を４×
１０19〜３×１０21／ｃｍ3の範囲内にあるようにする
ことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項４】 ポリシリコン中へのＮ型不純物のドープ
において深さ方向の不純物濃度分布で最高濃度となる部
分を浅い領域に形成する工程は、イオン注入法により行
なう請求項３に記載のＭＯＳ型半導体装置の製造方法。 - 【請求項５】 ポリシリコン中へのＮ型不純物のドープ
において深さ方向の不純物濃度分布で最高濃度となる部
分を浅い領域に形成する工程は、ＣＶＤ法によるドープ
トポリシリコンを形成することにより行なう請求項３に
記載のＭＯＳ型半導体装置の製造方法。 - 【請求項６】 ポリシリコン中へのＮ型不純物のドープ
において深さ方向の不純物濃度分布で最高濃度となる部
分を浅い領域に形成する工程は、ゲート絶縁膜上へのノ
ンドープポリシリコン膜の形成と、その上への一定の不
純物濃度のドープトポリシリコン膜の形成とを含んでい
る請求項５に記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8591596A JPH09246551A (ja) | 1996-03-13 | 1996-03-13 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8591596A JPH09246551A (ja) | 1996-03-13 | 1996-03-13 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246551A true JPH09246551A (ja) | 1997-09-19 |
Family
ID=13872109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8591596A Pending JPH09246551A (ja) | 1996-03-13 | 1996-03-13 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246551A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555885B2 (en) | 2001-01-11 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2004502299A (ja) * | 2000-06-27 | 2004-01-22 | アプライド マテリアルズ インコーポレイテッド | 単一ウエハチャンバにおける多結晶シリコンの結晶構造制御 |
| JP2005531136A (ja) * | 2002-05-20 | 2005-10-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | リモートスキャッタリングの削減による高パフォーマンスｍｏｓトランジスタのゲート酸化方法 |
-
1996
- 1996-03-13 JP JP8591596A patent/JPH09246551A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502299A (ja) * | 2000-06-27 | 2004-01-22 | アプライド マテリアルズ インコーポレイテッド | 単一ウエハチャンバにおける多結晶シリコンの結晶構造制御 |
| US6555885B2 (en) | 2001-01-11 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2005531136A (ja) * | 2002-05-20 | 2005-10-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | リモートスキャッタリングの削減による高パフォーマンスｍｏｓトランジスタのゲート酸化方法 |
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