KR100618058B1 - 전계 효과 트랜지스터를 포함하는 반도체 디바이스의 제조방법 - Google Patents
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Abstract
기존의 실리사이드 프로세스는, 브리징이라고 불리는 한편에는 소스 및 드레인 영역 상의 실리사이드 콘택트와 다른 한편에는 폴리 게이트상의 실리사이드 콘택트 사이의 단락을 야기할 수 있다는 단점을 가진다. 본 발명은 이러한 타입의 회로의 단락을 방지하는 간단하며 자기 정렬적인 방법을 제공한다. 게이트의 규정 후에, 레지스트 마스크(7)가 제 위치에 고정되어 있는 동안에 소스/드레인 주입이 수행되는데, 이 때의 각도 및 주입 에너지는 레지스트 마스크상에 닿는 이온이 실리콘 표면에 대하여 작은 각도로 산란되도록 선택된다. 게이트는 별도로, 소스/드레인 영역의 인접한 영역(12a, 13a)보다 강한 농도로 도핑된 작은 영역(12b, 13b)이 얻어진다. 이어서, 열적 산화물 층이 성장되어 보다 강한 농도로 도핑된 영역의 상부에 보다 두꺼운 부분(15)을 가지며, 보다 가벼운 농도로 도핑된 영역의 상부에 보다 얇은 부분(14)을 가진다. 보다 얇은 산화물 부분(14)을 제거함으로써, 스페이서가 얻어져서 소스/드레인 영역의 실리사이드 콘택트(22,23)와 게이트의 실리사이드 콘택트(24) 사이를 분리시킨다. 본 발명은 비휘발성 메모리 제조의 분야에서 특별한 장점을 지닌다.
Description
본 발명은 절연된 게이트 전극(isolated gate electrode)을 구비한 전계 효과 트랜지스터를 가진 표면을 구비한 실리콘 반도체 본체를 포함하는 반도체 디바이스의 제조 방법으로서, 반도체 디바이스의 표면은 실리콘 층이 증착되는 게이트 유전층(gate-dielectric layer)으로 피복되며, 그 위에 게이트 전극(gate electrode)을 한정하는 에칭 마스크가 형성되며, 그 후에 에칭에 의해서 실리콘 층으로부터 게이트 전극이 형성되며, 그 후 도핑된 영역 - 영역은 트랜지스터의 소스 영역 및 드레인 영역을 형성함 - 이 반도체 본체의 표면에 이온을 주입함으로써 게이트 전극에 인접해서 제공되며, 그 후에 다음 단계에서, 반도체 본체에 있어서의 소스 및 드레인 영역과 게이트 전극 상부 표면의 콘택트(contact)를 형성하며 게이트 전극의 측벽을 피복하는 중간 전기적 절연층에 의해서 게이트 전극의 측벽으로부터 분리되는 금속 층(metal layer)이 도포되며, 그 후 열처리에 의해서 금속 실리사이드 콘택트(metal silicide contact)가 금속 층이 실리콘과 접하는 위치에 형성되며, 그 후 금속층의 변환되지 않은 부분이 선택적인 에칭(selective etching)에 의해서 제거된다.
이러한 방법은 특히 특허 명세서 US-A 5,753,557호에 공지되어 있다. 집적 회로의 제조에 있어서, 통상적으로 형성된 게이트 전극과 소스 및 드레인 영역에는 금속-실리콘 합금 - 이하 실리사이드(silicide)라고 함 - 의 낮은 임피던스 컨택트(low-impedance contacts of a metal-silicon alloy)가 제공된다. 이러한 실리사이드 컨택트는 Ti와 같은 적당한 금속을 표면 전체에 증착하며, 그 후에 열처리 단계를 수행함으로써 자기 정렬 방식으로 제공되는 것이 통상적이다. 트랜지스터의 소스 및 드레인 영역 상이나 통상적으로 도핑된 폴리실리콘으로 만들어지는 게이트 전극 상과 같이 Ti가 직접적으로 실리콘에 접촉하는 위치에서는, 티타늄(titanium)이 실리사이드로 변환된다. 필드 산화물(field oxide) 상 또는 홈 형상 절연부(groove isolations) 및 게이트 전극의 스페이서로 피복된 측벽(spacer-covered side faces of gate electrodes) 상과 같이 티타늄이 실리콘과 접촉하지 않는 위치에서는 티타늄은 변환되지 않는다. 이러한 변환되지 않은 티타늄은 선택적인 에칭 단계로 제거될 수 있다. 실제로, 이러한 공정은 스페이서에 따른 연결을 통하여, 한쪽으로는 소스 영역 및/또는 드레인 영역과, 다른 쪽으로는 게이트 전극 사이에서 단락을 야기한다는 사실이 알려졌다. 문헌에서는, 이러한 현상은 "브리징(bridging)"으로 불린다. 이러한 단락을 방지하기 위하여, 게이트 전극 상의 스페이서를 게이트 전극의 상부 표면까지 확장하여 실리사이드 콘택트(silicide contact) 간의 거리를 증가시키는 방법은 언급된 특허 명세서 US-A 5,753,557호에서 이미 제안되었다. 이러한 방법의 단점은 특히 게이트 전극 상의 콘택트의 크기가 줄어들어 트랜지스터의 입력 저항이 증가한다는 것이다. 이에 더하여, 이러한 방법은 게이트 전극 상의 콘택트를 규정하는 마스크를 얻기 위하여 보다 엄밀한 에칭 단계를 요구한다.
본 발명의 목적은 특히 접촉 저항(contact resistance)을 증가시키지 않으며, 부가적인 어려운 공정 단계를 도입하지 않고서 "브리징"을 방지하는 방법을 제공하는 것이다. 이러한 목적을 달성하기 위하여, 도입부에서 언급된 타입의 방법은 본 발명에 따라 게이트 전극 상에서 에칭 마스크의 존재와 에칭 마스크의 측벽에 입사하는 이온이 반도체 본체의 표면을 향해서 산란되고, 게이트 전극의 이웃의 소스 및 드레인 영역에 서브 영역을 형성하도록 표면과 수직인 각도로 실행되고, 서브 영역은 게이트 전극으로부터 보다 먼 거리에 위치한 소스 및 드레인 영역의 일부보다 높은 도핑 레벨을 가지고, 그 후에 열산화(thermal oxidation)에 의하여 산화물 층 - 산화물 층은 언급된 소스 및 드레인 영역의 더 멀리 위치한 부분 상에서보다도 서브 영역상에서 더 큰 두께를 가짐 - 이 소스 및 드레인 영역상에 형성되며, 그 후에 소스 및 드레인 영역의 보다 멀리 떨어진 부분 상의 산화물 층이 완전히 제거되며 서브 영역상의 산화물 층은 두께의 단지 일부에 대해서만 제거되어 산화물 층은 서브 영역상에만 남게되는 에칭 단계가 후속하여 실행되며, 후속하는 단계에서 보다 떨어진 부분 상에 금속 층이 제공되어 반도체 본체의 표면과 접촉하게 하며, 서브 영역의 위치에서 산화물 층에 의해서 표면으로부터 분리된다는 특징을 지닌다. 본 발명은 실리콘의 산화의 경우에, 산화율(oxidation rate)이 도핑 밀도와 함께 증가한다는 현상을 이용하는데, 이는 그 자체로서 공지되어 있다. 마스크에서의 이온 산란의 결과로, 게이트 전극에 인접한 작은 영역에서의 도핑 농도는 부가적으로 증가하여, 산화의 경우에는 이러한 영역상에 보다 두꺼운 산화물이 성장하는데, 이는 실리사이드화 프로세스(silicidation process) 동안에 부가적인 스페이서를 형성한다. 이러한 스페이서는 부가적인 어려운 공정 단계를 거치지 않고서 간단하며 자기 정렬적인 방식으로 얻어진다.
본 발명에 따른 본 발명의 바람직한 실시예가 청구의 범위의 종속 청구항에서 기술된다.
본 발명의 많은 측면은 이후에 기술된 실시예를 참조하여 명백해질 것이다.
도 1 내지 8은 본 발명에 따른 방법을 이용하여 제조된 전계 효과 트랜지스터의 제조 공정상의 상이한 단계에서의 단면도.
아래에서는 본 발명에 따라 플로팅 게이트(floating gate)를 가지는 n-채널 전계 효과 트랜지스터를 포함하는 비휘발성 메모리 셀(non-volatile memory cell)을 제조하는 방법이 실시예를 통해서 기술될 것이다. 분명히, 본 발명에 따른 방법은 통상적인 n-채널 트랜지스터 또는 p-채널 전계 효과 트랜지스터뿐만 아니라 이들 도전 타입 모두의 트랜지스터를 포함하는 집적 회로의 제조에도 이용될 수 있다. 본 발명에 특정된 프로세스 단계가 주로 기술되어져 있다는 점에 주의한다. 본 발명에는 필수적이지는 않으나, 표준 공정 단계에 속하는 펀치스루 방지 주입(anti-punch-through implantation)과 같은 통상적인 프로세스 단계는 본 발명에서는 기술되지 않는다.
제 1 도전형 - 본 실시예에서는 p형 - 인 표면 영역(3)을 포함하는 실리콘의 반도체 본체(1)로부터 공정은 개시되는데, 표면 영역은 표면(2)에 인접한다. 표면 영역(3)에서, 활성 영역은 통상적인 방식으로, 예를 들면 도면에는 도시되지 않았지만, 활성 영역의 주변을 둘러싸는 두꺼운 필드 산화물에 의해서 규정된다. 물론, 이와 달리 활성 영역의 주변에 홈 절연부를 도포하는 것도 가능하다. 활성 영역의 표면(2)은, 예를 들면 열산화에 의해서, 예를 들면 11 nm의 두께를 가진 산화물 층(5)으로 피복되는데, 이는 장차 형성될 플로팅 게이트-MOS 트랜지스터(floating gate-MOS transistor)의 게이트 유전체를 형성한다. 이러한 산화물 층상에는 통상적인 방식으로 본래 p-타입으로 도핑되거나 이후 단계에서 p-타입으로 도핑될, 예를 들면 0.2 ㎛의 두께를 가지는 다결정(polycrystalline) 또는 비결정 실리콘 층(amorphous silicon layer:6)이 제공된다. 층(6) 상에는 MOS 트랜지스터의 플로팅 게이트 전극을 규정하는 포토레지스터 층의 마스크(7)가 제공된다. 마스크(7)는 층(6) 상에 직접적으로 형성될 수 있다. 그러나, 바람직하게 층(6)에는 먼저 실리콘 산화물 또는 실리콘 질산화물 층(4)이 제공되며, 그 후에 층(4) 상에 마스크(7)가 제공된다. 도 1은 제조 공정의 이러한 단계에 있는 디바이스를 도시한다.
층(4) 및 층(6)의 마스킹되지 않은 부분(unmasked part)(이하 간단히 폴리 층(poly layer)이라 함)은 통상적인 방식으로 에칭에 의해서 제거되어, 플로팅 게이트 또는 게이트 전극(8)을 형성한다. 도 2에 도시된 바와 같이, 산화물 층(5)의 피복되지 않은 부분 또한 제거될 수 있지만, 이러한 공정은 필수적인 것은 아니다. 필요하다면, 산화물 층(5)의 이러한 부분은 나중의 단계에서 제거될 수 있다. 대부분의 통상적인 프로세스와는 달리, 마스크(7)는 아직 제거되지 않는다.
다음 단계는 도 3을 참조한다. 선(9)으로 도시된 것처럼 이온이 주입된다. 이온은 수직(10)에 대하여 θ도로 표면에 주입된다. 주입 에너지(implantation energy)는, 예를 들면 60KeV이다. 이러한 조건하에서, 마스크(7) 상에 입사된 As 이온은 표면(2) 방향으로 산란된다. 플로팅 게이트(8)와 인접하는 영역(11a) 내에서는 인접하는 영역(11b)에서의 경우와 마찬가지로 As 이온이 직접적으로 주입될 뿐만 아니라, 이온은 마스크(7)에 의해서 산란된다. 그 결과, 영역(11)은 트랜지스터의 소스 및 드레인 영역이 형성될 영역(11b)보다 높은 도핑 농도를 가진다.
다음 단계에서, 10분 동안의 산화 환경에서 온도는 대략 800℃까지 증가된다. 실리콘 산화물 층은 실리콘 본체의 표면 상에 비균일한 두께로 형성되는데, 실리콘 산화물 층은 각각 소스 및 드레인 영역 중 보다 낮은 농도로 도핑된 영역(12a, 13a) 위에 형성된 40 nm의 두께를 가지는 상대적으로 얇은 층(14)과 소스 및 드레인 영역의 보다 높은 농도로 도핑된 영역(12b, 13b)위에 형성된 대략 80 nm의 두께를 가지는 상대적으로 두꺼운 층(15)을 가진다(도 4). 동시에, 산화물 층(16)은 폴리 게이트(8)의 측면 상에 형성된다. 게이트(8)의 상부 표면은 산화 단계이후에 선택적으로 제거될 수 있는 산질화물 층(4)에 의해서 산화에 대하여 마스킹된다. 이방성 에칭(anisotropic etching)에 의해서, 서브 영역(12a, 13a) 상의 상대적으로 얇은 산화물(14)은 제거된다. 산화물 층(14, 15)간의 두께 차에 의해서, 에칭 단계는 보다 강한 농도로 도핑된 영역(12b, 13b)이 산화물(15)로 피복된 상태로 유지되는 방식으로 수행될 수 있다. 이어서, 플로팅 게이트(8)는 얇은 인터폴리 유전체(interpoly dielectric)(17)로 피복되는데, 이것은 예를 들면 산화물-질화물-산화물 층(oxide-nitride-oxide layer)에 의해서 형성된다. 모든 층은 제 2 폴리 층(18)으로 피복되며, 이어서 도핑된다. 도 5는 프로세스 중 이러한 단계를 도시한다.
종래의 방법에서는, 폴리 층(18)이 제어 게이트(19)를 얻기 위한 패턴을 구비하고 있다. 제어 게이트의 측벽에는 산화물 스페이서(20)가 제공된다. 영역(12a, 13a) 상의 산화물은 제거되며, 영역(12b, 13b)은 산화물(15)로 피복된 상태로 남게된다(도 6).
다음 단계에서(도 7), 예를 들면 Ti와 같은 금속 층(21)이, 예를 들면 대략 30 nm의 두께로 증착된다. 층(21)은 소스 및 드레인 영역의 영역(12a, 13a) 및 제어 게이트(19)의 상부 표면과 대부분 접촉하며, 산화물 층(15)에 의해서 게이트 전극(8)에 인접한 영역(12b, 13b)으로부터 분리되며, 스페이서(20)에 의해서 제어 게이트(19)의 측벽으로부터 분리된다. 예들 들면, 약 700℃의 온도로 가열함으로써, 실리콘과 접촉하는 티타늄은 티타늄 실리사이드 합금(titanium silicide alloy)으로 변환되며, 남은 실리콘 산화물과 접촉하는 티타늄은 합금을 형성하지 않는다. 선택적인 에칭에 의해서, 비합금 티타늄은 제거될 수 있으며, 이것은 도 8에 도시된 바와 같은 단계를 야기한다. 소스 영역(12) 및 드레인 영역(13)에는 각각 실리사이드 콘택트(22, 23)가 제공되며, 각기 게이트 전극으로부터 소정의 거리에 위치한 영역(12a, 13a) 상에 대부분 연장한다. 또한 제어 게이트(19)에는 게이트 전극의 폭을 가로질러 연장하는 실리사이드 콘택트(24)가 제공된다. 한편으로는 실리사이드 콘택트(22,23)와, 다른 한편으로는 실리사이드 콘택트(24)와 사이의 단락이 자기 정렬적인 방식으로 전체으로 얻어지는 산화물 층(15)의 존재에 의해서 방지된다.
영역(12b, 13b)의 폭, 즉 산화물 층(15)의 폭은 특히 주입 각(θ), 포토레지스터 층(7) 및 폴리 층(6)의 두께에 의해서, 그리고 주입된 이온의 에너지와 타입에 의해서 조정될 수 있다는 사실은 상기한 바로 부터 명백할 것이다. 7도의 주입 각과 통상적인 폴리 층(대략 250 nm)과 포토레지스트 층(7)(대략 1.35 ㎛)의 균질한 두께로 대략 300 nm의 폭을 가지는 산화물 층이 얻어질 수 있음은 알려져 있다.
지금까지 본 발명은 비휘발성 메모리 셀에 관하여 설명되었다. 본 발명은 또한 전기 회로의 일부를 형성하는 능동 회로 소자인 MOS 트랜지스터의 제조에 쉽게 이용될 수 있음은 명백할 것이다.
당업자에게 본 발명에 대한 많은 변형이 가능함 또한 명백할 것이다. 예를 들면, 산화물 스페이서(15)의 폭은 소정의 제한내에서 포로레지스터 층(7)의 높이, 주입 각(θ), 주입 에너지 및 사용된 불순물에 의해서 조정될 수 있다. 방법은 n-채널 트랜지스터의 제조뿐만 아니라 p-채널 트랜지스터의 제조에도 이용될 수 있다.
Claims (5)
- 절연된 게이트 전극(isolated gate electrode)을 구비한 전계 효과 트랜지스터를 가진 표면을 구비한 실리콘 반도체 본체를 포함하는 반도체 디바이스의 제조 방법으로서,상기 반도체 디바이스의 표면은 실리콘 층이 증착되는 게이트 유전층(gate-dielectric layer)으로 피복되며, 그 위에 게이트 전극을 한정하는 에칭 마스크가 형성되며, 그 후에 에칭에 의해서 실리콘 층으로부터 게이트 전극이 형성되며, 그 후 도핑된 영역 - 상기 영역은 트랜지스터의 소스 영역 및 드레인 영역을 형성함 - 이 반도체 본체의 표면에 이온을 주입함으로써 게이트 전극에 인접해서 제공되며, 그 후에 다음 단계에서, 상기 반도체 본체에 있어서의 소스 및 드레인 영역과 상기 게이트 전극 상부 표면의 콘택트(contact)를 형성하며 게이트 전극의 측벽을 피복하는 중간 전기적 절연층에 의해서 게이트 전극의 측벽으로부터 분리되는 금속 층이 도포되며, 그 후 상기 금속 층이 실리콘과 접하는 위치에는 금속 실리사이드 콘택트(metal silicide contact)가 열처리에 의해서 형성되며, 그 후 상기 금속층의 변환되지 않은 부분이 선택적인 에칭(selective etching)에 의해서 제거되며,상기 이온 주입은, 게이트 전극 상에서 상기 에칭 마스크의 존재와 상기 에칭 마스크의 측벽에 입력하는 이온이 반도체 본체의 표면을 향해서 산란되고, 게이트 전극의 이웃의 소스 및 드레인 영역에 서브 영역을 형성하도록 표면과 수직인 각도로 실행되고,상기 서브 영역은 상기 게이트 전극으로부터 보다 먼 거리에 위치한 소스 및 드레인 영역의 일부보다 높은 도핑 레벨을 가지고, 그 후에 열산화(thermal oxidation)에 의하여 산화물 층 - 상기 산화물 층은 소스 및 드레인 영역의 더 멀리 위치한 부분 상에서보다도 상기 서브 영역상에서 더 큰 두께를 가짐 - 이 소스 및 드레인 영역 상에 형성되며,그 후에 상기 소스 및 드레인 영역의 보다 멀리 떨어진 부분 상의 산화물 층이 완전히 제거되며, 상기 서브 영역 상의 산화물 층은 두께의 단지 일부를 따라서만 제거되고, 그 결과 산화물 층은 서브 영역 상에만 남게 되는 에칭 단계가 후속하여 실행되며,다음 단계에서 보다 떨어진 부분 상에 금속 층이 제공되어 상기 반도체 본체의 표면과 접촉하고, 서브 영역의 위치에서는 상기 산화물 층에 의해서 상기 표면으로부터 분리되는반도체 디바이스의 제조 방법.
- 제 1 항에 있어서,상기 수직 방향과 주입 방향 사이의 각도는 7도(degrees)와 동일하거나, 적어도 실질적으로 동일한반도체 디바이스의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 에칭 마스크는 2㎛와 동일하거나 실질적으로 동일한 두께를 가지는 포토레지스트 층에 의해서 형성되는반도체 디바이스의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 이온은 As 이온에 의해서 형성되는반도체 디바이스의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 전극은 플로팅 게이트를 가지는 전계 효과 트랜지스터 형태의 비휘발성 메모리 소자의 플로팅 게이트로서 제공되는반도체 디바이스의 제조 방법.
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