TW479364B - Method of manufacturing a semiconductor device comprising a field effect transistor - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000005669 field effect Effects 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 23
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 238000002513 implantation Methods 0.000 claims abstract description 12
- 230000015654 memory Effects 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- -1 arsenic ions Chemical class 0.000 claims description 2
- 229910052778 Plutonium Inorganic materials 0.000 claims 1
- 239000013078 crystal Substances 0.000 claims 1
- 239000012634 fragment Substances 0.000 claims 1
- OYEHPCDNVJXUIW-UHFFFAOYSA-N plutonium atom Chemical compound [Pu] OYEHPCDNVJXUIW-UHFFFAOYSA-N 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 abstract description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 8
- 125000006850 spacer group Chemical group 0.000 abstract description 5
- 238000000926 separation method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 59
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 230000002079 cooperative effect Effects 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229920001577 copolymer Polymers 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- GWFXMCXJFOEMNQ-UHFFFAOYSA-N [O].O=[N] Chemical compound [O].O=[N] GWFXMCXJFOEMNQ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
479364 A7
本發明牽涉到製造包切半導體主體的半 攻主赠且右—^主 來直咸 缸/、 表面，該表面具有絕緣閘極的場效泰曰蝴 並覆蓋有閘-電介皙厣、、成、Um 9 ’ 丨資層，孩層I上澱積有矽層，在該層之 上形成-定羲該閘極的蝕刻光罩，之後以蝕刻方法二中 形成孩閘極，接著藉由在半導體主體表面植入離子在該閘 極附近出現摻雜區，該區形成該電晶體的源極和汲極區， 之後下步驟中，塗佈一金屬層，與半導體主體中的源 極和汲極區以及閘極的上表面形成接點，並藉由覆蓋閘極 側壁的中間電絕緣層隔開該閘極側壁，之後，#由加熱， 在該金屬層接觸矽的位置形成金屬矽接點，接著藉由選擇 性蚀刻移除金屬層未改變的部份。 經濟部智慧財產局員工消費合作社印製
其中，這類方法曾在專利文件US-A 5,753,557中介紹 過。在製造積體電路時，所形成的源择和汲極區以及閘 極’一般具有梦金屬合金的低阻抗接點，以下稱爲矽化 (silicide )。珍接點的提供通常藉由在整面表面上澱積合適 的金屬譬如鈥自行調整產生，接著執行加熱步驟。在鈦直 接接觸矽的位置，譬如電晶體的源極和汲極區以及一般由 掺雜多晶矽組成的閘極之上，該鈦轉變爲矽化物。在鈦未 接觸碎的位置，譬如場效氧化層或絕緣槽之上，以及閘極 覆盍有間隔區的側面，鈥不會改變。未改變的鈦可藉由選 擇性的蝕刻步驟加以移除。事實上，已發現這通常一方面 導致源極區及/或没極區間，另一方面，透過沿著間隔區 的接通與該閘極間的短路。在本專利中，此現象通常被稱 爲「橋接」。爲避免此種短路，上述專利文件US-A -4 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） T,--..----------------、訂---------線 (請先閱讀背面之注咅？事項再填寫本頁) 479364 經濟部智慧財產局員工消費合作社印製 A7 --------_Β7____ 五、發明說明（2 ) 5,753,557提出儘可能將閘極上的間隔區延伸地像閘極上表 面一樣遠，以增加矽接點間的距離。其中此方法的缺點爲 閘極上的接點尺寸會縮小，因而增加電晶體的輸入阻抗。 此外，此方法需要一相當關鍵的蝕刻步驟，以獲得定義閘 極上的接點之光罩。 本發明的目的係提供一種不會導致接點阻抗增加也不必 採用額外關鍵處理步驟即可避免Γ橋接」的方法。爲了達 到此目的，在本文件第一段所述之方法種類，其特徵在於 根據本發明，其中在閘極出現蚀刻光罩以及角度與表面呈 垂直時執行離子的植入，以致投射於蝕刻光罩側壁上的離 子向半導體主體表面散射，並在閘極附近的源極和汲極區 形成子區域，該子區域的摻雜程度較離閘極相當遠的部份 源極及汲極區要高，之後，藉由熱氧化，在源極和汲極區 上形成一氧化層，該氧化層在子區域上的厚度要比上述離 源極及没極區遠的部份要厚，之後，接著執行蝕刻步驟， 其中該較遠的源極及汲極區部份上的氧化層整個被移除， 孩子區域上的氧化層僅將部份厚度移除，以致氧化層保持 在子區域之上’且在隨後步驟中，在該較遠部份上所提供 的金屬層，與半導體主體表面接觸，以及在該子區域位置 上的金屬層，藉由氧化層與該表面分隔開來。本發明利用 眾所週知的現象，在矽的氧化的情況下，氧化速率隨摻雜 濃度增加。因此離子散射到光罩上，小範圍接近閘極的摻 雜濃度同時增加，以致在氧化的情況下，較厚的氧化層在 這些區域生長，在矽化製程中形成額外的間隔區。這些區 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（21(} 297公釐） 'Γ;--;----------------^丨訂---------線 (請先閱讀背面之注意事項再填寫本頁)
五、發明說明（3 經濟部智慧財產局員工消費合作社印f 隔區以簡單、自行調整方式獲得，不必加入額外的關鍵處 理步驟。 根據本發明的較佳方法具體實施例如個別的申請專利範 圍所述。 本發明的各種觀點係來自之後所述之具體實施例，且將 參考該具體實施例加以闡明。 在附圖中： 圖1-8顯示利用本發明方法所製造的場效電晶體之側視 圖’爲製垮製程的不同階段。 下又中，將藉由範例，包含具有浮動閘的n通道場效電 晶體的非揮發記憶體元件，説明根據本發明的一種方法。 很明顯地，根據本發明的方法也可用於製造一般η通道電 晶體或ρ通道場效電晶體以及包含兩種導電類型的電晶體 之積體電路。應特別注意到，處理步驟係針對本發明加以 描述。對本發明而τ並不重要但爲標準處理步驟的譬如像 防穿通植入等傳統處理步驟，此處並不説明。 從包含第一導電型表面區3的矽的半導體主體1開始， 本例:，該表面區鄰接一表面2。在表面區3中，以傳統 方式疋義一作用區，例如沿著作用區的周邊之厚的場氧化 物附近，圖巾未顯*。當然另夕卜也可以沿著作用區周邊產 生絕緣槽。作用區表面2，例如藉由熱氧化，覆蓋有厚度 爲例如llnm的氧化層5，形成浮動閘_M〇s電晶體的間電 介質。在此氧化層上’轉統方式形成-多晶#或非晶碎 層6，厚度馬例如〇·2 ^ m，該矽層在原處或在稍後階段進
479364 A7. ___ B7 五、發明說明（4 ) 行p型摻雜。在矽層6上形成一光致抗蝕層7的光罩，定義 MO S電晶體的浮動閘極。該光罩7可直接在層6上形成。 但取好是該層6先具有一碎氧化或氮氧化梦層4，之後在 該層4上形成光罩7。圖}顯示此製造階段的裝置。 層4和層6無光罩的部份（以下將以多層表示）藉由蝕刻的 傳統方法移除，藉此形成浮動閘或閘極8 (圖2 )。氧化層 5未覆蓋的部份也可移除，如圖2所示，但非必要。可視 需要在稍後階段移除氧化層5的這些部份。與大部份傳統 製程不同岣是，尚未移除光罩7。 接下來，參見圖3，坤（As)離子的植入以線段9表示。 離子以角度Θ植入，在本範例中爲7度，並與表面呈垂直 角度1 0植入。例如植入能量爲6 〇 K e V。已發現到在此條 件下’投射於光罩7上的神離子以表面2的方向散射。鄰 近浮動閘極8的區域1 1 a，不僅如鄰區i J b 一樣直接植入 砷離子，且離子均由光罩7散射。因此區域^^較將形成 的電晶體源及汲極區1 1 b獲得較高的摻雜濃度。離子植入 後，移除光罩7。 在隨後步驟中，氧化環境下的溫度在1 〇分鐘内升高到 約800°C。矽氧化層在矽主體表面上以厚薄不一的方式形 成’該秒氧化層的厚度1 4很薄爲40 nm，分別在源極區和 没極區較不咼度掺雜區12a和13a之上形成，以及一厚度 相當厚的層1 5約爲80 nm，該層在源極和汲極區的較高度 摻雜區12 b和13b之上形成（圖4)。同時，氧化層16在多 閘極8側面形成。藉由氧化氮氧層4掩蓋閘極8的上表面， 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） (請先閱讀背面之注意事項再填寫未頁) -------I ^---------線' 經濟部智慧財產局員工消費合作社印製 A7
479364 五、發明說明（5 ) 該層在氧化步驟後可選擇性地移除。藉由各向異性蝕刻， 移除子區域12a和13a上相當薄的氧化層14。由於氧化層 14、15間厚度差異，蚀刻步驟可以較高度摻雜區i2fc和 1 3 b保持覆蓋有氧化層} 5的方式來執行。接著，浮動問8 覆蓋薄的共聚電介質17，該電介質可由例如氧-氮_氧化 層形成。整個被第二多層18覆蓋，接著再摻雜。圖5顯示 此製造階段。 依傳統觀念，多層1 8具有的模式可獲得控制閘1 9。控 制閘側壁*有氧化間隔區2 〇。移除區域1 2 &和1 3 &之上的_ 氧化物，同時區域i 2b和13b保持覆蓋有氧化物15 (圖 6” 下一步驟（圖7)，一金屬層21，以鈦爲例，澱積例如約 30 nm的厚度。該層21首先接觸源極和汲極區12a和13a 以及控制閘1 9的上表面，且由氧化層1 5隔開_近閘極8的 區域1 2 b和1 3 b，以及由間隔區2 0隔開控制閘丨9的側 壁。藉由以溫度例如700°C加熱，接通矽的鈥將轉變爲石夕 化鈥合金，同時剩餘接通氧化矽的鈦不會形成合金。藉由 選擇性蚀，可移除非合金鈦，產生如圖8所示的階段。二 源極區1 2和汲極區1 3分別具有矽化接點2 2和2 3，該接點 先分別延伸至區域1 2 a及1 3 a之上，兩者距閘極有一段距 離。該控制閘1 9也具有一矽化接點2 4，橫向穿過閘極寬 度。一方面矽化接點2 2及2 3之間以及另一方面和碎化接 點2 4之間的短路由於出現整個以自行調整方式形成的氧 化層1 5而避免掉。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 'L---_----------------、丨訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^/^364
五、發明說明（6 攸上述内谷瞭解到，氧化層15的區域i2b與13b的寬 度可藉由植入角度㊀、光致抗蚀層7和多層6以及植入離 子的能量與類型加以調整。並發現到，植入角度爲7度， 多層（約250 nm)和光致抗蝕層7(約i 35"m)採用傳統厚度 時’可獲得寬度約300 nm的氧化層。 上又中，已藉由非揮發性記憶體元件説明本發明。很明 顯地，本發明也很容易用來製造可形成部份電子電路的主 動電路元件Μ Ο S電晶體。 並且對衿本行業專家很明顯地有許多不同的變化。例 如，氧化間隔區1 5的寬度可在某種限度内藉由調整光致 抗蚀層7、植入角度θ、植入能量和所使用的雜質加以調 整。本方法不僅可用於製造η型通道電晶體也可製造ρ型 通道電晶體。 ’ 1--；-----------------I ^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479364 第89 1 02499號專利申請案 中文說明書修正頁(90年11月） A7 B7 qo^i/n \>^ 補充 五、發明説明) 圖式元件符號說明 1 半導體主體 13a 較不高度掺雜區 2 表面 13b 較高度摻雜區 3 表面區 14 氧化物層 4 氧化矽或氮氧化矽層 15 氧化物層 5 氧化物層 16 氧化物層 6 多晶碎或非晶碎層 17 共聚電介質 7 光致抗蚀層 18 多層 8 浮動閘或閘極 19 控制閘 9 線段 20 氧化物間隔 10 垂直 2 1 金屬層 11a 區域 22 碎化物接點 lib 區域 23 矽化物接點 12a 較不高度摻雜區 24 矽化物接點 12b 較高度摻雜區
裝
-93 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- 479364 專正 號修 9圍 9範 -4利 24:o Z 11 、一 ：口 9中 8文 第中 請 中 利 年 90 案月 A BCD /¾ \>D 六、申請專利範圍 1· 種製造半導體裝置的方法，包括：一碎半導體主體在 表面上具有一含絕緣閘極的場效電晶體，該表面覆蓋有 閘-電介質層，該層之上澱積一矽層，其上形成定義該 閘極的I虫刻光罩，之後，藉由姓刻從該碎層形成該閘 極，接著藉由在半導體主體表面植入離子在該閘極附近 形成摻雜區，該區形成該電晶體的源極區和汲極區，之 後，在接下來的步驟中，塗覆一金屬層，該層與半導禮 主體中的源極及汲極區以及與該閘極的上表面形成一接 點，且其藉由覆蓋閘極側壁的中間電絕緣層與該閘極側 壁分隔開，之後，藉由加熱，在金屬層接觸矽的位置形 成金屬矽化接點，以及接著藉由選擇性蝕刻移除未轉換 的部份金屬層，其特徵在於在閘極出現蝕刻光罩以及角 度與表面王垂直時執行離子的植入，以致入射於蝕刻光 罩側壁上的離子向半導體主體表面散射，並在閘極附近 的源極和汲極區中形成子區域，該子區域的摻雜程度較 離閘極相當遠的部份源極及汲極區要高，之後，藉由熱 氧化，在菽源極和汲極區上形成一氧化層，該氧化層在 子區域上的厚度要比上述離源極及汲極區遠的部份要 厚，該步驟之後，接著執行蝕刻步驟，其中該較遠的部 份源極及汲極區上的氧化層整個被移除，且該子區域上 的氧化層僅將部份厚度移除，以致氧化層保持在子區域 (上，且在隨後步驟中，在該較遠部份上所提供的金屬 層與半導體主體的表面接觸，以及在該子區域位置上的 金屬層’藉由氧化層與該表面分隔開來。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董)__ 479364 A B c D六、申請專利範圍 2.如申請專利範圍第1項之方法，其特徵在於該垂直和植 入方向間的角度等於，或至少實質上等於7度。 3·如申請專利範圍第1或2項之方法，其特徵在於該蝕刻光 罩係由厚度等於，或實質上等於2 的光致抗蝕層所形 成。 4·如申請專利範圍第1項之方法，其特徵在於該離子係由 砷離子所形成。 5·如申請專利範圍第1項之方法，其特徵在於提供該閘極 作為具有浮動閘的場效電晶體形式之非揮發性記憶體元 件的浮動閘極。 6·如申請專利範圍第3項之方法，其特徵在於該離子係由 坤離子所形成。 7·如申請專利範圍第3項之方法，其特徵在於提供該閘極 作為具有浮動閘的場效電晶體形式之非揮發性記憶體元 件的浮動閘極。 8.如申請專利範圍第4項之方法，其特徵在於提供該閘極 作為具有浮動閘的場效電晶體形式之非揮發性記憶體元 件的浮動閘極。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99201329 | 1999-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW479364B true TW479364B (en) | 2002-03-11 |
Family
ID=8240159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089102499A TW479364B (en) | 1999-04-28 | 2000-02-15 | Method of manufacturing a semiconductor device comprising a field effect transistor |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6177314B1 (zh) |
| EP (1) | EP1093667B1 (zh) |
| JP (1) | JP2002543614A (zh) |
| KR (1) | KR100618058B1 (zh) |
| DE (1) | DE60036520T2 (zh) |
| TW (1) | TW479364B (zh) |
| WO (1) | WO2000067309A1 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW449919B (en) * | 1998-12-18 | 2001-08-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| GB0022149D0 (en) * | 2000-09-09 | 2000-10-25 | Zetex Plc | Implantation method |
| US6284610B1 (en) * | 2000-09-21 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce compressive stress in the silicon substrate during silicidation |
| KR100866111B1 (ko) * | 2002-06-28 | 2008-10-30 | 매그나칩 반도체 유한회사 | 다마신공정을 이용하여 게이트전극의 저항을 감소시키는반도체 소자의 제조방법 |
| JP4841123B2 (ja) * | 2004-07-28 | 2011-12-21 | パナソニック株式会社 | 半導体記憶装置及びその製造方法 |
| JP5076548B2 (ja) | 2007-02-22 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| US7790534B2 (en) * | 2007-06-15 | 2010-09-07 | Sandisk 3D Llc | Method to form low-defect polycrystalline semiconductor material for use in a transistor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4635344A (en) * | 1984-08-20 | 1987-01-13 | Texas Instruments Incorporated | Method of low encroachment oxide isolation of a semiconductor device |
| JP2638411B2 (ja) * | 1992-11-27 | 1997-08-06 | 日本電気株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| KR950034830A (ko) * | 1994-04-29 | 1995-12-28 | 빈센트 비. 인그라시아 | 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법 |
| JP3173760B2 (ja) * | 1994-11-11 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH0982958A (ja) * | 1995-09-19 | 1997-03-28 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| JPH09172171A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 半導体装置の製造方法 |
| TW347567B (en) * | 1996-03-22 | 1998-12-11 | Philips Eloctronics N V | Semiconductor device and method of manufacturing a semiconductor device |
| US5753557A (en) * | 1996-10-07 | 1998-05-19 | Vanguard International Semiconductor Company | Bridge-free self aligned silicide process |
| JPH11135788A (ja) * | 1997-10-27 | 1999-05-21 | Ricoh Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-02-15 TW TW089102499A patent/TW479364B/zh not_active IP Right Cessation
- 2000-04-14 DE DE60036520T patent/DE60036520T2/de not_active Expired - Lifetime
- 2000-04-14 WO PCT/EP2000/003410 patent/WO2000067309A1/en active IP Right Grant
- 2000-04-14 KR KR1020007014877A patent/KR100618058B1/ko not_active IP Right Cessation
- 2000-04-14 JP JP2000616059A patent/JP2002543614A/ja active Pending
- 2000-04-14 EP EP00922638A patent/EP1093667B1/en not_active Expired - Lifetime
- 2000-04-27 US US09/561,509 patent/US6177314B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000067309A1 (en) | 2000-11-09 |
| DE60036520T2 (de) | 2008-06-26 |
| EP1093667A1 (en) | 2001-04-25 |
| DE60036520D1 (de) | 2007-11-08 |
| JP2002543614A (ja) | 2002-12-17 |
| KR20010071624A (ko) | 2001-07-28 |
| KR100618058B1 (ko) | 2006-08-30 |
| EP1093667B1 (en) | 2007-09-26 |
| US6177314B1 (en) | 2001-01-23 |
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