KR100286731B1 - 플래시메모리제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 5
- 230000015572 biosynthetic process Effects 0.000 claims abstract 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 8
- 238000005137 deposition process Methods 0.000 claims 3
- 239000000463 material Substances 0.000 claims 2
- 239000007772 electrode material Substances 0.000 claims 1
- 239000007943 implant Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
본 발명에 따른 플래시 메모리 제조 방법은 반도체 기판 상에 메모리 셀 형성 영역, 하나의 도전형 MOS 트랜지스터 형성 영역, 및 하나의 도전형 MOS 트랜지스터에 대해 도전형이 반대인 MOS 트랜지스터 형성 영역을 형성하는 단계, 전표면 상에 다결정 실리콘 층을 형성하는 단계, 메모리 셀 형성 영역의 전체, 및 하나의 도전형 MOS 트랜지스터 형성 영역 및 반대(opposite) 도전형 MOS 트랜지스터 형성 영역 내의 게이트 전극에 대응하는 다결정 실리콘 층의 일부에 레지스트 막을 선택적으로 형성하는 단계, 레지스트막을 마스크로서 사용하여 다결정 실리콘막을 선택적으로 에칭하여 하나의 도전형 MOS 트랜지스터 형성 영역 및 반대 도전형 MOS 트랜지스터 형성 영역 상에 게이트 전극을 형성하는 단계, 및 게이트 전극 형성 단계 이후, 레지스트막을 마스크로서 사용하여 이온 주입에 의해 하나의 도전형 불순물을 주입함으로써 하나의 도전형 MOS 트랜지스터 형성 영역 내에 소스 및 드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 플래시 메모리 제조 방법에 관한 것으로, 특히 메모리 영역 및 플래시 메모리의 주변 회로 영역에서 MOS 트랜지스터를 제조하는 방법에 관한 것이다.
종래에, EPROM 및 EEPROM은 비휘발성 반도체 메모리 디바이스로 잘 알려져 있었다. 이들 디바이스 중에서 모든 정보를 동시에 또는 블럭 단위로 전기적으로 저장하는 플래시 메모리에 주의가 집중되었다.
종래의 플래시 메모리 제조 방법은 도 1 내지 도 10을 참조하여 제조 공정 순으로 기술될 것이다. 도 1에 도시된 바와 같이, 반도체 기판(1)을 선택적으로 산화함으로써 소자 분리 영역(2)이 형성되며, 메모리 셀부 A, 주변 회로부의 nMOS 영역 B 및 주변 회로부의 pMOS 영역 C가 형성된다. 그 후, 선택 이온 주입법에 의해 주변 회로부의 nMOS 영역 B에 인 원자가 주입되고 다른 영역들 A 및 C에는 붕소 원자가 주입된다. 주입된 불순물 원자를 활성화하기 위해 900 ℃ 내지 1200 ℃에서 열처리가 수행되어 P 웰(3) 및 N 웰(4)이 형성된다.
그 후, 도 2에 도시된 바와 같이, 소자 분리 영역 내의 반도체 기판(1)의 표면을 노출한 후, 열처리가 수행되어 10 내지 15 ㎚ 두께의 터널 산화막(5-1)을 형성하고 제1 다결정 실리콘막(6) 및 메모리 셀부 상에만 100 내지 250 ㎚ 두께의 절연막(7)을 형성한다.
이제, 도 3에 도시된 바와 같이, 주변 회로부의 nMOS 영역 B 및 pMOS 영역 C 내의 터널 산화막이 열적으로 산화된다. 따라서, 게이트 산화막(5-2 및 5-3)이 주변 회로부 상에 제공되며, 전표면 상에 제2 다결정 실리콘막(8)이 제공된다. 텅스텐 및 몰리브덴과 같이 용융점이 높은 금속막 또는 실리콘과 혼합된 용융점이 높은 금속 실리사이드막이 제2 다결정 실리콘막(8) 상에 때때로 형성된다.
제2 다결정 실리콘막(8), 절연막(7) 및 메모리 셀부 A 상의 제1 다결정 실리콘막(6)이 선택적으로 에칭되어 부동 게이트 전극(6) 및 접촉 게이트(8)를 선택적으로 형성한다. 핫 전자형 메모리 셀의 소스 및 드레인 영역에서, 대략 5 V의 전압을 드레인에 인가하고 대략 12 V의 전압을 제어 게이트 전극에 인가하고 소스와 드레인 사이에 발생된 전자들을 부동 게이트 전극 내로 보내어(trap) 정보를 저장함으로써 기입 동작이 수행된다. 한편, 제어 게이트 전극 및 소스에 각각 대략 0 V의 전압 및 대략 12 V의 전압을 인가하고 부동 게이트 전극의 전자를 흡수하여 정보를 소거함으로써 소거 동작이 수행된다. 드레인은 핫 전자를 쉽게 생성하도록 N형 고농도층으로만 이루어지며, 드레인은 소거 동작이 수행되는 중에 대략 12 V의 전압이 인가될 때 핫 전자들을 생성하지 않도록 N형 고농도층이 P 웰(3)과 접촉하는 표면이 저농도 N형층으로 덮이는 구조를 갖는다.
소스 및 드레인을 형성하기 위해서는, 이온 주입에 의해 대략 1×1015atms/㎝2농도의 비소 등의 고농도의 N형 불순물 원자가 드레인 영역(9-2) 및 메모리 셀부의 소스 영역(9-1) 내로만 주입되며, 농도가 1×1014atms/㎝2인 인 등의 N형 불순물 원자가 소스 영역(9-1) 내로만 주입된다. 900 내지 1000℃에서 열처리가 수행되어 비소 및 인 원자가 활성화된다. 열처리 중에, 인의 확산 속도는 비소의 확산 속도보다 빠르다. 이 때문에, 고농도의 소스 영역(9-1)이 저농도의 N 형 소스 영역(9-3)으로 덮인다.
도 4에 도시된 바와 같이, 주변 회로부 상에 게이트 전극을 형성하기 위해 포토레지스트막(20)이 패터닝된다.
도 5에 도시된 바와 같이, 마스크로서 포토레지스트막(20)을 사용하여, 다결정 실리콘막(8)이 선택적으로 에칭되어 게이트 전극(8-1 및 8-2)을 형성한다. 그 후, 포토레지스트막(20)이 제거된다.
도 6에 도시된 바와 같이, 메모리 셀부 A 및 주변 회로부의 pMOS 영역 C가 포토레지스트(10-1)로 선택적으로 덮인다. 이온 주입에 의해 대략 농도가 1×1013내지 5×1013atms/㎝2인 인 등의 저농도의 N 형 불순물 원자가 주변 회로부의 nMOS 영역 B 내로 선택적으로 주입되어, 저농도의 소스 및 드레인 영역(11)을 형성한다.
도 7에 도시된 바와 같이, 포토레지스트(10-1)가 제거되고 기판의 전표면 상에 화학 증기 증착 산화막이 제공된다. 기판의 전표면은 이방성으로 에칭되고 자기 정렬 방식에 의해 산화막(12)이 게이트 전극(6-1, 8a, 8-1 및 8-2)의 측면에만 각각 형성된다. 도 8에 도시된 바와 같이, 주변 회로부의 nMOS 영역 B 이외의 부분은 포토레지스트(10-2)로 덮이며, 예를 들어, 이온 주입에 의해 농도가 1×1015내지 1×1016atms/㎝2인 비소 원자가 주입되어 주변 회로부의 nMOS 영역 B 내에 고농도의 N형 소스 및 드레인 영역을 형성한다.
도 9에 도시된 바와 같이, 이온 주입에 의해 농도가 1×1015내지 1×1016atms/㎝2인 붕소 원자가 주변 회로부의 pMOS 영역 C에 주입되어 고농도의 p 형 소스 및 드레인 영역(14)을 형성한다.
도 10에 도시된 바와 같이, 화학 증기 증착 산화막 등의 층간 절연막(15)가 기판의 전표면 상에 형성된다. 개구부가 소스, 드레인 및 게이트 전극 내에 선택적으로 제공된다. 개구를 덮도록 알루미늄인 전극(16)이 선택적으로 형성된다.
상술된 종래의 제조 방법은 많은 제조 공정을 필요로 하므로, 생산율이 낮으며 비용이 증가한다는 단점이 있다.
본 발명의 목적은 제조 공정을 줄일 수 있는 플래시 메모리 제조 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 제조 방법은 반도체 기판 상에 메모리 셀 형성 영역, 하나의 도전형 MOS 트랜지스터 형성 영역, 및 하나의 도전형 MOS 트랜지스터에 대해 도전형이 반대인 MOS 트랜지스터 형성 영역을 형성하는 단계, 전표면 상에 다결정 실리콘 층을 형성하는 단계, 메모리 셀 형성 영역의 전체, 및 하나의도전형 MOS 트랜지스터 형성 영역 및 반대 도전형 MOS 트랜지스터 형성 영역 내의 게이트 전극에 대응하는 다결정 실리콘 층의 일부에 레지스트 막을 선택적으로 형성하는 단계, 레지스트막을 마스크로서 사용하여 다결정 실리콘막을 선택적으로 에칭하여 하나의 도전형 MOS 트랜지스터 형성 영역 및 반대 도전형 MOS 트랜지스터 형성 영역 상에 게이트 전극을 형성하는 단계, 및 게이트 전극 형성 단계 이후, 레지스트막을 마스크로서 사용하여 이온 주입에 의해 하나의 도전형 불순물을 주입함으로써 하나의 도전형 MOS 트랜지스터 형성 영역 내에 소스 및 드레인 영역을 형성하는 단계를 포함한다.
도 1 내지 도 10은 종래의 플래시 메모리 제조 방법을 제조 공정순으로 도시한 단면도.
도 11 내지 도 19는 본 발명에 따른 제1 실시예를 제조 공정순으로 도시한 단면도.
도 20 내지 도 28은 본 발명에 따른 제2 실시예를 제조 공정순으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 영역
3 : P 웰
4 : N 웰
6, 8 : 다결정 실리콘막
7 : 절연막
10 : 포토레지스트막
11 : 드레인 영역
21 : N형 불순물 영역
이제, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 11 내지 도 19를 참조하여, 본 발명에 따른 제1 실시예가 기술될 것이다.
종래 기술의 도 1 내지 도 4에서와 동일한 도 11 내지 도 14에 도시된 제조 공정은 본 명세서에 설명되어 있지 않다. 도 14에 도시된 바와 같이, 포토레지스트막(10)은 메모리 셀부 A 및 게이트 전극이 되는 다결정 실리콘막(8)의 일부 상에 형성된다. 마스크로서 포토레지스트막(10)을 사용하여, 예를 들어 SF6가스를 사용하여 이방성 에칭이 수행되어 주변 회로부의 nMOS 영역 B 및 pMOS 영역 C 내에 게이트 전극(8-1 및 8-2)를 형성한다.
도 15에 도시된 바와 같이, 포토레지스트막(10)을 마스크로서 다시 사용하여, 이온 주입에 의해 농도가 대략 1×1014atms/㎝2인 인 등의 저농도 N형 불순물이주입되어 nMOS 영역 B 내에 저농도 소스 및 드레인 영역을 형성한다. pMOS 영역 내에 N형 불순물 영역(21)이 형성되더라도, 후속 단계에서 이온 주입에 의해 P형 불순물이 주입되고 N형 불순물 영역(21)이 제거된다.
상술된 단계는 본 발명의 큰 특성이다. 즉, nMOS 영역 내에 저농도의 소스 및 드레인 영역(11)을 형성하기 위해, 종래 기술의 방법에서 포토레지스트막(10-1)을 형성하는 단계가 필요하다. 반대로, 본 발명에 따르면, 게이트 전극을 형성하기 위한 포토레지스트막(10)이 또한 마스크로서 사용되어 nMOS 영역 내에 저농도의 소스 및 드레인 영역을 형성한다. 그 결과, 영역(11)을 형성하기 위해 포토레지스트막을 형성하는 단계가 제거될 수 있으며 여러 단계를 줄일 수 있다.
더우기, 포토레지스트막(10)이 메모리 셀부 A 상에 형성된다는 것이 강조되어야 한다. 포토레지스트막(10)이 그 상부에 형성되지 않으면, 이온 주입에 의해 메모리 셀부 A에도 또한 N형 불순물이 주입된 결과, 고농도의 소스 및 드레인 영역이 형성되며 드레인 영역은 2 종류의 불순물, 즉 고농도의 N형 비소 및 저농도의 인으로 구성된다. 만약 그렇다면, 인은 후속 공정에서 열처리에 의해 비소보다 빨리 확산되며, 소스 영역뿐만 아니라 드레인 영역도 2종류의 N형 층으로 구성된다.
그 결과, 기입 동작시 5 V의 전압이 인가되는 경우에도, 저농도의 N형 불순물 영역이 존재하므로 소스와 드레인 사이의 전계의 강도가 약화된다. 게다가, 핫 전자들이 거의 발생되지 않으며 기입 속도가 감소하거나 아무리 나빠도 기입 동작이 수행될 수 없다.
그 후, 포토레지스트막(10)이 제거된 후, 도 16에 도시된 바와 같이 게이트 전극의 측면 상에 산화막(12)이 형성된다. 도 16 내지 도 19에 도시된 제조 공정은 다음의 사실을 제외하고 종래 기술의 도 7 내지 도 10과 동일하다. 그러므로, 여기에서는 그것에 관한 설명은 생략하기로 한다. 본 발명과 종래 기술의 방법 사이의 차이점은 도 16에 도시된 바와 같이 N형 불순물 영역(21)이 pMOS 영역 내에 형성된다는 것이다. N형 불순물 영역(21)은 이온 주입에 의해 고농도의 붕소 원자를 pMOS 영역 C에 주입함으로써 제거되며, 고농도의 P형 소스 및 드레인 영역(14)가 형성된다.
도 20 내지 도 28을 참조하여 본 발명에 따른 제2 실시예를 설명하기로 한다.
도 20 내지 도 21에 도시된 제조 공정은 종래 기술의 도 1 및 도 2에서와 동일하므로, 여기에서 더 이상의 설명은 않겠다. 도 22에 도시된 바와 같이, 다결정 실리콘막(8)이 전표면 상에 형성된다. 게이트 전극이 될 메모리 셀부 A 및 다결정 실리콘막(8)의 일부분 상에 포토레지스트막(10-4)가 선택적으로 형성된다.
도 23에 도시된 바와 같이, 마스크로서 포토레지스트막(10-4)을 사용하여, 예를 들어 SF6가스를 사용하여 이방성 에칭이 수행되어 주변 회로부의 nMOS 영역 B 및 pMOS 영역 C에 게이트 전극(8-1 및 8-2)이 형성된다. 포토레지스트막을 마스크로서 다시 사용하여, 이온 주입에 의해 농도가 대략 1×1014atms/㎝2인 인 등의 저농도 N형 불순물이 주입되어 nMOS 영역 B 내에 저농도 소스 및 드레인 영역을 형성한다. pMOS 영역 내에 N형 불순물 영역(21)이 또한 형성되더라도, 후속 단계에서 이온 주입에 의해 P형 불순물이 주입되어 영역(21)이 제거된다. 도 23에 도시된 제조 공정은 도 15에 도시된 제1 실시 예의 제조 공정과 상응한다. 즉, 제1 실시예의 경우와 같이, 이 실시예에서 게이트 전극을 형성하기 위한 포토레지스트막(10)이 또한 마스크로서 사용되어 nMOS 영역 B 내에 저농도의 소스 및 드레인 영역을 형성한다. 소스 및 드레인 영역(11)을 형성하기 위한 포토레지스트 막을 형성하는 단계가 없어지므로, 제조 공정의 수가 감소될 수 있다.
도 24에 도시된 바와 같이, 포토레지스트막(22)은 주변 회로부의 nMOS 영역 B 및 pMOS 영역 C 내에 및 게이트 전극이 될 메모리 셀부 A의 일부분 상에 선택적으로 형성된다. 고농도의 소스 영역(9-1), 드레인 영역(9-2) 및 저농도 N형 소스 영역(9-3)은 도 4에 도시된 단계에서와 동일한 조건하에서 형성된다. 그 후, 포토레지스트막(22)이 제거된다.
도 25 내지 도 28에 도시된 제조 공정은 도 16 내지 도 19에 도시된 제1 실시예의 제조 공정과 동일하므로, 더 이상의 설명은 않겠다.
본 발명에 따르면, 게이트 전극을 형성하기 위한 포토레지스트막이 또한 마스크로서 사용되어 nMOS 영역 내에 저농도의 소스 및 드레인 영역을 형성하므로, 소스 및 드레인 영역을 형성하기 위해 포토레지스트막을 형성하는 단계가 제거될 수 있으며 공정 단계가 간단해진다.
본 발명은 특정 실시예를 참조하여 기술되었지만, 이러한 기술은 한정하려는의미가 아니다. 본 기술 분야의 숙련자들은 본 발명을 설명을 참조하여 상술된 실시예의 다양한 변형이 가능할 것이다. 첨부된 청구 범위는 본 발명의 진정한 범위 내에 있는 변형 및 실시예를 포함할 것이다.
Claims (2)
- 반도체 기판 상에 불휘발성 메모리셀과 CMOS 트랜지스터를 갖는 반도체 기억 장치의 제조 방법에 있어서,선택적 증착 공정과, 게이트 전극 형성 공정과, 이온 주입 공정을 포함하되,상기 선택적 증착 공정은, 제어 게이트 전극 및 부유 게이트 전극이 형성된 메모리셀부를 포토레지스트로 덮고, 주변 회로부의 CMOS 영역에 형성되는 게이트 전극용 재료막을 선택적으로 포토레지스트로 덮는 공정이고,상기 게이트 전극 형성 공정은, 상기 선택적 증착 공정에서 형성된 상기 포토레지스트를 마스크재로 하여 상기 재료막을 에칭함으로써, 상기 주변회로부의 CMOS 영역에 nMOS 및 pMOS 트랜지스터 게이트 전극을 형성하는 공정이며,상기 이온 주입 공정은 상기 에칭후, 상기 포토레지스트 및 상기 게이트 전극을 마스크로 하여, 상기 CMOS 영역의 nMOS 및 pMOS 트랜지스터 영역에, 상기 nMOS 트랜지스터의 저농도 소스/드레인 형성을 위한 N형 불순물 원자를 이온 주입하는 공정인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제1항에 있어서, 상기 메모리 셀부의 상기 부유 게이트 전극 및 상기 제어 게이트 전극, 상기 주변 회로부의 CMOS 영역의 게이트 전극의 측면에만 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-183123 | 1996-07-12 | ||
| JP8183123A JP3008854B2 (ja) | 1996-07-12 | 1996-07-12 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012571A KR980012571A (ko) | 1998-04-30 |
| KR100286731B1 true KR100286731B1 (ko) | 2001-07-12 |
Family
ID=16130203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970032458A KR100286731B1 (ko) | 1996-07-12 | 1997-07-12 | 플래시메모리제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5911105A (ko) |
| JP (1) | JP3008854B2 (ko) |
| KR (1) | KR100286731B1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH104182A (ja) * | 1996-06-14 | 1998-01-06 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3967440B2 (ja) * | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| TW420874B (en) * | 1998-05-04 | 2001-02-01 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device |
| US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
| TW402793B (en) * | 1998-12-15 | 2000-08-21 | United Microelectronics Corp | Flash memory manufacture method |
| ITMI991130A1 (it) * | 1999-05-21 | 2000-11-21 | St Microelectronics Srl | Metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore organizzati in matrici di memo |
| KR100379506B1 (ko) * | 2000-07-19 | 2003-04-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| JP2003023114A (ja) * | 2001-07-05 | 2003-01-24 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
| JP3921363B2 (ja) * | 2001-08-20 | 2007-05-30 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6773987B1 (en) * | 2001-11-17 | 2004-08-10 | Altera Corporation | Method and apparatus for reducing charge loss in a nonvolatile memory cell |
| JP4444548B2 (ja) * | 2002-03-20 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7101748B2 (en) * | 2004-02-26 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company | Method of integrating the formation of a shallow junction N channel device with the formation of P channel, ESD and input/output devices |
| EP1852909A1 (en) * | 2006-05-05 | 2007-11-07 | Austriamicrosystems AG | Process for integrating a non-volatile memory cell into a HV CMOS process |
| US8409944B2 (en) * | 2010-06-24 | 2013-04-02 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a nonvolatile memory cell having a floating gate electrode or a conductive member with different portions |
| US8921175B2 (en) * | 2012-07-20 | 2014-12-30 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a nonvolatile memory cell |
| CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
| CN105789036B (zh) * | 2014-12-25 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
| JP6876397B2 (ja) * | 2016-09-21 | 2021-05-26 | ラピスセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの製造方法 |
| US20190031140A1 (en) * | 2017-07-28 | 2019-01-31 | Adam Price | Secure locking hub system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225873B (it) * | 1987-07-31 | 1990-12-07 | Sgs Microelettrica S P A Catan | Procedimento per la fabbricazione di celle di memoria eprom cmos con riduzione del numero di fasi di mascheratura. |
| JPH02260564A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5223451A (en) * | 1989-10-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
| US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
| JPH04302170A (ja) * | 1991-03-29 | 1992-10-26 | Nec Corp | 半導体装置の製造方法 |
| US5175120A (en) * | 1991-10-11 | 1992-12-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
| JP3159555B2 (ja) * | 1993-01-28 | 2001-04-23 | シャープ株式会社 | 電力半導体装置の製造方法 |
| JP3426039B2 (ja) * | 1994-10-05 | 2003-07-14 | 三菱電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1996
- 1996-07-12 JP JP8183123A patent/JP3008854B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-09 US US08/890,404 patent/US5911105A/en not_active Expired - Fee Related
- 1997-07-12 KR KR1019970032458A patent/KR100286731B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008854B2 (ja) | 2000-02-14 |
| KR980012571A (ko) | 1998-04-30 |
| US5911105A (en) | 1999-06-08 |
| JPH1027890A (ja) | 1998-01-27 |
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