JPH1027890A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH1027890A JPH1027890A JP8183123A JP18312396A JPH1027890A JP H1027890 A JPH1027890 A JP H1027890A JP 8183123 A JP8183123 A JP 8183123A JP 18312396 A JP18312396 A JP 18312396A JP H1027890 A JPH1027890 A JP H1027890A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 セル及び周辺ＣＭＯＳ特性を損なうことな
く、製造工程を削減する。 【解決手段】 メモリセル部Ａに制御ゲート電極８ａ，
浮遊ゲート電極６−１を有し、ＣＭＯＳ領域上にゲート
電極８−１，８−２となる材料膜８を有し、ＣＭＯＳの
ゲートとなる領域のみに選択的にフォトレジスト１０−
３を設け、フォトレジスト１０−３をマスクとして材料
膜８をエッチングし、ＣＭＯＳのゲート電極８−１，８
−２を設け、更にフォトレジスト１０−３をマスクとし
てＣＭＯＳ領域に不純物原子をイオン注入する。メモリ
セル部Ａは、フォトレジスト１０−３で覆われているた
め、不純物は注入されず、メモリセル特性を損なうこと
がない。また周辺回路部のｎＭＯＳ領域のみに不純物を
注入していた工程を削減でき、製造工期，製造コストを
低減することができる。
く、製造工程を削減する。 【解決手段】 メモリセル部Ａに制御ゲート電極８ａ，
浮遊ゲート電極６−１を有し、ＣＭＯＳ領域上にゲート
電極８−１，８−２となる材料膜８を有し、ＣＭＯＳの
ゲートとなる領域のみに選択的にフォトレジスト１０−
３を設け、フォトレジスト１０−３をマスクとして材料
膜８をエッチングし、ＣＭＯＳのゲート電極８−１，８
−２を設け、更にフォトレジスト１０−３をマスクとし
てＣＭＯＳ領域に不純物原子をイオン注入する。メモリ
セル部Ａは、フォトレジスト１０−３で覆われているた
め、不純物は注入されず、メモリセル特性を損なうこと
がない。また周辺回路部のｎＭＯＳ領域のみに不純物を
注入していた工程を削減でき、製造工期，製造コストを
低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関するものである。
憶装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置として、
ＥＰＲＯＭやＥＥＰＲＯＭなどが広く知られており、こ
れらの中で近年、記憶情報を電気的に一括あるいはブロ
ック単位で行うフラッシュメモリが、メモリセルの微細
化，高集積化に有利であるため、注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭなどが広く知られており、こ
れらの中で近年、記憶情報を電気的に一括あるいはブロ
ック単位で行うフラッシュメモリが、メモリセルの微細
化，高集積化に有利であるため、注目されている。
【０００３】図３及び図４は、従来のフラッシュメモリ
の製造方法を工程順に示す断面図である。図３（ａ）に
示すように、半導体基板１を選択酸化して素子分離領域
２を形成し、メモリセル部Ａ，周辺回路部のｎＭＯＳ領
域Ｂ，周辺回路部のｐＭＯＳ領域Ｃを形成する。その
後、選択的なイオン注入により、周辺回路部のｎＭＯＳ
領域Ｂにリン原子を注入し、その他の領域Ａ，Ｃにボロ
ン原子を注入し、９００℃〜１２００℃の熱処理を施
し、注入した不純物原子を活性化し、Ｐウェル３，Ｎウ
ェル４をそれぞれ設ける。
の製造方法を工程順に示す断面図である。図３（ａ）に
示すように、半導体基板１を選択酸化して素子分離領域
２を形成し、メモリセル部Ａ，周辺回路部のｎＭＯＳ領
域Ｂ，周辺回路部のｐＭＯＳ領域Ｃを形成する。その
後、選択的なイオン注入により、周辺回路部のｎＭＯＳ
領域Ｂにリン原子を注入し、その他の領域Ａ，Ｃにボロ
ン原子を注入し、９００℃〜１２００℃の熱処理を施
し、注入した不純物原子を活性化し、Ｐウェル３，Ｎウ
ェル４をそれぞれ設ける。
【０００４】次に、素子領域の半導体基板面を露出させ
た後、熱酸化して１０〜１５ｎｍのトンネル酸化膜５−
１を設け、メモリセル部Ａ上のみに１００〜２５０ｎｍ
の第１の多結晶シリコン膜６及び絶縁膜７を選択的に設
ける。
た後、熱酸化して１０〜１５ｎｍのトンネル酸化膜５−
１を設け、メモリセル部Ａ上のみに１００〜２５０ｎｍ
の第１の多結晶シリコン膜６及び絶縁膜７を選択的に設
ける。
【０００５】次に図３（ｂ）に示すように、周辺回路部
のｎＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃのトンネル酸化膜
を除去し熱酸化して周辺回路部にゲート酸化膜５−２，
５−３を設け、メモリセル部の制御ゲート及び周辺回路
のｎＭＯＳ，ｐＭＯＳのゲート電極を構成する第２の多
結晶シリコン膜８を全面に設ける。尚、一部の製品で
は、第２の多結晶シリコン膜８上に、タングステンやモ
リブデン等の高融点金属膜又はシリコンを混入した高融
点金属シリサイド膜を積層する場合もある。以下、第２
の多結晶シリコン膜８を単層に設けた場合の例について
説明をする。
のｎＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃのトンネル酸化膜
を除去し熱酸化して周辺回路部にゲート酸化膜５−２，
５−３を設け、メモリセル部の制御ゲート及び周辺回路
のｎＭＯＳ，ｐＭＯＳのゲート電極を構成する第２の多
結晶シリコン膜８を全面に設ける。尚、一部の製品で
は、第２の多結晶シリコン膜８上に、タングステンやモ
リブデン等の高融点金属膜又はシリコンを混入した高融
点金属シリサイド膜を積層する場合もある。以下、第２
の多結晶シリコン膜８を単層に設けた場合の例について
説明をする。
【０００６】その後、メモリセル部の第２の多結晶シリ
コン膜８及び絶縁膜７，第１の多結晶シリコン膜６を選
択的に加工し、浮遊ゲート電極６−１を選択的に設け
る。尚、図３（ｂ）においては、半導体基板１，Ｐウェ
ル３，Ｎウェル４等を省略している。
コン膜８及び絶縁膜７，第１の多結晶シリコン膜６を選
択的に加工し、浮遊ゲート電極６−１を選択的に設け
る。尚、図３（ｂ）においては、半導体基板１，Ｐウェ
ル３，Ｎウェル４等を省略している。
【０００７】次に図３（ｃ）に示すように、周辺回路の
ｎＭＯＳ領域Ｂ，ｐＭＯＳ領域Ｃの第２の多結晶シリコ
ン膜８を選択的に加工し、ＣＭＯＳのゲート電極８−１
及び８−２を設ける。
ｎＭＯＳ領域Ｂ，ｐＭＯＳ領域Ｃの第２の多結晶シリコ
ン膜８を選択的に加工し、ＣＭＯＳのゲート電極８−１
及び８−２を設ける。
【０００８】ところで、メモリセル部Ａのソース，ドレ
イン領域において、一般に情報の記憶と消去を書込み，
消去と言い、ホットエレクトロン型メモリセルの場合、
書込みは、ドレインに約５Ｖ，制御ゲート電極に約１２
Ｖの電圧を印加し、ソースとドレインの間に発生したホ
ットエレクトロンを浮遊ゲート電極に捕獲して情報を記
憶する。一方、消去は、制御ゲート電極に０Ｖ，ソース
に約１２Ｖの電圧を印加し、浮遊ゲート電極のエレクト
ロンを吸い出して情報を消去する方法を採用している。
したがって、ドレインは、ホットエレクトロンが発生し
易いように、Ｎ型高濃度層のみで形成し、ソースは、消
去時の電圧約１２Ｖ印加時にホットエレクトロンが発生
しないように、Ｎ型高濃度層がＰウェル３と接する面を
低濃度のＮ型層で覆った構造にしている。
イン領域において、一般に情報の記憶と消去を書込み，
消去と言い、ホットエレクトロン型メモリセルの場合、
書込みは、ドレインに約５Ｖ，制御ゲート電極に約１２
Ｖの電圧を印加し、ソースとドレインの間に発生したホ
ットエレクトロンを浮遊ゲート電極に捕獲して情報を記
憶する。一方、消去は、制御ゲート電極に０Ｖ，ソース
に約１２Ｖの電圧を印加し、浮遊ゲート電極のエレクト
ロンを吸い出して情報を消去する方法を採用している。
したがって、ドレインは、ホットエレクトロンが発生し
易いように、Ｎ型高濃度層のみで形成し、ソースは、消
去時の電圧約１２Ｖ印加時にホットエレクトロンが発生
しないように、Ｎ型高濃度層がＰウェル３と接する面を
低濃度のＮ型層で覆った構造にしている。
【０００９】本構造のソース，ドレインを形成するに
は、まずメモリセル部のドレイン領域９−２，ソース領
域９−１のみに高濃度のＮ型不純物原子、例えばヒ素を
１×１０16ａｔｍｓ／ｃｍ2程度イオン注入し、次にソ
ース領域９−１のみにＮ型不純物原子、例えばリンを１
×１０14ａｔｍｓ／ｃｍ2程度イオン注入し、９００〜
１０００℃の熱処理を施し、ヒ素及びリン原子を活性化
する。この熱処理時、ヒ素とリンの拡散速度の差により
リンの方が速く拡散するため、高濃度のソース領域９−
１が低濃度Ｎ型ソース領域９−３により覆われてしま
う。
は、まずメモリセル部のドレイン領域９−２，ソース領
域９−１のみに高濃度のＮ型不純物原子、例えばヒ素を
１×１０16ａｔｍｓ／ｃｍ2程度イオン注入し、次にソ
ース領域９−１のみにＮ型不純物原子、例えばリンを１
×１０14ａｔｍｓ／ｃｍ2程度イオン注入し、９００〜
１０００℃の熱処理を施し、ヒ素及びリン原子を活性化
する。この熱処理時、ヒ素とリンの拡散速度の差により
リンの方が速く拡散するため、高濃度のソース領域９−
１が低濃度Ｎ型ソース領域９−３により覆われてしま
う。
【００１０】次に図４（ｄ）に示すように、メモリセル
部Ａ及び周辺回路部のｐＭＯＳ領域Ｃを選択的にフォト
レジスト１０−１で被覆し、周辺回路部のｎＭＯＳ領域
Ｂに選択的に低濃度のＮ型不純物原子、例えばリン原子
を１×１０13〜５×１０13ａｔｍｓ／ｃｍ2程度イオン
注入し、低濃度のソース，ドレイン領域１１を形成す
る。
部Ａ及び周辺回路部のｐＭＯＳ領域Ｃを選択的にフォト
レジスト１０−１で被覆し、周辺回路部のｎＭＯＳ領域
Ｂに選択的に低濃度のＮ型不純物原子、例えばリン原子
を１×１０13〜５×１０13ａｔｍｓ／ｃｍ2程度イオン
注入し、低濃度のソース，ドレイン領域１１を形成す
る。
【００１１】次に図４（ｅ）に示すように、フォトレジ
スト１０−１を除去し、基板全面に気相成長酸化膜を設
け、気相成長酸化膜の全面を異方性エッチングし、ゲー
ト電極６−１，８ａ，８−１，８−２の側面のみに酸化
膜１２を自己整合的に設ける。周辺回路部のｎＭＯＳ領
域Ｂ以外をフォトレジスト１０−２で被覆し、例えばヒ
素原子を１×１０15〜１×１０16ａｔｍｓ／ｃｍ2イオ
ン注入して高濃度のＮ型ソース，ドレイン領域１３を周
辺回路部のｎＭＯＳ領域Ｂに設ける。
スト１０−１を除去し、基板全面に気相成長酸化膜を設
け、気相成長酸化膜の全面を異方性エッチングし、ゲー
ト電極６−１，８ａ，８−１，８−２の側面のみに酸化
膜１２を自己整合的に設ける。周辺回路部のｎＭＯＳ領
域Ｂ以外をフォトレジスト１０−２で被覆し、例えばヒ
素原子を１×１０15〜１×１０16ａｔｍｓ／ｃｍ2イオ
ン注入して高濃度のＮ型ソース，ドレイン領域１３を周
辺回路部のｎＭＯＳ領域Ｂに設ける。
【００１２】次に図４（ｆ）に示すように、周辺回路部
のｐＭＯＳ領域Ｃにボロン原子を１×１０15〜１×１０
16ａｔｍｓ／ｃｍ2イオン注入し、高濃度のＰ型ソー
ス，ドレイン領域１４を設ける。
のｐＭＯＳ領域Ｃにボロン原子を１×１０15〜１×１０
16ａｔｍｓ／ｃｍ2イオン注入し、高濃度のＰ型ソー
ス，ドレイン領域１４を設ける。
【００１３】次に図４（ｇ）に示すように、基板全面に
気相成長酸化膜等の層間絶縁膜１５を設け、ソース，ド
レイン，ゲート電極上に選択的に開孔窓を設け、開孔窓
を覆うように選択的にアルミニウム等で電極１６を形成
する。図４（ｇ）においては、ゲート電極８ａ，８−
１，８−２上には、開孔窓が省略してある。
気相成長酸化膜等の層間絶縁膜１５を設け、ソース，ド
レイン，ゲート電極上に選択的に開孔窓を設け、開孔窓
を覆うように選択的にアルミニウム等で電極１６を形成
する。図４（ｇ）においては、ゲート電極８ａ，８−
１，８−２上には、開孔窓が省略してある。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
製造方法は、製造工程が長いため、製造コストが高くな
り、製品原価を押し上げていた。そこで、製造工程を短
くする方法として、周辺回路のｎＭＯＳ領域Ｂに低濃度
Ｎ型ソース，ドレイン領域１１を形成する別の方法があ
る。
製造方法は、製造工程が長いため、製造コストが高くな
り、製品原価を押し上げていた。そこで、製造工程を短
くする方法として、周辺回路のｎＭＯＳ領域Ｂに低濃度
Ｎ型ソース，ドレイン領域１１を形成する別の方法があ
る。
【００１５】すなわち、図４（ｄ）に示す製造工程で
は、選択的にフォトレジスト１０−１を設け、フォトレ
ジスト１０−１をマスクとしてＮ型不純物原子をイオン
注入して低濃度Ｎ型ソース，ドレイン領域１１を形成
し、その後、フォトレジスト１０−１を除去している
が、本工程を短くする方法として、ＣＭＯＳのみで回路
構成する製品は図５（ａ）のように、フォトレジストを
設けることなく、基板全面にリン等のＮ型不純物原子を
イオン注入し、周辺回路部のｎＭＯＳ領域Ｂに低濃度ソ
ース，ドレイン領域１１を設けている。その際、周辺回
路部のｐＭＯＳ領域ＣにもＮ型不純物原子がイオン注入
し、低濃度ソース，ドレイン領域１１が形成されるが、
図５（ｂ）に示すように、後工程で高濃度のＰ型不純物
原子をイオン注入することにより、Ｎ型不純物原子が打
ち消されて高濃度のソース，ドレイン領域１３が形成さ
れてしまう。
は、選択的にフォトレジスト１０−１を設け、フォトレ
ジスト１０−１をマスクとしてＮ型不純物原子をイオン
注入して低濃度Ｎ型ソース，ドレイン領域１１を形成
し、その後、フォトレジスト１０−１を除去している
が、本工程を短くする方法として、ＣＭＯＳのみで回路
構成する製品は図５（ａ）のように、フォトレジストを
設けることなく、基板全面にリン等のＮ型不純物原子を
イオン注入し、周辺回路部のｎＭＯＳ領域Ｂに低濃度ソ
ース，ドレイン領域１１を設けている。その際、周辺回
路部のｐＭＯＳ領域ＣにもＮ型不純物原子がイオン注入
し、低濃度ソース，ドレイン領域１１が形成されるが、
図５（ｂ）に示すように、後工程で高濃度のＰ型不純物
原子をイオン注入することにより、Ｎ型不純物原子が打
ち消されて高濃度のソース，ドレイン領域１３が形成さ
れてしまう。
【００１６】この方法を不揮発性記憶装置に適用する
と、図６のようにメモリセル部ＡにもＮ型不純物原子が
イオン注入され、高濃度ソース，ドレイン領域１３が形
成され、ドレイン領域は、高濃度のＮ型のヒ素と低濃度
のリンの２種類の不純物で構成されるようになり、後工
程の熱処理でリンの方が速く拡散し、ドレイン領域も、
図３（ｃ）のソース領域同様に二重のＮ型層で構成され
るようになってしまう。
と、図６のようにメモリセル部ＡにもＮ型不純物原子が
イオン注入され、高濃度ソース，ドレイン領域１３が形
成され、ドレイン領域は、高濃度のＮ型のヒ素と低濃度
のリンの２種類の不純物で構成されるようになり、後工
程の熱処理でリンの方が速く拡散し、ドレイン領域も、
図３（ｃ）のソース領域同様に二重のＮ型層で構成され
るようになってしまう。
【００１７】したがって、書込み時にドレインに５Ｖの
電圧を印加しても、低濃度Ｎ型不純物領域があるため、
ドレイン・ソース間の電界強度が弱められ、ホットエレ
クトロンの発生が少なく、書込み速度が低下したり、或
いは書込みができなくなったりする。
電圧を印加しても、低濃度Ｎ型不純物領域があるため、
ドレイン・ソース間の電界強度が弱められ、ホットエレ
クトロンの発生が少なく、書込み速度が低下したり、或
いは書込みができなくなったりする。
【００１８】本発明の目的は、メモリセル特性を損なう
ことなく、周辺回路部の低濃度Ｎ型不純物原子を全面に
イオン注入できるようにする不揮発性半導体記憶装置の
製造方法を提供することにある。
ことなく、周辺回路部の低濃度Ｎ型不純物原子を全面に
イオン注入できるようにする不揮発性半導体記憶装置の
製造方法を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置の製造方法
は、半導体基板上に不揮発性メモリセルと相補型電界効
果トランジスタ（ＣＭＯＳ）を有する半導体記憶装置の
製造方法であって、選択被覆工程と、ゲート電極形成工
程と、イオン注入工程を有し、選択被覆工程は、前記半
導体基板上のメモリセル部に設けた制御ゲート電極及び
浮遊ゲート電極をフォトレジストで覆い、かつ周辺回路
部のＣＭＯＳ領域に設けられるゲート電極となる材料膜
を選択的にフォトレジストで覆う処理であり、ゲート電
極形成工程は、前記フォトレジストをマスク材として前
記材料膜をエッチングし、周辺回路部のＣＭＯＳ領域に
ＣＭＯＳのゲート電極を設ける処理であり、イオン注入
工程は、前記フォトレジストをマスクとして周辺回路部
のＣＭＯＳ領域に低濃度のＮ型不純物原子をイオン注入
する処理である。
め、本発明に係る不揮発性半導体記憶装置の製造方法
は、半導体基板上に不揮発性メモリセルと相補型電界効
果トランジスタ（ＣＭＯＳ）を有する半導体記憶装置の
製造方法であって、選択被覆工程と、ゲート電極形成工
程と、イオン注入工程を有し、選択被覆工程は、前記半
導体基板上のメモリセル部に設けた制御ゲート電極及び
浮遊ゲート電極をフォトレジストで覆い、かつ周辺回路
部のＣＭＯＳ領域に設けられるゲート電極となる材料膜
を選択的にフォトレジストで覆う処理であり、ゲート電
極形成工程は、前記フォトレジストをマスク材として前
記材料膜をエッチングし、周辺回路部のＣＭＯＳ領域に
ＣＭＯＳのゲート電極を設ける処理であり、イオン注入
工程は、前記フォトレジストをマスクとして周辺回路部
のＣＭＯＳ領域に低濃度のＮ型不純物原子をイオン注入
する処理である。
【００２０】また本発明に係る不揮発性半導体記憶装置
の製造方法は、半導体基板上に不揮発性メモリセルと相
補型電界効果トランジスタ（ＣＭＯＳ）を有する半導体
記憶装置の製造方法であって、選択被覆工程と、ゲート
電極形成工程と、イオン注入工程と、パターニング工程
とを有し、選択被覆工程は、前記半導体基板上のメモリ
セル部の浮遊ゲート電極及び制御ゲート電極となる材料
膜の全面をフォトレジストで覆い、周辺回路部のＣＭＯ
Ｓ領域に設けられるゲート電極となる材料膜を選択的に
フォトレジストで覆う処理であり、ゲート電極形成工程
は、前記フォトレジストをマスク材として前記材料膜を
エッチングし、周辺回路部のＣＭＯＳ領域にＣＭＯＳの
ゲート電極を設ける処理であり、イオン注入工程は、前
記フォトレジストをマスクとして周辺回路部のＣＭＯＳ
領域に低濃度のＮ型不純物原子をイオン注入する処理で
あり、パターニング工程は、前記半導体基板上のメモリ
セル部の材料膜をパターニングし、浮遊ゲート電極及び
制御ゲート電極を形成する処理である。
の製造方法は、半導体基板上に不揮発性メモリセルと相
補型電界効果トランジスタ（ＣＭＯＳ）を有する半導体
記憶装置の製造方法であって、選択被覆工程と、ゲート
電極形成工程と、イオン注入工程と、パターニング工程
とを有し、選択被覆工程は、前記半導体基板上のメモリ
セル部の浮遊ゲート電極及び制御ゲート電極となる材料
膜の全面をフォトレジストで覆い、周辺回路部のＣＭＯ
Ｓ領域に設けられるゲート電極となる材料膜を選択的に
フォトレジストで覆う処理であり、ゲート電極形成工程
は、前記フォトレジストをマスク材として前記材料膜を
エッチングし、周辺回路部のＣＭＯＳ領域にＣＭＯＳの
ゲート電極を設ける処理であり、イオン注入工程は、前
記フォトレジストをマスクとして周辺回路部のＣＭＯＳ
領域に低濃度のＮ型不純物原子をイオン注入する処理で
あり、パターニング工程は、前記半導体基板上のメモリ
セル部の材料膜をパターニングし、浮遊ゲート電極及び
制御ゲート電極を形成する処理である。
【００２１】前記メモリセル部の浮遊ゲート電極及び制
御ゲート電極、前記周辺回路部のＣＭＯＳ領域のゲート
電極の側面のみに、酸化膜を設ける工程を含む。
御ゲート電極、前記周辺回路部のＣＭＯＳ領域のゲート
電極の側面のみに、酸化膜を設ける工程を含む。
【００２２】
【作用】本発明によれば、ＣＭＯＳのゲート電極パター
ン、又はＣＭＯＳのゲート電極を形成するために設けた
フォトレジストをマスクとして、低濃度のＮ型不純物原
子をイオン注入している。メモリセル部は、第２の多結
晶シリコン膜又はフォトレジストで覆われており、Ｎ型
不純物原子は、注入されない。周辺回路部のｐＭＯＳ領
域に注入されたＮ型不純物原子は、後工程で行なわれる
高濃度Ｐ型不純物原子のイオン注入により、打ち消すこ
とができる。
ン、又はＣＭＯＳのゲート電極を形成するために設けた
フォトレジストをマスクとして、低濃度のＮ型不純物原
子をイオン注入している。メモリセル部は、第２の多結
晶シリコン膜又はフォトレジストで覆われており、Ｎ型
不純物原子は、注入されない。周辺回路部のｐＭＯＳ領
域に注入されたＮ型不純物原子は、後工程で行なわれる
高濃度Ｐ型不純物原子のイオン注入により、打ち消すこ
とができる。
【００２３】従って、従来のｎＭＯＳ領域のみに選択的
にイオン注入するように設けていたフォトレジスト形成
工程を削減できる。
にイオン注入するように設けていたフォトレジスト形成
工程を削減できる。
【００２４】
【発明の実施の形態】以下、本発明の実施形態を図によ
り説明する。
り説明する。
【００２５】（実施形態１）図１は、本発明の実施形態
１を示す断面図である。本発明の実施形態１は、不揮発
性メモリセルと相補型電界効果トランジスタ（ＣＭＯ
Ｓ）を合わせ持つ不揮発半導体記憶装置を製造する方法
を対象とするものであって、図に示す実施形態１におい
て、図１の製造工程に至る前に、図３（ａ），図３
（ｂ），図３（ｃ）に示す製造工程が実施されるが、そ
の製造工程の内容については、説明を省略する。
１を示す断面図である。本発明の実施形態１は、不揮発
性メモリセルと相補型電界効果トランジスタ（ＣＭＯ
Ｓ）を合わせ持つ不揮発半導体記憶装置を製造する方法
を対象とするものであって、図に示す実施形態１におい
て、図１の製造工程に至る前に、図３（ａ），図３
（ｂ），図３（ｃ）に示す製造工程が実施されるが、そ
の製造工程の内容については、説明を省略する。
【００２６】実施形態１では、図３（ｃ）の製造工程を
経た後、図１に示すように、メモリセル部Ａの制御ゲー
ト電極８ａ及び浮遊ゲート電極６ー１をフォトレジスト
１０−３で覆い、また周辺回路部のｎＭＯＳ領域Ｂ及び
ｐＭＯＳ領域Ｃ上のゲート電極を形成する多結晶シリコ
ン膜をフォトレジスト１０−３で覆い、周辺回路部のｎ
ＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃのフォトレジスト１０
３をパターニングし、パターニングしたフォトレジスト
１０３をマスクとして、ＳＦ6等のガスを用いて多結晶
シリコン膜について異方性エッチを行い、周辺回路部の
ｎＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃに、ＣＭＯＳのゲー
ト電極８−１，８−２を形成する。
経た後、図１に示すように、メモリセル部Ａの制御ゲー
ト電極８ａ及び浮遊ゲート電極６ー１をフォトレジスト
１０−３で覆い、また周辺回路部のｎＭＯＳ領域Ｂ及び
ｐＭＯＳ領域Ｃ上のゲート電極を形成する多結晶シリコ
ン膜をフォトレジスト１０−３で覆い、周辺回路部のｎ
ＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃのフォトレジスト１０
３をパターニングし、パターニングしたフォトレジスト
１０３をマスクとして、ＳＦ6等のガスを用いて多結晶
シリコン膜について異方性エッチを行い、周辺回路部の
ｎＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃに、ＣＭＯＳのゲー
ト電極８−１，８−２を形成する。
【００２７】更に、フォトレジスト１０−３をマスクと
して低濃度のＮ型不純物原子、例えばリンを１×１０14
ａｔｍｓ／ｃｍ2程度イオン注入し、周辺回路部のｎＭ
ＯＳ領域Ｂ及びｐＭＯＳ領域Ｃに、低濃度ソース，ドレ
イン領域１１を形成し、その後、フォトレジスト１０−
３を除去する。
して低濃度のＮ型不純物原子、例えばリンを１×１０14
ａｔｍｓ／ｃｍ2程度イオン注入し、周辺回路部のｎＭ
ＯＳ領域Ｂ及びｐＭＯＳ領域Ｃに、低濃度ソース，ドレ
イン領域１１を形成し、その後、フォトレジスト１０−
３を除去する。
【００２８】以後は、従来の図４（ｅ），（ｆ），
（ｇ）の製造工程を経て、図４（ｇ）に示す状態とな
る。
（ｇ）の製造工程を経て、図４（ｇ）に示す状態とな
る。
【００２９】（実施形態２）次に本発明の実施形態２に
ついて図２を用いて説明する。
ついて図２を用いて説明する。
【００３０】図３（ａ）の製造工程までは、従来と同様
の方法で処理が実施される。実施形態２においては、図
２（ａ）に示すように、基板全面に１５０〜２５０ｎｍ
程度の多結晶シリコン８を成膜し、メモリセル部Ａのみ
をフォトレジスト１０−４で覆い、周辺回路部のｎＭＯ
Ｓ領域Ｂ及びｐＭＯＳ領域Ｃでは、ＣＭＯＳのゲート電
極となる領域にフォトレジスト１０−４を選択的に設け
る。
の方法で処理が実施される。実施形態２においては、図
２（ａ）に示すように、基板全面に１５０〜２５０ｎｍ
程度の多結晶シリコン８を成膜し、メモリセル部Ａのみ
をフォトレジスト１０−４で覆い、周辺回路部のｎＭＯ
Ｓ領域Ｂ及びｐＭＯＳ領域Ｃでは、ＣＭＯＳのゲート電
極となる領域にフォトレジスト１０−４を選択的に設け
る。
【００３１】次に図２（ｂ）に示すように、フォトレジ
スト１０−４をマスクとして多結晶シリコン８をＳＦ6
等のガスを用いて異方性エッチし、周辺回路部のｎＭＯ
Ｓ領域Ｂ及びｐＭＯＳ領域Ｃに、ＣＭＯＳのゲート電極
８−１，８−２を形成し、次にフォトレジスト１０−４
を除去し、基板全面にＮ型不純物原子、例えばリンを１
×１０14ａｔｍｓ／ｃｍ2程度イオン注入し、周辺回路
部のｎＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃに、低濃度ソー
ス，ドレイン領域１１を形成する。
スト１０−４をマスクとして多結晶シリコン８をＳＦ6
等のガスを用いて異方性エッチし、周辺回路部のｎＭＯ
Ｓ領域Ｂ及びｐＭＯＳ領域Ｃに、ＣＭＯＳのゲート電極
８−１，８−２を形成し、次にフォトレジスト１０−４
を除去し、基板全面にＮ型不純物原子、例えばリンを１
×１０14ａｔｍｓ／ｃｍ2程度イオン注入し、周辺回路
部のｎＭＯＳ領域Ｂ及びｐＭＯＳ領域Ｃに、低濃度ソー
ス，ドレイン領域１１を形成する。
【００３２】次に図２（ｃ）に示すように、メモリセル
部Ａの制御ゲート及び浮遊ゲートとなる領域、周辺回路
部のｎＭＯＳ領域Ｂ及びｐＭＯＳ領域ＣのＣＭＯＳを覆
うフォトレジストを選択的に設け、パターニングされた
フォトレジストをマスクとして異方性エッチを行ない、
メモリセル部Ａの制御ゲート電極８ａ及び浮遊ゲート電
極６ー１を設ける。
部Ａの制御ゲート及び浮遊ゲートとなる領域、周辺回路
部のｎＭＯＳ領域Ｂ及びｐＭＯＳ領域ＣのＣＭＯＳを覆
うフォトレジストを選択的に設け、パターニングされた
フォトレジストをマスクとして異方性エッチを行ない、
メモリセル部Ａの制御ゲート電極８ａ及び浮遊ゲート電
極６ー１を設ける。
【００３３】次に図５のように、メモリセル部にソース
・ドレイン領域を設け、基板全面に２００ｎｍ程度の気
相成長酸化膜を設けた後に、気相成長酸化膜の全面を異
方性エッチし、ゲート電極６−１，８，８−１，８−２
の側面のみに酸化膜１２を設ける。以後、図４（ｅ）〜
（ｇ）に示す製造工程を実施する。
・ドレイン領域を設け、基板全面に２００ｎｍ程度の気
相成長酸化膜を設けた後に、気相成長酸化膜の全面を異
方性エッチし、ゲート電極６−１，８，８−１，８−２
の側面のみに酸化膜１２を設ける。以後、図４（ｅ）〜
（ｇ）に示す製造工程を実施する。
【００３４】
【発明の効果】以上説明した本発明によれば、周辺回路
部のｎＭＯＳ領域に、ソース・ドレイン領域を構成する
低濃度のＮ型不純物領域を形成する際に、選択的にフォ
トレジストパターンを設ける必要がなく、全面イオン注
入しているため、フォトレジストパターンを選択的に設
けたり、或いは除去する製造工程が必要でなく、製造工
程を短くできる。
部のｎＭＯＳ領域に、ソース・ドレイン領域を構成する
低濃度のＮ型不純物領域を形成する際に、選択的にフォ
トレジストパターンを設ける必要がなく、全面イオン注
入しているため、フォトレジストパターンを選択的に設
けたり、或いは除去する製造工程が必要でなく、製造工
程を短くできる。
【００３５】さらに本発明によれば、低濃度のＮ型不純
物原子をイオン注入する際、多結晶シリコン膜にも不純
物が注入され、その分だけ多結晶シリコン膜の層抵抗を
低減でき、ゲート電極を延在して配線等を形成できる。
物原子をイオン注入する際、多結晶シリコン膜にも不純
物が注入され、その分だけ多結晶シリコン膜の層抵抗を
低減でき、ゲート電極を延在して配線等を形成できる。
【図１】本発明の実施形態１を説明する断面図である。
【図２】本発明の実施形態２を説明する断面図である。
【図３】従来の製造方法を説明する断面図である。
【図４】従来の製造方法を説明する断面図である。
【図５】従来の方法で他の製品の実施例を説明する断面
図である。
図である。
【図６】従来の他品種の方法を用いた場合を説明する断
面図である。
面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ Ｐウェル ４ Ｎウェル ５−１ トンネル酸化膜 ５−２，５−３ 周辺回路部のゲート酸化膜 ６ 第１の多結晶シリコン膜 ６−１ 浮遊ゲート電極 ７ 絶縁膜 ８ 第２の多結晶シリコン膜 ８ａ 制御ゲート電極 ８−１，８−２ ＣＭＯＳのゲート電極 ９−１，９−２ メモリセル部の高濃度Ｎ型ソース，ド
レイン領域 ９−３ メモリセル部の低濃度Ｎ型ソース領域 １０−１〜１０−４ 選択的に設けたフォトレジスト １１ 周辺回路部のｎＭＯＳ領域の低濃度のソース，ド
レイン領域 １２ 側壁酸化膜 １３ 周辺回路部のｎＭＯＳ領域の高濃度のソース，ド
レイン領域 １４ 周辺回路部のｐＭＯＳ領域のソース，ドレイン領
域 １５ 層間絶縁膜 １６ アルミ電極
レイン領域 ９−３ メモリセル部の低濃度Ｎ型ソース領域 １０−１〜１０−４ 選択的に設けたフォトレジスト １１ 周辺回路部のｎＭＯＳ領域の低濃度のソース，ド
レイン領域 １２ 側壁酸化膜 １３ 周辺回路部のｎＭＯＳ領域の高濃度のソース，ド
レイン領域 １４ 周辺回路部のｐＭＯＳ領域のソース，ドレイン領
域 １５ 層間絶縁膜 １６ アルミ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (3)
- 【請求項１】 半導体基板上に不揮発性メモリセルと相
補型電界効果トランジスタ（ＣＭＯＳ）を有する半導体
記憶装置の製造方法であって、 選択被覆工程と、ゲート電極形成工程と、イオン注入工
程を有し、 選択被覆工程は、前記半導体基板上のメモリセル部に設
けた制御ゲート電極及び浮遊ゲート電極をフォトレジス
トで覆い、かつ周辺回路部のＣＭＯＳ領域に設けられる
ゲート電極となる材料膜を選択的にフォトレジストで覆
う処理であり、 ゲート電極形成工程は、前記フォトレジストをマスク材
として前記材料膜をエッチングし、周辺回路部のＣＭＯ
Ｓ領域にＣＭＯＳのゲート電極を設ける処理であり、 イオン注入工程は、前記フォトレジストをマスクとして
周辺回路部のＣＭＯＳ領域に低濃度のＮ型不純物原子を
イオン注入する処理であることを特徴とする不揮発性半
導体記憶装置の製造方法。 - 【請求項２】 半導体基板上に不揮発性メモリセルと相
補型電界効果トランジスタ（ＣＭＯＳ）を有する半導体
記憶装置の製造方法であって、 選択被覆工程と、ゲート電極形成工程と、イオン注入工
程と、パターニング工程とを有し、 選択被覆工程は、前記半導体基板上のメモリセル部の浮
遊ゲート電極及び制御ゲート電極となる材料膜の全面を
フォトレジストで覆い、周辺回路部のＣＭＯＳ領域に設
けられるゲート電極となる材料膜を選択的にフォトレジ
ストで覆う処理であり、 ゲート電極形成工程は、前記フォトレジストをマスク材
として前記材料膜をエッチングし、周辺回路部のＣＭＯ
Ｓ領域にＣＭＯＳのゲート電極を設ける処理であり、 イオン注入工程は、前記フォトレジストをマスクとして
周辺回路部のＣＭＯＳ領域に低濃度のＮ型不純物原子を
イオン注入する処理であり、 パターニング工程は、前記半導体基板上のメモリセル部
の材料膜をパターニングし、浮遊ゲート電極及び制御ゲ
ート電極を形成する処理であることを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項３】前記メモリセル部の浮遊ゲート電極及び制
御ゲート電極、前記周辺回路部のＣＭＯＳ領域のゲート
電極の側面のみに、酸化膜を設ける工程を含むことを特
徴とする請求項１叉は２に不揮発性半導体記憶装置の製
造方法。
Priority Applications (3)
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|---|---|---|---|
| JP8183123A JP3008854B2 (ja) | 1996-07-12 | 1996-07-12 | 不揮発性半導体記憶装置の製造方法 |
| US08/890,404 US5911105A (en) | 1996-07-12 | 1997-07-09 | Flash memory manufacturing method |
| KR1019970032458A KR100286731B1 (ko) | 1996-07-12 | 1997-07-12 | 플래시메모리제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH1027890A true JPH1027890A (ja) | 1998-01-27 |
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Family
ID=16130203
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183123A Expired - Fee Related JP3008854B2 (ja) | 1996-07-12 | 1996-07-12 | 不揮発性半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5911105A (ja) |
| JP (1) | JP3008854B2 (ja) |
| KR (1) | KR100286731B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379506B1 (ko) * | 2000-07-19 | 2003-04-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH104182A (ja) * | 1996-06-14 | 1998-01-06 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3967440B2 (ja) * | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| TW420874B (en) * | 1998-05-04 | 2001-02-01 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device |
| US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
| TW402793B (en) * | 1998-12-15 | 2000-08-21 | United Microelectronics Corp | Flash memory manufacture method |
| ITMI991130A1 (it) * | 1999-05-21 | 2000-11-21 | St Microelectronics Srl | Metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore organizzati in matrici di memo |
| JP2003023114A (ja) * | 2001-07-05 | 2003-01-24 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
| JP3921363B2 (ja) * | 2001-08-20 | 2007-05-30 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6773987B1 (en) * | 2001-11-17 | 2004-08-10 | Altera Corporation | Method and apparatus for reducing charge loss in a nonvolatile memory cell |
| JP4444548B2 (ja) * | 2002-03-20 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7101748B2 (en) * | 2004-02-26 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company | Method of integrating the formation of a shallow junction N channel device with the formation of P channel, ESD and input/output devices |
| EP1852909A1 (en) * | 2006-05-05 | 2007-11-07 | Austriamicrosystems AG | Process for integrating a non-volatile memory cell into a HV CMOS process |
| US8409944B2 (en) * | 2010-06-24 | 2013-04-02 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a nonvolatile memory cell having a floating gate electrode or a conductive member with different portions |
| US8921175B2 (en) * | 2012-07-20 | 2014-12-30 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a nonvolatile memory cell |
| CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
| CN105789036B (zh) * | 2014-12-25 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
| JP6876397B2 (ja) | 2016-09-21 | 2021-05-26 | ラピスセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの製造方法 |
| US20190031140A1 (en) * | 2017-07-28 | 2019-01-31 | Adam Price | Secure locking hub system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225873B (it) * | 1987-07-31 | 1990-12-07 | Sgs Microelettrica S P A Catan | Procedimento per la fabbricazione di celle di memoria eprom cmos con riduzione del numero di fasi di mascheratura. |
| JPH02260564A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5223451A (en) * | 1989-10-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
| US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
| JPH04302170A (ja) * | 1991-03-29 | 1992-10-26 | Nec Corp | 半導体装置の製造方法 |
| US5175120A (en) * | 1991-10-11 | 1992-12-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
| JP3159555B2 (ja) * | 1993-01-28 | 2001-04-23 | シャープ株式会社 | 電力半導体装置の製造方法 |
| JP3426039B2 (ja) * | 1994-10-05 | 2003-07-14 | 三菱電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1996
- 1996-07-12 JP JP8183123A patent/JP3008854B2/ja not_active Expired - Fee Related
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1997
- 1997-07-09 US US08/890,404 patent/US5911105A/en not_active Expired - Fee Related
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379506B1 (ko) * | 2000-07-19 | 2003-04-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012571A (ko) | 1998-04-30 |
| US5911105A (en) | 1999-06-08 |
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| KR100286731B1 (ko) | 2001-07-12 |
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