JPH0824166B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0824166B2 JPH0824166B2 JP61282436A JP28243686A JPH0824166B2 JP H0824166 B2 JPH0824166 B2 JP H0824166B2 JP 61282436 A JP61282436 A JP 61282436A JP 28243686 A JP28243686 A JP 28243686A JP H0824166 B2 JPH0824166 B2 JP H0824166B2
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- Japan
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- groove
- semiconductor device
- manufacturing
- insulating film
- capacitor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、主として、溝形（トレンチ）キャパシタを
有するメモリ装置に適用可能な半導体装置の製造方法に
関するものである。
有するメモリ装置に適用可能な半導体装置の製造方法に
関するものである。
従来の技術 半導体記憶装置、特にダイナミック・ランダムアクセ
スメモリ（以下、DRAMと略す）の高集積化，大容量化に
伴なうメモリセル面積の縮小により、メモリセルとして
必要な蓄積容量を確保するためキャパシタ構造も従来の
プレーナ型に代わるものとして、基板表面に凹状の溝を
掘り、この溝内にキャパシタを形成した、いわゆる、ト
レチキャパシタが注目されている。
スメモリ（以下、DRAMと略す）の高集積化，大容量化に
伴なうメモリセル面積の縮小により、メモリセルとして
必要な蓄積容量を確保するためキャパシタ構造も従来の
プレーナ型に代わるものとして、基板表面に凹状の溝を
掘り、この溝内にキャパシタを形成した、いわゆる、ト
レチキャパシタが注目されている。
第２図（ａ）〜（ｃ）に従来の技術によるトレンチキ
ャパシタの製造工程順断面図を示す。
ャパシタの製造工程順断面図を示す。
まず、第２図（ａ）に示すように、シリコン基板１に
凹状の溝を形成した後、同図（ｂ）のように、熱酸化法
により、キャパシタ絶縁膜５を形成し、ついで、たとえ
ば減圧CVD法により、キャパシタ導電層６を形成して、
さらに、同図（ｃ）に示すように、基板１と導電層６と
を両電極とするキャパシタを構成するものである。
凹状の溝を形成した後、同図（ｂ）のように、熱酸化法
により、キャパシタ絶縁膜５を形成し、ついで、たとえ
ば減圧CVD法により、キャパシタ導電層６を形成して、
さらに、同図（ｃ）に示すように、基板１と導電層６と
を両電極とするキャパシタを構成するものである。
この構造のキャパシタでは溝の側壁部および底部にお
いても容量が確保できるため、小面積で大きな蓄積容量
を得ることが可能である。
いても容量が確保できるため、小面積で大きな蓄積容量
を得ることが可能である。
発明が解決しようとする問題点 しかしながらこのような製造方法によるトレンチキャ
パシタには次のような問題点がある。
パシタには次のような問題点がある。
シリコン基板１に溝を形成した後、キャパシタ絶縁膜
５を形成する際、熱酸化法ではシリコン基板表面のコー
ナー部において酸化膜との界面にシリコン基板が突き出
たような形状、いわゆる“ホーン現象“が生じる。この
ため、このコーナー部において絶縁薄膜の膜厚が薄くな
り、キャパシタ特性における絶縁耐圧やリーク電流特性
等に不良を引きおこす原因となる。
５を形成する際、熱酸化法ではシリコン基板表面のコー
ナー部において酸化膜との界面にシリコン基板が突き出
たような形状、いわゆる“ホーン現象“が生じる。この
ため、このコーナー部において絶縁薄膜の膜厚が薄くな
り、キャパシタ特性における絶縁耐圧やリーク電流特性
等に不良を引きおこす原因となる。
キャパシタ絶縁膜５の形成前において溝を、いった
ん、ある条件の下で熱酸化してさらにその酸化膜を除去
し、コーナーを丸める方法（犠牲酸化，丸め酸化）や、
熱酸化法によらず、気相成長法を用いて絶縁膜を形成す
る方法もあるが、基本的にコーナー部での膜厚が側壁部
と同程度であれば、コーナー部での電界集中により、側
壁部よりもコーナー部においてのリーク電流が増大する
ため、従来のプレーナキャパシタと同程度の耐圧特性，
リーク電流特性を得ることは不可能である。
ん、ある条件の下で熱酸化してさらにその酸化膜を除去
し、コーナーを丸める方法（犠牲酸化，丸め酸化）や、
熱酸化法によらず、気相成長法を用いて絶縁膜を形成す
る方法もあるが、基本的にコーナー部での膜厚が側壁部
と同程度であれば、コーナー部での電界集中により、側
壁部よりもコーナー部においてのリーク電流が増大する
ため、従来のプレーナキャパシタと同程度の耐圧特性，
リーク電流特性を得ることは不可能である。
また先行技術として、イオン注入領域に形成された酸
化膜（絶縁膜）を一旦除去することにより、角を丸めて
再びキャパシタ酸化膜を形成する発明が提案されている
（特願昭61−89568号（特開昭62−245662号公報））。
しかしながら前記先行技術は、酸化膜（絶縁膜）を一旦
除去する工程を必要とするため、工数がかかるととも
に、歩留まりも低下するという問題があった。
化膜（絶縁膜）を一旦除去することにより、角を丸めて
再びキャパシタ酸化膜を形成する発明が提案されている
（特願昭61−89568号（特開昭62−245662号公報））。
しかしながら前記先行技術は、酸化膜（絶縁膜）を一旦
除去する工程を必要とするため、工数がかかるととも
に、歩留まりも低下するという問題があった。
本発明は、前記問題点を解決するためのもので、従来
のプレーキキャパシタと同程度の耐圧特性，リーク電流
特性を得ることが可能な溝形キャパシタを有する半導体
装置の製造方法を提供するものである。
のプレーキキャパシタと同程度の耐圧特性，リーク電流
特性を得ることが可能な溝形キャパシタを有する半導体
装置の製造方法を提供するものである。
問題点を解決するための手段 前記問題点を解決するために本発明による半導体装置
の製造方法は次のような方法をとる。
の製造方法は次のような方法をとる。
すなわち、半導体基板の凹状の溝を形成後、前記基板
に対するイオン入射角を選ぶことにより前記溝の基板表
面コーナー部にのみイオン注入を行う第一工程と、前記
溝の側壁、底部および前記基板表面を熱酸化して薄い絶
縁膜を形成する第二工程と、その後前記絶縁膜を除去す
ることなく前記溝に導電層を埋め込む第三工程とからな
るという構成を備えたものである。これにより、溝形キ
ャパシタのコーナー部におけるリーク電流が著しく低下
する。
に対するイオン入射角を選ぶことにより前記溝の基板表
面コーナー部にのみイオン注入を行う第一工程と、前記
溝の側壁、底部および前記基板表面を熱酸化して薄い絶
縁膜を形成する第二工程と、その後前記絶縁膜を除去す
ることなく前記溝に導電層を埋め込む第三工程とからな
るという構成を備えたものである。これにより、溝形キ
ャパシタのコーナー部におけるリーク電流が著しく低下
する。
前記構成においては、注入イオンがヒ素（As）または
リン（Ｐ）で、その注入量が１×1015cm-2以上に選定さ
れることが好ましい。
リン（Ｐ）で、その注入量が１×1015cm-2以上に選定さ
れることが好ましい。
また前記構成においては、薄い絶縁膜を形成するため
の熱酸化工程が、処理温度を900℃以上とすることが好
ましい。
の熱酸化工程が、処理温度を900℃以上とすることが好
ましい。
また前記構成においては、埋め込み導電層形成工程が
減圧CVD（化学気相成長）法による多結晶シリコンの成
長工程であることが好ましい。
減圧CVD（化学気相成長）法による多結晶シリコンの成
長工程であることが好ましい。
メモリセルとして必要な容量は、溝の側壁部および底
部での絶縁薄膜部分で確保できように、溝の面積，深さ
により決定する。
部での絶縁薄膜部分で確保できように、溝の面積，深さ
により決定する。
作用 この半導体装置の製造方法により、次のような作用が
ある。
ある。
まず、トレンチキャパシタの基板表面コーナー部のみ
イオン注入して増速酸化により、溝の側壁部および底部
におけるキャパシタ絶縁膜より厚くすることにより、キ
ャパシタ特性における絶縁耐圧特性やリーク電流特性が
著しく向上する。
イオン注入して増速酸化により、溝の側壁部および底部
におけるキャパシタ絶縁膜より厚くすることにより、キ
ャパシタ特性における絶縁耐圧特性やリーク電流特性が
著しく向上する。
また、メモリセルとして必要な容量は、溝の側壁部お
よび底部で確保するため、素子が微細化でき高集積化，
高密度化にも有利である。
よび底部で確保するため、素子が微細化でき高集積化，
高密度化にも有利である。
すなわち本発明の半導体装置の製造方法によればトレ
ンチキャパシタのリーク電流特性，絶縁耐圧特性の向上
など従来の問題点を解決し、高歩留まりで信頼性の高い
半導体装置の製造が可能である。
ンチキャパシタのリーク電流特性，絶縁耐圧特性の向上
など従来の問題点を解決し、高歩留まりで信頼性の高い
半導体装置の製造が可能である。
実施例 以下、本発明による半導体装置の製造方法を第１図に
示すトレンチキャパシタの製造工程順断面図により詳述
する。
示すトレンチキャパシタの製造工程順断面図により詳述
する。
まず第１図（ａ）および同図（ｂ）に示すようにシリ
コン基板１に面積１μｍ×２μm,深さ４μｍの凹状の溝
を形成した後、リングラフィ工程により、溝および溝コ
ーナー部の基板表面を２μｍ×３μｍ程度の面積で露出
させる。
コン基板１に面積１μｍ×２μm,深さ４μｍの凹状の溝
を形成した後、リングラフィ工程により、溝および溝コ
ーナー部の基板表面を２μｍ×３μｍ程度の面積で露出
させる。
次に、同図（ｃ）に示すように、イオン入射角を45゜
に選択して溝の基板表面コーナー部にAsまたはＰイオン
を加速エネルギー40Kev,注入量５×1015cm-2イオン注入
を行ない、同図（ｄ）のように、溝コーナー部にイオン
注入層４を形成する。
に選択して溝の基板表面コーナー部にAsまたはＰイオン
を加速エネルギー40Kev,注入量５×1015cm-2イオン注入
を行ない、同図（ｄ）のように、溝コーナー部にイオン
注入層４を形成する。
次に、ホトレジスト２を除去後、溝および基板表面を
1000℃ドライ酸素で熱酸化して、キャパシタ絶縁膜５を
側壁部および底部で100Å程度形成する。この際、溝の
基板表面コーナー部では前記イオン注入による増速酸化
で溝側壁および底部よりも厚く酸化され、経験による
と、120〜150Åとなる。
1000℃ドライ酸素で熱酸化して、キャパシタ絶縁膜５を
側壁部および底部で100Å程度形成する。この際、溝の
基板表面コーナー部では前記イオン注入による増速酸化
で溝側壁および底部よりも厚く酸化され、経験による
と、120〜150Åとなる。
次に、同図（ｆ）に示すように、キャパシタ電極とな
る導電膜６として多結晶シリコンを減圧CVD法により、
温度610℃、SiH4ガスの熱分解で溝に埋め込み、トレン
チキャパシタを構成する。
る導電膜６として多結晶シリコンを減圧CVD法により、
温度610℃、SiH4ガスの熱分解で溝に埋め込み、トレン
チキャパシタを構成する。
発明の効果 以上のように本発明による半導体装置の製造方法によ
れば、トレンチキャパシタのリーク電流特性や絶縁耐圧
特性を著しく向上させることが可能であり、高歩留まり
で信頼性の高い半導体装置の製造が可能である。
れば、トレンチキャパシタのリーク電流特性や絶縁耐圧
特性を著しく向上させることが可能であり、高歩留まり
で信頼性の高い半導体装置の製造が可能である。
また、本発明は絶縁膜を除去することはしないので、
工数がかからず、歩留まりも高く、効率良く合理的に半
導体装置を製造できる。
工数がかからず、歩留まりも高く、効率良く合理的に半
導体装置を製造できる。
第１図は本発明実施例の半導体装置の製造方法の工程順
断面図、第２図は従来の技術による製造工程順断面図で
ある。 １……シリコン基板、２……ホトレジスト、３……入射
イオン、４……イオン注入層、５……キャパシタ絶縁
膜、６……キャパシタ導電膜。
断面図、第２図は従来の技術による製造工程順断面図で
ある。 １……シリコン基板、２……ホトレジスト、３……入射
イオン、４……イオン注入層、５……キャパシタ絶縁
膜、６……キャパシタ導電膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ
Claims (4)
- 【請求項１】半導体基板に凹状の溝を形成後、前記基板
に対するイオン入射角を選ぶことにより前記溝の基板表
面コーナー部にのみイオン注入を行う第一工程と、前記
溝の側壁、底部および前記基板表面を熱酸化して薄い絶
縁膜を形成する第二工程と、その後前記絶縁膜を除去す
ることなく前記溝に導電層を埋め込む第三工程とからな
ることを特徴とする半導体装置の製造方法。 - 【請求項２】注入イオンがヒ素（As）またはリン（Ｐ）
で、その注入量が１×1015cm-2以上に選定される特許請
求の範囲第（１）項記載の半導体装置の製造方法。 - 【請求項３】薄い絶縁膜を形成するための熱酸化工程
が、処理温度を900℃以上とする特許請求の範囲第
（１）項記載の半導体装置の製造方法。 - 【請求項４】埋め込み導電層形成工程が減圧CVD（化学
気相成長）法による多結晶シリコンの成長工程でなる特
許請求の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282436A JPH0824166B2 (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282436A JPH0824166B2 (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133664A JPS63133664A (ja) | 1988-06-06 |
| JPH0824166B2 true JPH0824166B2 (ja) | 1996-03-06 |
Family
ID=17652387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282436A Expired - Lifetime JPH0824166B2 (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824166B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798159B1 (ko) * | 2000-05-23 | 2008-01-28 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 트렌치 캐패시터의 내부 플레이트로의 전기적 연결부 형성 방법, 트렌치 캐패시터의 내부 플레이트와 수직 트렌치 트랜지스터의 터미널 사이의 전기적 연결부 형성 방법 및 ｄｒａｍ 집적 회로 형성 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788835B2 (ja) * | 1993-03-17 | 1998-08-20 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| JP2000208606A (ja) * | 1999-01-11 | 2000-07-28 | Nec Corp | 半導体装置及びその製造方法 |
| JP3934818B2 (ja) * | 1999-03-19 | 2007-06-20 | 株式会社東芝 | 絶縁ゲート形トランジスタおよびその製造方法 |
| DE19923262C1 (de) * | 1999-05-20 | 2000-06-21 | Siemens Ag | Verfahren zur Erzeugung einer Speicherzellenanordnung |
| US6573137B1 (en) * | 2000-06-23 | 2003-06-03 | International Business Machines Corporation | Single sided buried strap |
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN104425345B (zh) * | 2013-09-09 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624228B2 (ja) * | 1986-04-17 | 1994-03-30 | 三菱電機株式会社 | 半導体集積回路装置の製造方法 |
-
1986
- 1986-11-26 JP JP61282436A patent/JPH0824166B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798159B1 (ko) * | 2000-05-23 | 2008-01-28 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 트렌치 캐패시터의 내부 플레이트로의 전기적 연결부 형성 방법, 트렌치 캐패시터의 내부 플레이트와 수직 트렌치 트랜지스터의 터미널 사이의 전기적 연결부 형성 방법 및 ｄｒａｍ 집적 회로 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133664A (ja) | 1988-06-06 |
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