JPH1126709A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1126709A
JPH1126709A JP10042052A JP4205298A JPH1126709A JP H1126709 A JPH1126709 A JP H1126709A JP 10042052 A JP10042052 A JP 10042052A JP 4205298 A JP4205298 A JP 4205298A JP H1126709 A JPH1126709 A JP H1126709A
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JP
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well region
region
contact
conductivity type
buried
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JP10042052A
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Inventor
Kiyoko Yoshida
聖子 吉田
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Toshiba Corp
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Toshiba Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Engineering & Computer Science (AREA)
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Abstract

(57)【要約】 【課題】 この発明は、製造工程の複雑化を招くことな
く埋設プレートに電位を与えることができるコンタクト
の形成方法を提供することを目的とする。 【解決手段】 第１導電型の半導体基板５中に第２導電
型の埋設プレート３０を形成し、この基板中に第１導電
型の第１のウェル領域４５と第２導電型の第２のウェル
領域５５をそれぞれ形成する。第２のウェル領域は第１
のウェル領域とオーバーラップし、埋設プレートと接触
し且つ取り囲むように形成する。また、第１のウェル領
域の表面不純物濃度は、第２のウェル領域の表面不純物
濃度よりも高くする。そして、第２のウェル領域にコン
タクト８０を形成することを特徴とする。半導体装置で
用いる第１及び第２のウェル領域の形成工程を利用して
埋設プレートとコンタクトを取れるので、専用のマスク
やイオン注入工程が不要であり、付加的な処理工程を必
要とせずにコンタクトを形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特に半導体基板中に埋設
して形成された不純物領域に接触させるためのコンタク
ト及びそのコンタクトの形成方法に係る。
【０００２】
【従来の技術】近年、ＤＲＡＭ等の半導体記憶装置の容
量が増加するのに従って、これら半導体記憶装置の集積
密度を増加させるために様々な構成が提案されている。
特に、１トランジスタ／１キャパシタ型のメモリセル
は、各メモリセルが少数の素子で構成されているために
高密度の半導体記憶装置に適している。このような１ト
ランジスタ／１キャパシタ型のＤＲＡＭセルとしては、
例えばプレーナ型、スタック型及びトレンチ型等、種々
のものが知られている。
【０００３】トレンチ型のメモリセルは、シリコン基板
に深いトレンチを形成し、このトレンチ内にキャパシタ
を形成するものである。このような構成を用いることに
よって、プレーナ型のメモリセルと比較してセル領域を
より小さくすることができ、集積密度を高めることがで
きる。また、プレーナ型やスタック型のメモリセルで
は、サイズを縮小すると段差部分において配線層の段切
れが生じやすくなる。これに対し、トレンチ型のメモリ
セルでは、キャパシタのプレート電極が半導体基板中に
埋設されているため、基板の表面は比較的平坦であり、
段切れが起こり難く且つ配線層をより正確にパターニン
グできる。トレンチ型のメモリセルにおける通常の製造
方法では、砒素あるいはリン等の不純物をトレンチの底
部から拡散することによって、隣接したトレンチの底部
を拡散層で接続して埋設プレート電極を形成する。この
埋設プレート電極は、電位が与えられる配線層として機
能する。しかしながら、この配線層は半導体基板中に埋
設されているので、電位を与えるのが困難である。
【０００４】この問題の１つの解決方法として、米国特
許第４，９１８，５０２号明細書に“ターミナルトレン
チ”を設ける構造が記載されている。この構造において
は、多数のトレンチの中の１つのトレンチ中の酸化膜を
フォトリソグラフィによって取り除き、このトレンチの
側壁及び底部の壁からＮ型不純物を外方拡散することに
よってＮ型拡散領域を形成してターミナルトレンチとす
る。このターミナルトレンチのＮ型拡散領域は、他のト
レンチから外方拡散されたＮ型拡散領域と接触する。よ
って、このターミナルトレンチを取り囲んでいるＮ型拡
散領域に電位を与えることにより、埋設プレート電極
（配線層）に電位を与えることができる。
【０００５】しかしながら、この米国特許に記載されて
いる埋設プレート電極に電位を与えるための構成には、
フォトリソグラフィ工程を追加する等の付加的な処理工
程が要求される。これによって製造プロセス全体が複雑
になる。従って、複雑な処理工程を必要とせずに埋設プ
レート電極や別の深い拡散領域とコンタクトできる構成
及びその形成方法が望まれている。
【０００６】
【発明が解決しようとする課題】上記のように、半導体
基板中に埋設された不純物領域とコンタクトを取るため
の従来の半導体装置及びその半導体装置の製造方法は、
製造プロセスが複雑になるという問題があった。
【０００７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、製造プロセスの
複雑化を招くことなく、半導体基板中に埋設された不純
物領域とコンタクトを取ることができる半導体装置及び
その製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置の製造方法は、第１導電型の半導体基
板中に第２導電型の埋設不純物領域を形成する工程と、
前記半導体基板中に第１導電型の第１のウェル領域を形
成する工程と、前記半導体基板中に、前記第１のウェル
領域とオーバーラップし、前記埋設不純物領域と接触し
てこの埋設不純物領域を取り囲み、前記第１のウェル領
域の表面不純物濃度よりも低い第２導電型の第２のウェ
ル領域を形成する工程と、前記第２のウェル領域にコン
タクトを形成する工程とを具備することを特徴としてい
る。
【０００９】請求項２に記載したように、前記第１及び
第２のウェル領域の表面不純物濃度は、約５×１０16乃
至約５×１０18ａｔｏｍｓ／ｃｍ3 の範囲であることを
特徴とする。
【００１０】この発明の請求項３に記載した半導体装置
は、第１導電型の半導体基板と、前記半導体基板の表面
の下方に形成された第２導電型の埋設不純物領域と、前
記半導体基板中に形成され、第１の表面不純物濃度を有
する第１導電型の第１のウェル領域と、前記半導体基板
に形成された第２導電型の第２のウェル領域と、前記第
２のウェル領域と接触するために形成されたコンタクト
とを具備し、前記第２のウェル領域は、前記第１のウェ
ル領域とオーバーラップし、前記埋設不純物領域と接触
してこの埋設不純物領域を取り囲み、前記第１の表面不
純物濃度よりも低い第２の表面不純物濃度を有し、これ
によって前記第１及び第２のウェル領域のオーバーラッ
プしている部分が第１導電型であることを特徴としてい
る。
【００１１】請求項１のような製造方法によれば、半導
体装置で必要とされる種々の半導体素子を形成するため
の第１及び第２のウェル領域の形成工程を利用して埋設
不純物領域とコンタクトを取ることができるので、コン
タクトを取るための専用のマスクやイオン注入工程は不
要であり、製造工程の複雑化を招くことがない。
【００１２】請求項２に示すように、第１及び第２のウ
ェル領域の表面不純物濃度は、約５×１０16乃至約５×
１０18ａｔｏｍｓ／ｃｍ3 の範囲であることが好まし
い。請求項３のような構成によれば、第１及び第２のウ
ェル領域を用いて埋設不純物領域とコンタクトを取るの
で、埋設不純物領域が半導体基板の深い領域に形成され
ていても容易に電位を与えることができる。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１乃至図１０はそれぞ
れ、この発明の実施の形態に係る半導体装置及びその製
造方法について説明するためのもので、半導体基板中に
埋設された不純物領域（配線層）とコンタクトを取るた
めの製造工程を順次示している。
【００１４】まず、図１に示すようにＰ型の半導体基板
（シリコン基板）５を準備し、この半導体基板５上にフ
ォトレジスト１０を塗布した後、図２に示すようにパタ
ーニングして開口１５，１５，…を形成する。次に、図
３に示すように上記フォトレジスト１０をマスクにして
反応性イオンエッチング等のエッチング処理を行うこと
によって上記半導体基板５にトレンチ（ディープトレン
チＤＴ）２０，２０，…を形成する。引き続き、図４に
示すように、トレンチ２０，２０，…から不純物を外方
拡散させることによって、半導体基板５の表面下の深さ
ＤBPより深い位置にＮ+ 型の埋設プレート３０，３０，
…を形成する。この埋設プレート３０，３０，…を形成
する１つの方法としては、次のような方法がある。すな
わち、まずトレンチ２０，２０，…を形成することによ
って露出されたシリコン表面上に、不純物がドープされ
たガラス層（ＡｓＳＧあるいはＰＳＧ層等）を堆積す
る。その後、上記ガラス層を半導体基板５の表面から深
さＤBPより深いトレンチ２０，２０，…の部分にのみ残
存するようにエッチバックする。次に、高温アニールを
施すことによって、ガラス層中の不純物を半導体基板中
に外方拡散し、Ｎ+ 型埋設プレート３０，３０，…を形
成する。上記埋設プレート３０，３０，…を形成した
後、トレンチ２０，２０，…内に残存しているガラス層
を除去する。上述した埋設プレート３０，３０，…を形
成する方法は、例示的な目的のためだけのものであり、
この発明は上記形成方法に限定されるものではない。例
えば、上記埋設プレート３０，３０，…をイオン注入に
よって形成しても良い。イオン注入による形成方法は、
コンタクトが抵抗の一部を構成するように埋設不純物領
域を形成する場合に特に好適である。図１１は、上記図
４に示した製造工程に対応する半導体基板５の平面図で
ある。図１１に明瞭に示されているように、トレンチ２
０，２０，…から外方拡散された不純物は、埋設プレー
ト３０，３０，…が全てのトレンチ２０，２０，…を電
気的に接続するような分布ＸｊBPを有している必要があ
る。次に、トレンチ２０，２０，…内にキャパシタを形
成する。しかしながら、この発明はトレンチ２０，２
０，…内にキャパシタを形成する特定の工程には限定さ
れない。適切なトレンチキャパシタの構成の１つが参照
文献“ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ”
（１９９３，ｐｐ．６２７−６３０）に記載されてい
る。図１２は、上記参照文献におけるトレンチキャパシ
タ部を抽出して示している。最初にトレンチ２０の内部
壁上にＮＯ（窒化物／酸化物）層１３４を形成する。次
に、上記トレンチ２０を第１のＮ+ 型ポリシリコン層１
３５で充填することによりキャパシタを形成する。上記
ＮＯ層１３４はキャパシタ絶縁膜として働き、Ｎ+ 型ポ
リシリコン層１３５と半導体基板５はキャパシタ電極と
して機能する。その後、上記ポリシリコン層１３５をエ
ッチバックし、トレンチ２０上部の露出されたシリコン
表面に酸化物カラー膜１３６を形成する。次に、トレン
チ２０の残りの部分にＮ+ 型ポリシリコンを充填するこ
とによって、第２のＮ+ 型ポリシリコン領域１３７を形
成する。その後、第２のＮ+ 型ポリシリコン層１３７と
酸化カラー膜１３６をエッチバックし、トレンチ２０の
上部に第３のＮ+ 型ポリシリコン層１３８を形成する。
これに続く半導体装置の製造工程における熱処理工程に
より、上記Ｎ+ 型ポリシリコン領域１３８から不純物が
外方拡散されることによって埋設ストラップ１３９が形
成される。この埋設ストラップ１３９は、キャパシタと
メモリセルのスイッチングトランジスタ（図示せず）と
を電気的に接続するためのものである。
【００１５】上述した製造工程により、トレンチ２０中
にキャパシタを形成した後、浅いトレンチ分離（ＳＴ
Ｉ）領域３５を形成し、図５に示すように半導体基板上
に能動素子領域を定める。但し、図５乃至図１０におい
ては図面を簡単にするためにトレンチ２０，２０，…中
に形成したキャパシタは省略している。次に、図６に示
すように、半導体基板５の表面上にフォトレジスト４０
を塗布してパターニングし、このパターニングしたフォ
トレジストをマスクにして半導体基板５中にＰ型不純物
をイオン注入する。このＰ型不純物のイオン注入工程に
おいては、例えば１．５×１０13ｃｍ-2の濃度のＢ+ イ
オンを２６０ｋｅＶの加速エネルギーで注入し、続いて
６×１０12ｃｍ-2の濃度のＢ+ イオンを１３０ｋｅＶの
加速エネルギーで注入する。これによって、図７に示す
ようなＰ型のウェル領域４５が形成される。次に、上記
フォトレジスト４０を剥離除去した後、半導体基板５の
表面上にフォトレジスト５０を塗布してパターニングす
る。その後、図８に示すようにパターニングしたフォト
レジストをマスクとして使用してＮ型不純物をイオン注
入する。このＮ型不純物のイオン注入工程は、例えば
２．５×１０13ｃｍ-2の濃度のＰ+ イオンを５００ｋｅ
Ｖの加速エネルギーで注入し、続いて２×１０12ｃｍ-2
の濃度のＰ+ イオンを１４０ｋｅＶの加速エネルギーで
注入した後、更に３×１０12ｃｍ-2の濃度のＡｓ+ イオ
ンを２００ｋｅＶの加速エネルギーで注入する。ここ
で、上記フォトレジスト５０は、図９に示すようにＮ型
のウェル領域５５が埋設プレート３０に接続されるよう
にパターニングされている必要がある。その後、上記フ
ォトレジスト５０を剥離して除去する。
【００１６】次に、Ｐウェル領域４５とＮウェル領域５
５の不純物濃度について図１３を参照して説明する。ま
ず、Ｎウェル領域５５の深さＸｊWNはＰウェル領域４５
の深さＸｊWPよりも深く、すなわちＸｊWN＞ＸｊWPであ
り、Ｎウェル領域５５は埋設プレート３０に接続されて
いる。また、Ｐウェル領域４５の表面の不純物濃度は、
Ｎウェル領域５５の表面の不純物濃度よりも高い。これ
らＰウェル領域４５とＮウェル領域５５の表面の不純物
濃度は、ともにこれらの領域中に半導体素子を形成する
のに十分な濃度である。そして、Ｐウェル領域４５とＮ
ウェル領域５５の表面の不純物濃度は、約５×１０16乃
至約５×１０18ａｔｏｍｓ／ｃｍ3 の範囲内にある。例
えば、Ｐウェル領域４５の表面の不純物濃度は約３×１
０17ｃｍ-3であり、Ｎウェル領域５５の表面の不純物濃
度は約１×１０17ｃｍ-3である。上記Ｎウェル領域５５
は、メモリセルと共に用いられる周辺回路の素子を形成
するために用いられ、以下に説明されるように、Ｐ型ア
レイウェル領域４５（メモリセルアレイ部のＰウェル領
域４５）を取り囲むようにリング状に配置されている。
更に、Ｎウェル領域５５は、Ｐウェル領域４５とオーバ
ーラップするように形成し、Ｐウェル領域４５よりも深
く、埋設プレート３０とコンタクトしている。
【００１７】次に、図１０に示すように、上述した半導
体構造上にＢＰＳＧ膜等の誘電体膜６０を形成する。こ
の誘電体膜６０上にフォトレジストを塗布してパターニ
ングした後、このフォトレジストをマスクにして反応性
イオンエッチングを行い、開口６５，７０を形成する。
その後、上記Ｐウェル領域４５と上記埋設プレート３０
に対して金属あるいはポリシリコンからなるコンタクト
７５，８０をそれぞれ形成する。
【００１８】上述したコンタクトの形成方法によれば、
埋設プレート３０に電位を与えるためのコンタクトは、
例えばＰウェル領域４５とＮウェル領域５５を形成する
ための２つのイオン注入工程により形成することができ
る。図１０から明らかなように、Ｎウェル領域５５とＰ
ウェル領域４５とがオーバーラップした領域は十分に広
いので、Ｐ型アレイウェル領域４５は十分に低い抵抗値
でコンタクトを取ることができる。加えて、オーバーラ
ップした領域におけるＰ型アレイウェル領域４５は埋設
プレート３０の導電型と逆の導電型であれば濃度はさほ
ど厳密ではなくても良いため、上記リング状のＮウェル
領域５５を形成する際に、専用のマスクを用意する必要
がない。この理由のために、Ｐウェル領域４５の表面不
純物濃度は、上述したようにＮウェル領域５５の表面不
純物濃度より高くしている。従って、Ｎ型サポートウェ
ル領域５５を形成するためのマスクを使用して埋設プレ
ート３０のためのリング状のウェルコンタクトを形成す
ることができる。
【００１９】図１４は、この発明の半導体装置における
ウェル領域とトレンチの配置を示す平面図である。図１
４からわかるように、Ｎウェル領域５５はＰウェル領域
４５とオーバーラップし、且つこのＰウェル領域４５を
取り囲むように形成されている。また、図１０及び図１
４からわかるように、Ｎウェル領域５５は埋設プレート
３０とコンタクトし、この埋設プレート３０を取り囲ん
でいる。上記Ｐウェル領域４５とＮウェル領域５５に対
するコンタクトは、図１４に示したようにセル領域の外
周部に沿って１列に配列されている。
【００２０】図１５は上記図１４の配置を変更したもの
であり、Ｐウェル領域４５とＮウェル領域５５に対する
コンタクトは、セル領域の外周部に沿って２列に配列さ
れている。
【００２１】上述の説明において参照された特許明細書
及び技術文献は、本明細書において参照文献とされる。
この発明について添付図面に関連して詳細に説明してき
たが、この発明は特許請求の範囲によってのみ技術的範
囲が限定される。さらに、本明細書において参照された
文献は、本開示に重要であると思われる任意の主題に関
して参照すべきものと理解するべきである。
【００２２】
【発明の効果】以上説明したようにこの発明によれば、
製造プロセスの複雑化を招くことなく、半導体基板中に
埋設された不純物領域とコンタクトを取ることができる
半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第１の工程を示す断面図。
【図２】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第２の工程を示す断面図。
【図３】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第３の工程を示す断面図。
【図４】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第４の工程を示す断面図。
【図５】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第５の工程を示す断面図。
【図６】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第６の工程を示す断面図。
【図７】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第７の工程を示す断面図。
【図８】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第８の工程を示す断面図。
【図９】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、コンタクトを形成
するための第９の工程を示す断面図。
【図１０】この発明の実施の形態に係る半導体装置の製
造方法について説明するためのもので、コンタクトを形
成するための第１０の工程を示す断面図。
【図１１】図４に示した製造工程に対応する平面図。
【図１２】参照文献におけるトレンチキャパシタ部を抽
出して示す断面図。
【図１３】図１０に示した構造におけるウェル領域の深
さに対する不純物濃度を示す図。
【図１４】この発明の半導体装置におけるウェル領域と
トレンチの配置例を示す平面図。
【図１５】この発明の半導体装置におけるウェル領域と
トレンチの他の配置例を示す平面図。
【符号の説明】
５…半導体基板、１０…フォトレジスト、１５…開口、
２０…トレンチ、３０…埋設プレート、４０…フォトレ
ジスト、４５…Ｐウェル領域、５０…フォトレジスト、
５５…Ｎウェル領域、６５，７０…開口、７５，８０…
コンタクト、ＤＴ…ディープトレンチ、ＸｊWN…Ｎウェ
ル領域の深さ、ＸｊWP…Ｐウェル領域の深さ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板中に第２導電型
    の埋設不純物領域を形成する工程と、 前記半導体基板中に第１導電型の第１のウェル領域を形
    成する工程と、 前記半導体基板中に、前記第１のウェル領域とオーバー
    ラップし、前記埋設不純物領域と接触してこの埋設不純
    物領域を取り囲み、前記第１のウェル領域の表面不純物
    濃度よりも低い第２導電型の第２のウェル領域を形成す
    る工程と、 前記第２のウェル領域にコンタクトを形成する工程とを
    具備することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１及び第２のウェル領域の表面不
    純物濃度は、約５×１０16乃至約５×１０18ａｔｏｍｓ
    ／ｃｍ3 の範囲であることを特徴とする請求項１に記載
    の半導体装置の製造方法。
  3. 【請求項３】 第１導電型の半導体基板と、 前記半導体基板の表面の下方に形成された第２導電型の
    埋設不純物領域と、 前記半導体基板中に形成され、第１の表面不純物濃度を
    有する第１導電型の第１のウェル領域と、 前記半導体基板中に形成され、前記第１のウェル領域と
    オーバーラップし、前記埋設不純物領域と接触してこの
    埋設不純物領域を取り囲む第２導電型の第２のウェル領
    域と、 前記第２のウェル領域と接触するために形成されたコン
    タクトとを具備し、 前記第２のウェル領域は、前記第１の表面不純物濃度よ
    りも低い第２の表面不純物濃度を有し、これによって前
    記第１及び第２のウェル領域のオーバーラップしている
    部分が第１導電型であることを特徴とする半導体装置。
JP10042052A 1997-03-31 1998-02-24 半導体装置及びその製造方法 Pending JPH1126709A (ja)

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US08/828,588 US5885863A (en) 1997-03-31 1997-03-31 Method of making a contact for contacting an impurity region formed in a semiconductor substrate
US828588 1997-03-31

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