JPH05304250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05304250A JPH05304250A JP4086809A JP8680992A JPH05304250A JP H05304250 A JPH05304250 A JP H05304250A JP 4086809 A JP4086809 A JP 4086809A JP 8680992 A JP8680992 A JP 8680992A JP H05304250 A JPH05304250 A JP H05304250A
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Abstract
(57)【要約】
【目的】スタック型キャパシタアレイを高密度に形成す
るに際し、下部電極の多結晶シリコン膜側面部の容量絶
縁膜の絶縁耐圧と漏れ特性を改善する。 【構成】ｎ型シリコン基板１０１を素子分離酸化膜１０
２で覆い、一部に第１のコンタクト穴１０３を開口し、
この上に第１の多結晶シリコン膜１０４をホトレジスト
膜を用いてパターニングしてから斜め回転イオン注入に
よりエネルギー１０〜１００ｋｅＶ、ドーズ量１×１０
15〜２×１０16ｃｍ-2の窒素イオン注入を行なって第１
の多結晶シリコン膜１０４側表面に薄く高濃度の窒素を
含むシリコン層を形成する。その後ホトレジスト膜を除
去し、窒化シリコン膜１０５及び第２の多結晶シリコン
膜１０６を成長してスタック型キャパシタアレイを製造
する。
るに際し、下部電極の多結晶シリコン膜側面部の容量絶
縁膜の絶縁耐圧と漏れ特性を改善する。 【構成】ｎ型シリコン基板１０１を素子分離酸化膜１０
２で覆い、一部に第１のコンタクト穴１０３を開口し、
この上に第１の多結晶シリコン膜１０４をホトレジスト
膜を用いてパターニングしてから斜め回転イオン注入に
よりエネルギー１０〜１００ｋｅＶ、ドーズ量１×１０
15〜２×１０16ｃｍ-2の窒素イオン注入を行なって第１
の多結晶シリコン膜１０４側表面に薄く高濃度の窒素を
含むシリコン層を形成する。その後ホトレジスト膜を除
去し、窒化シリコン膜１０５及び第２の多結晶シリコン
膜１０６を成長してスタック型キャパシタアレイを製造
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にキャパシタを有する半導体装置の製造方法に
関する。
関し、特にキャパシタを有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来の半導体装置に設けられているキャ
パシタは図５に示す構造のものが知られており、次の様
な製造方法となっていた。
パシタは図５に示す構造のものが知られており、次の様
な製造方法となっていた。
【０００３】まず、ｎ型シリコン基板３０１表面に熱酸
化法又はＣＶＤ法により素子分離酸化膜３０２を形成す
る。つぎにその一部にフォトリソグラフィー技術により
第１のコンタクト穴３０３を形成して、ｎ型シリコン基
板の一部を露出した後全面に不純物として例えばリンを
含む第１多結晶シリコン膜３０４を成長し、ホトリソグ
ラフィー技術により第１のコンタクト穴３０３を覆う様
に第１の多結晶シリコン膜をエッチングし、キャパシタ
の下部電極を形成する。つぎに全面にキャパシタ絶縁膜
として窒化シリコン膜３０５及び不純物として例えばリ
ンを含む第２の多結晶シリコン膜３０６をキャパシタの
上部電極としてＣＶＤ法により成長する。
化法又はＣＶＤ法により素子分離酸化膜３０２を形成す
る。つぎにその一部にフォトリソグラフィー技術により
第１のコンタクト穴３０３を形成して、ｎ型シリコン基
板の一部を露出した後全面に不純物として例えばリンを
含む第１多結晶シリコン膜３０４を成長し、ホトリソグ
ラフィー技術により第１のコンタクト穴３０３を覆う様
に第１の多結晶シリコン膜をエッチングし、キャパシタ
の下部電極を形成する。つぎに全面にキャパシタ絶縁膜
として窒化シリコン膜３０５及び不純物として例えばリ
ンを含む第２の多結晶シリコン膜３０６をキャパシタの
上部電極としてＣＶＤ法により成長する。
【０００４】以上の工程により第１の多結晶シリコン膜
３０４は窒化シリコン膜３０５を介して第２の多結晶シ
リコン膜３０６との間にキャパシタを形成することとな
る。なお、第１の多結晶シリコン膜３０４は第１のコン
タクト穴３０３を介してｎ型リコン基板３０１と電気的
に接続した構造となっている。
３０４は窒化シリコン膜３０５を介して第２の多結晶シ
リコン膜３０６との間にキャパシタを形成することとな
る。なお、第１の多結晶シリコン膜３０４は第１のコン
タクト穴３０３を介してｎ型リコン基板３０１と電気的
に接続した構造となっている。
【０００５】
【発明が解決しようとする課題】従来のキャパシタの製
造方法では単位面積あたりのキャパシタ密度を増大させ
るために下部電極の間隔を小さくすると第１の多結晶シ
リコン膜の側面を覆う窒化シリコン膜が薄くなる。これ
は通常アンモニア及びモノシランガスを用いたＣＶＤ法
で窒化シリコン膜を形成しているために下部電極間隔の
せまい部分でガスの供給が減少することにより同箇所に
形成される窒化シリコン膜の厚さが著しく薄くなるため
である。従って従来の製造方法で形成されるキャパシタ
はキャパシタ絶縁膜（窒化シリコン膜）の電気絶縁耐圧
が低く、低電圧で電流の流れる漏れ特性が劣るので信頼
性が低く、高密度化，高容量化が困難という問題点があ
った。
造方法では単位面積あたりのキャパシタ密度を増大させ
るために下部電極の間隔を小さくすると第１の多結晶シ
リコン膜の側面を覆う窒化シリコン膜が薄くなる。これ
は通常アンモニア及びモノシランガスを用いたＣＶＤ法
で窒化シリコン膜を形成しているために下部電極間隔の
せまい部分でガスの供給が減少することにより同箇所に
形成される窒化シリコン膜の厚さが著しく薄くなるため
である。従って従来の製造方法で形成されるキャパシタ
はキャパシタ絶縁膜（窒化シリコン膜）の電気絶縁耐圧
が低く、低電圧で電流の流れる漏れ特性が劣るので信頼
性が低く、高密度化，高容量化が困難という問題点があ
った。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面に達するコンタクト穴を有
する絶縁膜を第１の多結晶シリコン膜で被覆し、前記第
１の多結晶シリコン膜を所定のパターンのホトレジスト
膜で被覆し、前記ホトレジスト膜をマスクとして前記第
１の多結晶シリコン膜をエッチングした後前記第１の多
結晶シリコン膜の側部に窒素をイオン注入する工程と、
少くとも前記側部に窒素を注入された第１の多結晶シリ
コン膜表面にキャパシタ絶縁膜を形成する工程と、前記
キャパシタ絶縁膜表面に第２の多結晶シリコン膜を成長
してキャパシタを形成する工程を含むというものであ
る。
造方法は、半導体基板の表面に達するコンタクト穴を有
する絶縁膜を第１の多結晶シリコン膜で被覆し、前記第
１の多結晶シリコン膜を所定のパターンのホトレジスト
膜で被覆し、前記ホトレジスト膜をマスクとして前記第
１の多結晶シリコン膜をエッチングした後前記第１の多
結晶シリコン膜の側部に窒素をイオン注入する工程と、
少くとも前記側部に窒素を注入された第１の多結晶シリ
コン膜表面にキャパシタ絶縁膜を形成する工程と、前記
キャパシタ絶縁膜表面に第２の多結晶シリコン膜を成長
してキャパシタを形成する工程を含むというものであ
る。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】まず、図１に示すようにｎ型シリコン基板
１０１表面に熱酸化法により厚さ３００ｎｍの素子分離
酸化膜１０２を形成する。つづいてフォトリソグラフィ
ー技術により素子分離酸化膜１０２の一部に第１のコン
タクト穴１０３を形成して、ｎ型シリコン基板１０１を
露出する。次にＣＶＤ法により全面に厚さ１μｍの第１
の多結晶シリコン膜１０４を成長してから不純物として
熱拡散法により例えばリンを拡散し、フォトリソグラフ
ィー技術を用いて第１のコンタクト穴１０３上にホトレ
ジスト膜１０７を配置する。この後異方性のシリコンエ
ッチングを行ない第１の多結晶シリコン膜１０４をパタ
ーニングしてからｎ型シリコン基板１０１を傾斜させ、
かつ回転しながら窒素イオン注入する（斜め回転イオン
注入）。この際の傾斜角度はｎ型シリコン基板１０１の
垂線に対し５〜１０度で、第１の多結晶シリコン膜１０
４側面全体が窒素イオン１０８の注入を受ける角度と
し、注入エネルギーは１０〜１００ｋｅＶ、ドーズ量１
×１０15〜２×１０16ｃｍ-2程度行なう。このイオン注
入により第１の多結晶シリコン膜１０４側表面には窒素
を含むシリコン層１０９が形成され、その層の厚さは極
めて薄く高濃度となる。これは第１の多結晶シリコン膜
１０４に対するイオン注入角度が小さいためで、ｎ型シ
リコン基板１０１の垂線に対するイオン注入角度をθと
すると、注入層の厚さは第１の多結晶シリコン膜１０４
の側面に垂直にイオン注入する時のｓｉｎθ倍に減少
し、濃度は１／ｓｉｎθ倍に増加するためである。
１０１表面に熱酸化法により厚さ３００ｎｍの素子分離
酸化膜１０２を形成する。つづいてフォトリソグラフィ
ー技術により素子分離酸化膜１０２の一部に第１のコン
タクト穴１０３を形成して、ｎ型シリコン基板１０１を
露出する。次にＣＶＤ法により全面に厚さ１μｍの第１
の多結晶シリコン膜１０４を成長してから不純物として
熱拡散法により例えばリンを拡散し、フォトリソグラフ
ィー技術を用いて第１のコンタクト穴１０３上にホトレ
ジスト膜１０７を配置する。この後異方性のシリコンエ
ッチングを行ない第１の多結晶シリコン膜１０４をパタ
ーニングしてからｎ型シリコン基板１０１を傾斜させ、
かつ回転しながら窒素イオン注入する（斜め回転イオン
注入）。この際の傾斜角度はｎ型シリコン基板１０１の
垂線に対し５〜１０度で、第１の多結晶シリコン膜１０
４側面全体が窒素イオン１０８の注入を受ける角度と
し、注入エネルギーは１０〜１００ｋｅＶ、ドーズ量１
×１０15〜２×１０16ｃｍ-2程度行なう。このイオン注
入により第１の多結晶シリコン膜１０４側表面には窒素
を含むシリコン層１０９が形成され、その層の厚さは極
めて薄く高濃度となる。これは第１の多結晶シリコン膜
１０４に対するイオン注入角度が小さいためで、ｎ型シ
リコン基板１０１の垂線に対するイオン注入角度をθと
すると、注入層の厚さは第１の多結晶シリコン膜１０４
の側面に垂直にイオン注入する時のｓｉｎθ倍に減少
し、濃度は１／ｓｉｎθ倍に増加するためである。
【０００９】つぎに図２に示す様にホトレジスト膜１０
７を除去した後、ｎ型シリコン基板１０１全表面に窒化
シリコン膜１０５を厚さ１０ｎｍ、温度７００℃で成長
し、更に厚さ１００ｎｍの第２の多結晶シリコン膜１０
６を成長してから第１の多結晶シリコン膜１０４と同様
な不純物を第２の多結晶シリコン膜１０６に拡散する。
これらの熱工程において窒素を含むシリコン層１０９は
窒化シリコン膜１０９Ａに変換される。
７を除去した後、ｎ型シリコン基板１０１全表面に窒化
シリコン膜１０５を厚さ１０ｎｍ、温度７００℃で成長
し、更に厚さ１００ｎｍの第２の多結晶シリコン膜１０
６を成長してから第１の多結晶シリコン膜１０４と同様
な不純物を第２の多結晶シリコン膜１０６に拡散する。
これらの熱工程において窒素を含むシリコン層１０９は
窒化シリコン膜１０９Ａに変換される。
【００１０】次に、本発明をダイナミック・ランダム・
アクセス・メモリのセルの形成に適用した応用例につい
て説明する。
アクセス・メモリのセルの形成に適用した応用例につい
て説明する。
【００１１】まず、図３に示すように、ｐ型シリコン基
板２０１表面にＬＯＣＯＳ酸化法で素子分離酸化膜２０
２を形成し、活性領域にはゲート酸化膜２１０を介して
ゲート電極２１１を形成する。この際、素子分離酸化膜
２０２上にも他のトランジスタのゲート電極２１１（厳
密にはゲート電極配線）を形成する。つづいてソース・
ドレインとして全面にヒ素のイオン注入を行ないゲート
電極２１１の両側の活性領域のｐ型シリコン基板２０１
表面部にｎ+ 拡散層２１２ａ，２１２ｂを形成してから
全面にＣＶＤ法による酸化膜を成長して第１層間膜２１
３とした後ｎ+拡散層２１２ｂ上の第１層間膜２１３に
第１のコンタクト穴２０３を設け、全面に第１の多結晶
シリコン膜２０４を厚さ４８０ｎｍ成長する。次にホト
レジスト膜２０７を第１の多結晶シリコン膜２０４に選
択的に形成してからホトレジスト膜２０７をマスクとし
て異方性のエッチングを行ない下部電極を形成する。こ
の状態で回転イオン注入を角度θ＝５〜１０度、ドーズ
量５×１０15〜２×１０16ｃｍ-2の条件で窒素イオン２
０８を注入し、第１の多結晶シリコン膜１０４側面に窒
素を含むシリコン膜２０９を形成する。
板２０１表面にＬＯＣＯＳ酸化法で素子分離酸化膜２０
２を形成し、活性領域にはゲート酸化膜２１０を介して
ゲート電極２１１を形成する。この際、素子分離酸化膜
２０２上にも他のトランジスタのゲート電極２１１（厳
密にはゲート電極配線）を形成する。つづいてソース・
ドレインとして全面にヒ素のイオン注入を行ないゲート
電極２１１の両側の活性領域のｐ型シリコン基板２０１
表面部にｎ+ 拡散層２１２ａ，２１２ｂを形成してから
全面にＣＶＤ法による酸化膜を成長して第１層間膜２１
３とした後ｎ+拡散層２１２ｂ上の第１層間膜２１３に
第１のコンタクト穴２０３を設け、全面に第１の多結晶
シリコン膜２０４を厚さ４８０ｎｍ成長する。次にホト
レジスト膜２０７を第１の多結晶シリコン膜２０４に選
択的に形成してからホトレジスト膜２０７をマスクとし
て異方性のエッチングを行ない下部電極を形成する。こ
の状態で回転イオン注入を角度θ＝５〜１０度、ドーズ
量５×１０15〜２×１０16ｃｍ-2の条件で窒素イオン２
０８を注入し、第１の多結晶シリコン膜１０４側面に窒
素を含むシリコン膜２０９を形成する。
【００１２】つぎに、図４に示すように、ホトレジスト
膜２０７を除去してからＣＶＤ法で窒化シリコン膜２０
５を厚さ１０ｎｍ、次いで第２の多結晶シリコン膜２０
６を成長してから第１の多結晶シリコン膜１０４を覆う
様にこれらをパターニングする。さらに、第２層間膜２
１４として全面にＣＶＤ法でＢＰＳＧ膜を厚さ１０００
ｎｍ成長した後ｎ+ 拡散層２０２ａ上に第２のコンタク
ト穴２１５を開口し、Ａｌ配線２を設けることによりダ
イナミック・ランダム・アクセス・メモリのセルが製造
できる。
膜２０７を除去してからＣＶＤ法で窒化シリコン膜２０
５を厚さ１０ｎｍ、次いで第２の多結晶シリコン膜２０
６を成長してから第１の多結晶シリコン膜１０４を覆う
様にこれらをパターニングする。さらに、第２層間膜２
１４として全面にＣＶＤ法でＢＰＳＧ膜を厚さ１０００
ｎｍ成長した後ｎ+ 拡散層２０２ａ上に第２のコンタク
ト穴２１５を開口し、Ａｌ配線２を設けることによりダ
イナミック・ランダム・アクセス・メモリのセルが製造
できる。
【００１３】ダイナミック・ランダム・アクセス・メモ
リの高集積化の際には第１の多結晶シリコン膜２０４か
らなる下部電極の間隔を小さくする必要があるが、従来
の製造方法では同部の側面の窒化シリコン膜２０５が薄
くなるのに対し、本発明の製造方法に従えば下部電極の
側面には窒素を含むシリコン層が熱処理で変換された窒
化シリコン膜２０９Ａが形成されているので側面からの
電気的耐圧不良や漏れ電流不良の発生が抑えられる。
リの高集積化の際には第１の多結晶シリコン膜２０４か
らなる下部電極の間隔を小さくする必要があるが、従来
の製造方法では同部の側面の窒化シリコン膜２０５が薄
くなるのに対し、本発明の製造方法に従えば下部電極の
側面には窒素を含むシリコン層が熱処理で変換された窒
化シリコン膜２０９Ａが形成されているので側面からの
電気的耐圧不良や漏れ電流不良の発生が抑えられる。
【００１４】なお、以上の説明で窒化シリコン膜１０
５，２０５の堆積後に、９００℃、１０分程度のスチー
ム酸化を行なって表面に酸化シリコン膜を形成して、複
合膜をキャパシタ絶縁膜に形成してもよい。
５，２０５の堆積後に、９００℃、１０分程度のスチー
ム酸化を行なって表面に酸化シリコン膜を形成して、複
合膜をキャパシタ絶縁膜に形成してもよい。
【００１５】
【発明の効果】以上説明したように本発明は半導体チッ
プの所定の絶縁膜を第１の多結晶シリコン膜で被覆した
後第１の多結晶シリコン膜上に所定パターンのホトレジ
スト膜を形成してから異方性のエッチングを行なって第
１の多結晶シリコン膜をパターニングして、窒素イオン
注入により第１の多結晶シリコン膜側面に窒素を含むシ
リコン層を形成し、その後全面に窒化シリコン膜及び第
２の多結晶シリコン膜を形成することにより、キャパシ
タを形成するので、キャパシタの下部電極かの間隔が小
さくなっても下部電極側面での電気的絶縁耐圧劣化や漏
れ電流の発生が抑えられた高信頼性を有するキャパシタ
が実現できるという効果を有する。
プの所定の絶縁膜を第１の多結晶シリコン膜で被覆した
後第１の多結晶シリコン膜上に所定パターンのホトレジ
スト膜を形成してから異方性のエッチングを行なって第
１の多結晶シリコン膜をパターニングして、窒素イオン
注入により第１の多結晶シリコン膜側面に窒素を含むシ
リコン層を形成し、その後全面に窒化シリコン膜及び第
２の多結晶シリコン膜を形成することにより、キャパシ
タを形成するので、キャパシタの下部電極かの間隔が小
さくなっても下部電極側面での電気的絶縁耐圧劣化や漏
れ電流の発生が抑えられた高信頼性を有するキャパシタ
が実現できるという効果を有する。
【図１】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図２】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図３】本発明の応用例の説明に使用する断面図であ
る。
る。
【図４】本発明の応用例の説明に使用する断面図であ
る。
る。
【図５】従来の技術の説明に使用する断面図である。
１０１，３０１ ｎ型シリコン基板 ２０１ ｐ型シリコン基板 １０２，２０２，３０２ 素子分離酸化膜 １０３，２０３，３０３ コンタクト穴 １０４，２０４，３０４ 第１の多結晶シリコン膜 １０５，２０５，３０５ 窒化シリコン膜 １０６，２０６，３０６ 第２の多結晶シリコン膜 １０７，２０７ フォトレジスト膜 １０８，２０８ 窒素イオン １０９，２０９ 窒素を含むシリコン膜 １０９Ａ，２０９Ａ 窒化シリコン膜 ２１０ ゲート酸化膜 ２１１ ゲート電極 ２１２ａ，２１２ｂ ｎ+ 拡散層 ２１３ 第１層間膜 ２１４ 第２層間膜 ２１５ 第２のコンタクト穴 ２１６ Ａｌ配線
Claims (4)
- 【請求項１】 半導体基板の表面に達するコンタクト穴
を有する絶縁膜を第１の多結晶シリコン膜で被覆し、前
記第１の多結晶シリコン膜を所定のパターンのホトレジ
スト膜で被覆し、前記ホトレジスト膜をマスクとして前
記第１の多結晶シリコン膜をエッチングした後前記第１
の多結晶シリコン膜の側部に窒素をイオン注入する工程
と、少くとも前記側部に窒素を注入された第１の多結晶
シリコン膜表面にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜表面に第２の多結晶シリコン膜を
成長してキャパシタを形成する工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 キャパシタ絶縁膜は窒化シリコン膜であ
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 窒化シリコン膜を堆積したのち熱酸化を
行なうことによりキャパシタ絶縁膜を形成する請求項１
記載の半導体装置の製造方法。 - 【請求項４】 絶縁膜を形成した後、前記絶縁膜表面を
酸化する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086809A JPH05304250A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086809A JPH05304250A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304250A true JPH05304250A (ja) | 1993-11-16 |
Family
ID=13897147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086809A Withdrawn JPH05304250A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304250A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156619A (en) * | 1998-06-29 | 2000-12-05 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating |
| KR100344250B1 (ko) * | 1998-02-26 | 2003-04-23 | 유나이티드 마이크로일렉트로닉스 코퍼레이션 | 캐패시터를제조하는방법 |
| CN100446254C (zh) * | 2005-12-15 | 2008-12-24 | 上海华虹Nec电子有限公司 | 半导体电容 |
-
1992
- 1992-04-08 JP JP4086809A patent/JPH05304250A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344250B1 (ko) * | 1998-02-26 | 2003-04-23 | 유나이티드 마이크로일렉트로닉스 코퍼레이션 | 캐패시터를제조하는방법 |
| US6156619A (en) * | 1998-06-29 | 2000-12-05 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating |
| CN100446254C (zh) * | 2005-12-15 | 2008-12-24 | 上海华虹Nec电子有限公司 | 半导体电容 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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